JP2003087710A - 入力信号速度変換装置、出力信号速度変換装置及び信号速度変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 論理エミュレータ部分が信号速度変換装置を
介して実環境に接続しているような論理検証装置に対し
て、その論理検証作業に好適であるよう、信号伝播遅延
量を簡単に切り替えることが可能な信号速度変換装置を
提供する。 【解決手段】 信号速度変換装置における速度変換用バ
ッファメモリのメモリ格納モードに、フレーム格納モー
ドと動画格納モードの２種類を設ける。また、これらの
モード間の移行を滑らかに行なう手段を設けることによ
り、信号速度変換装置による信号伝播遅延量を簡単に切
り替えることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ設計論理等
の動作をエミュレートする論理検証装置に係り、低速動
作している検証対象論理部分に対するテスト入力を実環
境から供給するための、または、低速動作している検証
対象論理部分からのテスト出力を実環境に接続するため
の信号速度変換装置に関する。

【０００２】

【従来の技術】デジタル信号処理技術の普及により、映
像や音声等に対して複雑な信号処理を施し、周波数帯域
やストレージ容量等の資源をより経済的に利用する事が
ごく一般的に行われるようになってきた。手近な家電製
品や情報機器等にも大規模なデジタル信号処理論理が搭
載され、またそれに並行して、機器内のハードウェアと
ソフトウェアとの連携動作も複雑なものとなり、その結
果、製造メーカーでの製品開発におけるデバッグ工数の
占める割合は非常に大きなものとなってきている。

【０００３】従来、ＬＳＩの開発設計においては、高集
積かつ高速動作であるＬＳＩを汎用的な論理デバイス、
即ち、標準ロジックＩＣやField Programmable Gate Ar
ray（フィールド・プログラマブル・ゲート・アレイと
言い、以下ＦＰＧＡと略す）等で単純に置き換えること
は困難であるため、実環境評価はＬＳＩサンプルの入手
を待ってこれを行うこととし、事前には、汎用大型計算
機やワークステーション等を用いた論理シミュレータを
用いてＬＳＩの機能検証を行なうのが普通であった。但
し、その場合にも、ＬＳＩの論理シミュレーションにお
けるデバッグ効果を向上させるために、実環境データを
用いた論理シミュレーションを実施することが不可欠で
ある。例えば映像処理回路の開発において、シミュレー
ション入力に実環境データを用いたり、また、シミュレ
ーション出力を映像モニタで確認するためには、次のよ
うな方法がある。

【０００４】実際のビデオカメラ等からの映像信号をビ
デオキャプチャー等の入力装置を用いてワークステーシ
ョンのハードディスク等のストレージ装置に格納する。
この格納データを論理シミュレータのテスト入力の形に
加工し、論理シミュレーションを実行し、その結果得ら
れた出力をストレージ装置に格納する。これをワークス
テーション上でイメージデータにファイル変換し、映像
モニタに画面出力する。しかしながら、こういった方法
は、ハードウェア（＝ＬＳＩ）単独の設計論理検証のた
めには十分有効であるが、ハードウェアとソフトウェア
を組合せたシステム検証の段階では、システム全体をす
べてシミュレーションモデルとして記述しなければなら
なかったり、また、実環境データの扱いにリアルタイム
性が失われるという欠点があったりと、システムデバッ
グに効果的な使い方をすることが難しかった。

【０００５】そこで近年、自由にプログラム可能なハー
ドウェアデバイスであるＦＰＧＡを用いた、ハードウェ
アによる論理エミュレータを実際の製品開発に役立てる
ことが進められている。これは、製造技術の進歩によっ
てＦＰＧＡデバイスの高集積化がなされた結果、ＦＰＧ
Ａを複数個組合せることによってＬＳＩの全論理、もし
くはシステムデバッグに耐え得る大きさの論理ブロック
を実装できるようになってきたためである。

【０００６】このハードウェアを用いた論理エミュレー
ション手段は、ソフトウェアによる論理シミュレーショ
ンに比べて信号観測能力は劣るものの、格段の高速動作
が期待される。例えば検証対象論理が実際速度の数〜数
十分の一で動作しているような場合には、それを実環境
に接続するための有効な信号速度変換手段を設けること
によって、ＬＳＩサンプル入手以前にシステムデバッグ
のための有用なプロトタイプを得ることができる。

【０００７】映像信号の符号化・復号化論理をＬＳＩ化
するに当たって、特開平８−２２３６１０号公報「画像
転送評価装置」に述べられているような評価装置を製作
してＬＳＩサンプルを評価することは、信号処理論理の
吐き出す出力結果を実際の人間の五感で確認するという
意味で非常に大切である。例えばこの評価装置では、信
号処理前の映像入力および信号処理後の映像出力をスト
レージに格納し、両者をモニタ画面上で比較することが
可能である。このようなシステム評価装置での評価対象
となる信号処理部分に対して、上述のハードウェアによ
る論理エミュレーション手段を適用することができれ
ば、信号処理論理のＬＳＩ化に先立って、信号処理アル
ゴリズムの効果や影響の確認作業や、信号処理論理自体
のデバッグを実施することができる。

【０００８】

【発明が解決しようとする課題】ところで、信号処理論
理の入出力インターフェースについて見てみると、一般
にデータ通信装置間の通信インターフェースはハンドシ
ェークメカニズムによるプロトコルを採っているが、従
来からの映像入出力装置や音声入出力装置のインターフ
ェースは一方向通信である。前者のようにハンドシェイ
クメカニズムを持っている場合であれば、受信側がデー
タを受け取ったのを確認してから、送信側が次のデータ
を送ることができるので、基本的に、送受信間の動作速
度の差によって通信自体が失敗するということはない。
しかし、後者の場合には、送受信間の動作速度が正確に
一致している必要がある。例えば映像信号の場合には、
映像モニタへ出力する映像信号が通常よりも低速であれ
ば、映像モニタは映像信号に付加されたフレーム同期信
号に追従してモニタ画面をスキャンすることができず、
送られた映像をモニタ画面に映し出すことができない。
また音声信号の場合には、音声モニタへ出力する音声信
号が低速であれば、音声周波数が低くなり人間の耳には
聞こえないか、または、実際とは印象の異なる音声とな
ってしまう。そのため、こういった一方向通信の部分に
ついては、信号速度変換用のバッファメモリを間に設け
て、低速動作している論理エミュレータと実環境を接続
してやる必要がある。

【０００９】しかしながら、論理検証内容を充実させよ
うと上記の信号速度変換用バッファメモリを大容量にす
ればする程、その前後のデータ、即ち、実際速度の入力
データ、論理エミュレータで処理中のデータ、実際速度
の出力データの３者の間の時間差が拡大していく。これ
は、論理エミュレータに対するレスポンス応答の遅れと
なって現れ、特に、単純ミスのありがちなシステムデバ
ッグの初期段階では不都合となることが多い。

【００１０】本発明の目的は、このような論理検証のた
めのプロトタイプ装置において、上記の信号速度変換装
置による信号伝播遅延量を簡単に切り替えられる仕組み
を設けることによって、システムデバッグ、即ちハード
ウェアとソフトウェアの組合せデバッグに好適な入力信
号速度変換装置、出力信号速度変換装置及び信号速度変
換装置を提供することである。

【００１１】

【課題を解決するための手段】本発明では、上記目的を
達成するために、以下の装置を提供している。 １．入力された実際速度信号を低速化し、低速化された
低速化信号を信号処理論理エミュレーション装置へ出力
する入力信号速度変換装置であって、信号処理論理エミ
ュレーション装置の処理速度に応じて、入力された実際
速度信号を間引きする間引き処理部と、間引き処理部で
間引きされた信号を格納する入力格納手段と、入力格納
手段に格納された信号を読み出し、信号処理論理エミュ
レーション装置へ低速化信号を出力する低速出力部を有
し、さらに、間引き処理部は、所定数のフレーム周期ご
とに入力格納手段への実際速度信号の格納の実行の有無
を制御することにより間引きする入力信号変換装置。 ２．信号処理論理エミュレーション装置から出力された
低速化信号を高速化し、実際速度信号を出力する出力信
号速度変換装置であって、低速化信号を格納する出力格
納手段と、信号処理論理エミュレーション装置から出力
された低速化信号を出力格納手段への格納の実行の有無
を制御する低速入力部と、信号処理論理エミュレーショ
ン装置に応じて、出力格納手段に格納された信号を繰り
返し、出力する補間処理部を有し、さらに、補間処理部
の繰り返し、出力する処理単位は、複数種類ある出力信
号速度変換装置。 ３．入力された第１の実際速度信号を低速化し、第１の
低速化信号として信号処理論理エミュレーション装置へ
出力し、信号処理論理エミュレーション装置から出力さ
れた第２の低速化信号を高速化し第２の実際速度信号と
して出力する信号速度変換装置であって、信号処理論理
エミュレーション装置の処理速度に応じて、入力された
第１の実際速度信号を間引きする間引き処理部と、間引
き処理部で間引きされた信号を格納する入力格納手段
と、入力格納手段に格納された信号を読み出し、信号処
理論理エミュレーションに信号へ前記第１の低速化信号
として低速化して出力する低速出力部と、第２の低速化
信号を格納する出力格納手段と、信号処理論理エミュレ
ーション装置から出力された第２の低速化信号を出力格
納手段への格納の実行の有無を制御する低速入力部と、
信号処理論理エミュレーション装置の処理速度に応じ
て、出力格納手段に格納された信号を繰り返し、補間し
て出力する補間処理部を有し、さらに、間引き処理部
は、所定数のフレーム周期で前記入力格納手段への実際
速度信号の格納の実行の有無を制御することにより間引
きする信号速度変換装置。 ４．入力された第１の実際速度信号を低速化し、第１の
低速化信号として信号処理論理エミュレーション装置へ
出力し、信号処理論理エミュレーション装置から出力さ
れた第２の低速化信号を高速化し第２の実際速度信号と
して出力する信号速度変換装置であって、信号処理論理
エミュレーション装置の処理速度に応じて、入力された
第１の実際速度信号を間引きする間引き処理部と、間引
き処理部で間引きされた信号を格納する入力格納手段
と、入力格納手段に格納された信号を読み出し、信号処
理論理エミュレーションに信号へ第１の低速化信号とし
て低速化して出力する低速出力部と、第２の低速化信号
を格納する出力格納手段と、信号処理論理エミュレーシ
ョン装置から出力された第２の低速化信号を出力格納手
段への格納の実行の有無を制御する低速入力部と、信号
処理論理エミュレーション装置の処理速度に応じて、前
記出力格納手段に格納された信号を繰り返し、出力する
補間処理部を有し、さらに、補間処理部の繰り返し、出
力する処理単位は、複数種類ある信号速度変換装置。

【００１２】

【発明の実施の形態】以下、本発明の第１の実施の形態
として、映像信号処理論理の検証装置について図を用い
て説明する。図１は、本発明の第１の実施の形態におけ
る、映像信号処理論理の論理検証装置の全体構成を示し
たものである。同図において、１は論理検証装置、１０
は映像入力装置、２０は入力速度変換装置、３０は論理
エミュレータ、４０は出力速度変換装置、５０は映像出
力モニタ装置である。具体的には、映像入力装置１０に
はビデオカメラやＤＶＤ（デジタル多目的ディスク）プ
レーヤ等を、映像出力モニタ装置５０にはＣＲＴディス
プレイ等を用いる。また、論理エミュレータ３０には、
デジタル論理を自由にプログラム可能なデバイスである
ＦＰＧＡ等で構成された論理エミュレータを用いる。こ
の論理エミュレータ３０に、検証対象となる映像信号処
理論理をプログラム実装する。論理エミュレータ３０
は、通常、実際のＬＳＩの動作速度よりも低速で動作さ
せる。これは、ＦＰＧＡが専用ＬＳＩに比べて動作周波
数性能で劣ることや、また、実装規模の都合により複数
のＦＰＧＡに検証対象論理を分割して実装しなければな
らないような場合には、ＦＰＧＡ間の信号伝播ディレイ
がさらに加わることなどが理由である。

【００１３】図１に示した論理検証装置１において、映
像信号の流れは次の通りである。映像入力装置１０より
入力される実際速度の映像信号は、入力速度変換装置２
０で低速度の映像信号に速度変換される。この低速度の
映像信号が論理エミュレータ３０で信号処理され、低速
度の映像出力となってそこから出力される。この低速度
の映像出力は出力速度変換装置４０で実際速度の映像出
力に速度変換され、映像出力モニタ装置５０に映像が映
し出される。このように、論理エミュレータ３０の入力
側と出力側に、各々、信号速度変換装置を設けること
で、検証対象論理を実環境に接続して、システムデバッ
グおよびシステム評価を行うことが可能となる。

【００１４】図２は、映像信号の一例を示したものであ
る。映像信号は３つの映像コンポーネント信号（輝度信
号Ｙと色差信号Ｃｂ，Ｃｒ）と２つの同期信号（垂直同
期信号と水平同期信号）の情報を含んでいる。同期信号
は、映像コンポーネント信号とは別の独立した信号とし
て受け渡されることもあれば、映像コンポーネント信号
に埋め込まれていることもある。後者の場合には、適当
な同期信号分離回路を用いて、映像コンポーネント信号
から同期信号を分離、抽出することができる。こういっ
た映像信号の特徴のひとつとして、垂直同期信号に挟ま
れた映像フレームという単位を持っていることが挙げら
れる。各映像フレームは、その前後の信号とは無関係
に、単独で１枚の静止画像を構成することができる。動
画像は、この映像フレームの連続したシーケンスとして
定義される。本発明は、このような映像フレームの独立
性を利用して、システムデバッグ作業に好適な論理検証
環境を提供するものである。

【００１５】本発明の詳細説明に移る前に、図１におけ
る入力速度変換装置２０および出力速度変換装置４０の
概略動作について、図１、図３、図４を用いて説明す
る。先ず、入力速度変換装置２０の概略動作について説
明する。図３は、論理検証装置１における入力速度変換
装置２０の内部構成を示したものである。同図におい
て、２１は間引き処理部、２２はメモリ制御部、２３は
低速出力部、２４は速度変換用の入力格納メモリであ
る。映像入力装置１０より入力される実際速度の映像入
力は、間引き処理部２１で間引き処理されてメモリライ
トデータとなり、メモリ制御部２２を介して入力格納メ
モリ２４に格納される。例えば、この入力格納メモリ２
４には、３つの映像コンポーネントデータ（Ｙ/Ｃｂ/Ｃ
ｒ）と２つの同期データ（水平/垂直）という形で映像
入力信号が格納される。低速出力部２３は、速度変換の
比率に従って入力格納メモリ２４に格納された映像デー
タ（上記のＹ/Ｃｂ/Ｃｒ/水平同期/垂直同期）を低速に
読み出し、低速度の映像出力として論理エミュレータ３
０に供給する。このように、間引き処理部２１と低速出
力部２３の間にメモリ制御部２２および入力格納メモリ
２４を設け、映像入力信号を一旦メモリに格納し、そこ
から読み出し直すことによって映像入力信号に対する速
度変換処理が実現される。尚、映像入力信号がアナログ
信号である場合には、図３の入力速度変換装置での間引
き処理部２１の直前にアナログ/デジタル変換手段を設
けることで、これに対応することができる。

【００１６】次に、図１での出力速度変換装置４０の概
略動作について説明する。図４は、論理検証装置１にお
ける出力速度変換装置４０の内部構成を示したものであ
る。同図において、４１は低速入力部、４２はメモリ制
御部、４３は補間処理部、４４は速度変換用の出力格納
メモリである。論理エミュレータ３０より入力される低
速度の映像入力は、低速入力部４１でメモリライトデー
タに処理され、メモリ制御部４２を介して出力格納メモ
リ４４に格納される。入力格納メモリ２４と同様に、例
えば、この出力格納メモリ４４には、３つの映像コンポ
ーネントデータ（Ｙ/Ｃｂ/Ｃｒ）と２つの同期データ
（水平/垂直）という形で映像出力信号が格納される。
補間処理部４３は、速度変換の比率に従ってメモリライ
ト時よりも高速に格納された映像データ（上記のＹ/Ｃ
ｂ/Ｃｒ/水平同期/垂直同期）を読み出すが、これを繰
り返すことで補間処理を行ない、実際速度の映像出力と
して映像出力モニタ５０に出力する。このように入力速
度変換装置２０と同様に、低速入力部４１と補間処理部
４３の間にメモリ制御部４２および出力格納メモリ４４
を設け、映像出力を一旦メモリに格納し、そこから読み
出し直すことによって映像出力信号に対する速度変換処
理が実現される。尚、映像出力信号をアナログ信号で出
力したい場合には、図４の出力速度変換装置での補間処
理部４３の直後にデジタル/アナログ変換手段を設ける
ことで、これに対応することができる。

【００１７】以上簡単に説明した入力信号速度変換装置
２０および出力信号速度変換装置４０に対して、本発明
では、入力動作モード選択部２５および出力動作モード
選択部４５を設け、そこからのメモリ格納モード選択情
報に従って、入力格納メモリ２４および出力格納メモリ
４４各々の、メモリ格納モードが切り替えられることを
特徴とする。また、本発明では、メモリ格納モードに以
下の２種類を有することを特徴とする。１つは（ａ）フ
レーム格納モードであり、この場合メモリ上で区分され
た各領域には１個のフレームが格納される。もう１つは
（ｂ）動画格納モードであり、この場合、メモリ上で区
分された各領域には複数個のフレームが格納される。こ
れら各領域は、動画像として十分認識できる数以上のフ
レーム数を格納できる大きさ（以降、動画像単位と呼
ぶ）を持たせることとする。

【００１８】この２種類のメモリ格納モード、即ち、フ
レーム格納モードと動画格納モードには各々、以下に述
べるデバッグ上の利点がある。入力速度変換装置２０お
よび出力速度変換装置４０にフレーム格納モードを適用
した場合には、その各々の速度変換装置における速度変
換に要する時間的な遅延は、せいぜい１フレーム分のデ
ータ格納時間である。このように、実際速度の映像入力
が検証対象論理を経て、再び実際速度の映像出力となっ
て現れるまでの伝達時間が小さいので、例えば、検証対
象論理に対してソフトウェアによるパラメータ値の変更
を行った場合、その影響が短時間でモニタに反映される
等、ＬＳＩサンプルを使用した実環境評価システムと同
様の感覚でソフトデバッグができるという利点がある。

【００１９】一方、動画格納モードでは、速度変換用の
メモリを上記フレーム格納モードよりも深いアドレスま
で利用するために、映像フレームの到達遅延が発生しリ
アルタイムの応答は期待できない。しかし、一方で動画
像信号が映像フレームの連続性を保ったまま格納できる
という利点がある。例えば、フレーム相関を利用した動
画像圧縮アルゴリズムを実際の動画像に適用した場合の
画質に対する影響や、映像処理のための各種パラメータ
を変更した場合の過渡状態での映像の乱れ等を容易に確
認することができる。

【００２０】以下、入力速度変換装置２０を２面バッフ
ァ制御方式によって実現し、かつ、本発明を適用した場
合について詳細に説明する。ここで、２面バッファ制御
方式とは次に述べるものである。図５に示すように、メ
モリの論理アドレス空間上に２つの領域を設け、各々は
動画像単位を格納できる大きさとする。これら２つのメ
モリ領域に対して、片側のメモリ領域に映像データを書
き込んでいる間は、もう一方のメモリ領域から既に格納
済みの映像データを読み出すといった制御を行なう。そ
の際、書き込みと読み出しの頻度を調節することによっ
て速度変換処理を実現する。

【００２１】先ず、２面バッファ制御方式によって実現
された入力速度変換装置２０において、入力動作モード
選択部２５がフレーム格納モードを選択している場合の
動作について説明する。図５（ａ）はフレーム格納モー
ド時の入力格納メモリ２４内の映像データ格納の様子を
示したものである。はじめに、入力速度変換装置２０に
おいて、間引き処理部２１が入力格納メモリ２４に映像
フレームを格納する動作について、続いて、低速出力部
２３が入力格納メモリ２４から映像フレームを読み出す
動作について、以下、順に説明する。

【００２２】はじめに、間引き処理部２１の動作内容に
ついて、図３、図５（ａ）、図７を用いて詳細に説明す
る。図７は、本発明における入力速度変換装置２０の間
引き処理部２１の内部構成を示したものである。同図に
おいて、２１１はフレーム区切り検出回路、２１２はメ
モリライト制御回路、２１３はライトカウンタ、２１４
は格納容量保持回路、２１５は格納容量超過予測回路、
２１６はリード追い越し予測回路である。フレーム区切
り検出回路２１１は実際速度の映像入力からフレーム区
切りを抽出する。これは、例えば、映像コンポーネント
信号とは別に入力される垂直同期信号を、水平同期信号
でサンプルリングし、その結果得られる信号の立ち上が
りエッジを検出する等といった方法で実現できる。メモ
リライト制御回路２１２は、このフレーム区切り信号を
元にメモリライトを制御する。

【００２３】初期状態では入力格納メモリ２４の図５
（ａ）に示す２つのメモリ領域は空き状態であり、ま
た、間引き処理部２１はメモリ制御部２２からのメモリ
格納情報によってこれを知ることができるものとする。
最初のフレーム区切りがやって来た時点から、メモリラ
イト制御回路２１２は映像入力データのメモリライトを
開始し、メモリライトをする毎にライトカウンタ２１３
をインクリメントする。その後、再度フレーム区切りが
やって来た時点で、メモリライト制御回路２１２はライ
トカウンタ２１３の値をメモリ領域１ａの格納容量とし
て格納容量保持回路２１４に保持し、メモリ領域１ａが
有効となったことをメモリ制御部２２を介して低速出力
部２３に伝える。ここで、格納容量は１フレームのデー
タ量に一致している。さらに、このときメモリ領域１ｂ
が空き状態であることを、メモリ制御部２２からのメモ
リ格納情報によって判別し、書き込みメモリ領域を領域
１ａから領域１ｂに交替し、ライトカウンタ２１３の値
をクリアし、フレーム区切り以降の映像入力データを継
続して今度は領域１ｂへとメモリライトする。以降、フ
レーム区切りがやって来る毎に次の操作を繰り返す。
１．メモリライトを行なっていれば、格納容量の保持、
当該メモリ領域の有効化を行なう。２．メモリ格納情報
から交替先のメモリ領域の空き状態を判断し、空き状態
であれば、書き込みメモリ領域の交替、ライトカウンタ
値のクリア、メモリライト開始を実行する。逆に、交替
先のメモリ領域が空き状態でなければ、そのフレーム区
切り以降の映像入力はメモリには書き込まずに、次のフ
レーム区切りがやって来るのを待つ。続いて、フレーム
格納モード時における入力速度変換装置２０の低速出力
部２３について説明する。図８は、本発明における入力
速度変換装置２０の低速出力部２３の内部構成を示した
ものである。同図において、２３１はメモリリード制御
回路、２３２はリードカウンタ、２３３は比較器であ
る。上述の間引き処理部２１の動作に対して、低速出力
部２３のメモリリード制御回路２３１は、メモリ制御部
２２から与えられるメモリ格納情報をモニタリングし、
メモリ領域１ａが有効になったらメモリリードを開始、
メモリリードデータを低速度の映像出力として論理エミ
ュレータ３０に対して出力し始める。また、メモリリー
ドをする毎にリードカウンタ２３２をインクリメントす
る。このリードカウンタ２３２のリードカウント値と間
引き処理部２１から与えられる格納容量は比較器２３３
で比較され、両者が一致するとメモリリード制御回路２
３１に格納容量一致が報告される。メモリリード制御回
路２３１は領域１ａに格納された映像データをリードし
続けるが、比較器２３３からの格納容量一致の入力を受
けると、領域１ａに格納された映像データをすべて読み
出し終わったと判断し、メモリ領域１ａが空き状態とな
ったことを、メモリ制御部２２を介してメモリ格納情報
として間引き処理部２１に伝達する。また同時にメモリ
格納情報をモニタリングし、もう一方のメモリ領域１ｂ
が有効であることを確認して、リードメモリ領域を領域
１ａから領域１ｂへと変更し、リードカウンタ２３２を
クリアし、上記と同様のメモリリード動作を開始する。
それ以降は、該当領域に格納された映像データをすべて
読み出した後、リードメモリ領域を交替するという動作
を繰り返す。尚、入力速度変換装置２０の場合にはメモ
リライトよりもメモリリードの方が遅いので、映像入力
が定常的に入力されている状態であれば、片側の領域に
格納された映像データを読み終わった時点で、既にもう
一方の領域が有効となっている。

【００２４】以上説明した内容をまとめると、フレーム
格納モードでは、低速出力部２３による映像フレームの
読み出しを待って、間引き処理部２１は新たな映像フレ
ームを入力格納メモリ２４に用意する、という動作を定
常的に行なうことになる。言い換えると、フレーム格納
モード時の入力速度変換装置２０は、実際速度の映像入
力を低速化の比率に応じてフレーム間引きした上で、速
度を落として低速度の映像入力として論理エミュレータ
３０に供給する。

【００２５】次に、２面バッファ制御方式によって実現
された入力速度変換装置２０において、入力動作モード
選択部２５が動画格納モードを選択している場合の動作
について説明する。図５（ｂ）は動画格納モード時の入
力格納メモリ２４内の映像データ格納の様子を示したも
のである。入力格納メモリ２４の各メモリ領域（領域１
ａ、領域１ｂ）には、その最大格納可能容量を越えない
範囲で動画像フレーム列が格納される。以下、既に述べ
たフレーム格納モード時と同様に、間引き処理部２１、
低速出力部２３の動作について順に説明する。

【００２６】はじめに、動画格納モード時の間引き処理
部２１の動作について、図３、図５（ｂ）、図７、図９
を用いて説明する。動画格納モード時には図７に示した
間引き処理部２１内の格納容量超過予測回路２１５が機
能する。図９は、格納容量超過予測回路２１５の内部構
成を示したものである。同図において、２１５１はフレ
ームサイズ保持回路、２１５２は加算器、２１５３は比
較器である。フレームサイズ保持回路２１５１は、常
時、フレーム区切りからフレーム区切りまで間のライト
データ数をカウントし、これをフレームサイズとして保
持する。加算器２１５２は、このフレームサイズに現在
のライトカウント値を加算する。比較器２１５３はこの
加算値と最大格納可能容量を比較し、前者が大きい場合
には格納容量超過予測信号をＯＮ状態とし、それ以外の
場合にはＯＦＦ状態とする。これは、次の新たなフレー
ムを格納する余地がメモリ内の該当領域には存在しない
ことを示すものである。

【００２７】初期状態では入力格納メモリ２４の図５
（ｂ）に示す２つのメモリ領域は空き状態であるものと
する。最初のフレーム区切りがやって来た時点からメモ
リライト制御回路２１２は映像入力データのメモリライ
トを開始、また、メモリライトをする度にライトカウン
タ２１３をインクリメントする。その後、再度フレーム
区切りがやって来た時点で、メモリライト制御回路２１
２は、ライトカウンタ値を領域１ａの格納容量として格
納容量保持回路２１４に保持し、メモリ領域１ａが有効
となったことをメモリ制御部２２を介して低速出力部２
３に伝える。そして同時に、フレーム格納モードでは利
用しなかった格納容量超過予測回路２１５の出力する格
納容量超過予測信号を見て、これがＯＦＦ状態であれば
メモリ領域を交替せずに、映像データのメモリライトを
そのまま継続する。もしも、これがＯＮ状態であれば、
メモリ領域１ｂが空き状態であることを、メモリ制御部
２２からのメモリ格納情報によって確認した上で、ライ
トメモリ領域を領域１ａから領域１ｂに交替し、ライト
カウンタ値をクリアする。以降、フレーム区切りがやっ
て来る度に上と同様の動作を繰り返す。即ち、ライトカ
ウンタ値を最新の格納容量として格納容量保持回路２１
４に保持または更新し、そして、格納容量超過予測回路
２１５の出力する格納容量超過予測信号を見て、これが
ＯＦＦ状態であればメモリライトを継続、これがＯＮ状
態であれば、交替先のメモリ領域の空き状態を確認し
て、ライトカウンタ値をクリアし、メモリ領域を交替し
て、交替先のメモリ領域へのメモリライトを開始する。
もしも、交替先のメモリ領域が空き状態でなければ、そ
のフレーム区切り以降の映像入力は書き込まずに、次の
フレーム区切りがやって来るのを待つ。

【００２８】続いて、動画格納モード時における入力速
度変換装置２０の低速出力部２３についてであるが、こ
れはフレーム格納モードの場合と全く同様に、メモリ格
納が有効となった領域を、格納されている容量だけ全て
読み出し、それが完了した時点でメモリ格納状態を空き
状態に戻すといった動作を繰り返す。

【００２９】以上説明した内容をまとめると、動画格納
モードでは、低速出力部２３による動画像の読み出し完
了を待って、間引き処理部２１は新たな動画像単位を入
力格納メモリ２４に用意する、といった定常動作を行な
うことになる。動画格納モードにおいても、低速化の比
率に応じて映像入力のデータ量を間引く必要があるが、
フレーム格納モードでのようにフレーム単位で間引きす
るのではなく、動画像単位で間引き処理される。

【００３０】別種の機能として、入力動作モード選択部
２５にメモリ内容フリーズ選択情報の出力機能を設け、
その選択情報を受けた間引き処理部２１がメモリライト
動作を停止することによって、論理エミュレータ３０に
供給される低速度の映像入力の内容を固定する機能を追
加することが可能である。この場合、最後に有効となっ
たメモリ領域のデータが低速出力部２３によって繰り返
し出力される。フレーム格納モード時にこれを適用した
場合には、出力フレームが固定される。即ち、同一静止
画像が映像処理検証論理３０に供給される。また、動画
格納モード時にこれを適用した場合には、同一の動画像
が繰り返し映像処理検証論理３０に供給される。例え
ば、検証論理に対して常に一定の入力を与えてデバッグ
を行ないたい場合に、この機能は有効である。

【００３１】以上、２面バッファ制御方式によって実現
された入力速度変換装置２０について動作を説明した
が、２面バッファ制御方式の場合には、メモリ格納領域
を２つに分割しているため、動画像単位の大きさを全メ
モリ格納領域の半分までしか取ることができない。この
欠点を解決し、動画格納モード時にはメモリ格納領域全
体に連続したフレームシーケンスを持った動画像を格納
するための具体的な方法（これは入力格納メモリ２４を
１面バッファ制御方式で制御することによって実現可能
である）について、以下、図３、図６、図７、図１０を
用いて説明する。図６は１面バッファ制御方式での動画
格納モード時の入力格納メモリ２４の格納内容を示すも
のである。２面バッファ制御方式のようにメモリ領域が
２つに分割されていないので、先頭アドレスから最終ア
ドレスまでの全面を使って、連続するフレームが格納さ
れる。１面バッファ制御方式で注意しなければならない
のは、メモリライトがメモリリードを追い越さないこと
である。これが発生すると、入力速度変換装置２０から
論理エミュレータ３０に供給される動画像のフレームシ
ーケンスが保てなくなり、論理エミュレータ３０に搭載
した映像処理論理自体の不具合と混同するおそれがある
ためである。

【００３２】入力速度変換装置２０から論理エミュレー
タ３０へ出力する低速度の映像入力のフレームシーケン
スの連続性を守るためには、図３に示す入力速度変換装
置２０の内部構成図において、間引き処理部２１がライ
トした映像データを低速出力部２３がリードする前に、
間引き処理部２１が上書きしないことが必要である。こ
れは、図７に示す間引き処理部２１の内部構成図におい
て、２１６のリード追い越し予測回路を設けることによ
って解決される。

【００３３】図１０は、リード追い越し予測回路２１６
の内部構成を示したものである。同図において、２１６
１は除算器、２１６２は減算器、２１６３は比較器であ
る。除算器２１６１は格納容量を低速化比率で割り算
し、それをライトカウント値のリードカウント値への換
算値とする。これは、ライトカウンタとリードカウンタ
が同時にスタートしたとして、ライトカウンタが格納容
量の値まで到達したときに、リードカウント値が示すと
予想できるカウント値である。減算器２１６２は格納容
量からこの換算値を引き算し、それをライト可能閾値と
する。リードカウント値がこのライト可能閾値よりも大
きくなるのを待って、ライトカウンタをスタートさせれ
ば、リードカウント値が格納容量まで到達した時点で、
ライトカウント値がリードカウント値を追い越すことは
ないと予想できる。そこで、比較器２１６３は現在のリ
ードカウント値とこのライト可能閾値を比較し、リード
カウント値がライト可能閾値よりも小さい場合にはリー
ド追い越し予測信号をＯＮ状態とし、それ以外の場合に
はＯＦＦ状態とする。尚、リード追い越し予測回路２１
６の演算は精度が要求されるものではないので、格納容
量の替わりに最大格納容量を用いることも可能である
し、また、除算器２１６１をビットシフタで構成し単純
化することも可能である。

【００３４】以下、１面バッファ制御方式での動画格納
モード時の動作について、図３、図６、図７を用いて説
明する。初期状態でメモリ領域は空き状態であるものと
する。最初のフレーム区切りがやって来た時点から、図
７に示す間引き処理部２１におけるメモリライト制御回
路２１２は映像入力データのメモリライトを開始、ま
た、メモリライトをする度にライトカウンタ２１３をイ
ンクリメントする。その後、再度フレーム区切りがやっ
て来た時点で、メモリライト制御回路２１２は、ライト
カウンタ２１３の値をメモリ領域１の格納容量として格
納容量保持回路２１４に保持し、メモリ領域１が有効と
なったことをメモリ制御部２２を介して低速出力部２３
に伝える。そして、格納容量超過予測回路２１５の出力
する格納容量超過予測信号を見て、これがＯＦＦ状態で
あれば、映像データのメモリライトをそのまま継続す
る。もしも、これがＯＮ状態であれば、映像データのメ
モリライトを中断する。それ以降は、フレーム区切りが
やって来る毎に、今度は、リード追い越し予測回路２１
６からのリード追い越し予測信号を見て、これがＯＮ状
態である限り、メモリライトがメモリリードを追い越す
可能性があるのでメモリライトを中断したままとする。
リード追い越し予測信号がＯＦＦ状態となったら、ライ
トカウンタ値をクリアし、そのフレーム区切り以降の映
像入力データをメモリの先頭アドレスからメモリライト
する。

【００３５】これに対して、低速出力部２３のメモリリ
ード制御回路２３１は、２面バッファ制御方式で実現し
た場合と同様に、メモリ格納が有効となった時点から、
メモリリードを開始し、格納されている容量だけ映像入
力データを読み出すといった動作を繰り返す。

【００３６】以上の動作の結果、メモリを２面バッファ
として制御した場合に比べて、メモリ最大格納容量は同
一でありながら、一回の格納動画像の長さを２倍とする
ことが可能となる。

【００３７】以上、入力速度変換装置２０を１面バッフ
ァ制御方式で実現した場合について説明したが、２面バ
ッファ制御方式で実現した場合と同様に、入力動作モー
ド選択部２５からのメモリ内容フリーズ選択情報を受け
た間引き処理部２１がメモリライト動作を停止すること
によって、論理エミュレータ３０に供給される低速度の
映像入力の内容を固定する機能を追加することが可能で
ある。

【００３８】以上、図１に示した論理検証装置１におけ
る入力速度変換装置２０について説明したが、次に、出
力速度変換装置４０について説明する。以下、図１にお
ける論理検証装置１での出力速度変換装置４０を２面バ
ッファ制御方式によって実現し、かつ、本発明を適用し
た場合について詳細に説明する。

【００３９】先ず、２面バッファ制御方式によって実現
された出力速度変換装置４０において、出力動作モード
選択部４５がフレーム格納モードを選択している場合の
動作について説明する。はじめに、出力速度変換装置４
０において、低速入力部４１が出力格納メモリ４４に映
像フレームを格納する動作について、続いて、補間処理
部４３が出力格納メモリ４４から映像フレームを読み出
す動作について、以下、順に説明する。

【００４０】はじめに、低速入力部４１の動作内容につ
いて、図４、図５（ａ）、図１１を用いて詳細に説明す
る。図１１は、本発明における出力速度変換装置４０の
低速入力部４１の内部構成を示したものである。同図に
おいて、４１１はフレーム区切り検出回路、４１２はメ
モリライト制御回路、４１３はライトカウンタ、４１４
は格納容量保持回路、４１５は格納容量超過予測回路で
ある。初期状態では出力格納メモリ４４の図５（ａ）に
示す２つのメモリ領域は空き状態であるものとする。低
速入力部４１はメモリ制御部４２からのメモリ格納情報
によってこれを知ることができる。最初のフレーム区切
りがやって来た時点からメモリライト制御回路４１２は
論理エミュレータ３０から入力される低速の映像入力デ
ータのメモリライトを開始、メモリライトをする毎にラ
イトカウンタ４１３をインクリメントする。その後、再
度フレーム区切りがやって来た時点で、メモリライト制
御回路４１２は、ライトカウンタ４１３の値をメモリ領
域１ａの格納容量として格納容量保持回路４１４に保持
し、メモリ領域１ａが有効となったことをメモリ制御部
４２を介して補間処理部４３に伝える。さらに、このと
きメモリ領域１ｂが空き状態であることを、メモリ制御
部４２からのメモリ格納情報によって判別し、書き込み
メモリ領域を領域１ａから領域１ｂに交替し、ライトカ
ウンタ４１３の値をクリアし、フレーム区切り以降の映
像入力データを、今度は領域１ｂへとメモリライトを継
続する。以降、フレーム区切りがやって繰る毎に以下の
操作を繰り返す。１．メモリライトを行なっていれば、
格納容量の保持、メモリ領域の有効化を行なう。２．メ
モリ格納情報から交替先のメモリ領域の空き状態を判断
し、空き状態であれば、書き込みメモリ領域の交替、ラ
イトカウンタ値のクリア、メモリライト開始を実行す
る。逆に、交替先のメモリ領域が空き状態でなければ、
そのフレーム区切り以降の映像入力はメモリには書き込
まずに、次のフレーム区切りがやって来るのを待つ。

【００４１】続いて、補間処理部４３について述べる。
図１２は本発明における出力速度変換装置４０での補間
処理部４３の内部構成を示したものである。同図におい
て、４３１はメモリリード制御回路、４３２はリードカ
ウンタ、４３３は比較器である。上述した低速入力部４
１の動作に対して、補間処理部４３のメモリリード制御
回路４３１は、メモリ制御部４２から与えられるメモリ
格納情報をモニタリングし、メモリ領域１ａが有効にな
ったらメモリリードを開始、メモリリードデータを実際
速度の映像出力として映像モニタ装置５０に対して出力
し始める。また、メモリリードをする毎にリードカウン
タ４３２をインクリメントする。このリードカウンタ４
３２のリードカウント値と低速入力部４１から与えられ
る格納容量は比較器４３３で比較され、両者が一致する
とメモリリード制御回路４３１に格納容量一致が報告さ
れる。メモリリード制御回路４３１は領域１ａに格納さ
れた映像データ内容をリードし続けるが、比較器４３３
からの格納容量一致の入力を受けて、領域１ａに格納さ
れた映像データをすべて読み出したと判断し、メモリ領
域１ａが空き状態となったことをメモリ制御部４２を介
してメモリ格納情報として低速入力部４１に伝達する。
また同時に、リードカウンタ４３２をクリアし、メモリ
格納情報をモニタリングして、もう一方のメモリ領域１
ｂが有効である場合には、リードメモリ領域を領域１ａ
から領域１ｂへと変更し、上記と同様に先頭アドレスか
らのメモリリード動作を開始する。しかし通常、出力速
度変換装置４０の場合にはメモリライトよりもメモリリ
ードの方が早いので、片側の領域に格納された映像デー
タを一度読み終わった時点では、未だもう一方のメモリ
領域は有効となっていない。その場合にはメモリ領域を
交替せずに先頭アドレスから再度メモリリードし直し、
実際速度の映像出力として映像モニタ装置５０に対して
出力する。以降、比較器４３３からの格納容量一致の入
力を受ける毎にリードカウンタをクリアし、もう一方の
メモリ領域が有効であればリードメモリ領域を交替する
という動作を繰り返す。

【００４２】以上説明した内容をまとめると、低速入力
部４１が新たな映像フレームを出力格納メモリ４４に用
意するまで、補間処理部４３は映像フレームを繰り返し
読み出す、という動作を定常的に行なうことになる。言
い換えると、フレーム格納モード時の出力速度変換装置
４０は、論理エミュレータ３０より供給される低速度の
映像入力を低速化の比率に応じて出力速度を加速、同時
にフレーム補間を行なって、実際速度の映像出力として
映像モニタ装置５０に出力する。これは、映像モニタ装
置５０のモニタ画面上ではスロー再生した映像として現
れる。

【００４３】次に、２面バッファ制御方式によって実現
された出力速度変換装置４０において、出力動作モード
選択部４５が動画格納モードを選択している場合の動作
について説明する。図５（ｂ）は動画格納モード時の出
力格納メモリ４４内の映像データ格納の様子を示したも
のである。上述したフレーム格納モード時と同様に、低
速入力部４１、補間処理部４３の動作について、以下、
順に説明する。

【００４４】はじめに、動画格納モード時の低速入力部
４１の動作について図４、図５（ｂ）、図９、図１１を
用いて詳細に説明する。動画格納モード時には、図１１
に示した低速入力部４１内の格納容量超過予測回路４１
５が機能するが、この回路の構成は既に述べた図９の構
成と同一であり、説明を省略する。初期状態では出力格
納メモリ４４の図５（ｂ）に示す２つのメモリ領域が空
き状態であるものとする。最初のフレーム区切りがやっ
て来た時点からメモリライト制御回路４１２は映像出力
データのメモリライトを開始、また、メモリライトをす
る度にライトカウンタ４１３をインクリメントする。そ
の後、再度フレーム区切りがやって来た時点で、メモリ
ライト制御回路４１２は、格納容量超過予測回路４１５
の出力する格納容量超過予測信号を見て、これがＯＦＦ
状態であればメモリ領域を交替せずに、映像データのメ
モリライトをそのまま継続する。もしも、これがＯＮ状
態であれば、ライトカウンタ値を領域１ａの格納容量と
して格納容量保持回路４１４に保持し、メモリ領域１ａ
が有効となったことをメモリ制御部４２を介して補間処
理部４３に伝える。そして、ライトメモリ領域を領域１
ａから領域１ｂに交替し、ライトカウント値をクリアす
る。以降、フレーム区切りがやって来る度に上と同様の
動作を繰り返す。即ち、格納容量超過予測回路４１５の
出力する格納容量超過予測信号を見て、これがＯＦＦ状
態であればメモリライトを継続、これがＯＮ状態であれ
ば、ライトカウント値を格納容量として格納容量保持回
路４１４に保持し、該当メモリ領域を有効化。そして、
交替先のメモリ領域の空き状態を確認して、メモリ領域
を交替し、ライトカウンタ値をクリアし、交替先のメモ
リ領域へのメモリライトを開始する。尚、出力速度変換
装置４０では、メモリライトに比べてメモリリードの方
が早いので、メモリ領域の空き状態を判断した時点で、
交替先のメモリ領域は必ず空き状態となっている。

【００４５】続いて、動画格納モード時における出力速
度変換装置４０の補間処理部４３についてであるが、こ
れはフレーム格納モードの場合と全く同様に、メモリ格
納が有効となった領域を、格納されている容量だけ全て
読み出し、それが完了した時点でメモリ格納状態を空き
状態に戻すといった動作を繰り返す。また、交替領域が
未だ有効になっていなければ、同一領域を先頭アドレス
から再度読み出し直す。

【００４６】以上説明した内容をまとめると、低速入力
部４１が新たな動画像を出力格納メモリ４４に用意する
まで、補間処理部４３は動画像の読み出しを繰り返す、
といった定常動作が行なわれることとなる。動画格納モ
ードにおいても、低速化の比率に応じて映像出力のデー
タを補間する必要があるが、フレーム格納モード時と異
なり、フレーム単位で補間するのではなく、動画像単位
で繰り返し再生を行なうことで映像データを補間する。
従って、論理エミュレータ３０から供給される低速度の
映像出力は、映像出力モニタ装置５０のモニタ画面上で
は動画像シーケンスの繰り返し映像として現れる。

【００４７】別種の機能として、出力動作モード選択部
４５にメモリ内容フリーズ選択情報の出力機能を設け、
その選択情報を受けた低速入力部４１がメモリライト動
作を停止することによって、出力格納メモリ４４内に格
納された低速度の映像出力の内容を固定することが可能
である。この場合、最後に有効となったメモリ領域のデ
ータが補間処理部４３によって繰り返し出力される。フ
レーム格納モード時にこれを適用した場合には、出力フ
レームが固定される。即ち、静止映像が映像出力モニタ
装置５０に映し出される。また、動画格納モード時にこ
れを適応した場合には、同一の動画像シーケンスがいつ
までも繰り返して映像出力モニタ装置５０に映し出され
る。

【００４８】以上、２面バッファ制御方式によって実現
された出力速度変換装置４０について動作を説明した
が、実際のデバッグの場面では、検証対象論理の動作確
認の途中で、出力動作モード選択部４５を用いてメモリ
格納モードをフレーム格納モードから動画格納モードに
変更し、動画像として観察して見てみたいといった都合
もでてくる。このときに、上述の動画格納モード時の回
路動作をそのままあてはめると、フレーム格納モードか
ら動画格納モードへの移行時において、メモリ領域に動
画像が格納し終わって、初めて出力速度変換装置４０か
ら映像出力モニタ装置５０へ動画像の出力が開始される
といった動作となる。特に、低速化比率が大きい場合に
は、動画格納モードへの切替から、実際に動画像が出力
されるまでの待ち時間が非常に長くなり、デバッグ作業
の流れが中断してしまうという問題がある。

【００４９】この不都合は、次の方法によって解決する
ことができる。即ち、メモリ格納モードがフレーム格納
モードから動画格納モードへ移行した直後において、図
４での低速入力部４１に対して以下の２つの処理を設け
る。１．１フレーム以上格納できた時点で該当するメモ
リ領域を有効とする。２．データ格納情報の格納容量を
フレーム区切り単位で随時更新する。これによって、補
間処理部４３はリードカウンタ値が格納容量に一致する
ところまで格納領域を繰り返しリードするだけの前述の
通りの動作であるが、低速入力部４１のメモリライトデ
ータ量に追従して次第に動画像を拡大させながら表示す
ることができる。また、格納容量はフレーム区切りに合
わせているので、動画像の繰り返し表示において最終フ
レームから先頭フレームに戻るつなぎの部分で、画像が
乱れることを防ぐことができる。

【００５０】また、メモリ格納モードが動画格納モード
にある場合にも、上述の方法を低速入力部４１に適用す
ることによって類似の効果を得ることができる。つま
り、補間処理部４３が出力格納メモリ４４の２つのメモ
リ領域を接続して順番に繰り返しリードすることによっ
て、未だ一杯になっていないメモリ領域についてもメモ
リライトが終了した部分までを読み出して出力すること
が可能である。単純に２つのメモリ領域を交替して使用
した場合には、低速化比率が大きくなるにつれて動画像
の更新周期も長くなってしまうが、この方法を用いる
と、論理エミュレータ３０より出力される最新のデータ
が含まれるよう、繰り返し表示の度に動画像の長さが拡
大されていく。

【００５１】上述のように低速入力部４１に対して２つ
の操作を設けた場合にも、出力動作モード選択部４５か
らのメモリ内容フリーズ選択情報を受けた低速入力部４
１がメモリライト動作を停止することによって、出力格
納メモリ４４内に格納された低速度の映像出力の内容を
固定することが可能である。加えて、低速入力部４１に
よるメモリライト動作の停止タイミングを、映像出力デ
ータが出力格納メモリ４４にメモリ領域が一杯になるま
で格納された時点にとれば、出力格納メモリ４４内の２
つのメモリ領域を順番に繰り返し再生することによっ
て、出力格納メモリ４４の全領域一杯に格納した動画像
を出力することが可能である。

【００５２】次に、本発明の第２の実施の形態として、
映像信号処理論理の論理検証装置において、第１の実施
の形態における入力速度変換装置２０と出力速度変換装
置４０とが速度変換用のメモリを兼用する形態について
図１３、図１４、図１５を用いて説明する。

【００５３】図１３は、本発明の第２の実施の形態にお
ける、映像信号処理論理のための論理検証装置の全体構
成を示したものである。図１３において、２は論理検証
装置、６０は入出力速度変換装置である。また、同図に
おいて図１に同一な部分には同一符号を付して説明を省
略する。映像入力装置１０より入力される実際速度の映
像信号は、入出力速度変換装置６０で低速度の映像信号
に速度変換される。この低速度の映像信号が論理エミュ
レータ３０で信号処理され、低速度の映像出力となって
そこから出力される。この低速度の映像出力は入出力速
度変換装置６０に戻され、そこで実際速度の映像出力に
速度変換され、映像出力モニタ装置５０に映像が映し出
される。

【００５４】図１４は、論理検証装置２における入出力
速度変換装置６０の内部構成を示したものである。図１
４において、６１はメモリ制御部、６２は速度変換用の
入出力格納メモリ、６３はメモリ領域切換部である。同
図において、図３、図４に同一な部分には同一符号を付
して説明を省略する。入出力速度変換装置６０におい
て、映像入力装置１０より入力される実際速度の映像入
力信号は、映像入力の間引き処理部２１→メモリ制御部
６１→入出力格納メモリ６２→低速出力部２３、という
経路をへて低速度の映像出力信号に速度変換され、論理
エミュレータ３０に出力される。入出力速度装置６０の
これらの信号処理ブロックは、図３に示した入力速度変
換装置２０の各信号処理ブロック、即ち、間引き処理部
２１、メモリ制御部２２、入力格納メモリ２４、低速出
力部２３に対応し、同等の働きをする。逆にまた、論理
エミュレータ３０より入力される低速度の映像入力信号
は、映像入力の低速入力部４１→メモリ制御部６１→入
出力格納メモリ６２→補間処理部４３、という経路をへ
て実際速度の映像出力信号に速度変換され、映像出力モ
ニタ装置５０に出力される。入出力速度装置６０のこれ
らの信号処理ブロックは、図４に示した出力速度変換装
置４０の各信号処理ブロック、即ち、低速入力部４１、
メモリ制御部４２、出力格納メモリ４４、補間処理部４
３に対応し、同等の働きをする。

【００５５】入出力速度変換装置６０の構成の特徴は、
入出力格納メモリ６２が映像入力の速度変換用メモリと
映像出力の速度変換用メモリを兼用していることであ
る。これは、メモリ制御部６１において、映像入力デー
タと映像出力データとをメモリ上の別の領域に格納する
ような制御手段を設けることで実現可能である。さらに
加えて、メモリ制御部６１において、メモリ領域切換部
６３の出力する領域切換信号を受けて、これら格納領域
各々の大きさを可変できる手段を設けることによって、
メモリ資源を有効利用することが可能となる。

【００５６】図１５は入出力格納メモリ６２内の映像デ
ータ格納の様子を示したものである。図１５（ａ）は、
入力速度変換と出力速度変換の両方を２面バッファ制御
によって実現し、また、両方を動画像格納モードに対応
させた場合のメモリ格納の様子を示したものである。図
１５（ａ）において、領域１ａ／１ｂは各々ｎ個の入力
映像フレームを格納し、また、領域２ａ／２ｂも各々ｎ
個の出力映像フレームを格納している。

【００５７】一方、図１５（ｂ）は、入力速度変換には
フレーム格納モードのみを、出力速度変換には動画格納
モードを適応した場合のメモリ格納を示したものであ
る。図１５（ｂ）において、領域１ａ／１ｂは各々１個
の入力映像フレームを格納し、また、領域２ａ／２ｂは
各々ｍ個の出力映像フレームを格納している。例えば、
図１３における映像入力装置１０自身がスロー再生機能
を持っているような場合には、入力速度変換の動画格納
モードは不要である。なぜなら、映像入力装置１０にお
いて論理エミュレータの低速化比率に合わせて動画像を
スロー再生し、その映像入力をフレーム格納モードで入
力速度変換するということは、言い換えると、映像入力
装置１０より入力されるフレーム補間の施されたスロー
映像に対して、入出力速度変換装置６０が同一の比率で
フレーム間引きするということであり、結果として、フ
レーム間引きのない低速度の映像入力が論理エミュレー
タ３０に供給される。このような条件において、入出力
格納メモリ６２のメモリ領域を映像入力データと映像出
力データとに均等に割り当てるのではなく、前者に対し
てはフレーム格納できるサイズのみを、後者に対しては
残りをすべて割り当てることによって、入出力格納メモ
リ６２に、より長い時間の映像出力動画像を格納するこ
とができる。

【００５８】また、格納領域可変の別の用途としては、
映像入力のフレームサイズと映像出力のフレームサイズ
が異なるような場合、例えば、図１３での論理エミュレ
ータ３０に高解像度の映像入力を低解像度の映像出力に
変換するような映像処理論理を実装した場合への適用が
考えられる。映像入力データと映像出力データとのデー
タ量の比率に合わせて割り当てる領域の大きさを調節す
ることによって、両者の格納フレーム数を一致させるこ
とができる。

【００５９】また、さらに別の用途としては、映像入力
のフレーム数と映像出力のフレーム数が異なるような場
合、例えば、論理エミュレータ３０に毎秒２４フレーム
の映像入力を入力し毎秒６０フレームの映像出力に変換
するような映像処理論理を実装した場合への適用が考え
られる。映像入力と映像出力とのフレーム数の比率に合
わせて割り当てる領域の大きさを調節することによっ
て、両者の格納される映像時間を一致させることができ
る。

【００６０】また、入出力格納メモリ６２の全領域を映
像入力データに割り当てる、逆に、全領域を映像出力デ
ータに割り当てるといった使用方法も考えられる。これ
は、論理エミュレータ３０に搭載する検証論理内容を映
像符号化処理論理、映像復号化処理論理と切り替えなが
ら論理検証するような場合に利用できる。

【００６１】以上、本発明の２つの実施の形態について
詳細に説明したが、それら両方において、フレーム格納
モード時に格納メモリ上の各メモリ領域には必ずしも図
５に示すように１フレームのみが格納されている必要は
なく、メモリ上に格納されたフレーム群から１フレーム
のみを切り出して読み出すようなメモリ制御方法を採る
ことによっても、上述した２つの実施の形態にて同様の
機能を実現することができる。

【００６２】

【発明の効果】本発明によれば、信号速度変換装置にお
ける速度変換用バッファメモリのメモリ格納モードに、
フレーム格納モードと動画格納モードの２種類を設け、
また、これらのモード間の移行を滑らかに行なう手段を
設けることにより、信号速度変換装置による信号伝播遅
延量を簡単に切り替えることが可能となる。この信号速
度変換装置を用いることによってシステムデバッグに好
適な論理検証装置を実現することができる。

【００６３】また、信号速度変換装置で処理される各種
速度変換データに対して、速度変換用バッファメモリを
兼用して格納し、加えて、システムデバッグ用途に応じ
てデータ種毎に格納容量を可変とする手段を設けること
で、速度変換用バッファメモリのメモリ容量を効率的に
利用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における、論理検証
装置の全体構成を示す説明図である。

【図２】本発明の第１および第２の実施の形態におけ
る、映像信号内容を例示する説明図である。

【図３】本発明の第１の実施の形態における、論理検証
装置での入力速度変換装置の内部構成を示する説明図で
ある。

【図４】本発明の第１の実施の形態における、論理検証
装置での入力速度変換装置の内部構成を示する説明図で
ある。

【図５】本発明の第１の実施の形態における、入力速度
変換装置での入力格納メモリ２４、および出力速度変換
装置の出力格納メモリの格納内容を説明する説明図であ
る。

【図６】本発明の第１の実施の形態における、入力速度
変換装置での入力格納メモリ２４の映像フレーム格納内
容を説明する説明図である。

【図７】本発明の第１の実施の形態における、入力速度
変換装置の間引き処理部の内部構成を示す説明図であ
る。

【図８】本発明の第１の実施の形態における、入力速度
変換装置の低速出力部の内部構成を示す説明図である。

【図９】本発明の第１の実施の形態における、入力速度
変換装置での間引き処理部での格納容量超過予測回路の
内部構成を示す説明図である。

【図１０】本発明の第１の実施の形態における、入力速
度変換装置での間引き処理部でのリード追い越し予測回
路の内部構成を示す説明図である。

【図１１】本発明の第１の実施の形態における、出力速
度変換装置での低速入力部の内部構成を示す説明図であ
る。

【図１２】本発明の第１の実施の形態における、出力速
度変換装置での補間処理部の内部構成を示す説明図であ
る。

【図１３】本発明の第２の実施の形態における、論理検
証装置の全体構成を示す説明図である。

【図１４】本発明の第２の実施の形態における、論理検
証装置での入出力速度変換装置の内部構成を示する説明
図である。

【図１５】本発明の第２の実施の形態における、入出力
速度変換装置での入出力格納メモリの映像フレーム格納
内容を説明する説明図である。

【符号の説明】

１ 論理検証装置 ２ 論理検証装置 １０ 映像入力装置 ２０ 入力速度変換装置 ２１ 間引き処理部 ２１１ フレーム区切り検出回路 ２１２ メモリライト制御回路 ２１３ ライトカウンタ ２１４ 格納容量保持回路 ２１５ 格納容量超過予測回路 ２１５１ フレームサイズ保持回路 ２１５２ 加算器 ２１５３ 比較器 ２１６ リード追い越し予測回路 ２１６１ 除算器 ２１６２ 減算器 ２１６３ 比較器 ２２ メモリ制御部 ２３ 低速出力部 ２３１ メモリリード制御回路 ２３２ リードカウンタ ２３３ 比較器 ２４ 入力格納メモリ ２５ 入力動作モード選択部 ３０ 論理エミュレータ ４０ 出力速度変換装置 ４１ 低速入力部 ４１１ フレーム区切り検出回路 ４１２ メモリライト制御回路 ４１３ ライトカウンタ ４１４ 格納容量保持回路 ４１５ 格納容量超過予測回路 ４２ メモリ制御部 ４３ 補間処理部 ４３１ メモリリード制御回路 ４３２ リードカウンタ ４３３ 比較器 ４４ 出力格納メモリ ４５ 出力動作モード選択部 ５０ 映像出力モニタ装置 ６０ 入出力速度変換装置 ６１ メモリ制御部 ６２ 入出力格納メモリ ６３ メモリ領域切換部

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 29/08 Ｈ０４Ｌ 13/00 ３０７Ｃ (72)発明者 多田 修 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディアシステ ム事業部内 (72)発明者 山際 明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所デジタルメディアシステ ム事業部内 Ｆターム(参考） 5B014 EB01 GC06 GC12 GD05 GD23 GD44 HC09 5B077 AA14 BA02 BB04 NN04 5C052 AA17 AB04 AC02 DD10 GB01 GC02 GD03 GD05 5J042 BA01 CA16 CA20 5K034 AA10 CC02 HH01 HH02 MM08

Claims (30)

【特許請求の範囲】
1. 【請求項１】入力された実際速度信号を低速化し、低速
   化された低速化信号を信号処理論理エミュレーション装
   置へ出力する入力信号速度変換装置であって、 前記信号処理論理エミュレーション装置の処理速度に応
   じて、前記入力された実際速度信号を間引きする間引き
   処理部と、 前記間引き処理部で間引きされた信号を格納する入力格
   納手段と、 前記入力格納手段に格納された信号を読み出し、前記信
   号処理論理エミュレーション装置へ前記低速化信号を出
   力する低速出力部を有し、 前記間引き処理部は、所定数のフレーム周期ごとに前記
   入力格納手段への実際速度信号の格納の実行の有無を制
   御することにより間引きすることを特徴とする入力信号
   速度変換装置。
2. 【請求項２】前記所定数は、複数種類あることを特徴と
   する請求項１に記載の入力信号速度変換装置。
3. 【請求項３】前記所定数は、１フレーム周期ごとに実際
   速度信号の格納の実行の有無を制御する第１の所定数
   と、複数フレーム周期ごとに実際速度信号の格納の実行
   の有無を制御する第２の所定数を有することを特徴とす
   る請求項１に記載の入力信号速度変換装置。
4. 【請求項４】前記間引き処理部は、前記入力格納手段に
   格納している格納量をカウントするカウント手段と、前
   記実際速度信号のフレーム区切りを検出する検出手段と
   を有し、前記検出手段においてフレーム区切りを検出し
   た時に、前記カウント手段でカウントされた格納量とフ
   レーム１周期分の格納容量の合計量が前記入力格納手段
   の最大格納容量より大きくなる場合、前記実際速度信号
   の入力格納手段への格納の実行を止めることにより間引
   きすることを特徴とする請求項１に記載の入力信号速度
   変換装置。
5. 【請求項５】前記入力格納手段は、第１の入力格納領域
   と、第２の入力格納領域と、前記第１及び第２の入力格
   納領域の空き情報を前記間引き処理部に出力する第１の
   空き情報出力手段を有し、 前記間引き処理部は、前記第１の入力格納領域に格納し
   ている格納量をカウントするカウント手段と、前記実際
   速度信号のフレーム区切りを検出する検出手段とを有
   し、前記検出手段においてフレーム区切りを検出した時
   に、前記カウント手段でカウントされた格納量とフレー
   ム１周期分の格納容量の合計量が前記第１の入力格納領
   域の最大格納容量より大きくなる場合、前記実際速度信
   号の第１の入力格納領域への格納の実行を止めることに
   より間引きし、前記第１の空き情報出力手段から出力さ
   れた第２の入力格納領域の空き情報に基づいて、第２の
   入力格納領域への実際速度信号の格納の実行の有無を制
   御することを特徴とする請求項１に記載の入力信号速度
   変換装置。
6. 【請求項６】前記低速出力部は、前記入力格納手段への
   実際速度信号の格納を停止している場合、前記入力格納
   手段に格納されている信号を繰り返し読み出すように構
   成することを特徴とする請求項１に記載の入力信号速度
   変換装置。
7. 【請求項７】前記低速出力部は、前記入力格納手段から
   の読み出し量を計数し、前記間引き処理部に読み出し量
   を出力する計数手段を有し、 前記間引き処理部は、前記入力格納手段の格納容量を保
   持する格納容量保持手段を有し、前記計数手段から出力
   された読み出し量が、前記信号処理論理エミュレーショ
   ン装置の処理速度に応じて定められる低速化比及び前記
   入力格納手段の格納容量に基づき得られた基準値より小
   さい場合、実際速度信号の入力格納手段への格納停止状
   態を継続し、前記読み出し量が前記基準値以上になった
   場合、入力格納手段への信号の格納を再開することを特
   徴とする請求項１に記載の入力信号速度変換装置。
8. 【請求項８】信号処理論理エミュレーション装置から出
   力された低速化信号を高速化し、実際速度信号を出力す
   る出力信号速度変換装置であって、 前記低速化信号を格納する出力格納手段と、 前記信号処理論理エミュレーション装置から出力された
   低速化信号を前記出力格納手段への格納の実行の有無を
   制御する低速入力部と、 前記信号処理論理エミュレーション装置に応じて、前記
   出力格納手段に格納された信号を繰り返し、出力する補
   間処理部を有し、 前記補間処理部の繰り返し、出力する処理単位は、複数
   種類あることを特徴とする出力信号速度変換装置。
9. 【請求項９】前記処理単位は、１フレーム周期ごとに信
   号を繰り返し、出力する第１の処理単位と、複数フレー
   ム周期ごとに信号を繰り返し、出力する第２の処理単位
   を有することを特徴とする請求項８に記載の出力信号速
   度変換装置。
10. 【請求項１０】前記低速出力部は、前記出力格納手段に
    格納している格納量をカウントするカウント手段と、前
    記低速化信号のフレーム区切りを検出する検出手段とを
    有し、前記検出手段においてフレーム区切りを検出した
    時に、前記カウント手段でカウントされた格納量とフレ
    ーム１周期分の格納容量の合計量が前記出力格納手段の
    最大格納容量より大きくなる場合、前記低速化信号の出
    力格納手段への格納の実行を止めることを特徴とする請
    求項８に記載の出力信号速度変換装置。
11. 【請求項１１】前記出力格納手段は、第１の出力格納領
    域と、第２の出力格納領域と、前記第１及び第２の出力
    格納領域の空き情報を前記低速出力部に出力する第２の
    空き情報出力手段を有し、 前記低速入力部は、前記第１の出力格納領域に格納して
    いる格納量をカウントするカウント手段と、前記低速化
    信号のフレーム区切りを検出する検出手段とを有し、前
    記検出手段においてフレーム区切りを検出した時に、前
    記カウント手段でカウントされた格納量とフレーム１周
    期分の格納容量の合計量が前記第１の出力格納領域の最
    大格納容量より大きくなる場合、前記実際速度信号の第
    １の出力格納領域への格納の実行を止め、前記第２の空
    き情報出力手段から出力された第２の出力格納領域の空
    き情報を基づいて、第２の出力格納領域への低速化信号
    の格納の実行の有無を制御することを特徴とする請求項
    ８に記載の出力信号速度変換装置。
12. 【請求項１２】前記補間処理部は、前記出力格納手段へ
    の低速化信号の格納を停止している場合、前記出力格納
    手段に格納されている信号を繰り返し、補間して出力す
    るように構成することを特徴とする請求項８に記載の出
    力信号速度変換装置。
13. 【請求項１３】前記補間処理部は、前記処理単位が増加
    した場合、前記出力格納手段から読み出し、補間する信
    号をフレーム周期の任意の整数倍で徐々に増加させるこ
    とを特徴とする請求項８に記載の出力信号速度変換装
    置。
14. 【請求項１４】前記補間処理部は、前記処理単位が複数
    フレーム周期である場合、前記出力格納手段に格納され
    た信号の格納量が前記処理単位より小さいときであって
    も、前記出力格納手段から信号を読み出し、補間する信
    号をフレーム周期の任意の整数倍で徐々に増加させるこ
    とを特徴とする請求項８に記載の出力信号速度変換装
    置。
15. 【請求項１５】入力された第１の実際速度信号を低速化
    し、第１の低速化信号として信号処理論理エミュレーシ
    ョン装置へ出力し、前記信号処理論理エミュレーション
    装置から出力された第２の低速化信号を高速化し第２の
    実際速度信号として出力する信号速度変換装置であっ
    て、 前記信号処理論理エミュレーション装置の処理速度に応
    じて、前記入力された第１の実際速度信号を間引きする
    間引き処理部と、 前記間引き処理部で間引きされた信号を格納する入力格
    納手段と、 前記入力格納手段に格納された信号を読み出し、前記信
    号処理論理エミュレーションに信号へ前記第１の低速化
    信号として低速化して出力する低速出力部と、 前記第２の低速化信号を格納する出力格納手段と、 前記信号処理論理エミュレーション装置から出力された
    第２の低速化信号を前記出力格納手段への格納の実行の
    有無を制御する低速入力部と、 前記信号処理論理エミュレーション装置の処理速度に応
    じて、前記出力格納手段に格納された信号を繰り返し、
    出力する補間処理部を有し、 前記間引き処理部は、所定数のフレーム周期で前記入力
    格納手段への実際速度信号の格納の実行の有無を制御す
    ることにより間引きすることを特徴とする信号速度変換
    装置。
16. 【請求項１６】前記所定数は、複数種類あることを特徴
    とする請求項１５に記載の信号速度変換装置。
17. 【請求項１７】前記所定数は、１フレーム周期ごとに第
    １の実際速度信号の格納の実行の有無を制御する第１の
    所定数と、複数フレーム周期ごとに第１の実際速度信号
    の格納の実行の有無を制御する第２の所定数を有するこ
    とを特徴とする請求項１５に記載の信号速度変換装置。
18. 【請求項１８】前記間引き処理部は、前記入力格納手段
    に格納している格納量をカウントするカウント手段と、
    前記第１の実際速度信号のフレーム区切りを検出する検
    出手段とを有し、前記検出手段においてフレーム区切り
    を検出した時に、前記カウント手段でカウントされた格
    納量とフレーム１周期分の格納容量の合計量が前記入力
    格納手段の最大格納容量より大きくなる場合、前記第１
    の実際速度信号の入力格納手段への格納の実行を止める
    ことにより間引きすることを特徴とする請求項１５に記
    載の信号速度変換装置。
19. 【請求項１９】前記入力格納手段は、第１の入力格納領
    域と、第２の入力格納領域と、前記第１及び第２の入力
    格納領域の空き情報を前記間引き処理部に出力する第１
    の空き情報出力手段を有し、 前記間引き処理部は、前記第１の入力格納領域に格納し
    ている格納量をカウントするカウント手段と、前記第１
    の実際速度信号のフレーム区切りを検出する検出手段と
    を有し、前記検出手段においてフレーム区切りを検出し
    た時に、前記カウント手段でカウントされた格納量とフ
    レーム１周期分の格納容量の合計量が前記第１の入力格
    納領域の最大格納容量より大きくなる場合、前記第１の
    実際速度信号の第１の入力格納領域への格納の実行を止
    めることにより間引きし、前記第１の空き情報出力手段
    から出力された第２の入力格納領域の空き情報に基づい
    て、第２の入力格納領域への第１の実際速度信号の格納
    の実行の有無を制御することを特徴とする請求項１５に
    記載の信号速度変換装置。
20. 【請求項２０】前記低速出力部は、前記入力格納手段へ
    の第１の実際速度信号の格納を停止している場合、前記
    入力格納手段に格納されている信号を繰り返し読み出す
    ように構成することを特徴とする請求項１５に記載の信
    号速度変換装置。
21. 【請求項２１】前記低速出力部は、前記入力格納手段か
    らの読み出し量を計数し、前記間引き処理部に読み出し
    量を出力する計数手段を有し、 前記間引き処理部は、前記入力格納手段の格納容量を保
    持する格納容量保持手段を有し、前記計数手段から出力
    された読み出し量が、前記信号処理論理エミュレーショ
    ン装置の処理速度に応じて定められる低速化比及び前記
    入力格納手段の格納容量に基づき得られた基準値より小
    さい場合、第１の実際速度信号の入力格納手段への格納
    停止状態を継続し、前記読み出し量が前記基準値以上に
    なった場合、入力格納手段への信号の格納を再開するこ
    とを特徴とする請求項１５に記載の信号速度変換装置。
22. 【請求項２２】入力された第１の実際速度信号を低速化
    し、第１の低速化信号として信号処理論理エミュレーシ
    ョン装置へ出力し、前記信号処理論理エミュレーション
    装置から出力された第２の低速化信号を高速化し第２の
    実際速度信号として出力する信号速度変換装置であっ
    て、 前記信号処理論理エミュレーション装置の処理速度に応
    じて、前記入力された第１の実際速度信号を間引きする
    間引き処理部と、 前記間引き処理部で間引きされた信号を格納する入力格
    納手段と、 前記入力格納手段に格納された信号を読み出し、前記信
    号処理論理エミュレーションに信号へ前記第１の低速化
    信号として低速化して出力する低速出力部と、 前記第２の低速化信号を格納する出力格納手段と、 前記信号処理論理エミュレーション装置から出力された
    第２の低速化信号を前記出力格納手段への格納の実行の
    有無を制御する低速入力部と、 前記信号処理論理エミュレーション装置の処理速度に応
    じて、前記出力格納手段に格納された信号を繰り返し、
    出力する補間処理部を有し、 前記補間処理部の繰り返し、出力する処理単位は、複数
    種類あることを特徴とする信号速度変換装置。
23. 【請求項２３】前記処理単位は、１フレーム周期ごとに
    信号を繰り返し、出力する第１の処理単位と、複数フレ
    ーム周期ごとに信号を繰り返し、出力する第２の処理単
    位を有することを特徴とする請求項２２に記載の信号速
    度変換装置。
24. 【請求項２４】前記低速出力部は、前記出力格納手段に
    格納している格納量をカウントするカウント手段と、前
    記第２の低速化信号のフレーム区切りを検出する検出手
    段とを有し、前記検出手段においてフレーム区切りを検
    出した時に、前記カウント手段でカウントされた格納量
    とフレーム１周期分の格納容量の合計量が前記出力格納
    手段の最大格納容量より大きくなる場合、前記第２の低
    速化信号の出力格納手段への格納の実行を止めることを
    特徴とする請求項２２に記載の信号速度変換装置。
25. 【請求項２５】前記出力格納手段は、第１の出力格納領
    域と、第２の出力格納領域と、前記第１及び第２の出力
    格納領域の空き情報を前記低速出力部に出力する第２の
    空き情報出力手段を有し、 前記低速入力部は、前記第１の出力格納領域に格納して
    いる格納量をカウントするカウント手段と、前記第２の
    低速化信号のフレーム区切りを検出する検出手段とを有
    し、前記検出手段においてフレーム区切りを検出した時
    に、前記カウント手段でカウントされた格納量とフレー
    ム１周期分の格納容量の合計量が前記第１の出力格納領
    域の最大格納容量より大きくなる場合、前記第２の実際
    速度信号の第１の出力格納領域への格納の実行を止め、
    前記第２の空き情報出力手段から出力された第２の出力
    格納領域の空き情報を基づいて、第２の出力格納領域へ
    の第２の低速化信号の格納の実行の有無を制御すること
    を特徴とする請求項２２に記載の信号速度変換装置。
26. 【請求項２６】前記補間処理部は、前記出力格納手段へ
    の第２の低速化信号の格納を停止している場合、前記出
    力格納手段に格納されている信号を繰り返し、補間して
    出力するように構成することを特徴とする請求項２２に
    記載の信号速度変換装置。
27. 【請求項２７】前記補間処理部は、前記処理単位が増加
    した場合、前記出力格納手段から読み出し、補間する信
    号をフレーム周期の任意の整数倍で徐々に増加させるこ
    とを特徴とする請求項２２に記載の信号速度変換装置。
28. 【請求項２８】前記補間処理部は、前記処理単位が複数
    フレーム周期である場合、前記出力格納手段に格納され
    た信号の格納量が前記処理単位より小さいときであって
    も、前記出力格納手段から信号を読み出し、補間する信
    号をフレーム周期の任意の整数倍で徐々に増加させるこ
    とを特徴とする請求項２２に記載の信号速度変換装置。
29. 【請求項２９】前記入力格納手段と前記出力格納手段が
    同一のメモリであることを特徴とする請求項１５乃至請
    求項２８のいずれかに記載の信号速度変換装置。
30. 【請求項３０】前記同一のメモリの入力格納手段の領域
    と前記出力格納手段の領域の比率を可変とすることを特
    徴とする請求項２９に記載の信号速度変換装置。