JP4519804B2 - Method for manufacturing semiconductor device - Google Patents
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Description
本発明は、同一基板上に微小構造体および半導体素子を有する半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device including a microstructure and a semiconductor element over the same substrate and a manufacturing method thereof.
近年、MEMSと呼ばれる微小機械システムの研究が盛んに進められている。MEMS(Micro Electro Mechanical System)は、微小電気機械システムの略称であり、単にマイクロマシンと呼ばれることもある。マイクロマシンとは一般的には、半導体微細加工技術を用いて「立体構造を有し可動する微小構造体」および「半導体素子を有する電子回路」を集積化した微細デバイスを指す。上記微小構造体は半導体素子と異なり、構造が立体的で可動部を有する。そして、スイッチ、可変容量、またはアクチュエータ等の機能を有する。 In recent years, research on micro mechanical systems called MEMS has been actively conducted. MEMS (Micro Electro Mechanical System) is an abbreviation for a microelectromechanical system, and is sometimes simply called a micromachine. A micromachine generally refers to a micro device in which a “micro structure having a three-dimensional structure and a movable structure” and an “electronic circuit having a semiconductor element” are integrated using a semiconductor micro processing technique. Unlike the semiconductor element, the microstructure has a three-dimensional structure and has a movable portion. And it has functions, such as a switch, variable capacity, or an actuator.
マイクロマシンは、電子回路によって自らの微小構造体を制御することができるため、従来のコンピュータを用いた装置のように中央処理制御型ではなく、センサによって得た情報を電子回路によって処理してアクチュエータ等を介して行動を起こすという一連の動作を行う、自律分散型のシステムを構築する事ができると考えられている。 Micromachines can control their microstructures with electronic circuits, so they are not a central processing control type as with conventional computer-based devices. It is thought that it is possible to build an autonomous decentralized system that performs a series of actions to take action through the.
このようなマイクロマシンについては数多くの研究がなされている(特許文献1参照)。特許文献1には、薄膜状の結晶化処理された機械的装置が記載されている。
マイクロマシンを構成する微小構造体および半導体素子は、微小構造体を作製する場合には犠牲層エッチング等の工程を要し、半導体素子を作製する場合とは異なるプロセスを有するために別の工程で作製されることが主流である。また、微小構造体をどのように封止するかは大きな問題である。上記のようにプロセスが異なるため、実用化されているマイクロマシンは、微小構造体と半導体素子が別の工程で作製されるものが主流となっている。 Microstructures and semiconductor elements that make up a micromachine require processes such as sacrificial layer etching when manufacturing microstructures, and are manufactured in separate steps because they have different processes from those used when manufacturing semiconductor elements. It is the mainstream. In addition, how to seal the microstructure is a big problem. Since the processes are different as described above, micromachines that have been put into practical use are mainly those in which a microstructure and a semiconductor element are manufactured in separate steps.
しかし、製造コスト低減、装置の小型化等のために、微小構造体と半導体素子を同一工程で作製する方法が望まれている。そこで本発明では、同一の絶縁基板上に、微小構造体および半導体素子を形成するマイクロマシンの作製方法を提供することを課題とする。また本発明は、上記方法により作製されたマイクロマシンを提供することを課題とする。 However, there is a demand for a method for manufacturing a microstructure and a semiconductor element in the same process in order to reduce manufacturing costs and downsize an apparatus. Therefore, an object of the present invention is to provide a method for manufacturing a micromachine for forming a microstructure and a semiconductor element over the same insulating substrate. Another object of the present invention is to provide a micromachine manufactured by the above method.
上記課題を解決するために、本発明は、金属を用いて熱結晶化又はレーザ結晶化された多結晶シリコンを有する層(本明細書では構造層とも記す)を有し、当該層の下方又は上方に空間(中空とも呼ぶ)を有するマイクロマシン及びマイクロマシンを含む半導体装置を特徴とする。このような多結晶シリコンは、ガラス基板を代表とする絶縁表面上に形成することができ、強度も高いため微小構造体としても利用でき、勿論半導体素子を構成することもできる。その結果、同一の絶縁基板上に、微小構造体および半導体素子を形成する半導体装置を形成することができる。 In order to solve the above problems, the present invention includes a layer including polycrystalline silicon that is thermally crystallized or laser-crystallized using a metal (also referred to as a structural layer in this specification), below the layer or A micromachine having a space (also referred to as a hollow) above and a semiconductor device including the micromachine are characterized. Such polycrystalline silicon can be formed on an insulating surface typified by a glass substrate, has high strength, can be used as a microstructure, and can of course constitute a semiconductor element. As a result, a semiconductor device for forming a microstructure and a semiconductor element can be formed over the same insulating substrate.
空間は、単層構造を有しても、積層構造を有してもよい。このような空間は、コンタクトホールを介して導入されるエッチング剤によって、犠牲層を除去することによって形成される。そのため、半導体装置をある断面図でみる場合、積層構造を有する空間はコンタクトホール等によって連結されているとよい。また犠牲層を除去する工程を少なくするためにも、空間はコンタクトホール等によって連結されているとよい。言い換えると、構造層(多結晶シリコンを有する層)が上下に空間を有し、さらに空間を介して積層される構造を有することができる。このように構造層上下に設けられる空間は、構造層上下に設けられた犠牲層を除去することによって形成される。したがって、半導体装置をある方向の断面図で示したときに、例えば、基板上に第一の空間、第一の空間上に第一の構造層、第一の構造層の上に第二の空間、第二の空間の上に第二の構造層がある場合に、第一の空間と第二の空間は他の部分で連結している。 The space may have a single layer structure or a laminated structure. Such a space is formed by removing the sacrificial layer with an etchant introduced through the contact hole. Therefore, when the semiconductor device is seen in a cross-sectional view, the spaces having a stacked structure are preferably connected by contact holes or the like. In order to reduce the number of steps for removing the sacrificial layer, the spaces are preferably connected by contact holes or the like. In other words, the structure layer (the layer having polycrystalline silicon) can have a structure in which a space is formed above and below, and the layers are stacked through the space. Thus, the spaces provided above and below the structural layer are formed by removing the sacrificial layers provided above and below the structural layer. Therefore, when the semiconductor device is shown in a sectional view in a certain direction, for example, the first space on the substrate, the first structural layer on the first space, and the second space on the first structural layer. In the case where the second structural layer is present on the second space, the first space and the second space are connected by other portions.
このような空間によって、多結晶シリコンを有する層は可動が可能となる。可動とは、例えば上下左右に移動すること、またある軸を中心に回転することを含む。すなわち、上下の空間に挟まれた構造層(多結晶シリコンを有する層)は、その空間が存在することによって上下、左右、またはある軸を中心に回転するように可動することができる。 Such a space allows the layer having polycrystalline silicon to move. The term “movable” includes, for example, moving up, down, left and right, and rotating around a certain axis. That is, a structural layer (a layer having polycrystalline silicon) sandwiched between upper and lower spaces can move up and down, right and left, or rotate around a certain axis depending on the existence of the space.
以下に、本発明の具体的な構成を示す。 Below, the concrete structure of this invention is shown.
本発明の一形態は、絶縁表面上に設けられた電気回路および微小構造体を有し、電気回路は、半導体素子を有し、微小構造体は、多結晶シリコンを有する層を有し、多結晶シリコンは、金属を用いて熱結晶化またはレーザ結晶化されたことを特徴とする半導体装置である。 One embodiment of the present invention includes an electrical circuit and a microstructure provided over an insulating surface, the electrical circuit includes a semiconductor element, the microstructure includes a layer including polycrystalline silicon, Crystalline silicon is a semiconductor device characterized by thermal crystallization or laser crystallization using a metal.
本発明の別形態は、さらに配線を形成する導電層を有しており、導電層によって電気回路、および微小構造体を電気的に接続することができる。 Another embodiment of the present invention further includes a conductive layer which forms a wiring, and an electrical circuit and a microstructure can be electrically connected by the conductive layer.
本発明の別形態は、さらに絶縁表面に対向した対向基板を有しており、対向基板のうち、微小構造体が設けられていない領域と対向する部分に保護層である絶縁層を設けることができる。 Another embodiment of the present invention further includes a counter substrate facing the insulating surface, and an insulating layer serving as a protective layer is provided on a portion of the counter substrate facing a region where the microstructure is not provided. it can.
本発明の別形態は、さらに配線を形成する導電層および絶縁表面に対向した対向基板を有しており、導電層によって電気回路、および微小構造体を電気的に接続することができ、対向基板のうち微小構造体が設けられていない領域と対向する部分に保護層である絶縁層を設けることができる。 Another embodiment of the present invention further includes a conductive layer that forms wiring and a counter substrate facing the insulating surface, and an electric circuit and a microstructure can be electrically connected by the conductive layer. An insulating layer which is a protective layer can be provided in a portion facing a region where no microstructure is provided.
本発明の別形態は、さらに絶縁表面上に設けられた第一の配線を形成する第一の導電層および絶縁表面に対向した対向基板を有し、対向基板のうちは、微小構造体が設けられていない領域と対向する部分に保護層である絶縁層を設けることができ、保護層上に第二の配線を形成する第二の導電層が設けられており、第一の導電層及び第二の導電層によって電気回路、および微小構造体を電気的に接続することができる。 Another embodiment of the present invention further includes a first conductive layer that forms the first wiring provided on the insulating surface and a counter substrate facing the insulating surface, and the microstructure includes a microstructure in the counter substrate. An insulating layer, which is a protective layer, can be provided in a portion facing the region that is not provided, and a second conductive layer that forms a second wiring is provided on the protective layer. The electric circuit and the microstructure can be electrically connected by the two conductive layers.
対向基板によって、微小構造体及び電気回路を保護することができる。なお、保護する機能を有すれば基板に限定されることはなく、保護フィルム等絶縁物によっても微小構造体及び電気回路を保護することが可能である。 The microstructure and the electric circuit can be protected by the counter substrate. Note that the substrate is not limited to a substrate as long as it has a protecting function, and the microstructure and the electric circuit can be protected by an insulator such as a protective film.
本発明において、配線(導電層)間の接続、電気回路、および微小構造体の接続には異方性導電材を用いることができる。 In the present invention, an anisotropic conductive material can be used for connection between wirings (conductive layers), an electric circuit, and a microstructure.
本発明において、多結晶シリコンを有する層と絶縁表面との間には空間が設けられている。 In the present invention, a space is provided between the layer having polycrystalline silicon and the insulating surface.
本発明において、多結晶シリコンを有する層と絶縁表面との間に第一の空間が設けられ、多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた層との間に第二の空間が設けられている。 In the present invention, a first space is provided between the layer having polycrystalline silicon and the insulating surface, and the first space is provided between the layer having polycrystalline silicon and the layer provided on the layer having polycrystalline silicon. Two spaces are provided.
本発明において、微小構造体は、絶縁表面上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた多結晶シリコンを有する層とを有し、導電層と多結晶シリコンを有する層との間に空間を有する。 In the present invention, a microstructure includes a conductive layer including a metal element or a metal compound provided over an insulating surface and a layer including polycrystalline silicon provided over the conductive layer. There is a space between the layer including crystalline silicon.
本発明において、微小構造体は、絶縁表面上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた多結晶シリコンを有する層とを有し、導電層と多結晶シリコンを有する層との間に第一の空間を有し、多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた層との間に第二の空間を有する。 In the present invention, a microstructure includes a conductive layer including a metal element or a metal compound provided over an insulating surface and a layer including polycrystalline silicon provided over the conductive layer. A first space is provided between the layer having crystalline silicon and a second space is provided between the layer having polycrystalline silicon and the layer provided on the layer having polycrystalline silicon.
本発明において、微小構造体は、絶縁基板上に設けられた多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた金属元素、または金属化合物を有する導電層とを有し、多結晶シリコンを有する層と導電層との間に空間を有する。 In the present invention, the microstructure includes a layer having polycrystalline silicon provided over an insulating substrate, and a conductive layer having a metal element or a metal compound provided on the layer having polycrystalline silicon, A space is provided between the layer containing polycrystalline silicon and the conductive layer.
本発明において、微小構造体は、絶縁基板上に設けられた多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた有機材料、または無機材料を有する絶縁層と、を有し、多結晶シリコンを有する層と、導電層との間に第一の空間を有し、導電層と、絶縁層との間に第二の空間を有する。 In the present invention, the microstructure includes a layer including polycrystalline silicon provided over an insulating substrate, a conductive layer including a metal element or a metal compound provided over the layer including polycrystalline silicon, and a conductive layer on the conductive layer. An insulating layer having an organic material or an inorganic material provided on the substrate, having a first space between the layer having polycrystalline silicon and the conductive layer, and the conductive layer and the insulating layer. There is a second space in between.
本発明において、微小構造体は、絶縁基板上に設けられた多結晶シリコンを有する層と、多結晶シリコンを有する層上に設けられた金属元素、または金属化合物を有する導電層と、導電層上に設けられた有機材料、または無機材料を有する絶縁層とを有し、多結晶シリコンを有する層と、導電層との間に空間を有する。 In the present invention, the microstructure includes a layer including polycrystalline silicon provided over an insulating substrate, a conductive layer including a metal element or a metal compound provided over the layer including polycrystalline silicon, and a conductive layer on the conductive layer. And an insulating layer having an organic material or an inorganic material, and a space is provided between the layer having polycrystalline silicon and the conductive layer.
本発明の作製方法の一形態は、絶縁表面上に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層をエッチングにより除去することを特徴とする半導体装置の作製方法である。 In one embodiment of the manufacturing method of the present invention, a layer including polycrystalline silicon crystallized using a metal is formed over an insulating surface, and a conductive layer including a metal element or a metal compound is formed over the layer including polycrystalline silicon. Forming an insulating layer having silicon oxide or silicon nitride over the conductive layer, forming a sacrificial layer having silicon oxide, silicon nitride, metal element, or metal compound over the insulating layer; A method for manufacturing a semiconductor device is characterized in that a sacrificial layer is removed by etching.
本発明の別形態は、絶縁表面上に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する第一の絶縁層を形成し、第一の絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に無機材料、または有機材料を有する第二の絶縁層を形成し、第二の絶縁層にコンタクトホールを形成し、コンタクトホールを介してエッチング剤を導入して、犠牲層を除去することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a layer having polycrystalline silicon crystallized using a metal is formed over an insulating surface, and a conductive layer having a metal element or a metal compound is formed over the layer having polycrystalline silicon. A first insulating layer having silicon oxide or silicon nitride is formed on the conductive layer, and a sacrificial layer having silicon oxide, silicon nitride, metal element, or metal compound is formed on the first insulating layer. Forming a second insulating layer having an inorganic material or an organic material on the sacrificial layer, forming a contact hole in the second insulating layer, and introducing an etchant through the contact hole; Is a method for manufacturing a semiconductor device.
また、本発明の別形態は、基板上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first sacrificial layer including silicon oxide, silicon nitride, a metal element, or a metal compound is formed over a substrate, and a metal is used over the first sacrificial layer. Forming a layer having crystallized polycrystalline silicon, forming a second sacrificial layer having silicon, a compound of silicon, a metal element, or a metal compound on the layer having polycrystalline silicon; A method for manufacturing a semiconductor device is characterized in that a first insulating layer is formed over a layer, and part or all of the first sacrificial layer and the second sacrificial layer are removed by etching.
また、本発明の別形態は、基板上に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first conductive layer including a metal element or a metal compound is formed over a substrate, and silicon oxide, silicon nitride, a metal element, or the first conductive layer is formed over the first conductive layer. A first sacrificial layer having a metal compound is formed, a layer having polycrystalline silicon crystallized using a metal is formed on the sacrificial layer, and a silicon, silicon compound is formed on the layer having polycrystalline silicon. Forming a second sacrificial layer having a metal element or a metal compound, forming a first insulating layer on the second sacrificial layer, and a part of the first sacrificial layer and the second sacrificial layer or A method for manufacturing a semiconductor device is characterized in that the whole is removed by etching.
本発明の別形態は、絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a layer including polycrystalline silicon crystallized using a metal is formed in first and second regions on an insulating surface, and a metal element or metal is formed on the layer including polycrystalline silicon. Forming a conductive layer having a compound; forming an insulating layer having silicon oxide or silicon nitride on the conductive layer; and sacrificing having silicon oxide, silicon nitride, a metal element, or a metal compound on the insulating layer Forming a layer, removing the sacrificial layer formed in the first region by etching to form a microstructure, and forming a layer including polycrystalline silicon, a conductive layer, and an insulating layer in the second region A semiconductor device manufacturing method is characterized in that a semiconductor element is formed.
本発明の別形態は、絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する第一の導電層を形成し、第一の導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に金属元素、または金属化合物を有する配線を形成する第二の導電層を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、第一の導電層、および絶縁層を有する半導体素子を形成し、配線により、微小構造体と半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a layer including polycrystalline silicon crystallized using a metal is formed in first and second regions on an insulating surface, and a metal element or metal is formed on the layer including polycrystalline silicon. Forming a first conductive layer having a compound, forming an insulating layer having silicon oxide or silicon nitride on the first conductive layer, and forming silicon oxide, silicon nitride, metal element on the insulating layer; Alternatively, a sacrificial layer having a metal compound is formed, a second conductive layer is formed on the sacrificial layer to form a wiring having a metal element or metal compound, and the sacrificial layer formed in the first region is removed by etching. Then, a microstructure is formed, and a semiconductor element having a layer having polycrystalline silicon, a first conductive layer, and an insulating layer is formed in the second region, and the microstructure and the semiconductor element are formed by wiring. And electrically connect A method for manufacturing a semiconductor device according to claim and.
本発明の別形態は、第一の絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成し、第二の絶縁表面上であって、微小構造体と対向しない領域にシリコン酸化物、シリコン窒化物、有機材料、または無機材料を用いて保護層となる絶縁層を形成し、第一の絶縁表面と、第二の絶縁表面とを貼り合わせることを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a layer having polycrystalline silicon crystallized using a metal is formed in first and second regions on a first insulating surface, and a metal element is formed on the layer having polycrystalline silicon. Or a conductive layer having a metal compound is formed, an insulating layer having silicon oxide or silicon nitride is formed over the conductive layer, and a silicon oxide, silicon nitride, metal element, or metal compound is formed over the insulating layer A sacrificial layer is formed, and the sacrificial layer formed in the first region is removed by etching to form a microstructure. The second region includes a layer including polycrystalline silicon, a conductive layer, and Insulating to form a semiconductor element having an insulating layer and serving as a protective layer using silicon oxide, silicon nitride, an organic material, or an inorganic material in a region on the second insulating surface that does not face the microstructure Forming a layer, And one insulating surface, is a method for manufacturing a semiconductor device characterized by bonding the second insulating surface.
本発明の別形態は、第一の絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に金属元素、または金属化合物を有する第一の配線を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成し、配線により、微小構造体と半導体素子とを電気的に接続し、第二の絶縁表面上であって、微小構造体と対向しない領域にシリコン酸化物、シリコン窒化物、有機材料、または無機材料を用いて保護層となる絶縁層を形成し、第一の絶縁表面と、第二の絶縁表面とを貼り合わせることを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a layer having polycrystalline silicon crystallized using a metal is formed in first and second regions on a first insulating surface, and a metal element is formed on the layer having polycrystalline silicon. Or a conductive layer having a metal compound is formed, an insulating layer having silicon oxide or silicon nitride is formed over the conductive layer, and a silicon oxide, silicon nitride, metal element, or metal compound is formed over the insulating layer A sacrificial layer is formed, a first wiring having a metal element or a metal compound is formed on the sacrificial layer, and the sacrificial layer formed in the first region is removed by etching to form a microstructure. In the second region, a semiconductor element having a polycrystalline silicon layer, a conductive layer, and an insulating layer is formed, and the microstructure and the semiconductor element are electrically connected by wiring, On an insulating surface An insulating layer serving as a protective layer is formed using silicon oxide, silicon nitride, an organic material, or an inorganic material in a region not facing the structure body, and the first insulating surface and the second insulating surface are bonded to each other. This is a method for manufacturing a semiconductor device.
本発明の別形態は、絶縁表面上の第一及び第二の領域に金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に金属元素、または金属化合物を有する導電層を形成し、導電層上にシリコン酸化物、またはシリコン窒化物を有する絶縁層を形成し、絶縁層上にシリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する犠牲層を形成し、犠牲層上に金属元素、または金属化合物を有する第一の配線を形成し、第一の領域に形成された犠牲層をエッチングにより除去して、微小構造体を形成し、第二の領域には、多結晶シリコンを有する層、導電層、および絶縁層を有する半導体素子を形成し、第一の配線により、微小構造体と半導体素子とを電気的に接続し、第二の絶縁表面上であって、微小構造体と対向しない領域にシリコン酸化物、シリコン窒化物、有機材料、または無機材料を用いて保護層を形成し、保護層上に、金属元素または金属化合物を有する第二の配線を形成し、第一の配線と第二の配線が電気的に接続するように第一の絶縁表面と、第二の絶縁表面とを貼り合わせることを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a layer including polycrystalline silicon crystallized using a metal is formed in first and second regions on an insulating surface, and a metal element or metal is formed on the layer including polycrystalline silicon. Forming a conductive layer having a compound; forming an insulating layer having silicon oxide or silicon nitride on the conductive layer; and sacrificing having silicon oxide, silicon nitride, a metal element, or a metal compound on the insulating layer Forming a layer, forming a first wiring having a metal element or a metal compound over the sacrificial layer, removing the sacrificial layer formed in the first region by etching, forming a microstructure, In the second region, a semiconductor element having a layer having polycrystalline silicon, a conductive layer, and an insulating layer is formed, and the microstructure and the semiconductor element are electrically connected by the first wiring, On an insulating surface A protective layer is formed using silicon oxide, silicon nitride, an organic material, or an inorganic material in a region not facing the structure, and a second wiring having a metal element or a metal compound is formed on the protective layer, A method for manufacturing a semiconductor device is characterized in that a first insulating surface and a second insulating surface are bonded so that the first wiring and the second wiring are electrically connected.
また、本発明の別形態は、基板上の第一の領域に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、第二の犠牲層および第一の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、微小構造体を形成し、第二の領域に、多結晶シリコンを有する層および第一の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first sacrificial layer including silicon oxide, silicon nitride, a metal element, or a metal compound is formed in a first region on a substrate, and is formed in the first region. A layer having polycrystalline silicon crystallized using a metal is formed on the first sacrificial layer and on the second region on the substrate, and the polycrystal formed in the first region and the second region is formed. A layer having silicon, a compound of silicon, a metal element, or a metal compound is formed over the layer having crystalline silicon to form a second sacrificial layer and a first conductive layer, and the second sacrificial layer and A first insulating layer is formed over the first conductive layer, and in the first region, part or all of the first sacrificial layer and the second sacrificial layer is removed by etching, whereby a microstructure is formed. A layer having polycrystalline silicon in the second region. Beauty is a method for manufacturing a semiconductor device characterized by manufacturing a semiconductor device having a first conductive layer.
また、本発明の別形態は、基板上の第一の領域に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の領域に形成された第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、第二の犠牲層および第二の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、第一の領域に微小構造体を形成し、第二の領域に、多結晶シリコンを有する層および第二の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first conductive layer having a metal element or a metal compound is formed in a first region on a substrate, and the first conductive layer formed in the first region is formed on the first region. Forming a first sacrificial layer having silicon oxide, silicon nitride, metal element, or metal compound, on the first sacrificial layer formed in the first region, and on the second region on the substrate , Forming a layer having polycrystalline silicon crystallized using metal, and on the layer having polycrystalline silicon formed in the first region and the second region, silicon, a compound of silicon, a metal element, Alternatively, a layer having a metal compound is formed to form a second sacrificial layer and a second conductive layer, and a first insulating layer is formed on the second sacrificial layer and the second conductive layer. In the first region, part or all of the first sacrificial layer and the second sacrificial layer A semiconductor device characterized in that a microstructure is formed in a first region by removing by etching and a semiconductor element having a layer having polycrystalline silicon and a second conductive layer in a second region is manufactured It is a manufacturing method of an apparatus.
また、本発明の別形態は、第一の絶縁層にコンタクトホールを設け、第一の絶縁層上およびコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することを特徴とする。 In another embodiment of the present invention, a contact hole is provided in the first insulating layer, a third conductive layer having a metal element or a metal compound is formed on the first insulating layer and in the contact hole, In this region, part or all of the first sacrificial layer and the second sacrificial layer is removed by etching.
また、本発明の別形態は、基板上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first sacrificial layer including silicon oxide, silicon nitride, a metal element, or a metal compound is formed over a substrate, and a metal is used over the first sacrificial layer. Forming a layer having crystallized polycrystalline silicon, forming a second sacrificial layer having silicon, a compound of silicon, a metal element, or a metal compound on the layer having polycrystalline silicon; Forming a first insulating layer over the layer, removing a part or all of the first sacrificial layer and the second sacrificial layer by etching, forming a second insulating layer over the counter substrate, A method for manufacturing a semiconductor device is characterized in that bonding is performed so that a counter substrate faces the counter substrate.
また、本発明の別形態は、基板上に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、犠牲層上に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する第二の犠牲層を形成し、第二の犠牲層上に第一の絶縁層を形成し、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first conductive layer including a metal element or a metal compound is formed over a substrate, and silicon oxide, silicon nitride, a metal element, or the first conductive layer is formed over the first conductive layer. A first sacrificial layer having a metal compound is formed, a layer having polycrystalline silicon crystallized using a metal is formed on the sacrificial layer, and a silicon, silicon compound is formed on the layer having polycrystalline silicon. Forming a second sacrificial layer having a metal element or a metal compound, forming a first insulating layer on the second sacrificial layer, and a part of the first sacrificial layer and the second sacrificial layer or A method for manufacturing a semiconductor device is characterized in that the whole is removed by etching, a second insulating layer is formed over a counter substrate, and the substrate and the counter substrate are bonded to face each other.
また、本発明の別形態は、基板上の第一の領域に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、第二の犠牲層および第一の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、第一の領域に、微小構造体を作製し、第二の領域に、多結晶シリコンを有する層および第一の導電層を有する半導体素子を作製し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first sacrificial layer including silicon oxide, silicon nitride, a metal element, or a metal compound is formed in a first region on a substrate, and is formed in the first region. A layer having polycrystalline silicon crystallized using a metal is formed on the first sacrificial layer and on the second region on the substrate, and the polycrystal formed in the first region and the second region is formed. A layer having silicon, a compound of silicon, a metal element, or a metal compound is formed over the layer having crystalline silicon to form a second sacrificial layer and a first conductive layer, and the second sacrificial layer and A first insulating layer is formed on the first conductive layer, and the first sacrificial layer and a part or all of the second sacrificial layer are removed by etching in the first region. A microstructure is fabricated in the region and a polycrystalline silicon is formed in the second region. And a first conductive layer are formed, a second insulating layer is formed over the counter substrate, and the substrate and the counter substrate are bonded to face each other. Is the method.
また、本発明の別形態は、基板上の第一の領域に、金属元素、または金属化合物を有する第一の導電層を形成し、第一の領域に形成された第一の導電層上に、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、第一の領域に形成された第一の犠牲層上、および基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、第一の領域および第二の領域に形成された多結晶シリコンを有する層上に、シリコン、シリコンの化合物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、第二の犠牲層および第二の導電層上に、第一の絶縁層を形成し、第一の領域において、第一の犠牲層および第二の犠牲層の一部または全部をエッチングにより除去することにより、第一の領域に、微小構造体を作製し、第二の領域に、多結晶シリコンを有する層および第二の導電層を有する半導体素子を作製し、対向基板上に第二の絶縁層を形成し、基板と対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法である。 In another embodiment of the present invention, a first conductive layer having a metal element or a metal compound is formed in a first region on a substrate, and the first conductive layer formed in the first region is formed on the first region. Forming a first sacrificial layer having silicon oxide, silicon nitride, metal element, or metal compound, on the first sacrificial layer formed in the first region, and on the second region on the substrate , Forming a layer having polycrystalline silicon crystallized using metal, and on the layer having polycrystalline silicon formed in the first region and the second region, silicon, a compound of silicon, a metal element, Alternatively, a layer having a metal compound is formed to form a second sacrificial layer and a second conductive layer, and a first insulating layer is formed on the second sacrificial layer and the second conductive layer. In the first region, part or all of the first sacrificial layer and the second sacrificial layer By removing by etching, a microstructure is manufactured in the first region, and a semiconductor element having a layer having polycrystalline silicon and a second conductive layer in the second region is manufactured on the counter substrate. A method for manufacturing a semiconductor device is characterized in that a second insulating layer is formed and bonded so that a substrate and a counter substrate face each other.
また、本発明の別形態は、第一の絶縁層にコンタクトホールを設け、第一の絶縁層上およびコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、第一の領域において、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、第二の絶縁層上に、金属元素、または金属化合物を有する第四の導電層を形成し、基板と対向基板とが向かい合い、第三の導電層と第四の導電層とが電気的に接続するように、異方性導電材を用いて貼り合わせることを特徴とする。 In another embodiment of the present invention, a contact hole is provided in the first insulating layer, a third conductive layer having a metal element or a metal compound is formed on the first insulating layer and in the contact hole, In this region, part or all of the first sacrificial layer and the second sacrificial layer is removed by etching, a second insulating layer is formed on the counter substrate, and a metal element is formed on the second insulating layer. Or forming a fourth conductive layer having a metal compound, the anisotropic conductive material is made so that the substrate and the counter substrate face each other, and the third conductive layer and the fourth conductive layer are electrically connected to each other. And pasting together.
また、本発明の別形態は、第一の絶縁層に第一のコンタクトホールを設け、第一の絶縁層上および第一のコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、第三の導電層上に第三の絶縁層を形成し、第三の絶縁層上に第二のコンタクトホールを設け、第三の絶縁層上および第二のコンタクトホールに、金属元素、または金属化合物を有する第五の導電層を形成し、第一の領域において、第一の犠牲層、および第二の犠牲層の一部または全部をエッチングにより除去し、対向基板上に第二の絶縁層を形成し、第二の絶縁層上に、金属元素、または金属化合物を有する第四の導電層を形成し、基板と対向基板とが向かい合い、第五の導電層と第四の導電層とが電気的に接続するように、異方性導電材を用いて貼り合わせることを特徴とする。 In another embodiment of the present invention, a first contact hole is provided in the first insulating layer, and a third conductive layer having a metal element or a metal compound on the first insulating layer and in the first contact hole is provided. A third insulating layer is formed on the third conductive layer, a second contact hole is provided on the third insulating layer, and a metal is formed on the third insulating layer and the second contact hole. A fifth conductive layer having an element or a metal compound is formed, and in the first region, part or all of the first sacrificial layer and the second sacrificial layer is removed by etching, and the first sacrificial layer is formed on the counter substrate. Forming a second insulating layer, forming a fourth conductive layer having a metal element or a metal compound on the second insulating layer, the substrate and the counter substrate face each other, and the fifth conductive layer and the fourth conductive layer Paste using anisotropic conductive material so that the conductive layer is electrically connected. Characterized in that cause I.
また、本発明の別形態は、第二の絶縁層は、第一の犠牲層および二の犠牲層の一部または全部がエッチングにより除去された領域と対向しない領域に形成することを特徴とする。 Another embodiment of the present invention is characterized in that the second insulating layer is formed in a region that is not opposed to a region in which part or all of the first sacrificial layer and the second sacrificial layer are removed by etching. .
また、本発明の別形態は、基板は絶縁表面を有する基板を用いることを特徴とする。 Another embodiment of the present invention is characterized in that a substrate having an insulating surface is used.
また、本発明の別形態は、多結晶シリコンを有する層は、選択的領域に添加された金属を用いて熱結晶化またはレーザ結晶化された多結晶シリコンを用いることを特徴とする。 Another embodiment of the present invention is characterized in that the layer having polycrystalline silicon uses polycrystalline silicon that is thermally crystallized or laser crystallized using a metal added to a selective region.
また、本発明の別形態は、多結晶シリコンを有する層は、金属を用いて熱結晶化またはレーザ結晶化された多結晶シリコンと、非晶質シリコンとの積層を用いることを特徴とする。 Another embodiment of the present invention is characterized in that the layer having polycrystalline silicon is a stacked layer of polycrystalline silicon thermally crystallized or laser-crystallized using a metal and amorphous silicon.
また、本発明の別形態は、多結晶シリコンを結晶化させるための金属は、Ni、Fe、Ru、Rh、Pd、Pd、Os、Ir、Pt、Cu、またはAuのいずれか1つまたは複数を用いることを特徴とする。 In another embodiment of the present invention, the metal for crystallizing polycrystalline silicon is one or more of Ni, Fe, Ru, Rh, Pd, Pd, Os, Ir, Pt, Cu, or Au. It is characterized by using.
なお、ここでの第一の空間乃至第五の空間は、便宜的に呼ぶものである。したがって、例えば、一部でつながっている空間を第一の空間、第二の空間と呼び分ける場合もある。 Note that the first to fifth spaces here are called for convenience. Therefore, for example, a space that is partially connected may be referred to as a first space and a second space.
本発明は、ニッケル(Ni)等の金属を用いて結晶化した多結晶シリコンを、微小構造体の構造層、および半導体素子の活性層に用いる事で、外力や応力に耐えうる微小構造体、および素子特性に優れた半導体素子を同一基板上に形成した半導体装置を提供することができる。さらに本発明は、同一基板上に微小構造体および半導体素子を作製することで、組み立てやパッケージが不要な、製造コストのかからない半導体装置を提供することができる。 The present invention provides a microstructure that can withstand external force and stress by using polycrystalline silicon crystallized using a metal such as nickel (Ni) for a structural layer of a microstructure and an active layer of a semiconductor element, In addition, a semiconductor device in which a semiconductor element having excellent element characteristics is formed over the same substrate can be provided. Furthermore, according to the present invention, a microstructure and a semiconductor element are manufactured over the same substrate, so that a semiconductor device that does not require assembly or a package and does not require manufacturing costs can be provided.
本発明の実施の形態および実施例について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。 Embodiments and examples of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description. It will be readily understood by those skilled in the art that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the following embodiments and examples. Note that in describing the structure of the present invention with reference to the drawings, the same portions are denoted by the same reference numerals in different drawings.
(実施の形態1)
本実施の形態では、本発明の半導体装置の構成例、およびその作製方法について図面を用いて説明する。
(Embodiment 1)
In this embodiment mode, a structural example of a semiconductor device of the present invention and a manufacturing method thereof will be described with reference to drawings.
本発明の半導体装置は、マイクロマシンの分野に属するものであり、マイクロメートルからミリメートル単位の大きさを有する。また、ある機械装置の部品として組み込まれるために作製される場合は、組み立て時に扱いやすいよう、半導体装置がメートル単位の大きさを有する場合もある。 The semiconductor device of the present invention belongs to the field of micromachines, and has a size from micrometer to millimeter. Further, when manufactured to be incorporated as a part of a certain mechanical device, the semiconductor device may have a size of a metric unit so that it can be easily handled during assembly.
図1に、本発明の半導体装置の概念図を示す。 FIG. 1 shows a conceptual diagram of a semiconductor device of the present invention.
本発明の半導体装置11は、半導体素子を有する電気回路部12、および微小構造体によって構成されている構造体部13を有する。電気回路部12は、微小構造体を制御する制御回路14や、外部の制御装置10と通信を行うインターフェース15等を有する。また構造体部13は、微小構造体で構成される、センサ16やアクチュエータ17、スイッチ等を有する。
The semiconductor device 11 of the present invention includes an electric circuit portion 12 having a semiconductor element and a structure portion 13 constituted by a microstructure. The electric circuit unit 12 includes a control circuit 14 that controls the microstructure, an interface 15 that communicates with the external control device 10, and the like. The structure body 13 includes a
また、電気回路部12は、構造体部13が得た情報を処理するための中央演算処理装置や、処理した情報を記憶するメモリ等を有することも可能である。 The electric circuit unit 12 can also include a central processing unit for processing information obtained by the structure unit 13, a memory for storing the processed information, and the like.
外部の制御装置10は、半導体装置11を制御する信号を送信する、半導体装置11が得た情報を受信する、または半導体装置11に駆動電力を供給する等の動作を行うための装置である。 The external control device 10 is a device for performing operations such as transmitting a signal for controlling the semiconductor device 11, receiving information obtained by the semiconductor device 11, and supplying driving power to the semiconductor device 11.
本発明は上記構成例のみに限定されることはない。つまり、本発明は半導体装置内部に、半導体素子を有し微小構造体を制御する電気回路、および電気回路によって制御される微小構造体を有することを特徴としているため、その他の構成は図1に限定されるものではない。 The present invention is not limited to the above configuration example. That is, the present invention is characterized in that a semiconductor device includes an electric circuit that has a semiconductor element and controls a microstructure, and a microstructure that is controlled by the electric circuit. It is not limited.
従来、ミリメートル単位以下といった微小なものを扱う場合、まず微小な対象物の構造を拡大し、人間やコンピュータがその情報を得て情報処理および動作の決定を行い、そして、その動作を縮小して微小な対象物に伝えるというプロセスを必要としている。 Conventionally, when dealing with minute objects such as millimeters or less, first the structure of the minute object is expanded, and humans and computers obtain the information to determine information processing and operations, and then reduce the operations. It needs a process of communicating to minute objects.
しかし、図1に示す本発明の半導体装置は、人間やコンピュータが上位概念的な命令を伝えるだけで、微小なものを扱うことが可能になる。すなわち、人間やコンピュータが目的を決定して命令を伝えると、当該半導体装置はセンサ等を用いて対象物の情報を得て情報処理を行い、可動することができる。 However, the semiconductor device of the present invention shown in FIG. 1 can handle a minute object simply by a human or computer transmitting a high-level conceptual command. That is, when a human or a computer determines a purpose and transmits an instruction, the semiconductor device can move by obtaining information on an object using a sensor or the like to perform information processing.
上記例では、対象物が微小なものであると仮定している。このような対象物には、例えば、対象物自体はメートル単位の大きさを有するが、その対象物から発せられる微少な信号(例えば、光や圧力の微小な変化)等が含まれる。 In the above example, it is assumed that the object is very small. Such an object includes, for example, a minute signal (for example, a minute change in light or pressure) or the like emitted from the object, although the object itself has a size of a meter unit.
次に、上記で説明した本発明の半導体装置を作製するために、同一基板上に微小構造体および半導体素子を作製する方法について、図2〜図5を用いて説明する。各図面は、上面図または、上面図のO−P、またはQ−Rにおける断面図を示す。 Next, a method for manufacturing a microstructure and a semiconductor element over the same substrate in order to manufacture the semiconductor device of the present invention described above will be described with reference to FIGS. Each drawing shows a top view or a cross-sectional view taken along OP or QR of the top view.
本発明の微小構造体および半導体素子は、絶縁性表面を有する基板(以下、絶縁基板という)上に一体形成することができる。ここで絶縁性基板とは、ガラス基板、石英基板、プラスチック基板等である。さらに、金属等の導電性基板や、シリコン等の半導体性基板上に絶縁性を有する層を形成した基板を用いることも可能である。プラスチック基板に微小構造体および半導体素子を一体形成することにより、柔軟性が高く、薄型な半導体装置を形成することができる。またガラス基板を研磨等により薄くすることによって、薄型な半導体装置を形成することもできる。 The microstructure and the semiconductor element of the present invention can be formed over a substrate having an insulating surface (hereinafter referred to as an insulating substrate). Here, the insulating substrate is a glass substrate, a quartz substrate, a plastic substrate, or the like. Furthermore, it is also possible to use a conductive substrate such as a metal or a substrate in which an insulating layer is formed over a semiconductor substrate such as silicon. By forming the microstructure and the semiconductor element integrally on the plastic substrate, a highly flexible and thin semiconductor device can be formed. In addition, a thin semiconductor device can be formed by thinning the glass substrate by polishing or the like.
まず、絶縁表面を有する基板101上に下地膜102を形成する(図2(A1)、(A2)参照)。下地膜102は酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁層を単層または積層構造で形成することができる。ここでは下地膜102として2層構造を用いる場合を説明するが、下地膜102は絶縁層を単層または2層以上に積層させた構造を用いても良い。
First, the
下地膜102の一層目としては、プラズマCVD法を用い、SiH4、NH3、N2O及びH2を反応ガスとして成膜される酸化窒化シリコン膜を10〜200nm(好ましくは50〜100nm)形成することができ、本実施の形態では、膜厚50nmの酸化窒化シリコン膜を形成する。次いで一層目の上に下地膜102の二層目として、プラズマCVD法を用い、SiH4及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜を50〜200nm(好ましくは100〜150nm)の厚さに積層形成することができ、本実施の形態では膜厚100nmの酸化窒化シリコン膜を形成する。
As the first layer of the
次に、下地膜102の上に第一の犠牲層103を成膜し、任意の形状にパターニングする(図2(A1)、(A2)参照)。第一の犠牲層103は、タングステンや窒化シリコン等、金属やシリコンなどの元素や化合物を材料とし、スパッタリング法やCVD法等を用いて成膜することができる。パターニングには、フォトリソグラフィ法を用いてレジストマスクを形成し、異方性のドライエッチングを行う。犠牲層とは、後の工程で除去される層を指し、犠牲層を除去することによって空間が設けられることとなる。このような犠牲層は、金属元素、金属化合物、シリコン、シリコン酸化物、またはシリコン窒化物を有する材料から形成することができる。また犠牲層は導電体であっても、絶縁体であってもよい。
Next, a first
第一の犠牲層103の膜厚は、第一の犠牲層103の材料や、微小構造体の構造および動作方法、犠牲層を除去するためのエッチング方法等、様々な要因を考慮して決定される。例えば、第一の犠牲層103が薄すぎればエッチング剤が拡散せずにエッチングされない。また、エッチング後に構造層が座屈するといった現象も生じる。さらに、例えば犠牲層下部に導電層を設け、微小構造体を静電力で動作させる場合、具体的には、導電層と構造層との間で静電力により動作させる場合は、第一の犠牲層が厚すぎると駆動させることができなくなる恐れがある。そのため、第一の犠牲層103は例えば0.5μm以上3μm以下の厚さを有し、1μm〜2.5μmを有すると好ましい。
The film thickness of the first
また、内部応力の大きい材料を犠牲層として利用する場合、一度に厚い犠牲層を成膜することができない。この場合には、成膜やパターニングを繰り返し、第一の犠牲層を厚く形成することも可能である。 In addition, when a material having a large internal stress is used as a sacrificial layer, a thick sacrificial layer cannot be formed at a time. In this case, the first sacrificial layer can be formed thick by repeating film formation and patterning.
次に、半導体素子を構成する半導体層104、および微小構造体を構成する構造層105となる半導体層を成膜し、任意の形状にパターニングする(図2(B1)、(B2)参照)。半導体層(半導体層104、および構造層105を合わせて半導体層と呼ぶ)は、シリコンを有する材料から形成することができる。シリコンを有する材料には、シリコンからなる材料、ゲルマニウムを0.01〜4.5atomic%程度に有するシリコンゲルマニウム材料等がある。
Next, a
構造層105の材料および膜厚は、第一の犠牲層103の厚さ、構造層105の材料、微小構造体の構造、または犠牲層除去のためのエッチング方法等、様々な要因を考慮して決定される。例えば、構造層105を厚く成膜すると内部応力に分布が生じ、反りや座屈の原因となる。逆に、内部応力の分布差が大きい物質を用いて形成した構造層105を利用して微小構造体を構成することも可能である。また、構造層105の厚さが薄いと、犠牲層のエッチング時に用いる溶液の表面張力によって微小構造体が座屈する恐れがある。このように構造層の膜厚は、座屈等が生じないような厚さとする。例えば、本実施形態の半導体層を用いて構造層105を作製する場合、膜厚は0.5μm以上10μm以下を有することが好ましい。
The material and film thickness of the
また半導体層には、結晶状態を有するもの、非晶質状態を有するものを用いることができるが、本実施の形態では、非晶質半導体層を形成し、加熱処理により結晶化して結晶性半導体層を形成する。加熱処理には、加熱炉、レーザ照射、若しくはレーザビームの代わりにランプから発する光の照射(以下、ランプアニールと表記する)、又はそれらを組み合わせて用いることができる。 As the semiconductor layer, a semiconductor layer having a crystalline state or an amorphous state can be used; however, in this embodiment mode, an amorphous semiconductor layer is formed and crystallized by heat treatment to be a crystalline semiconductor. Form a layer. For the heat treatment, a heating furnace, laser irradiation, irradiation of light emitted from a lamp instead of a laser beam (hereinafter referred to as lamp annealing), or a combination thereof can be used.
レーザ照射を用いる場合、連続発振型のレーザビーム(CWレーザビーム)やパルス発振型のレーザビーム(パルスレーザビーム)を用いることができる。レーザビームとしては、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるレーザビームを用いることができる。このようなレーザビームの基本波、及び第2高調波から第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。このときレーザビームのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を10〜2000cm/sec程度として照射する。 In the case of using laser irradiation, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. As the laser beam, Ar laser, Kr laser, excimer laser, YAG laser, Y 2 O 3 laser, YVO 4 laser, YLF laser, YAlO 3 laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor A laser beam oscillated from one or a plurality of lasers or gold vapor lasers can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonic laser beams, a crystal having a large grain size can be obtained. For example, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. Energy density of the laser beam is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec.
なお連続発振の基本波のレーザビームと連続発振の高調波のレーザビームとを照射するようにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを補うことができる。 The continuous wave fundamental laser beam and the continuous wave harmonic laser beam may be irradiated, or the continuous wave fundamental laser beam and the pulsed harmonic laser beam may be irradiated. You may do it. By irradiating a plurality of laser beams, energy can be supplemented.
またパルス発振型のレーザビームであって、半導体層がレーザビームによって溶融してから固化するまでに、次のパルスレーザビームを照射できるような発振周波数でレーザ発振させたレーザビームを用いることもできる。このような周波数でレーザビームを発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は10MHz以上であって、通常用いられている数十Hz〜数百Hzの周波数帯よりも著しく高い周波数帯を使用する。 Further, a pulsed laser beam that is oscillated at an oscillation frequency capable of irradiating the next pulsed laser beam before the semiconductor layer is melted by the laser beam and solidified can also be used. . By oscillating the laser beam at such a frequency, crystal grains continuously grown in the scanning direction can be obtained. A specific oscillation frequency of the laser beam is 10 MHz or more, and a frequency band that is significantly higher than a frequency band of several tens to several hundreds Hz that is normally used is used.
その他の加熱処理として加熱炉を用いる場合には、非晶質半導体層を400〜550℃で2〜20時間かけて加熱する。このとき、徐々に高温となるように温度を400〜550℃の範囲で多段階に設定するとよい。最初の400℃程度の低温加熱工程により、非晶質半導体層の水素等が出てくるため、結晶化の際の膜荒れを低減することができる。さらに、結晶化を促進させる金属、例えばニッケルを非晶質半導体層上に形成すると、加熱温度を低減することができ好ましい。金属としては、Fe、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au等の金属を用いることもできる。 When a heating furnace is used as another heat treatment, the amorphous semiconductor layer is heated at 400 to 550 ° C. for 2 to 20 hours. At this time, the temperature may be set in multiple stages in the range of 400 to 550 ° C. so that the temperature gradually increases. In the first low-temperature heating process at about 400 ° C., hydrogen and the like of the amorphous semiconductor layer are generated, so that film roughness during crystallization can be reduced. Furthermore, it is preferable to form a metal that promotes crystallization, such as nickel, on the amorphous semiconductor layer because the heating temperature can be reduced. As the metal, metals such as Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, and Au can be used.
さらに加熱処理に加えて、上記のようなレーザを用いて照射を行って結晶性半導体層を形成してもよい。 Further, in addition to the heat treatment, the crystalline semiconductor layer may be formed by irradiation using the laser as described above.
このように形成された構造層105の結晶構造は、単結晶と同程度とできる。したがって、構造層105の靭性を高めることができる。すなわち、成膜された半導体層(本実施の形態ではシリコンを用いて作製されている)を、金属を用いた熱結晶化、またはレーザ結晶化を行って結晶化する。その結果、構造層の材料として使用される通常の多結晶シリコンに比べて靭性が高い構造層105を得ることができる。なお、通常の多結晶シリコンとは、金属を用いずに、熱結晶化のみによって作製される多結晶シリコンのことを示す。このように構造層105の靭性を高めることができるのは、結晶化工程により結晶粒界が連続している半導体層を作ることができるためである。構造層105は、非晶質シリコンや通常の熱結晶化によって得られる多結晶シリコンと異なり、結晶粒界で共有結合が途切れることのない結晶構造を有する。そのため、結晶粒界が欠陥となって起こる応力集中が起こらず、結果として一般的な多結晶シリコンに比べて破壊応力が高くなる。
The crystal structure of the
さらに、金属を用いて形成される結晶性シリコンは、結晶粒界が連続している。そのため、電子の移動度が大きく、構造体を静電力で制御する場合の構造層の材料として好適である。 Furthermore, crystalline silicon formed using a metal has continuous crystal grain boundaries. Therefore, the mobility of electrons is large, and it is suitable as a material for the structural layer when the structure is controlled by electrostatic force.
さらに、結晶化を助長させる金属を用いて結晶性シリコンを形成する場合、金属を結晶性シリコンに含ませておくことができる。そのため、構造層に導電性を有することができ、微小構造体を静電力で制御する半導体装置として好適である。 Furthermore, when crystalline silicon is formed using a metal that promotes crystallization, the metal can be included in the crystalline silicon. Therefore, the structure layer can have conductivity and is suitable as a semiconductor device in which a microstructure is controlled with an electrostatic force.
また、結晶化を助長させる金属は半導体装置の汚染源となるため、結晶化した後に除去又は低減させることも可能である。この場合、加熱処理又はレーザ照射による結晶化の後、半導体層上にゲッタリングシンクとなる層を形成し、加熱することにより、金属をゲッタリングシンクへ移動させ、金属を除去又は低減させることができる。ゲッタリングシンクには、多結晶半導体層や不純物が添加された半導体層を用いることができる。例えば、半導体層上にアルゴン等の不活性元素が添加された多結晶半導体層を形成し、これをゲッタリングシンクとして適用することができる。不活性元素を添加することによって、多結晶半導体層にひずみを生じさせることができ、ひずみにより効率的に金属を捕獲することができる。またリン等の元素を添加した半導体層を形成することによって、金属を捕獲することもできる。 Further, since the metal that promotes crystallization becomes a contamination source of the semiconductor device, it can be removed or reduced after crystallization. In this case, after crystallization by heat treatment or laser irradiation, a layer serving as a gettering sink is formed over the semiconductor layer and heated, so that the metal can be moved to the gettering sink and the metal can be removed or reduced. it can. As the gettering sink, a polycrystalline semiconductor layer or a semiconductor layer to which an impurity is added can be used. For example, a polycrystalline semiconductor layer to which an inert element such as argon is added can be formed over the semiconductor layer, and this can be used as a gettering sink. By adding an inert element, the polycrystalline semiconductor layer can be strained, and the metal can be efficiently captured by the strain. In addition, a metal can be captured by forming a semiconductor layer to which an element such as phosphorus is added.
このような工程によって作製された多結晶シリコンは、構造層105にそのまま用いることができる。また、構造層105に導電性が必要な場合は、構造層105に燐や砒素、ボロン等の不純物元素を添加すれば導電性を付与することが可能である。導電性を持たせた微小構造体は、静電力で制御する半導体装置として好適である。
Polycrystalline silicon manufactured through such a process can be used for the
またこのような多結晶シリコンは、半導体層104としても好適である。上記したように、本発明の多結晶シリコンは結晶粒界が連続するように作製される。そのため、電子の移動度を大きくすることができ、半導体素子の性能を高めることができる。
Such polycrystalline silicon is also suitable for the
次に、半導体層104、および構造層105の上に、構造層105の上面を覆う第一の絶縁層106を形成する(図2(B1)、(B2)参照)。半導体層104上に設けられた第一の絶縁層106は、ゲート絶縁層として機能する。第一の絶縁層106は、下地膜102と同様、酸化シリコン、窒化シリコン等のシリコンを含む材料を、プラズマCVD法またはスパッタリング法等を用いて成膜することができる。本実施の形態では、第一の絶縁層106としてプラズマCVD法により115nmの厚さの酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)を形成する。勿論、第一の絶縁層106は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁層を単層または積層構造として用いても良い。
Next, the first insulating
また、第一の絶縁層106の材料として、高誘電率を有する金属酸化物、例えば、ハフニウム(Hf)酸化物、を用いることもできる。このような高誘電率材料を、ゲート絶縁層に適用すると、低い電圧で半導体素子を駆動することができ、低消費電力の半導体装置を提供することができる。
Alternatively, a metal oxide having a high dielectric constant, for example, hafnium (Hf) oxide can be used as the material of the first insulating
また、第一の絶縁層106は高密度プラズマ処理によって成膜することができる。高密度プラズマ処理とは、プラズマ密度が1×1011cm−3以上、好ましくは1×1011cm−3から9×1015cm−3以下であり、マイクロ波(例えば周波数2.45GHz)といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が0.2eVから2eVとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく、欠陥の少ない膜を形成することができる。
The first insulating
このようなプラズマ処理を可能とする成膜室に、半導体層104、および構造層105が形成された基板を配置し、プラズマ発生用の電極、所謂アンテナと被形成体との距離を20mmから80mm、好ましくは20mmから60mmとして成膜処理を行う。このような高密度プラズマ処理によって、低温プロセス(基板温度400℃以下)の実現が可能となる。そのため、耐熱性の低いガラスやプラスチックを基板101として利用することができる。
A substrate on which the
このような絶縁層の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも1つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも1つを用いることができる。 The film formation atmosphere of such an insulating layer can be a nitrogen atmosphere or an oxygen atmosphere. The nitrogen atmosphere is typically a mixed atmosphere of nitrogen and a rare gas, or a mixed atmosphere of nitrogen, hydrogen, and a rare gas. As the rare gas, at least one of helium, neon, argon, krypton, and xenon can be used. The oxygen atmosphere is typically a mixed atmosphere of oxygen and a rare gas, a mixed atmosphere of oxygen, hydrogen, and a rare gas, or a mixed atmosphere of dinitrogen monoxide and a rare gas. As the rare gas, at least one of helium, neon, argon, krypton, and xenon can be used.
以上のように形成された絶縁層は、第1の絶縁層106の成膜時に他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁層は、当該絶縁層と絶縁層に接触する層との間の界面状態を改善することができる。例えば高密度プラズマ処理を用いて第一の絶縁層106を形成すると、半導体層との界面状態を改善することができる。その結果、半導体素子の電気特性を向上させることができる。さらに、このように絶縁層を構造層上に成膜することによって、微小構造体に与えるダメージを少なくすることができ、構造層105の強度を保つことができる。
The insulating layer formed as described above is dense with little damage given to other coatings when the first insulating
ここでは、第一の絶縁層106の成膜に高密度プラズマ処理を用いる場合を説明したが、半導体層に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体層表面の改質を行うことができる。その結果、界面状態を改善でき、半導体素子の電気特性を向上させることができる。
Although the case where high-density plasma treatment is used for forming the first insulating
さらに、第一の絶縁層106の成膜のみではなく、下地膜102や他の絶縁層を成膜する場合にも、高密度プラズマ処理を用いて作製することができる。
Furthermore, not only the first insulating
次に、第一の絶縁層106上に半導体素子を構成するゲート電極107、および微小構造体を構成する第二の犠牲層108となる第一の導電層を形成し、任意の形状にパターニングする(図2(C1)、(C2)参照)。第一の導電層(ゲート電極107および第二の犠牲層108を合わせて第一の導電層と呼ぶ)は、タングステン等、導電性を有する金属や化合物を材料とし、スパッタリング法やCVD法等を用いて成膜することができる。
Next, a
当該第一の導電層は第二の犠牲層108となる。第二の犠牲層108を第一の犠牲層103と同時にエッチングする場合、第一の犠牲層103と同一の材料、例えばタングステン等を用いて成膜することが望ましい。しかしながら、本発明はこれらの材料に限定されず、第一の犠牲層103および第二の犠牲層108は異なる材料を用いて作製しても構わない。
The first conductive layer becomes the second
また、当該第一の導電層は半導体素子のゲート電極107となる。なお、第1の導電層を異なる導電性の材料を用いて積層させ、テーパー状にエッチングすることで、ゲート電極107を形成することも可能である。なお図2においては、単層構造を用いてゲート電極を作製する例を示している。
The first conductive layer serves as the
パターニングは、フォトリソグラフィ法を用いてレジストマスクを形成し、異方性のドライエッチングを行う。エッチングの例としては、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いることができる。このとき、エッチング条件(コイル型の電極に印加される電力量、基板101側の電極に印加される電力量、基板101側の電極の温度等)を決定する。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガスまたはO2を適宜用いることができる。
For patterning, a resist mask is formed using a photolithography method, and anisotropic dry etching is performed. As an example of etching, an ICP (Inductively Coupled Plasma) etching method can be used. At this time, the etching conditions (the amount of power applied to the coil-type electrode, the amount of power applied to the electrode on the
次に、半導体素子を構成する半導体層104に不純物元素を添加してN型不純物領域112、およびP型不純物領域111を形成する(図3(A1)、(A2)参照)。このような不純物領域は、フォトリソグラフィ法によりレジストマスクを形成し、不純物元素を添加することで選択的に形成することができる。不純物元素を添加する方法は、イオンドープ法またはイオン注入法で行うことができる。N型を付与する不純物元素として、典型的にはリン(P)または砒素(As)を用い、P型を付与する不純物元素としては、ボロン(B)を用いることができる。N型不純物領域112、および、P型不純物領域111には、1×1020〜1×1021/cm3の濃度範囲でN型を付与する不純物元素が添加されることが望ましい。
Next, an impurity element is added to the
次に、プラズマCVD法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングすることで、ゲート電極107及び第2の犠牲層108の側面に接する絶縁層(以下、サイドウォール109と記載する)を形成する(図3(A1)、(A2)参照)。サイドウォール109によって、ゲート長を短くするにつれて生じる短チャネル効果を防止することができる。
Next, an insulating layer made of a nitrogen compound such as silicon nitride or an oxide such as silicon oxide is formed by a plasma CVD method or the like, and the insulating layer is anisotropically etched in the vertical direction, whereby the
次に、N型不純物領域112を有する半導体層104に不純物元素を添加し、サイドウォール109下方に設けられたN型不純物領域112よりも高い不純物濃度を有する高濃度N型不純物領域110を形成する。
Next, an impurity element is added to the
また、ゲート電極107を異なる導電性材料を積層させ、テーパー状に作製している場合、必ずしもサイドウォール109を形成する必要はない。テーパー状に作製されたゲート電極を用いる場合は、一度の不純物元素の添加でN型不純物領域112および高濃度N型不純物領域110を形成することができるからである。
In the case where the
不純物領域を形成した後、不純物元素を活性化するために加熱処理、赤外光の照射、またはレーザ光の照射を行う。また、活性化と同時に第一の絶縁層106へのプラズマダメージや第一の絶縁層106と半導体層104との界面へのプラズマダメージを回復することができる。特に、室温〜300℃の雰囲気中において、表面または裏面からエキシマレーザを用いて不純物元素を活性化させると、効果的な活性化を行うことができる。またYAGレーザの第2高調波を照射して活性化させてもよい。YAGレーザはメンテナンスが少ないため好ましいレーザ照射手段である。
After the impurity region is formed, heat treatment, infrared light irradiation, or laser light irradiation is performed to activate the impurity element. Simultaneously with activation, plasma damage to the first insulating
また、酸化窒化シリコン、酸化シリコンなどの絶縁材料からなるパッシベーション膜をゲート電極107となる導電層や半導体層104を覆うように形成してもよい。その後、加熱処理、赤外光の照射、またはレーザ光の照射を行い、水素化を行うことも可能である。例えば、プラズマCVD法を用いて、酸化窒化シリコン膜を100nmの厚さに形成し、その後、クリーンオーブンを用いて、300〜550℃で1〜12時間加熱し、半導体層104の水素化を行うことができる。例えば、クリーンオーブンを用い、窒素雰囲気中で410℃、1時間加熱する。この工程は、パッシベーション膜に含まれる水素により、不純物元素添加によって生じた半導体層104のダングリングボンドを終端することもできる。また同時に、上述の不純物領域の活性化処理を行うこともできる。
Alternatively, a passivation film made of an insulating material such as silicon oxynitride or silicon oxide may be formed so as to cover the conductive layer or the
上記の工程により、N型半導体素子113と、P型半導体素子114とが形成される(図3(A1)、(A2)参照)。
Through the above steps, an N-
続いて、全体を覆うように第二の絶縁層115を形成する(図3(B1)、(B2)参照)。第二の絶縁層115は、絶縁性を有する無機材料や、有機材料等により形成することができる。
Subsequently, a second insulating
無機材料は、酸化シリコン、窒化シリコンを用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、シリコン(Si)と窒素(N)の結合を有するポリマー材料を出発原料として形成される。 As the inorganic material, silicon oxide or silicon nitride can be used. As the organic material, polyimide, acrylic, polyamide, polyimide amide, resist, benzocyclobutene, siloxane, or polysilazane can be used. Note that a siloxane resin corresponds to a resin including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent. Polysilazane is formed using a polymer material having a bond of silicon (Si) and nitrogen (N) as a starting material.
次に、第二の絶縁層115および第一の絶縁層106を順次エッチングし、第一のコンタクトホール116を形成する(図3(B1)、(B2)参照)。エッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。本実施の形態では、ドライエッチングにより第一のコンタクトホール116を形成する。
Next, the second insulating
次に、第二の絶縁層115上、および第一のコンタクトホール116に第二の導電層117を形成し、任意の形状にパターニングすることで、ソース電極、ドレイン電極、および電気回路を構成する配線を形成する(図3(B1)、(B2)参照)。第二の導電層117は、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。
Next, a second
また、第二の導電層117がレイアウトの制約上、矩形となり、角部を有するパターンの場合、丸みを帯びた形状にパターニングすることが好ましい。丸みを帯びた形状にパターニングすることによって、ゴミの発生を抑え歩留まりを向上させることができる。これは、ゲート電極等の導電層をパターニングするときについても同様である。また半導体層をパターニングするときも、その角に丸みを帯びさせると好ましい。
In the case of a pattern in which the second
次に、第二の絶縁層115および第一の絶縁層106を順次エッチングし、第二のコンタクトホール118を形成することで、第一の犠牲層103、および第二の犠牲層108を露出させる(図4(A1)、(A2)参照)。図4(A1)、(A2)では、微小構造体のみを示す。エッチング処理は、ドライエッチング処理またはウエットエッチング処理を適用することができる。本実施の形態では、ドライエッチングにより第二のコンタクトホール118を形成する。第二のコンタクトホール118は、第一の犠牲層103および第二の犠牲層108をエッチング除去するために開口する。したがって、エッチング剤が流入するように、直径を決定する必要がある。例えば、第二のコンタクトホール118の直径を2μm以上とすることが好ましい。
Next, the second insulating
また、第二のコンタクトホール118は、第一の犠牲層103および第二の犠牲層108をエッチングしやすいような直径を有するコンタクトホールとして形成してもよい。つまり、上述のように小さな孔として形成する必要はなく、半導体素子上等の第二の絶縁層115が必要な部分を残して、犠牲層全体が露出するように第二のコンタクトホール118を形成してもよい。その結果、犠牲層の除去にかかる時間を短縮することができる。
Further, the
次に、第一の犠牲層103、および、第二の犠牲層108を第二のコンタクトホール118を通してエッチングにより除去する(図4(B)(C)参照)。このエッチング工程により、第一の犠牲層が存在した部分に第一の空間124が生じ、第二の犠牲層が存在した部分に第二の空間126が生じる。エッチングは、犠牲層の材料によって適したウエットエッチング法、またはドライエッチング法を適用することができる。
Next, the first
例えば、犠牲層がタングステン(W)である場合、28%のアンモニアと31%の過酸化水素水を1:2で混合した溶液に20分程度漬けることで、犠牲層の除去を行うことができる。犠牲層が二酸化珪素の場合は、49%フッ酸水溶液1に対してフッ化アンモニウムを7の割合で混合したバッファードフッ酸を用いて、犠牲層の除去を行うことができる。犠牲層がシリコンの場合は、リン酸、KOH、NaOH、CsOH等のアルカリ金属の水酸化物、NH4OH、ヒドラジン、EPD(エチレンジアミン、ピロカテコール、水の混合物)、TMAH、IPA、NMD3溶液等を用いることができる。 For example, when the sacrificial layer is tungsten (W), the sacrificial layer can be removed by immersing it in a solution in which 28% ammonia and 31% hydrogen peroxide solution are mixed at a ratio of 1: 2 for about 20 minutes. . When the sacrificial layer is silicon dioxide, the sacrificial layer can be removed by using buffered hydrofluoric acid in which ammonium fluoride is mixed in a ratio of 7 to the 49% hydrofluoric acid aqueous solution 1. When the sacrificial layer is silicon, alkali metal hydroxide such as phosphoric acid, KOH, NaOH, CsOH, NH 4 OH, hydrazine, EPD (a mixture of ethylenediamine, pyrocatechol, water), TMAH, IPA, NMD3 solution, etc. Can be used.
ウエットエッチング後の乾燥に際しては、毛管現象による微小構造体の座屈を防ぐため、粘性の低い有機溶媒(例えばシクロヘキサン)を用いてリンスを行う、もしくは低温低圧の条件で乾燥させる、またはこの両者を組み合わせて行うことができる。 When drying after wet etching, in order to prevent the microstructure from buckling due to capillarity, rinse with a low-viscosity organic solvent (for example, cyclohexane), or dry under low temperature and low pressure conditions, or both Can be combined.
ここで、第一の犠牲層103および第二の犠牲層108が異なる材料で形成されており、同一のエッチング剤でエッチングできない場合には、二度に分けて犠牲層をエッチングする。
この場合には、エッチング剤と接する構造層105や第二の絶縁層115等との選択比を十分に考慮して、エッチング条件を決定する必要がある。
Here, when the first
In this case, it is necessary to determine the etching conditions by sufficiently considering the selection ratio with the
また、犠牲層は、大気圧など高圧の条件において、F2やXeF2を用いてドライエッチングを行うことによって、除去することができる。 The sacrificial layer can be removed by dry etching using F 2 or XeF 2 under high pressure conditions such as atmospheric pressure.
さらに犠牲層除去後の空間に生じる毛管現象による微小構造体の座屈を防ぐため、微小構造体表面に撥水性を持たせるプラズマ処理を行うこともできる。このような工程を用いて第一の犠牲層103および第二の犠牲層108をエッチング除去することによって、空間が生じ、微小構造体119を作製することができる。
Furthermore, in order to prevent the microstructure from buckling due to the capillary phenomenon that occurs in the space after the sacrificial layer is removed, plasma treatment for imparting water repellency to the surface of the microstructure can be performed. By using such a process to etch away the first
また、微小構造体119を静電力で可動させる場合、下地膜102の下に共通電極や制御電極等として使用することができる第三の導電層120を形成するとよい(図4(D)参照)。また、下地膜102を積層構造にしている場合、当該下地膜102の間に第三の導電層120を形成することも可能である。第三の導電層120は、タングステン等の金属や導電性を有する物質を材料として、CVD法等により成膜する。また、必要に応じて任意の形状にパターニングしても良い。
In the case where the
また、上記の工程では第一の犠牲層103の上に半導体層104および構造層105となる半導体層を成膜しているが、第一の犠牲層103の上に絶縁層を成膜し、その後半導体層を成膜することも可能である。このような工程を用いることで、第一の犠牲層103を除去する場合に絶縁層によって構造層105を保護し、構造層105のダメージを低減することができる。
In the above process, the
以上説明した、微小構造体119を作製する方法においては、構造層105の材料、第一の犠牲層103、第二の犠牲層108の材料、および犠牲層を除去するエッチング剤を選択する必要がある。例えば、エッチング剤を特定のものに決めた場合、構造層105の材料に比べて、エッチングレートが大きい材料を用いて第一の犠牲層103および第二の犠牲層108を構成すればよい。
In the method for manufacturing the
また、構造層105を構成する半導体層は、上記の工程を用いて結晶化させた多結晶シリコンを有する層と、非晶質シリコンを有する層とを二層またはそれ以上の層を積層させて形成することもできる。このように半導体層を積層させることで、しなやかさと硬さを併せ持つ構造層105を得ることができる。また、積層させる層の厚さの比率によって、しなやかさと硬さのバランスを決めることができる。
In addition, the semiconductor layer included in the
また、ニッケルシリサイドのようなシリコンの合金は一般に強度が高いことが知られている。半導体層の結晶化時に用いる金属を半導体層中の全体または選択的に残しておき、適当な熱処理を加えることで、さらに硬く、導電性の高い微小構造体を作製することができる。 Further, it is known that a silicon alloy such as nickel silicide is generally high in strength. By leaving the metal used for crystallization of the semiconductor layer entirely or selectively in the semiconductor layer and applying an appropriate heat treatment, a microstructure that is harder and has higher conductivity can be manufactured.
また、上記のような結晶化に用いた金属を残した層と、多結晶シリコンを有する層とを積層させることで、導電性に優れ、しなやかな構造層を得ることができる。また、非晶質シリコンとシリサイドを有する層を積層することで、導電性に優れ、硬い構造層とすることができる。 Further, by laminating the layer in which the metal used for crystallization as described above and the layer having polycrystalline silicon are stacked, a flexible structure layer having excellent conductivity can be obtained. In addition, by stacking layers including amorphous silicon and silicide, a hard structure layer having excellent conductivity can be obtained.
また、金属を全面に添加しレーザ照射や加熱処理を行った場合、シリコンの結晶成長が基板に対して垂直方向に進み、金属を選択的に添加しレーザ照射や加熱処理をおこなったり、または金属を用いないで結晶化した場合、結晶成長が基板に対して平行方向に進む。この結晶方向の異なる層を2層以上積層することで、さらに靭性に優れた材料を得ることができる。結晶成長方向が異なる膜が積層しているため、一つの層で破壊が起きても、結晶方向の違う層には亀裂が伝播しにくい。その結果として破壊が起こりにくく、強度の高い構造層105を作製することができる。
When metal is added to the entire surface and laser irradiation or heat treatment is performed, silicon crystal growth proceeds in a direction perpendicular to the substrate, and metal is selectively added to perform laser irradiation or heat treatment, or metal When crystallization is performed without using, crystal growth proceeds in a direction parallel to the substrate. By laminating two or more layers having different crystal directions, a material having further excellent toughness can be obtained. Since films with different crystal growth directions are stacked, even if breakdown occurs in one layer, cracks hardly propagate to layers with different crystal directions. As a result, it is possible to manufacture a
上記のような非晶質シリコンを有する層、多結晶シリコンを有する層、またはニッケルシリサイドを有する層は、必要な厚さを得るために、成膜を繰り返して積層させることも可能である。たとえば、非晶質シリコンを有する層の成膜と、加熱を繰り返すことによって、多結晶シリコンを有する層を積層することができる。また、さらに膜内の応力を緩和するために、成膜後にパターニングも含めて繰り返してもよい。 The layer having amorphous silicon, the layer having polycrystalline silicon, or the layer having nickel silicide can be repeatedly stacked in order to obtain a required thickness. For example, a layer having polycrystalline silicon can be stacked by repeatedly forming a layer having amorphous silicon and heating. Further, in order to relieve the stress in the film, it may be repeated after the film formation, including patterning.
例えば図5(A)に示すように、様々な性質を持つシリコンおよびシリコンの化合物を積層させて微小構造体を形成することができる。図5(A)には、基板101上に、非晶質シリコンを有する層150、多結晶シリコンを有する層151、およびニッケルシリサイドを有する層152を積層させた場合を示す。本発明は、微小構造体を構成する層を任意に選択し、積層させることができる。また、上記工程の積層は、容易に行うことが可能である。したがって、所望の性質を有する構造層105を容易に作製することが可能である。
For example, as illustrated in FIG. 5A, a microstructure can be formed by stacking silicon and silicon compounds having various properties. FIG. 5A illustrates the case where a
さらに、上記工程のように金属を用いた結晶化は、選択的に金属を塗布することで、部分的に結晶化を行うこともできる。たとえば、構造層105のうち第一の犠牲層103と重なっている部分のみに金属を塗布することで、部分的に結晶化することができる。
Furthermore, the crystallization using a metal as in the above-described step can be partially performed by selectively applying a metal. For example, by applying a metal only to a portion of the
上記のような結晶化は、選択的にレーザを照射することで、部分的に結晶化することもできる。たとえば、構造層105のうち第一の犠牲層103と重なっている部分のみレーザビームを照射したり、レーザ照射条件を変化させることで、図5(B)に示すように、梁構造を有する構造層の支柱部分155(図中点線の円で囲んだ部分)のみに非晶質シリコンを残し、構造層の梁部分154、および構造層が基板と接している部分のみを結晶化させることも可能である。
The crystallization as described above can be partially crystallized by selective laser irradiation. For example, a structure having a beam structure as shown in FIG. 5B can be obtained by irradiating only a portion of the
上記のように部分的に結晶化することで、様々な組み合わせの材料を得ることができる。たとえば、構造層の駆動させる部分のみ結晶化して、靭性を高めることができる。 By partially crystallizing as described above, various combinations of materials can be obtained. For example, only the driven portion of the structural layer can be crystallized to increase toughness.
なお、構造層や犠牲層の成膜と結晶化の組み合わせは、上記した例の中から自由に選んで組み合わせることができる。これによって、しなやかさ、および堅さを有する構造層105を作製することができる。
Note that the combination of the formation of the structural layer and the sacrificial layer and the crystallization can be freely selected from the above examples and combined. Thus, the
上記工程のように、レーザによる結晶化、または金属とレーザの組み合わせによって結晶化する場合、熱のみによる結晶化に比べて低温で行うことができるため、プロセスに使用できる材料の幅が広がる。例えば、半導体層を加熱のみで結晶化させる場合、1000℃程度の温度で1時間程度の加熱を行う必要があり、熱に被弱なガラス基板や、融点が1000℃以下の金属を基板として用いることができない。しかしながら、上記金属を用いた工程によって、歪み点が593℃であるガラス基板等を用いることが可能になる。 When crystallization is performed by laser crystallization or a combination of a metal and a laser as in the above-described process, the crystallization can be performed at a lower temperature than crystallization by heat alone, so that the range of materials that can be used in the process is widened. For example, when a semiconductor layer is crystallized only by heating, it is necessary to perform heating for about 1 hour at a temperature of about 1000 ° C., and a glass substrate that is vulnerable to heat or a metal having a melting point of 1000 ° C. or less is used as the substrate. I can't. However, a glass substrate having a strain point of 593 ° C. can be used by the process using the metal.
また、熱結晶化のみの半導体層に比べて、上記工程によって作製される半導体層は、結晶粒界が連続しているため、共有結合が途切れることが無い。そのため、粒界間の不対結合が欠陥となって起こる応力集中が起こらず、結果として一般的な多結晶シリコンに比べて破壊応力が高くなる。 In addition, compared with a semiconductor layer only by thermal crystallization, the semiconductor layer manufactured by the above process has continuous crystal grain boundaries, so that the covalent bond is not interrupted. Therefore, stress concentration caused by unpaired bonds between grain boundaries does not occur, and as a result, the fracture stress becomes higher than that of general polycrystalline silicon.
また、非晶質シリコンは靭性が低いが塑性変形を起こしにくい。つまり、ガラスのように硬いが脆い物質であるといえる。本発明ではレーザ結晶化を行うため、基板101の部位によって非晶質シリコンと多結晶シリコンを作り分けることができる。そうすることによって、靭性に優れた連続粒界を有する多結晶シリコンと、塑性変形を起こしにくい非晶質シリコンを組み合わせた微小構造体119を作製することができる。
Amorphous silicon has low toughness, but hardly undergoes plastic deformation. That is, it can be said that it is a hard but brittle substance like glass. In the present invention, since laser crystallization is performed, amorphous silicon and polycrystalline silicon can be separately formed depending on the portion of the
また、非晶質シリコンは、一般的に成膜後に内部残留応力が存在する。このため、厚く成膜したり、積層すると剥離が生じることが多い。しかし、上記工程によって作製される多結晶シリコンでは内部応力が緩和し、さらに低温の工程で成膜できるため、成膜と結晶化を繰り返して積層することができ、任意の厚さの半導体層を得ることができる。また、半導体層上に他の材料を用いてパターニングによって膜を形成し、さらにその上に半導体層を成膜することも可能である。 Amorphous silicon generally has internal residual stress after film formation. For this reason, peeling often occurs when a thick film is formed or laminated. However, since the internal stress is relaxed in the polycrystalline silicon produced by the above process and the film can be formed at a lower temperature process, the film formation and the crystallization can be repeated, and a semiconductor layer having an arbitrary thickness can be formed. Obtainable. It is also possible to form a film on the semiconductor layer by patterning using another material and further form a semiconductor layer thereon.
また、ニッケルシリサイドのようなシリコンの合金は一般に強度が高いことが知られている。触媒に用いるニッケルを半導体層中に選択的に残しておき、適当な熱処理を加えることで、さらに硬く、導電性の高い微小構造体119を作製することができる。したがって、構造層105の膜厚を薄くすることができ、動作速度が速い、反応性に優れた微小構造体119を提供することが可能になる。
Further, it is known that a silicon alloy such as nickel silicide is generally high in strength. By selectively leaving nickel used for the catalyst in the semiconductor layer and applying an appropriate heat treatment, a
また本発明は、同一基板上に微小構造体および半導体素子を作製することで、組み立てやパッケージが不要な、製造コストのかからない半導体装置を提供することができる。 In addition, according to the present invention, a microstructure and a semiconductor element are manufactured over the same substrate, so that a semiconductor device that does not require assembly or a package and does not require manufacturing costs can be provided.
(実施の形態2)
次に、上記で説明した本発明の半導体装置を作製するために、同一基板上に微小構造体および半導体素子を作製する方法について、実施の形態1とは異なる方法を、図6〜図11を用いて説明する。各図面は、上面図、または上面図O−P、もしくはQ−Rにおける断面図を示す。
(Embodiment 2)
Next, in order to manufacture the semiconductor device of the present invention described above, a method for manufacturing a microstructure and a semiconductor element over the same substrate is different from that in Embodiment Mode 1, and FIGS. It explains using. Each drawing shows a top view, or a cross-sectional view in a top view OP or QR.
本発明の微小構造体および半導体素子は、絶縁性基板上に作製することができる。 The microstructure and the semiconductor element of the present invention can be manufactured over an insulating substrate.
まず、絶縁表面を有する基板201上に下地膜202を形成する(図6(A1)、(A2)参照)。下地膜202は酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁層を単層または積層構造で形成することができる。ここでは下地膜202として、実施の形態1と同様な2層構造を用いる場合を説明するが、下地膜202は絶縁層を単層または2層以上に積層させた構造を用いても良い。
First, the
次に、半導体素子を構成する半導体層204および微小構造体を構成する半導体層203を成膜し、任意の形状にパターニングする(図6(A1)、(A2)参照)。半導体層203、204は、実施の形態1と同様な材料、同様な結晶構造を有するものを用いることができる。そして、実施の形態1と同様に、金属を用いた加熱処理によって結晶性半導体層を作製する。
Next, a
また、結晶化に用いた金属を有する半導体層は導電性に優れるため、微小構造体を構成する半導体層203には金属を残し、半導体素子を構成する半導体層204からのみ選択的に金属を除去することも可能である。また、微小構造体を構成する半導体層203に含まれる金属を除去した場合、微小構造体を構成する半導体層203の一部分は、不純物元素を添加することなく利用することができる。微小構造体を駆動させるにあたって半導体層203に導電性が必要な場合は、P型またはN型となる不純物を添加することができる。この不純物添加は、半導体素子の不純物領域を形成する際の不純物添加工程と同時に行うことができる。本工程により導電性を持たせた半導体層203は、静電力で制御する微小構造体の構成に好適である。
In addition, since the semiconductor layer containing a metal used for crystallization is excellent in conductivity, the metal is left in the
次に、半導体層203、204上に、第一の絶縁層205を形成する(図6(A1)、(A2)参照)。第一の絶縁層205は、実施の形態1と同様な材料、同様な方法によって形成することができる。半導体素子の領域に形成された第一の絶縁層205は、ゲート絶縁層として機能する。
Next, the first insulating
また、第一の絶縁層205は高密度プラズマ処理によって成膜することができ、その条件等は実施の形態1と同様である。
The first insulating
またさらに第一の絶縁層205の成膜に高密度プラズマ処理を用いる場合を説明したが、半導体層203、204に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体層表面の改質を行うことができる。その結果、界面状態を改善でき、半導体素子や微小構造体の電気特性を向上させることができる。さらに、第一の絶縁層205の成膜のみではなく、下地膜202や他の絶縁層を成膜する場合にも、高密度プラズマ処理を用いて作製することができる。
Further, although the case where high-density plasma treatment is used for forming the first insulating
次に、微小構造体を構成する半導体層203の上に第一の犠牲層206を成膜し、任意の形状にパターニングする(図6(B1)、(B2)参照)。第一の犠牲層206は、タングステンや窒化シリコン等、金属やシリコンなどの元素や化合物を材料とし、スパッタリング法やCVD法等を用いて成膜することができる。パターニングには、フォトリソグラフィ法を用いてレジストマスクを形成し、異方性のドライエッチングを行う。
Next, the first
第一の犠牲層206の膜厚は、第一の犠牲層206の材料や、微小構造体の構造および動作方法、犠牲層を除去するためのエッチングの方法等、様々な要因を考慮して決定される。例えば、第一の犠牲層206が薄すぎればエッチング剤が拡散せずにエッチングされない、または、エッチング後に構造層が座屈するといった現象が生じる。例えば犠牲層下部に導電層を設け、微小構造体を静電力で動作させる場合、第一の犠牲層が厚すぎると微小構造体が犠牲層下部の導電層と構造層との間で静電力による駆動させることができなくなる恐れがある。そのため、第一の犠牲層206は0.5μm以上3μm以下の厚さを有し、好適には1μm〜2.5μmを有することが好ましい。
The thickness of the first
次に、第一の犠牲層206および第一の絶縁層205上に、微小構造体の構造層207および第二の犠牲層208であり、半導体素子のゲート電極209となる導電層を形成し、任意の形状にパターニングする(図6(C1)、(C2)参照)。当該導電層は、タングステン等、導電性を有する金属や化合物等を用い、スパッタリング法やCVD法等を用いて順次成膜することができる。本実施の形態では、導電層を積層する構造を用いる。積層された導電層は、同一材料から形成しても、異なる材料から形成してもよい。
Next, on the first
微小構造体の構造層207および半導体素子のゲート電極209を構成する第一の導電層210を成膜する。当該導電層は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用い、50nm〜2μm程度形成すればよい。その上に、微小構造体の第二の犠牲層208および半導体素子のゲート電極209を構成する第二の導電層211を成膜する。当該導電層は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用い、100nm〜2μm程度形成すればよい。また、第一の導電層及び第二の導電層としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体層や、AgPdCu合金を用いてもよい。
A first
また、上記導電層は2層構造に限定されず、3層構造であっても良い。例えば、第一層にタングステン、窒化タングステン等を用い、第二層にアルミニウムとシリコンの合金(Al−Si)、アルミニウムとチタンの合金(Al−Ti)を用い、第三層に窒化チタン膜、チタン膜等を用い、順次積層した3層構造としてもよい。この場合、第一層および第二層を微小構造体の構造層とし、第三層を第二の犠牲層とすることができる。また第一層を構造層とし、第二層および第三層を第二の犠牲層とすることもできる。勿論上記導電層は単層構造であってもよい。 The conductive layer is not limited to a two-layer structure, and may have a three-layer structure. For example, tungsten, tungsten nitride, or the like is used for the first layer, an alloy of aluminum and silicon (Al—Si), an alloy of aluminum and titanium (Al—Ti) is used for the second layer, a titanium nitride film is used for the third layer, A three-layer structure in which titanium films or the like are sequentially stacked may be used. In this case, the first layer and the second layer can be the microstructure layer, and the third layer can be the second sacrificial layer. The first layer can be a structural layer, and the second and third layers can be second sacrificial layers. Of course, the conductive layer may have a single layer structure.
その後、以下に示す手順でパターニングを行い、構造層207、第二の犠牲層208、およびゲート電極209を形成する。まず、エッチングを行う形状にレジストマスクを形成する。次に、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、第二の犠牲層208および第二の導電層211をエッチングする。このとき、異方性エッチングにより断面を垂直にパターニングしても良いし、テーパー状にエッチングしても良い。次に、コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等のエッチング条件を決定し、構造層207及び第一の導電層210を所望のテーパー形状にエッチングする。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガスまたはO2を用いることができる。
Thereafter, patterning is performed in the following procedure to form the
微小構造体を作製するために犠牲層をエッチングするとき、第二の犠牲層208および第一の犠牲層206は同時にエッチングすると、工程が少なく好ましい。したがって、第二の犠牲層208は第一の犠牲層206と同一の材料を用いて成膜することが望ましい。しかしながら、本発明はこれらの材料に限定されず、第一の犠牲層206および第二の犠牲層208は同一の材料を用いて作製してもよく、異なる材料を用いて作製しても良い。
When the sacrificial layer is etched to form a microstructure, it is preferable that the second
次に、半導体素子を構成する半導体層204に不純物元素を添加してN型不純物領域、およびP型不純物領域を形成する。このような不純物領域は、フォトリソグラフィ法によりレジストマスクを形成し、不純物元素を添加するドーピング処理を行うことで選択的に形成することができる。不純物元素を添加する方法は、イオンドープ法またはイオン注入法で行うことができる。N型を付与する不純物元素として、典型的にはリン(P)または砒素(As)を用い、P型を付与する不純物元素としては、ボロン(B)を用いることができる。N型不純物領域、およびP型不純物領域には、1×1020〜1×1021/cm3の濃度範囲でN型を付与する不純物元素が添加されることが望ましい。必要に応じて、ゲート電極209のエッチングとドーピング処理とを交互に繰り返すことによって、半導体層の不純物濃度を制御し、高濃度不純物領域や低濃度不純物領域を形成することができる。
Next, an impurity element is added to the
また、ゲート電極209を単層の導電層で形成した場合や、積層構造の導電層で形成しテーパー状にエッチングしなかった場合、ゲート電極209上に絶縁層を形成し、当該絶縁層を異方性エッチングすることで、ゲート電極209の側面に接する絶縁層(サイドウォール)を形成することもできる。サイドウォールの作製方法は、実施の形態1と同様である。
In the case where the
不純物領域を形成した後、不純物元素を活性化するために加熱処理、赤外光の照射、またはレーザ光の照射を行うとよい。活性化手段は、実施の形態1と同様である。 After the impurity region is formed, heat treatment, infrared light irradiation, or laser light irradiation may be performed to activate the impurity element. The activation means is the same as in the first embodiment.
また、酸化窒化シリコン膜、酸化シリコン膜などの絶縁層からなるパッシベーション膜を導電層や半導体層を覆うように形成した後、加熱処理、赤外光の照射、またはレーザ光の照射を行い、水素化を行ってもよい。水素化の条件は、実施の形態1と同様である。 In addition, after a passivation film formed of an insulating layer such as a silicon oxynitride film or a silicon oxide film is formed so as to cover the conductive layer or the semiconductor layer, heat treatment, infrared light irradiation, or laser light irradiation is performed, May also be performed. The hydrogenation conditions are the same as in the first embodiment.
上記の工程により、N型半導体素子212およびP型半導体素子213が形成される(図7(A1)、(A2)参照)。このとき、微小構造体を構成する半導体層203には第一の犠牲層206、構造層207および第二の犠牲層208で覆われていない領域に不純物領域が形成されている。
Through the above steps, an N-
続いて、全体を覆うように第二の絶縁層214を形成する(図7(A1)、(A2)参照)。第二の絶縁層214は、絶縁性を有する無機材料や、有機材料等により形成することができる。第二の絶縁層214は、実施の形態1で示した第二の絶縁層115と同様に作製することができる。
Subsequently, a second insulating
次に、第二の絶縁層214および第一の絶縁層205を順次エッチングし、半導体層203、204および構造層207に配線を接続するための第一のコンタクトホール215を形成する(図7(A1)、(A2)参照)。エッチング処理は、ドライエッチング法またはウエットエッチング法を適用することができる。本実施の形態では、ドライエッチングにより第一のコンタクトホール215を形成する。
Next, the second insulating
次に、第一のコンタクトホール215を充填し、第二の絶縁層214を覆うように第三の導電層216を形成し、任意の形状にパターニングすることで、ソース電極、ドレイン電極、および電気回路を構成する配線等を形成する(図7(A1)、(A2)参照)。第三の導電層216は、アルミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)もしくはシリコン(Si)の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。
Next, the
第三の導電層216が角を有するパターンを有する場合、角の部分が丸みを帯びた形状にパターニングすることが好ましいことは、実施の形態1で述べたとおりである。
As described in Embodiment Mode 1, when the third
次に、第二の絶縁層214をエッチングし、第二のコンタクトホール217、218を形成する。第二のコンタクトホール217は第一の犠牲層206を露出させるために形成し、第二のコンタクトホール218は第二の犠牲層208を露出させるために形成する(図7(B1)、(B2)参照)。エッチング処理は、ドライエッチング法またはウエットエッチング法を適用することができる。
Next, the second insulating
本実施の形態では、ドライエッチングにより第二のコンタクトホール217、218を形成する。第二のコンタクトホール217、218は、第一の犠牲層206および第二の犠牲層208をエッチング除去するために開口する。したがって、エッチング剤が流入するように、直径を決定する必要がある。例えば、第二のコンタクトホール217、218の直径を2μm以上とすることが好ましい。
In this embodiment mode, second contact holes 217 and 218 are formed by dry etching. The second contact holes 217 and 218 are opened to etch away the first
また、第二のコンタクトホール217、218は、第一の犠牲層206および第二の犠牲層208をエッチングしやすいような直径を有するコンタクトホールとして形成してもよい。つまり、上述のように小さな孔として形成する必要はなく、半導体層203、204上等の第二の絶縁層214が必要な部分を残して、犠牲層全体が露出するように第二のコンタクトホール217、218を形成してもよい。その結果、犠牲層の除去にかかる時間を短縮することができる。
In addition, the second contact holes 217 and 218 may be formed as contact holes having a diameter such that the first
次に、第一の犠牲層206、および第二の犠牲層208をエッチングにより除去する(図8(A)(B)(C)参照)。ここで図8には、微小構造体のみを表示する。エッチングには、犠牲層の材料によって適したウエットエッチング法を用いるか、またはドライエッチング法を用い、第二のコンタクトホール217、218を通して犠牲層をエッチング除去することができる。
Next, the first
例えば、第一の犠牲層又は第二の犠牲層がタングステン(W)である場合、28%のアンモニアと31%の過酸化水素水を1:2で混合した溶液に20分程度漬けることで行う。第一の犠牲層又は第二の犠牲層が二酸化珪素の場合は、49%フッ酸水溶液1に対してフッ化アンモニウムを7の割合で混合したバッファードフッ酸を用いる。第一の犠牲層又は第二の犠牲層がシリコンの場合は、リン酸、KOH、NaOH、CsOH等のアルカリ金属の水酸化物、NH4OH、ヒドラジン、EPD(エチレンジアミン、ピロカテコール、水の混合物)、TMAH、IPA、NMD3溶液等を用いる。 For example, when the first sacrificial layer or the second sacrificial layer is tungsten (W), the first sacrificial layer or the second sacrificial layer is immersed in a solution in which 28% ammonia and 31% hydrogen peroxide solution are mixed 1: 2 for about 20 minutes. . When the first sacrificial layer or the second sacrificial layer is silicon dioxide, buffered hydrofluoric acid in which ammonium fluoride is mixed at a ratio of 7 to the 49% hydrofluoric acid aqueous solution 1 is used. When the first sacrificial layer or the second sacrificial layer is silicon, a hydroxide of alkali metal such as phosphoric acid, KOH, NaOH, CsOH, NH 4 OH, hydrazine, EPD (ethylenediamine, pyrocatechol, water mixture) ), TMAH, IPA, NMD3 solution or the like is used.
ウエットエッチング後の乾燥に際しては、毛管現象による微小構造体の座屈を防ぐため、粘性の低い有機溶媒(例えばシクロヘキサン)を用いてリンスを行う、もしくは低温低圧の条件で乾燥させるか、またはこの両者の組み合わせによって行う。 When drying after wet etching, in order to prevent microstructural buckling due to capillary action, rinse with a low-viscosity organic solvent (for example, cyclohexane), or dry under low temperature and low pressure conditions, or both It is done by a combination of
また、第一の犠牲層又は第二の犠牲層は、大気圧など高圧の条件において、F2やXeF2を用いてドライエッチングを行うことによって、除去することができる。 The first sacrificial layer or the second sacrificial layer can be removed by dry etching using F 2 or XeF 2 under a high pressure condition such as atmospheric pressure.
さらに第一の犠牲層又は第二の犠牲層除去後の空間に生じる毛管現象による微小構造体の座屈を防ぐため、微小構造体表面に撥水性を持たせるプラズマ処理を行うこともできる。
このような工程を用いて第一の犠牲層206および第二の犠牲層208をエッチング除去することによって、空間240が生じ、微小構造体219を作製することができる。
Furthermore, in order to prevent buckling of the microstructure due to capillary action occurring in the space after the first sacrificial layer or the second sacrificial layer is removed, plasma treatment for imparting water repellency to the surface of the microstructure can be performed.
By using such a process to etch away the first
以上説明した、微小構造体219を作製する方法においては、構造層207の材料、第一の犠牲層206、第二の犠牲層208の材料、および犠牲層を除去するエッチング剤の適当な組み合わせを選択する必要がある。例えば、エッチング剤を特定のものに決めた場合、構造層207の材料に比べて、エッチングレートが大きい材料を用いて第一の犠牲層206および第二の犠牲層208を構成すればよい。
In the method for manufacturing the
さらに、第一の犠牲層206および第二の犠牲層208が異なる材料で形成されており、同一のエッチング剤でエッチングできない場合には、二度に分けて犠牲層をエッチングする必要がある。この場合には、除去しないがエッチング剤と接する層(例えば構造層207や第二の絶縁層214等)との選択比を十分に考慮する必要がある。
Further, when the first
また、本実施の形態のように、ゲート電極を構成する導電層で微小構造体の構造層を作製することで、強度の高いしなやかな可動部分を有する微小構造体を作製することができる。 Further, as in this embodiment, a microstructure including a flexible movable part with high strength can be manufactured by manufacturing a structure layer of a microstructure with a conductive layer included in a gate electrode.
上記工程により構造層207および第二の犠牲層208を形成し、犠牲層をエッチング除去すると、第二の絶縁層214が構造層207のテーパー部分に接着して残る(図8(C)220参照)。これは、犠牲層をエッチング除去して微小構造体219を形成する際に、構造層207の座屈を防ぐための一時的な支持体として利用することができる。
When the
犠牲層のエッチング除去をウエットエッチングで行う場合、エッチング溶液が構造層207と第一の絶縁層205との間に入り込み、毛管現象によって構造層207と第一の絶縁層205とが付着(すなわち座屈)してしまう。これを防ぐために、第二の絶縁層214によって支持体を作製することができる。
In the case where the sacrificial layer is removed by wet etching, the etching solution enters between the
構造層207のテーパーと第二の絶縁層214とが接着している面積は、100nm四方から1μm四方程度であり、第二の絶縁層214の支持体によって上記の付着を防ぐことができる。しかしながら、構造層207を可動させて利用する場合、支持体は不必要となる。ここで、微小構造体219の半導体層203および構造層207との間に異なる極性の電荷を付与する、すなわち電圧を印加すると、静電力によって構造層207が半導体層203側へ引きつけられて下方へたわみ、支持体と構造層207とを分離することができる。これは、支持体と構造層207とが100nm四方から1μm四方程度の微小な面積で接着しているからである。
The area where the taper of the
このように支持体を用いて微小構造体219を作製することで、構造層207の座屈を防ぐことが可能となる。
By manufacturing the
また、上記工程において、工程の一部を変更する、または別の工程を追加することにより、様々な構造を有する微小構造体、および半導体素子を作製することができる。 Further, in the above process, by changing part of the process or adding another process, microstructures and semiconductor elements having various structures can be manufactured.
例えば、上記工程では、第二の犠牲層208をエッチング除去し、構造層207のみとしたが、第二の犠牲層208をエッチング除去せずに微小構造体を作製することも可能である(図8(D)(E)参照)。この場合、第一の犠牲層206のみをエッチング除去すればよく、第二の犠牲層208をエッチング除去するための第二のコンタクトホール218は形成しなくてよい。第一の犠牲層206をエッチング除去することによって、空間242が生じる。
For example, in the above process, the second
また、第一の犠牲層206上に、第一の犠牲層206と同じ材料を用いて第二の犠牲層221を成膜し、その後第四の導電層222を順次積層することもできる(図9(A)(B)(C)参照)。そして、第一の犠牲層206および第二の犠牲層221をエッチング除去することによって、空間244が生じ、第四の導電層222および第二の絶縁層214が構造層となる微小構造体を作製することができる。上記方法によって下に空間を有するコンデンサや、カンチレバー、スイッチ等の機能を有する微小構造体224を作製することができる(図9(D)(E)参照)。
Alternatively, the second
このとき、犠牲層をエッチングするためのコンタクトホール223は、第一のコンタクトホール215を形成するときに、同時に形成することができる。また、配線を形成する第三の導電層216を形成した後にコンタクトホール223を形成してもよい。微小構造体を構成する構造層の形状は、コンタクトホール223の形状によって決めることができる。
At this time, the
また、上記例では、第一の犠牲層206および第二の犠牲層221を積層しているが、第一の犠牲層206を成膜せずに、一層の犠牲層を成膜することも可能である。さらに、上記例では第一の犠牲層206および第二の犠牲層221を同一材料で成膜し、同時に犠牲層をエッチング除去しているが、本発明はこの例に限定されない。例えば、第一の犠牲層206および第二の犠牲層221を異なる材料を用いて成膜し、複数回に分けてエッチングし、除去することも可能である。
In the above example, the first
また、微小構造体219、224を保護するために、基板201上に作製された半導体装置に対向基板225を貼り合わせることもできる(図10参照)。対向基板225を貼り合わせる場合、配線を形成する第三の導電層216を形成した後、基板201上面に第二の絶縁層226を形成し、任意の形状にエッチングを行う。(ここでは第二の絶縁層214を第一の絶縁層とする。)このとき、犠牲層および微小構造体となる構造層が露出するように第二の絶縁層226をパターニングする。その後、犠牲層をエッチング除去することで、空間246を有する微小構造体を作製することができる。図10で示す空間246は、その一端に開放された領域を有している。
In addition, the
次に、貼り合わせるための対向基板225について説明する。対向基板225を貼り合わせることによって微小構造体を破壊してしまわないようにするため、基板201上に形成された第二の絶縁層226と対向する部分に、第三の絶縁層227を形成する(図10(A)参照)。基板201上に形成された微小構造体と対向する部分には、絶縁層が形成されておらず基板間に隙間ができるので、基板201および対向基板225を貼り合わせたときに微小構造体を破壊することがなく好ましい。
Next, the
また、対向基板225には、第五の導電層228、またはアンテナ等を形成することができる(図10(B)参照)。第五の導電層228は任意の形状にパターニングされており、半導体装置の回路を構成する配線に相当する。この場合は、基板201上に形成された第二の絶縁層226上に、第一の配線(ここでは第三の導電層216のこと)と接続するための配線を形成する第六の導電層229を形成する。そして、第六の導電層229と第五の導電層228とが電気的に接続するように、基板201および対向基板225を貼り合わせることができる。
The fifth
なお、基板と対向基板との貼り合わせは、対向基板に半導体装置の回路を構成する導電層を形成した場合、基板上に形成された導電層と、対向基板上に形成された導電層とを電気的に接続するため、異方性導電材料を用いることが望ましい。ここで、異方性導電材料は、異方性導電ペースト(ACP:Anisotropic Conductive Paste)を熱硬化させたものや異方性導電膜(ACF:Anisotropic Conductive Film)を熱硬化させたものを用いることができる。異方性導電材料は特定の方向(ここでは基板と垂直方向)のみに導電性を有する。異方性導電ペーストは、バインダ層と呼ばれ、主成分が接着剤である層中に、導電性の表面を有する粒子(以下、導電性の粒子という)が分散した構造を有している。異方性導電膜は、熱硬化または熱可塑性の樹脂フィルムの中に導電性の表面を有する粒子(以下、導電性の粒子という)が分散した構造を有している。なお、導電性の表面を有する粒子は、球状の樹脂にニッケル(Ni)や金(Au)等をメッキしたものを用いる。不要な部位での導電性粒子間の電気的短絡を防ぐために、シリカ等からなる絶縁性の粒子を混入してもよい。また、対向基板に絶縁層のみを形成した場合には、導電性を有さない接着剤を用いて基板と対向基板とを貼り合わせることができる。 Note that when the conductive layer constituting the circuit of the semiconductor device is formed on the counter substrate, the substrate and the counter substrate are bonded to each other by combining the conductive layer formed on the substrate and the conductive layer formed on the counter substrate. It is desirable to use an anisotropic conductive material for electrical connection. Here, as the anisotropic conductive material, one obtained by thermally curing an anisotropic conductive paste (ACP: Anisotropic Conductive Paste) or one obtained by thermally curing an anisotropic conductive film (ACF: Anisotropic Conductive Film) is used. Can do. The anisotropic conductive material has conductivity only in a specific direction (here, a direction perpendicular to the substrate). An anisotropic conductive paste is called a binder layer and has a structure in which particles having a conductive surface (hereinafter referred to as conductive particles) are dispersed in a layer whose main component is an adhesive. The anisotropic conductive film has a structure in which particles having a conductive surface (hereinafter referred to as conductive particles) are dispersed in a thermosetting or thermoplastic resin film. Note that particles having a conductive surface are obtained by plating a spherical resin with nickel (Ni), gold (Au), or the like. Insulating particles made of silica or the like may be mixed in order to prevent an electrical short circuit between the conductive particles at unnecessary portions. In the case where only the insulating layer is formed over the counter substrate, the substrate and the counter substrate can be bonded to each other using an adhesive having no conductivity.
このとき、上記で説明した工程と同様、基板201上に形成された微小構造体219、224を保護するため、微小構造体と対向しない部分、および第五の導電層228と第六の導電層229との接続部分は第三の絶縁層227を形成し、対向基板225が微小構造体219、224に接触しないようにすると望ましい。また、第五の導電層228は、第三の絶縁層227上部のみに形成されていても良いし、第三の絶縁層227上部および下部に形成され、それらが電気的に接続されていても良い(図10(B)参照)。
At this time, similarly to the steps described above, in order to protect the
さらに、上記工程によって作製される半導体装置は、基板201から剥離して、別の基板や物体に貼り付けることができる。例えば、半導体装置をガラス基板上に作製し、その後、ガラスよりも薄くて柔らかいプラスチック等の可撓性基板に転置することができる。
Further, the semiconductor device manufactured through the above steps can be peeled from the
半導体装置を基板201から剥離する場合、下地膜202を作製するときに、剥離層230を形成する(図11(A)参照)。剥離層230は下地膜の下方又は積層された下地膜の間に成膜することができる。そして、上記の工程において第三の導電層216を形成した後、犠牲層をエッチングするための第二のコンタクトホール217、218を形成する前に、半導体装置を基板から剥離する。
In the case of peeling the semiconductor device from the
剥離には様々な方法があるが、ここでは一例を示す。まず、剥離層230が露出するように開口部231を形成し、開口部231にエッチング剤を導入し、剥離層230を部分的に除去する(図11(B)参照)。次に、基板201上面方向から剥離のための基板232を接着し、剥離層230を境に半導体素子および微小構造体を基板201から剥離し、基板232へ移し取る。次に、半導体素子および微小構造体が基板201と接していた側に可撓性基板233を接着する。そして上面方向から貼り付けた剥離のための基板232を剥がし取ることで、基板を転置することができる。
There are various methods for peeling, but an example is shown here. First, the
そして、犠牲層が露出するようにコンタクトホールを形成し、犠牲層をエッチング除去することで微小構造体が作製される。また、剥離時に第三の導電層216等を保護するために、配線上に保護膜を成膜しても良い。
Then, a contact hole is formed so that the sacrificial layer is exposed, and the sacrificial layer is etched away, whereby a microstructure is manufactured. In order to protect the third
さらに、微小構造体を保護する必要がある場合には、上記で説明した対向基板225を貼り付けることも可能である。
Further, when it is necessary to protect the microstructure, the
本実施の形態においては、開口部231から剥離層230をエッチングした後に、半導体素子および微小構造体を他の基板233へ転置する方法を挙げたが、本発明はこの例には限定されない。例えば、剥離層230をエッチング工程のみで除去した後、半導体素子および微小構造体をほかの基板233へ転置する方法や、剥離層230を設けず、基板201上面から剥離のための基板232を貼り付けて半導体素子および微小構造体を基板201から剥がし取る方法がある。さらに、基板201を裏面から研磨し、半導体素子および微小構造体を得る方法などがあり、これらの方法を適宜組み合わせて行うことも可能である。基板201を裏面から研磨する以外の方法を用いて、他の基板233へ移しかえる工程を用いると、基板201が再利用できる利点がある。
In this embodiment mode, a method for transferring the semiconductor element and the microstructure to another
上記のように、基板201上に作製した半導体素子および微小構造体を剥離し、可撓性を有する基板233に貼り付けることで、薄くて柔らかく小型な半導体装置を作製することができる。
As described above, a thin, soft, and small semiconductor device can be manufactured by peeling the semiconductor element and the microstructure formed over the
上記工程のように、レーザによる結晶化、または金属とレーザの組み合わせによって結晶化する場合、熱のみによる結晶化に比べて低温で行うことができるため、プロセスに使用できる材料の幅が広がる。例えば、半導体層を加熱のみで結晶化させる場合、1000℃程度の温度で1時間程度の加熱を行う必要があり、熱に被弱なガラス基板や、融点が1000℃以下の金属を用いることができない。しかしながら、上記金属を用いた工程によって、歪み点が593℃であるガラス基板等を用いることが可能になる。 When crystallization is performed by laser crystallization or a combination of a metal and a laser as in the above-described process, the crystallization can be performed at a lower temperature than crystallization by heat alone, so that the range of materials that can be used in the process is widened. For example, when the semiconductor layer is crystallized only by heating, it is necessary to perform heating for about 1 hour at a temperature of about 1000 ° C., and a glass substrate that is vulnerable to heat or a metal having a melting point of 1000 ° C. or less is used. Can not. However, a glass substrate having a strain point of 593 ° C. can be used by the process using the metal.
また、熱結晶化のみの半導体層に比べて、上記工程によって作製される半導体層は、結晶粒界が連続しているため、共有結合が途切れることが無い。そのため、粒界間の不対結合が欠陥となって起こる応力集中が起こらず、結果として一般的な多結晶シリコンに比べて破壊応力が高くなる。 In addition, compared with a semiconductor layer only by thermal crystallization, the semiconductor layer manufactured by the above process has continuous crystal grain boundaries, so that the covalent bond is not interrupted. Therefore, stress concentration caused by unpaired bonds between grain boundaries does not occur, and as a result, the fracture stress becomes higher than that of general polycrystalline silicon.
また、非晶質シリコンは、一般的に成膜後に内部残留応力が存在する。このため、厚く成膜することが難しい。一方、上記工程によって作製される多結晶シリコンでは内部応力が緩和し、さらに低温の工程で成膜できるため、成膜と結晶化を繰り返して任意の厚さの半導体層を得ることができる。また、半導体層上に他の材料をパターニングし、さらにその上に半導体層を成膜することも可能である。 Amorphous silicon generally has internal residual stress after film formation. For this reason, it is difficult to form a thick film. On the other hand, in the polycrystalline silicon manufactured by the above process, the internal stress is relaxed and the film can be formed at a lower temperature process, so that a semiconductor layer having an arbitrary thickness can be obtained by repeating the film formation and crystallization. It is also possible to pattern other materials on the semiconductor layer and further form a semiconductor layer thereon.
また、ニッケルシリサイドのようなシリコンの合金は一般に強度が高いことが知られている。結晶化に用いる金属を半導体層中に選択的に残しておき、適当な熱処理を加えることで、さらに硬く、導電性の高い微小構造体219を作製することができる。したがって、本実施の形態で説明したように半導体層を微小構造体の下部の電極として使用する場合に優れている。
Further, it is known that a silicon alloy such as nickel silicide is generally high in strength. By selectively leaving a metal used for crystallization in the semiconductor layer and applying an appropriate heat treatment, a
また本発明は、同一基板上に微小構造体および半導体素子を作製することで、組み立てやパッケージが不要な、製造コストのかからない半導体装置を提供することができる。 In addition, according to the present invention, a microstructure and a semiconductor element are manufactured over the same substrate, so that a semiconductor device that does not require assembly or a package and does not require manufacturing costs can be provided.
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment mode can be freely combined with the above embodiment modes.
(実施の形態3)
本実施の形態では、上記実施の形態で説明した半導体装置の例を説明する。本発明の半導体装置は、微小構造体で作製したセンシング素子を用いてセンサ装置301を構成することができる。
(Embodiment 3)
In this embodiment, an example of the semiconductor device described in the above embodiment will be described. In the semiconductor device of the present invention, the sensor device 301 can be formed using a sensing element manufactured using a microstructure.
図12(A)に、本発明の半導体装置の一形態であるセンサ装置301の構成を示す。本実施の形態のセンサ装置301は、半導体素子を有する電気回路部302、および微小構造体によって構成されている構造体部303を有する。 FIG. 12A illustrates a structure of a sensor device 301 which is one embodiment of the semiconductor device of the present invention. The sensor device 301 of this embodiment includes an electric circuit portion 302 having a semiconductor element and a structure portion 303 which is formed using a microstructure.
構造体部303は、外界の圧力や物質の濃度、気体や液体の流量等を検知する、微小構造体によって構成される検知素子304を有する。
The structure body 303 includes a
電気回路部302は、A/D変換回路305、制御回路306、インターフェース307、およびメモリ308等を有する。
The electric circuit unit 302 includes an A / D conversion circuit 305, a control circuit 306, an interface 307, a
A/D変換回路305は、検知素子から伝えられた情報をデジタル信号に変換する。制御回路はA/D変換回路を制御して、当該デジタル信号をメモリに記憶する等を行う。インターフェース307は、外部の制御装置310から駆動電力を受ける、制御信号を受信する、または外部の制御装置310へセンサ装置301が得た情報を送信する、等を行う。メモリは、得られた情報や、センサ装置固有の情報等を記憶する。 The A / D conversion circuit 305 converts information transmitted from the detection element into a digital signal. The control circuit controls the A / D conversion circuit and stores the digital signal in the memory. The interface 307 receives drive power from the external control device 310, receives a control signal, transmits information obtained by the sensor device 301 to the external control device 310, and the like. The memory stores information obtained, information unique to the sensor device, and the like.
また、電気回路部302は、構造体部303から受信した信号を増幅する増幅回路や、構造体部303が得た情報を処理するための中央演算処理回路等を有することも可能である。 In addition, the electric circuit portion 302 can include an amplifier circuit that amplifies a signal received from the structure portion 303, a central processing circuit for processing information obtained by the structure portion 303, and the like.
外部の制御装置310は、センサ装置301を制御する信号を送信する、センサ装置301が得た情報を受信する、またはセンサ装置に駆動電力を供給する等の動作を行う。 The external control device 310 performs operations such as transmitting a signal for controlling the sensor device 301, receiving information obtained by the sensor device 301, or supplying driving power to the sensor device.
上記構成を有するセンサ装置301によって、外界の圧力や物質の濃度、気体や液体の流量、温度等を検知することができる。また、当該センサ装置が中央処理演算回路を有することで、検知した情報をセンサ装置内で処理し、他の装置を制御する制御信号を生成し出力するようなセンサ装置を実現することも可能である。 The sensor device 301 having the above-described configuration can detect external pressure, substance concentration, gas or liquid flow rate, temperature, and the like. In addition, since the sensor device has a central processing arithmetic circuit, it is also possible to realize a sensor device that processes detected information in the sensor device and generates and outputs a control signal for controlling other devices. is there.
図12(B)に、検知素子304の構造例を、断面図によって示す。図12(B)に示す検知素子304は、下地膜の下方に第二の導電層321と、構造層である第一の導電層320とを有し、容量を構成する。第一の導電層320の下方には、空間322を有する。さらに、第一の導電層320は、静電力や圧力等を受けて可動するため、検知素子304は、第一の導電層と第二の導電層との間の距離が変化する可変容量となる。
FIG. 12B illustrates a structural example of the
この構造を利用して、検知素子304は、圧力によって第一の導電層320が可動する圧力検知素子として利用することができる。
By using this structure, the
また、図12(B)に示す検知素子304において、第一の導電層320を、熱膨張率の異なる2種類の物質を積層させて作製することができる。この場合、第一の導電層320は温度変化によって可動するので、検知素子304は、温度検知素子として利用することが可能である。
In addition, in the
本発明は上記の構成例のみに限定されることはない。つまり、本実施の形態ではセンサ装置内部に、半導体素子を有し微小構造体を制御する電気回路、および電気回路によって制御される、微小構造体で構成され、何らかの物理量を検知する検知素子を有することを特徴とする。さらに、上記センサ装置は、上記実施の形態で説明した作製方法を用いて作製されていることを特徴とする。 The present invention is not limited to the above configuration example. That is, in this embodiment, the sensor device includes an electric circuit that has a semiconductor element and controls the microstructure, and a detection element that is configured by the microstructure and that is controlled by the electric circuit and detects some physical quantity. It is characterized by that. Further, the sensor device is manufactured using the manufacturing method described in the above embodiment mode.
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment mode can be freely combined with the above embodiment modes.
(実施の形態4)
本実施の形態では、上記実施の形態で説明した半導体装置の具体的な例を説明する。本発明の半導体装置は、記憶素子に微小構造体を有する記憶装置を構成することができる。本実施の形態では、デコーダ等の周辺回路は半導体素子等を用いて構成し、メモリセル内部を、微小構造体を用いて構成する記憶装置の例を示す。
(Embodiment 4)
In this embodiment, a specific example of the semiconductor device described in the above embodiment will be described. The semiconductor device of the present invention can constitute a memory device having a microstructure in a memory element. In this embodiment, an example of a memory device in which a peripheral circuit such as a decoder is formed using a semiconductor element and the inside of a memory cell is formed using a microstructure.
図13に、本発明の半導体装置の一形態である記憶装置401の構成を示す。
FIG. 13 illustrates a structure of a
記憶装置401は、メモリセルアレイ402、デコーダ403、404、セレクタ405、読み出し・書き込み回路406を有する。上記デコーダ403、404、セレクタ405の構成は、公知の技術を用いることができる。
The
メモリセル409は、例えば、記憶素子を制御するスイッチ素子407および記憶素子408を有することができる。本実施の形態で説明する記憶装置401は、当該スイッチ素子407、および/または記憶素子408が微小構造体で構成されていることを特徴とする。
The
図14にメモリセル409の構成例を示す。図14(A)はメモリセル409の回路図、図14(B)に構造の断面図を示している。
FIG. 14 shows a configuration example of the
図14(A)に示すように、メモリセル409は、トランジスタ410で構成されたスイッチ素子407、および微小構造体で構成された記憶素子408で構成される。
As shown in FIG. 14A, the
図14(B)が示すように、記憶素子408は、実施の形態1または実施の形態2で説明した作製方法を用いて作製された微小構造体である。記憶素子408は、下地膜の下に第一の導電層を有し、構造層である第二の導電層を有するコンデンサを有する。そして、上記第二の導電層は、スイッチ素子407の二つの高濃度不純物領域の一方に接続されている。
As shown in FIG. 14B, the
また、上記第一の導電層は、記憶装置401が有する全てのメモリセル409の記憶素子408に共通して接続されている。当該第一の導電層は、記憶装置の読み出し時、および書き込み時に、全ての記憶素子に共通の電位を与えるものであり、共通電極411となる。
The first conductive layer is connected in common to the
また図15は、微小構造体で作製されたスイッチ素子407および記憶素子408を有するメモリセル409の例を示す。図15はメモリセル409の構造を斜視図で示している。
FIG. 15 illustrates an example of a
スイッチ素子407および記憶素子408は、実施の形態1または実施の形態2で説明した作製方法を用いる。スイッチ素子407は、片持ち梁を組み合わせた構造のスイッチとして機能する微小構造体であり、記憶素子408は、梁構造のコンデンサとして機能する微小構造体である。
For the
ここで、スイッチ素子407の構造について説明する。スイッチ素子407は、基板上に犠牲層420および構造層421を積層しており、可動する片持ち梁422下がエッチングされていれば良い。また、構造層421には、制御電極423及び導電体424が含まれている。
Here, the structure of the
微小構造体を用いて作製するスイッチは、オフ時にスイッチを介した信号伝達経路が完全に絶縁する利点がある。さらには、スイッチのオン・オフを制御する制御系と、信号伝達経路とを絶縁することができるという利点もある。 A switch manufactured using a microstructure has an advantage that a signal transmission path through the switch is completely insulated when the switch is off. Furthermore, there is an advantage that the control system for controlling on / off of the switch can be insulated from the signal transmission path.
上記構成を有する記憶装置は、揮発性のメモリ、代表的にはDRAM(Dynamic Random Access Memory)として使用することができる。周辺の回路構成および駆動方法等は、公知の技術を用いることができる。 The storage device having the above structure can be used as a volatile memory, typically a DRAM (Dynamic Random Access Memory). Known techniques can be used for peripheral circuit configurations and driving methods.
メモリセルを構成する微小構造体は、微小な大きさ(例えばμm単位)に作製することによりスケーリング則が適用されるため、スイッチの応答速度が速い、駆動に大きな力が必要ないといった利点がある。また、スイッチ素子407を微小構造体で作製することによって、被選択の記憶素子408を完全に絶縁することが可能となり、低消費電力の記憶装置401を実現することができる。
The micro structure constituting the memory cell is advantageous in that the switch response speed is high and a large force is not required for driving because the scaling law is applied by manufacturing the micro structure in a micro size (for example, in μm units). . Further, by manufacturing the
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment mode can be freely combined with the above embodiment modes.
(実施の形態5)
本実施の形態では、上記実施の形態で説明した半導体装置の例を説明する。
(Embodiment 5)
In this embodiment, an example of the semiconductor device described in the above embodiment will be described.
本発明の半導体装置は、例えば、混合物から特定物を分別する分別装置として構成することができる。以下に当該分別装置の説明を行う。 The semiconductor device of the present invention can be configured as, for example, a separation device that separates a specific substance from a mixture. The sorting apparatus will be described below.
図16に、本実施の形態の分別装置の基本的な構成例を示す。ここでは、分別装置の例として、2種類以上の物質の混合気体から、特定物質の気体を分別する分別装置を説明する。 FIG. 16 shows a basic configuration example of the sorting apparatus according to the present embodiment. Here, as an example of the separation apparatus, a separation apparatus that separates a gas of a specific substance from a mixed gas of two or more kinds of substances will be described.
分別装置501は、電気回路部502および構造体部503に大別され、構造体部503は検知手段504、および複数の開閉手段505を有する。電気回路部502は信号処理手段506、開閉制御手段507、情報記憶手段508、および通信手段509を有する。
The sorting apparatus 501 is roughly divided into an electric circuit portion 502 and a structure portion 503, and the structure portion 503 includes a detection unit 504 and a plurality of opening / closing units 505. The electric circuit unit 502 includes a signal processing unit 506, an opening /
ここで、検知手段504および開閉手段505は、分別する気体分子程度の大きさを有する微小構造体によって構成する。検知手段504は、一つの開閉手段505に隣接して一つ設けられ、どのような物質が開閉手段505の近くに存在するかを検知する。開閉手段505は通過口を有し、開閉制御手段507からの制御信号を受け、特定の物質が近くに存在したときのみ通過口を開いて特定の物質を通過させる。 Here, the detection means 504 and the opening / closing means 505 are constituted by a micro structure having a size of about a gas molecule to be sorted. One detection means 504 is provided adjacent to one opening / closing means 505 and detects what kind of substance is present near the opening / closing means 505. The opening / closing means 505 has a passage opening, receives a control signal from the opening / closing control means 507, and opens the passage opening only when a specific substance exists nearby to allow the specific substance to pass therethrough.
信号処理手段506は、検知手段504から伝えられる信号を、増幅、A/D変換等で加工し、開閉制御手段507に伝達する。開閉制御手段507は、検知手段504から伝えられた信号をもとに開閉手段505を制御する。情報記憶手段508は、当該分別装置501を動作させるプログラムファイルや分別装置501固有の情報等を記憶している。通信手段509は、外部の制御装置510と通信を行う。
The signal processing unit 506 processes the signal transmitted from the detection unit 504 by amplification, A / D conversion, and the like, and transmits the processed signal to the opening /
外部の制御装置510は、通信手段511、情報処理手段512、表示手段513、および入力手段514、等を有する。
The external control device 510 includes a communication unit 511, an
通信手段511は、分別装置501を制御する信号を送信する、分別装置501が得た情報を受信する、または分別装置501に駆動電力を供給する等を行う。情報処理手段512は、分別装置501から受信した情報を処理する、入力手段から入力された情報を分別装置501に伝えるために処理する、等を行う。表示手段513は、分別装置501から得られた情報や、分別装置501の動作状況等を表示する。入力手段514は、情報を入力する手段を使用者に提供する。
The communication unit 511 transmits a signal for controlling the sorting device 501, receives information obtained by the sorting device 501, supplies driving power to the sorting device 501, and the like. The
図16(B)に分別装置501を利用する一形態を示す。上記構成を有する分別装置501は、混合物質層520および特定物質層521との間に設置される。分別装置501は外部の制御装置510から、どの物質を分別するか、等の情報を受信すると、検知手段504によって開閉手段505のすぐ近くにどのような物質が存在するかを検出する。次に、信号処理手段506によって検出信号を加工して開閉制御手段507に伝える。開閉制御手段507は、開閉手段505のすぐ近くに分別するべき物質が存在する時のみ通過口を開くように開閉手段505を制御する。そして、開閉手段505は開閉制御手段507からの制御をうけて、分別する物質のみを通過口から通過させる。
FIG. 16B shows an embodiment in which the sorting apparatus 501 is used. The separation device 501 having the above-described configuration is installed between the
上記動作により、分別装置501は2種類以上の混合気体から特定物質の気体を分別することができる。また、上記分別装置501は、気体の分別のみに制限されない。上記の構成を用いることによって、例えば、特定の細胞を分別する装置として構成することも可能である。その例として、紫外線を照射すると蛍光する細胞のみを分別するように制御することができる。さらには、微小な粒界を有する粒子、例えば、放射性物質を含む粒子のみを分別する、磁性を有する鉱石の粒子のみを分別する、等の機能を有する分別装置を実現することができる。 By the above operation, the separation device 501 can separate a gas of a specific substance from two or more kinds of mixed gases. Further, the separation device 501 is not limited to only gas separation. By using the above configuration, for example, it is possible to configure as a device for sorting specific cells. As an example, control can be performed so that only cells that fluoresce when irradiated with ultraviolet light are separated. Furthermore, it is possible to realize a separation apparatus having functions such as separation of only particles having fine grain boundaries, for example, particles containing radioactive substances, or separation of only magnetic ore particles.
本発明は、上記の分別装置501、混合物質層520、特定物質層521、および、外部の制御装置510を有し、混合物質から特定の物質を分別する分別システムを提供することができる。
The present invention can provide a separation system that includes the separation device 501, the
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment mode can be freely combined with the above embodiment modes.
本発明の半導体装置の構造層は、例えば、上記の工程を用いて結晶化させた多結晶シリコンを有する層と、非晶質シリコンを有する層とを積層させて形成することができる。上記で示す多結晶シリコンを有する層と非晶質シリコンを有する層のように、結晶状態の異なるシリコン層は、異なった機械的特性を有する。したがって、積層させたり、選択的な領域に形成して構造層を形成することで、様々な用途に応じた微小構造体を作製することができる。本実施例では、これらの層の機械的特性を測定した結果を示す。 The structural layer of the semiconductor device of the present invention can be formed, for example, by stacking a layer having polycrystalline silicon crystallized by the above process and a layer having amorphous silicon. Like the layer having polycrystalline silicon and the layer having amorphous silicon described above, silicon layers having different crystal states have different mechanical characteristics. Therefore, by stacking or forming a structure layer in a selective region, microstructures corresponding to various uses can be manufactured. In this example, the results of measuring the mechanical properties of these layers are shown.
結晶状態が異なるシリコン層の機械的特性の違いを調べるため、CVD法を用いて成膜した非晶質シリコンを有する層と、多結晶シリコンを有する層の複合弾性率、およびインデンテーション硬さの測定を行った。ここで、多結晶シリコンを有する層は、非晶質シリコンを有する層を金属触媒を用いてレーザー結晶化させたものである。 In order to investigate the difference in the mechanical properties of silicon layers with different crystal states, the composite elastic modulus and indentation hardness of the layer having amorphous silicon and the layer having polycrystalline silicon formed by CVD are used. Measurements were made. Here, the layer having polycrystalline silicon is obtained by laser crystallization of a layer having amorphous silicon using a metal catalyst.
試料に用いた非晶質シリコンを有する層は、石英基板上に、下地層として厚さ50nmの窒化シリコン層、および厚さ100nmの酸化シリコン層をCVD法により形成し、その下地層上に、非晶質シリコン層をCVD法によって形成した。 The layer having amorphous silicon used for the sample was formed by forming a silicon nitride layer with a thickness of 50 nm and a silicon oxide layer with a thickness of 100 nm as a base layer on a quartz substrate by a CVD method. An amorphous silicon layer was formed by a CVD method.
また、試料に用いた多結晶シリコンを有する層は、連続発振型のレーザを用いて、上記と同様に形成した非晶質シリコンを有する層を結晶化させて形成した。ここで、結晶化に用いたレーザビームのエネルギー密度は9〜9.5W/cm2、走査速度は35cm/secとした。 The layer having polycrystalline silicon used for the sample was formed by crystallizing a layer having amorphous silicon formed in the same manner as described above using a continuous wave laser. Here, the energy density of the laser beam used for crystallization was 9 to 9.5 W / cm 2 , and the scanning speed was 35 cm / sec.
ここで、試料に用いた非晶質シリコンを有する層は66nmの厚さで形成し、レーザ照射によって結晶化した多結晶シリコンを有する層の厚さは約60nmであった。 Here, the layer containing amorphous silicon used for the sample was formed with a thickness of 66 nm, and the thickness of the layer containing polycrystalline silicon crystallized by laser irradiation was about 60 nm.
測定は、三角錐形の圧子を試料に押し込むナノインデンテーション測定によって行った。測定条件は圧子の単一押し込みであり、使用した圧子はダイヤモンド製のBerkovich圧子である。したがって、圧子の弾性率は約1000GPa、ポアソン比は約0.1である。 The measurement was performed by nanoindentation measurement in which a triangular pyramid indenter was pushed into the sample. The measurement condition was a single indentation of the indenter, and the indenter used was a Berkovich indenter made of diamond. Therefore, the indenter has an elastic modulus of about 1000 GPa and a Poisson's ratio of about 0.1.
測定した複合弾性率は下記数式(1)で表される、試料および圧子の弾性率を複合した弾性率である。数式(1)においてErは複合弾性率、Eはヤング率、νはポアソン比である。また、数式(1)の第1項(sampleで示す項)は試料の弾性率が寄与する項であり、第2項(indenterで示す項)は圧子の弾性率が寄与する項である。 The measured composite elastic modulus is an elastic modulus obtained by combining the elastic modulus of the sample and the indenter expressed by the following mathematical formula (1). In Equation (1), Er is the composite elastic modulus, E is the Young's modulus, and ν is the Poisson's ratio. In addition, the first term (a term indicated by sample) in the formula (1) is a term contributed by the elastic modulus of the sample, and the second term (a term indicated by indenter) is a term contributed by the elastic modulus of the indenter.
数式(1)に示されるように、複合弾性率は、試料の弾性率が寄与する第1項と、圧子の弾性率が寄与する第2項との和で求められる。しかしながら、圧子の弾性率は試料に比べて非常に大きいため、第2項は無視することができ、複合弾性率は近似的に試料の弾性率を示す。 As shown in Equation (1), the composite elastic modulus is obtained as the sum of the first term contributed by the elastic modulus of the sample and the second term contributed by the elastic modulus of the indenter. However, since the elastic modulus of the indenter is much larger than that of the sample, the second term can be ignored, and the composite elastic modulus approximately represents the elastic modulus of the sample.
また、インデンテーション硬さとは、インデンテーション法によって測定される硬さであり、圧子の最大圧入加重を、最大圧入時の射影面積で割って求められる。ここで、圧入時の射影面積は、圧子の幾何学的な形状と、圧子が試料を押し込んだ時の接触深さによって求められる。このインデンテーション硬さに76を乗じることによって、硬さの指標として一般的に使用されているビッカース硬さと等価に扱うことができる。 The indentation hardness is hardness measured by an indentation method, and is obtained by dividing the maximum press-fit weight of the indenter by the projected area at the time of maximum press-fit. Here, the projected area at the time of press-fitting is determined by the geometric shape of the indenter and the contact depth when the indenter pushes the sample. By multiplying this indentation hardness by 76, it can be handled equivalent to the Vickers hardness generally used as an index of hardness.
表1に、多結晶シリコンを有する層と、非晶質シリコンを有する層の複合弾性率およびインデンテーション硬さの測定結果を示す。結果は3回の測定結果の平均値を示している。 Table 1 shows the measurement results of the composite elastic modulus and indentation hardness of the layer having polycrystalline silicon and the layer having amorphous silicon. The result has shown the average value of 3 times of measurement results.
表1に示す結果より、多結晶シリコンを有する層は、非晶質シリコンを有する層よりも高い弾性率を有する。すなわち、構造を曲げるような力が働いた場合に、多結晶シリコンを有する層は非晶質シリコンを有する層よりも、曲げによる破壊に強いということを示している。 From the results shown in Table 1, the layer having polycrystalline silicon has a higher elastic modulus than the layer having amorphous silicon. That is, when a force that bends the structure is applied, the layer having polycrystalline silicon is more resistant to breakage due to bending than the layer having amorphous silicon.
さらに、表1に示す結果より、多結晶シリコンを有する層は非晶質シリコンを有する層よりも硬いことが示されている。 Further, the results shown in Table 1 indicate that the layer having polycrystalline silicon is harder than the layer having amorphous silicon.
このように弾性率や硬さの異なる半導体層を積層することで、曲げる力に対して強いしなやかさと、硬さを併せ持つ微小構造体を作製することができる。例えば上記の層を積層させることによって、多結晶シリコンを有する層の結晶欠陥から破壊がおきても、非晶質シリコンを有する層には破壊が伝播しにくいため、そこで破壊を止めることができる。このように、積層させる層の厚さの比率によって、しなやかさと硬さのバランスを決めることができる。 By stacking semiconductor layers having different elastic moduli and hardness in this manner, a microstructure that has both flexibility and resistance to bending force can be manufactured. For example, by stacking the above-described layers, even if breakdown occurs from a crystal defect of a layer including polycrystalline silicon, the breakdown is difficult to propagate to the layer including amorphous silicon, and thus the breakdown can be stopped. Thus, the balance between flexibility and hardness can be determined by the ratio of the thicknesses of the layers to be laminated.
このように、異なる性質を持つシリコンの層や、シリコン化合物の層を積層させたり部分的に形成することによって、しなやかさやかたさ、または導電性等、所望の性質を有する構造層を有する微小構造体を作製することができる。 In this way, a micro structure having a structural layer having desired properties such as flexibility, flexibility, or conductivity by laminating or partially forming silicon layers having different properties or silicon compound layers. The body can be made.
10 外部の制御装置
11 半導体装置
12 電気回路部
13 構造体部
14 制御回路
15 インターフェース
16 センサ
17 アクチュエータ
101 基板
102 下地膜
103 第一の犠牲層
104 半導体層
105 構造層
106 第一の絶縁層
107 ゲート電極
108 第二の犠牲層
109 サイドウォール
110 高濃度N型不純物領域
111 P型不純物領域
112 N型不純物領域
113 N型半導体素子
114 P型半導体素子
115 第二の絶縁層
116 第一のコンタクトホール
117 第二の導電層
118 第二のコンタクトホール
119 微小構造体
120 第三の導電層
124 第一の空間
126 第二の空間
150 非晶質シリコンを有する層
151 多結晶シリコンを有する層
152 ニッケルシリサイドを有する層
154 構造層の梁部分
155 構造層の支柱部分
201 基板
202 下地膜
203 微小構造体を構成する半導体層
204 半導体素子を構成する半導体層
205 第一の絶縁層
206 第一の犠牲層
207 構造層
208 第二の犠牲層
209 ゲート電極
210 第一の導電層
211 第二の導電層
212 N型半導体素子
213 P型半導体素子
214 第二の絶縁層
215 第一のコンタクトホール
216 第三の導電層
217 第二のコンタクトホール
218 第二のコンタクトホール
219 微小構造体
220 (C)
221 第二の犠牲層
222 第四の導電層
223 コンタクトホール
224 微小構造体
225 対向基板
226 第二の絶縁層
227 第三の絶縁層
228 第五の導電層
229 第六の導電層
230 剥離層
231 開口部
232 基板
233 基板
240 空間
242 空間
244 空間
246 空間
301 センサ装置
302 電気回路部
303 構造体部
304 検知素子
305 A/D変換回路
306 制御回路
307 インターフェース
308 メモリ
310 外部の制御装置
320 第一の導電層
321 第二の導電層
322 空間
401 記憶装置
402 メモリセルアレイ
403 デコーダ
404 デコーダ
405 セレクタ
406 読み出し・書き込み回路
407 スイッチ素子
408 記憶素子
409 メモリセル
410 トランジスタ
411 共通電極
420 犠牲層
421 構造層
422 片持ち梁
423 制御電極
424 導電体
501 分別装置
502 電気回路部
503 構造体部
504 検知手段
505 開閉手段
506 信号処理手段
507 開閉制御手段
508 情報記憶手段
509 通信手段
510 外部の制御装置
511 通信手段
512 情報処理手段
513 表示手段
514 入力手段
520 混合物質層
521 特定物質層
DESCRIPTION OF SYMBOLS 10 External control apparatus 11 Semiconductor device 12 Electric circuit part 13 Structure part 14 Control circuit 15
221 second
Claims (12)
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、
前記第二の犠牲層および前記第一の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域に、前記多結晶シリコンを有する層および前記第一の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法。 Forming a first sacrificial layer having silicon, silicon oxide, silicon nitride, metal element, or metal compound in a first region on the substrate;
Forming a layer having polycrystalline silicon crystallized using a metal on the first sacrificial layer formed in the first region and on the second region on the substrate;
Forming a layer having silicon, silicon oxide, silicon nitride , metal element, or metal compound on the layer having polycrystalline silicon formed in the first region and the second region; Forming a second sacrificial layer, and a first conductive layer;
Forming a first insulating layer on the second sacrificial layer and the first conductive layer;
In the first region, by removing a part or all of the first sacrificial layer and the second sacrificial layer by etching, a microstructure is formed in the first region,
A method for manufacturing a semiconductor device, wherein a semiconductor element including the layer having polycrystalline silicon and the first conductive layer in the second region is manufactured.
前記第一の領域に形成された前記第一の導電層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化された多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコンの酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、
前記第二の犠牲層および前記第二の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域に、前記多結晶シリコンを有する層および前記第二の導電層を有する半導体素子を作製することを特徴とする半導体装置の作製方法。 Forming a first conductive layer having a metal element or a metal compound in a first region on the substrate;
Forming a first sacrificial layer having silicon, silicon oxide, silicon nitride, metal element, or metal compound on the first conductive layer formed in the first region;
Forming a layer having polycrystalline silicon crystallized using a metal on the first sacrificial layer formed in the first region and on the second region on the substrate;
Forming a layer having silicon, an oxide of silicon, a silicon nitride, a metal element, or a metal compound on the layer having the polycrystalline silicon formed in the first region and the second region; Forming a second sacrificial layer, and a second conductive layer;
Forming a first insulating layer on the second sacrificial layer and the second conductive layer;
In the first region, by removing a part or all of the first sacrificial layer and the second sacrificial layer by etching, a microstructure is formed in the first region,
A method for manufacturing a semiconductor device, wherein a semiconductor element including the layer having polycrystalline silicon and the second conductive layer in the second region is manufactured.
前記第一の絶縁層にコンタクトホールを形成し、
前記第一の絶縁層上および前記コンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、
前記第一の犠牲層および前記第二の犠牲層の一部または全部の除去は、前記第三の導電層の形成後に行うことを特徴とする半導体装置の作製方法。 In claim 1 or claim 2 ,
Forming a contact hole in the first insulating layer;
Forming a third conductive layer having a metal element or a metal compound on the first insulating layer and in the contact hole;
Part or all of the removal of the first sacrificial layer and the second sacrificial layer is performed after the formation of the third conductive layer.
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第一の導電層を形成し、
前記第二の犠牲層および前記第一の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域には前記多結晶シリコンを有する層および前記第一の導電層を有する半導体素子が形成され、
対向基板上に第二の絶縁層及びアンテナとして機能する導電層を形成し、
前記基板と前記対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法。 Forming a first sacrificial layer having silicon, silicon oxide, silicon nitride, metal element, or metal compound in a first region on the substrate;
Forming a layer having polycrystalline silicon crystallized using a metal on the first sacrificial layer formed in the first region and on the second region on the substrate;
Forming a layer having silicon, silicon oxide, silicon nitride , metal element, or metal compound on the layer having polycrystalline silicon formed in the first region and the second region; Forming a second sacrificial layer, and a first conductive layer;
Forming a first insulating layer on the second sacrificial layer and the first conductive layer;
In the first region, by removing a part or all of the first sacrificial layer and the second sacrificial layer by etching, a microstructure is formed in the first region,
In the second region, a layer having the polycrystalline silicon and a semiconductor element having the first conductive layer are formed,
Forming a second insulating layer and a conductive layer functioning as an antenna on the opposite substrate;
A method for manufacturing a semiconductor device, wherein the substrate and the counter substrate are attached to face each other.
前記第一の領域に形成された前記第一の導電層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する第一の犠牲層を形成し、
前記第一の領域に形成された前記第一の犠牲層上、および前記基板上の第二の領域に、金属を用いて結晶化させた多結晶シリコンを有する層を形成し、
前記第一の領域および前記第二の領域に形成された前記多結晶シリコンを有する層上に、シリコン、シリコン酸化物、シリコン窒化物、金属元素、または金属化合物を有する層を形成して、第二の犠牲層、および第二の導電層を形成し、
前記第二の犠牲層および前記第二の導電層上に、第一の絶縁層を形成し、
前記第一の領域において、前記第一の犠牲層および前記第二の犠牲層の一部または全部をエッチングにより除去することにより、前記第一の領域に微小構造体を形成し、
前記第二の領域には前記多結晶シリコンを有する層および前記第二の導電層を有する半導体素子が形成され、
対向基板上に第二の絶縁層及びアンテナとして機能する導電層を形成し、
前記基板と前記対向基板とが向かい合うように貼り合わせることを特徴とする半導体装置の作製方法。 Forming a first conductive layer having a metal element or a metal compound in a first region on the substrate;
Forming a first sacrificial layer having silicon, silicon oxide, silicon nitride, metal element, or metal compound on the first conductive layer formed in the first region;
Forming a layer having polycrystalline silicon crystallized using a metal on the first sacrificial layer formed in the first region and on the second region on the substrate;
Forming a layer having silicon, silicon oxide, silicon nitride , metal element, or metal compound on the layer having polycrystalline silicon formed in the first region and the second region; Forming a second sacrificial layer, and a second conductive layer;
Forming a first insulating layer on the second sacrificial layer and the second conductive layer;
In the first region, by removing a part or all of the first sacrificial layer and the second sacrificial layer by etching, a microstructure is formed in the first region,
In the second region, a layer having the polycrystalline silicon and a semiconductor element having the second conductive layer are formed,
Forming a second insulating layer and a conductive layer functioning as an antenna on the opposite substrate;
A method for manufacturing a semiconductor device, wherein the substrate and the counter substrate are attached to face each other.
前記第一の絶縁層にコンタクトホールを形成し、
前記第一の絶縁層上および前記コンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、
前記第一の領域において、前記第一の犠牲層、および前記第二の犠牲層の一部または全部をエッチングにより除去し、
前記第二の絶縁層上に、金属元素、または金属化合物を有する第四の導電層を形成し、
前記第三の導電層と前記第四の導電層とが電気的に接続するように、前記基板と前記対向基板とを異方性導電材を用いて貼り合わせることを特徴とする半導体装置の作製方法。 In claim 4 or claim 5 ,
Forming a contact hole in the first insulating layer;
Forming a third conductive layer having a metal element or a metal compound on the first insulating layer and in the contact hole;
In the first region, the first sacrificial layer and a part or all of the second sacrificial layer are removed by etching,
Forming a fourth conductive layer having a metal element or a metal compound on the second insulating layer;
Fabricating a semiconductor device, wherein the substrate and the counter substrate are bonded using an anisotropic conductive material so that the third conductive layer and the fourth conductive layer are electrically connected to each other Method.
前記第一の絶縁層に第一のコンタクトホールを形成し、
前記第一の絶縁層上および前記第一のコンタクトホールに、金属元素、または金属化合物を有する第三の導電層を形成し、
前記第三の導電層上に第三の絶縁層を形成し、
前記第三の絶縁層上に第二のコンタクトホールを形成し、
前記第三の絶縁層上および前記第二のコンタクトホールに、金属元素、または金属化合物を有する第四の導電層を形成し、
前記第一の領域において、前記第一の犠牲層、および前記第二の犠牲層の一部または全部をエッチングにより除去し、
前記第二の絶縁層上に、金属元素、または金属化合物を有する第五の導電層を形成し、
前記第四の導電層と前記第五の導電層とが電気的に接続するように、前記基板と前記対向基板とを異方性導電材を用いて貼り合わせることを特徴とする半導体装置の作製方法。 In claim 4 or claim 5 ,
Forming a first contact hole in the first insulating layer;
Forming a third conductive layer having a metal element or metal compound on the first insulating layer and in the first contact hole;
Forming a third insulating layer on the third conductive layer;
Forming a second contact hole on the third insulating layer;
Forming a fourth conductive layer having a metal element or a metal compound on the third insulating layer and in the second contact hole;
In the first region, the first sacrificial layer and a part or all of the second sacrificial layer are removed by etching,
Forming a fifth conductive layer having a metal element or a metal compound on the second insulating layer;
Fabricating a semiconductor device, wherein the substrate and the counter substrate are bonded using an anisotropic conductive material so that the fourth conductive layer and the fifth conductive layer are electrically connected to each other Method.
前記第二の絶縁層は、前記第一の犠牲層および前記第二の犠牲層の一部または全部がエッチングにより除去された領域と対向しない領域に形成することを特徴とする半導体装置の作製方法。 In any one of Claims 4 thru | or 7 ,
The method for manufacturing a semiconductor device, wherein the second insulating layer is formed in a region that does not face a region in which part or all of the first sacrificial layer and the second sacrificial layer are removed by etching. .
前記金属は、前記多結晶シリコンを有する層となる層に選択的に添加されることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 8 ,
The method for manufacturing a semiconductor device, wherein the metal is selectively added to a layer to be the layer containing polycrystalline silicon.
前記多結晶シリコンを有する層は、前記金属を用いて熱結晶化またはレーザ結晶化された多結晶シリコン層であることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 9 ,
The method for manufacturing a semiconductor device, wherein the layer having polycrystalline silicon is a polycrystalline silicon layer thermally or laser-crystallized using the metal.
前記多結晶シリコンを有する層は、多結晶シリコン層と非晶質シリコンとの積層構造を有することを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 10 ,
The method for manufacturing a semiconductor device, wherein the layer having polycrystalline silicon has a stacked structure of a polycrystalline silicon layer and amorphous silicon.
前記多結晶シリコンを有する層は可動することを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 11 ,
A method for manufacturing a semiconductor device, wherein the layer containing polycrystalline silicon is movable.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006142874A JP4519804B2 (en) | 2005-05-27 | 2006-05-23 | Method for manufacturing semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005156472 | 2005-05-27 | ||
JP2006142874A JP4519804B2 (en) | 2005-05-27 | 2006-05-23 | Method for manufacturing semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007007348A Division JP2007152554A (en) | 2005-05-27 | 2007-01-16 | Semiconductor device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007001004A JP2007001004A (en) | 2007-01-11 |
JP2007001004A5 JP2007001004A5 (en) | 2007-03-01 |
JP4519804B2 true JP4519804B2 (en) | 2010-08-04 |
Family
ID=37687049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006142874A Expired - Fee Related JP4519804B2 (en) | 2005-05-27 | 2006-05-23 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4519804B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007001004A (en) | 2007-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070116 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100218 |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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