JP4515177B2 - Wiring formation method - Google Patents
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Description
本発明は配線形成方法に関し、さらに詳しくは、回路基板などの製造におけるダマシン方式による配線形成、又はビアポストの形成に適用できる配線形成方法に関する。 The present invention relates to a wiring forming method, and more particularly to a wiring forming method applicable to damascene wiring formation or via post formation in the manufacture of circuit boards and the like.
従来、回路基板などに使用される配線層をダマシン方式に似たプロセスによって形成する方法がある。そのような従来のプロセスによる配線形成方法は、まず、基板上の層間樹脂層に溝が形成された後に、この溝を埋め込む導電層(Cu層)が層間樹脂層上に形成される。その後に、バフ研磨などの機械研磨により層間樹脂層が露出するまで導電層が研磨されて、溝内に導電層が埋め込まれて配線層が形成される。 Conventionally, there is a method of forming a wiring layer used for a circuit board or the like by a process similar to a damascene method. In such a conventional process for forming a wiring, first, after a groove is formed in the interlayer resin layer on the substrate, a conductive layer (Cu layer) filling the groove is formed on the interlayer resin layer. Thereafter, the conductive layer is polished by mechanical polishing such as buffing until the interlayer resin layer is exposed, and the conductive layer is buried in the groove to form a wiring layer.
また、従来の回路基板などでは、多層配線を相互接続したり、外部接続端子を接続したりするために、層間樹脂層内に立設するビアポストが設けられる。そのようなビアポストの形成方法の一例としては、まず、基板上に形成された配線層の接続部上にビアポスト(Cu)が立設して形成された後に、ビアポストの段差を埋め込んでビアポストを被覆する層間樹脂層が形成される。その後に、バフ研磨などの機械研磨で層間樹脂層を研磨することにより、ビアポストの横方向に層間樹脂層を残すと共に、ビアポストの上面を露出させる。
しかしながら、上述したように導電層(Cu層)を研磨する工程で使用されるバフ研磨などの機械研磨では、その研磨レートが研磨する材料の硬度に依存し、硬度の低い(柔らかい)材料の方が研磨されやすい傾向がある。このため、図1(a)に示すように、Cu層100よりも硬度の低い層間樹脂層102は、Cu層100よりも多く研磨され、層間樹脂層102がCu層100の上面から沈み込んで形成されることが多い。
However, in the mechanical polishing such as buffing used in the step of polishing the conductive layer (Cu layer) as described above, the polishing rate depends on the hardness of the material to be polished, and the material with lower hardness (soft) Tends to be easily polished. For this reason, as shown in FIG. 1A, the
さらには、バフ研磨などの機械研磨では、基板内で研磨レートのばらつきなどによって、基板の場所によってはオーバー研磨になってしまい、層間樹脂層102ばかりではなく、Cu層100も沈み込み、所要膜厚の配線層が得られない場合がある。
Further, in mechanical polishing such as buff polishing, due to variations in the polishing rate within the substrate, over polishing occurs depending on the location of the substrate, and not only the
また、図2に示すように、ビアポスト200を形成する際のビアポスト200上の層間樹脂層202を研磨する工程においても、機械研磨の基板内での研磨レートのばらつきなどによって、基板内で過剰研磨される部分が発生し、基板内でビアポスト200の高さがばらつくいという問題がある。
In addition, as shown in FIG. 2, in the step of polishing the
本発明は以上の課題を鑑みて創作されたものであり、何ら不具合が発生することなく、機械研磨を用いたダマシン法により樹脂層の溝に導電層を埋め込んで配線層を形成できる配線形成方法を提供することを目的とする。また、ビアポストを被覆する樹脂層を機械研磨することにより樹脂層に埋設されて上面が露出するビアポストを形成する配線形成方法において、基板内におけるビアポストの高さのばらつきを抑制できる配線形成方法を提供することを目的とする。 The present invention was created in view of the above problems, and a wiring forming method capable of forming a wiring layer by embedding a conductive layer in a groove of a resin layer by a damascene method using mechanical polishing without causing any problems The purpose is to provide. Also provided is a wiring forming method for forming a via post that is embedded in a resin layer and mechanically polishing a resin layer that covers the via post to expose the upper surface, and that can suppress variation in the height of the via post in the substrate. The purpose is to do.
上記課題を解決するため、本発明は配線形成方法に係り、第1配線層と、前記第1配線層に接続されるビアポストと、前記ビアポストの段差を埋め込む絶縁層とを備えた基板を用意する工程と、前記ビアポスト及び前記絶縁層の上に樹脂層を形成する工程と、前記樹脂層上に保護金属層を形成する工程と、前記保護金属層及び前記樹脂層に、前記ビアポストの上面に到達する深さで、第2配線層の形状に対応する溝を形成する工程と、前記溝を埋め込む導電層を前記溝内及び前記保護金属層上に形成する工程と、前記保護金属層を研磨防御層として利用して、前記保護金属層が露出するまで前記導電層を機械研磨することにより、前記導電層を前記溝内に埋め込んで前記第2配線層を得る工程と、前記樹脂層上の前記保護金属層を除去する工程とを有することを特徴とする。 In order to solve the above problems, the present invention relates to a wiring forming method, and provides a substrate including a first wiring layer, a via post connected to the first wiring layer, and an insulating layer that fills a step of the via post. A step of forming a resin layer on the via post and the insulating layer, a step of forming a protective metal layer on the resin layer, and reaching the upper surface of the via post on the protective metal layer and the resin layer. Forming a groove corresponding to the shape of the second wiring layer, forming a conductive layer filling the groove in the groove and on the protective metal layer, and polishing protecting the protective metal layer. Using the layer as a layer and mechanically polishing the conductive layer until the protective metal layer is exposed, thereby filling the conductive layer in the groove to obtain the second wiring layer; and Work to remove protective metal layer Characterized in that it has and.
本発明では、まず、基板上に樹脂層及び保護金属層を順に形成し、保護金属層及び樹脂層の所要部を加工することにより溝を形成する。 In the present invention, first, a resin layer and a protective metal layer are sequentially formed on a substrate, and a groove is formed by processing required portions of the protective metal layer and the resin layer.
次いで、樹脂層の溝を埋め込む膜厚の導電層(Cu層など)が、溝内及び保護金属層上に形成される。その後に、バフ研磨などの機械研磨により、保護金属層の上面が露出するまで導電層が研磨されて、溝内に導電層が埋め込まれて配線層が得られる。 Next, a conductive layer (such as a Cu layer) having a thickness for embedding the groove of the resin layer is formed in the groove and on the protective metal layer. Thereafter, the conductive layer is polished by mechanical polishing such as buff polishing until the upper surface of the protective metal layer is exposed, and the conductive layer is buried in the groove to obtain a wiring layer.
このとき、研磨レートが比較的高い樹脂層の上には研磨防御層として機能する保護金属層が形成されていることから、保護金属層によって樹脂層が研磨から防御されるので、オーバー研磨を行っても樹脂層が研磨されるおそれがない。 At this time, since a protective metal layer that functions as a polishing protective layer is formed on the resin layer having a relatively high polishing rate, the resin layer is protected from polishing by the protective metal layer. However, there is no possibility that the resin layer is polished.
従って、樹脂層の沈み込みに伴う配線層のパターン損失が防止され、所要膜厚の配線層を形成することができる。さらに、基板上全体にわたって配線層や樹脂層の膜厚のばらつきが抑えられるので、信頼性の高い回路基板などを製造することができるようになる。 Therefore, the pattern loss of the wiring layer accompanying the sinking of the resin layer is prevented, and a wiring layer having a required film thickness can be formed. Furthermore, since variations in the film thickness of the wiring layer and the resin layer are suppressed over the entire substrate, a highly reliable circuit board and the like can be manufactured.
また、上記課題を解決するため、本発明は配線形成方法に係り、基板の上に配線層を形成する工程と、前記配線層の所要部上に立設し、かつ上面側に保護金属層が設けられたビアポストを形成する工程と、前記ビアポストの段差を埋め込むと共に、前記ビアポストを被覆する樹脂層を形成する工程と、前記保護金属層を研磨防御層として利用して、前記樹脂層を機械研磨で研磨することにより、前記ビアポスト上の前記保護金属層を露出させる工程とを有することを特徴とする。 Further, in order to solve the above-mentioned problems, the present invention relates to a wiring forming method, a step of forming a wiring layer on a substrate, a standing metal layer on a required portion of the wiring layer, and a protective metal layer on the upper surface side. Forming a via post provided; embedding a step of the via post; forming a resin layer covering the via post; and utilizing the protective metal layer as a polishing protective layer, mechanically polishing the resin layer And a step of exposing the protective metal layer on the via post by polishing.
本発明では、まず、基板上の配線層上に、上面側に保護金属層が設けられたビアポストが立設して形成された後に、ビアポストの段差を埋め込んでビアポストを被覆する樹脂層が形成される。その後に、保護金属層を研磨防御層として利用して、ビアポスト上の保護金属層が露出するまで樹脂層が機械研磨により研磨されて、上面が露出した状態で樹脂層に埋設されたビアポストが形成される。 In the present invention, first, a via post having a protective metal layer provided on the upper surface side is erected and formed on the wiring layer on the substrate, and then a resin layer that fills the step of the via post and covers the via post is formed. The Then, using the protective metal layer as a polishing protective layer, the resin layer is polished by mechanical polishing until the protective metal layer on the via post is exposed, forming a via post embedded in the resin layer with the upper surface exposed Is done.
このようにすることにより、樹脂層を研磨する際にオーバー研磨が行われるとしてもビアポストが不必要に削られるおそれがなくなり、ビアポストの高さが基板内でばらつくといった不具合が解消される。 By doing so, even if overpolishing is performed when the resin layer is polished, there is no possibility that the via post is unnecessarily scraped, and the problem that the height of the via post varies in the substrate is solved.
上記した発明において、保護金属層は、研磨される導電層(Cu層)、及び樹脂層の硬度よりも高い硬度の金属が用いられ、そのような金属としては、コバルト(Co)、ニッケル(Ni)、チタンタングステン(TiW)、チタン(Ti)又はタングステン(W)が好適に使用される。 In the above-described invention, the protective metal layer is made of a conductive layer (Cu layer) to be polished and a metal whose hardness is higher than that of the resin layer. Examples of such a metal include cobalt (Co), nickel (Ni ), Titanium tungsten (TiW), titanium (Ti) or tungsten (W) is preferably used.
なお、特許文献1には、配線パターン上に立設する銅めっき部上にニッケル、パラジウム及び金を順にめっきすることにより、ビアポストとはんだボールとの濡れ性を良好にすることが記載されている。しかしながら、ビアポストを被覆する樹脂層を形成し、ビアポストのめっき層を樹脂層を研磨する際の保護金属層として使用することは何ら記載されておらず、本発明の構成を示唆するものではない。
以上説明したように、本発明では、機械研磨を使用するダマシン方式に似たプロセスによる配線形成方法において、配線層を精度よく安定して形成することができるようになる。また、ビアポストを被覆する樹脂層を機械研磨で削ってビアポストを形成する配線形成方法において、基板内でのビアポストの高さのばらつきを防止することができる。このように、配線層やビアポストを備える各種基板を高歩留りで信頼性よく製造することができる。 As described above, according to the present invention, a wiring layer can be accurately and stably formed in a wiring forming method using a process similar to a damascene method using mechanical polishing. Further, in the wiring formation method in which the via post is formed by scraping the resin layer covering the via post by mechanical polishing, variation in the height of the via post in the substrate can be prevented. As described above, various substrates including wiring layers and via posts can be manufactured with high yield and high reliability.
以下、本発明の実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
(第1の実施の形態)
図3〜図6は本発明の第1実施形態の配線形成方法を示す断面図である。
(First embodiment)
3 to 6 are sectional views showing the wiring forming method according to the first embodiment of the present invention.
本実施形態では、コア基板上にビルドアップ配線を形成する形態を例に挙げて説明する。まず、図3(a)に示すような構造を有するコア基板10を用意する。コア基板10にはそれを貫通するスルーホール10xが設けられており、スルーホール10xには導電体11が充填されている。コア基板10の上面には第1配線層12が形成されており、第1配線層12はスルーホール10x内の導電体11を介してコア基板10の裏面側の配線層(不図示)に接続されている。
In the present embodiment, an example in which build-up wiring is formed on a core substrate will be described. First, a
さらに、第1配線層12上にはそれに接続される導電性のビアポスト16が立設されている。ビアポスト16の横方向にはその段差を埋め込む第1層間樹脂層14が形成されており、ビアポスト16の上面が露出した状態となっている。
Furthermore, a conductive via
次に、このような第1配線層12及びビアポスト16に電気的に接続される第2配線層を形成する方法について説明する。
Next, a method for forming the second wiring layer electrically connected to the
図3(b)に示すように、第1層間樹脂層14及びビアポスト16上に第2層間樹脂層18を形成する。第2層間樹脂層18は、エポキシ樹脂、ポリイミド樹脂又はポリフェニレンエーテル樹脂などの樹脂フィルムが貼着されて形成される。あるいは、樹脂層をスピンコート法又は印刷により形成してもよい。
As shown in FIG. 3B, a second
続いて、同じく図3(b)に示すように、第2層間樹脂層18上に保護金属層20を形成する。保護金属層20としては、コバルト(Co)、ニッケル(Ni)、チタンタングステン(TiW)、チタン(Ti)、タングステン(W)などからなる金属層が使用される。そのような金属から形成される保護金属層20は、第2層間樹脂層18や配線層となるCu層の硬度よりも高い硬度を有し、後にCu層を研磨して配線層を形成する際に、第2層間絶縁層18を研磨から防御する研磨防御層として機能する。
Subsequently, as shown in FIG. 3B, a
保護金属層20の形成方法としては、スパッタ法やめっき法が採用される。また、保護金属層20の膜厚は、その金属材料や研磨条件に応じて適宜調整されるが、例えばNiを使用する場合は膜厚が2μm程度に設定される。
As a method for forming the
次いで、図3(c)の上図に示すように、フォトリソグラフィにより、次に形成される第2配線層に対応する部分に開口部が設けられたレジスト膜(不図示)を保護金属層20上にパターニングした後に、このレジスト膜をマスクにして保護金属層20及び第2層間樹脂層18をエッチングする。これにより、ビアポスト16の上面に到達する深さで、かつ第2配線層に対応する形状の溝18xが形成される。
Next, as shown in the upper diagram of FIG. 3C, a resist film (not shown) provided with an opening in a portion corresponding to the second wiring layer to be formed next is formed by photolithography on the
このようにして、第2配線層が形成されない領域(溝18xを除く部分)の第2層間樹脂層18上に保護金属層20が選択的に残される。
In this way, the
あるいは、図3(c)の下図のように、第2層間樹脂層18上だけでなく、溝18xの内面にも保護金属層20が形成された構造にしてもよい。この場合は、図3(b)の工程で保護金属層20を形成せずに、第2層間樹脂層18のみを加工して溝18xを形成し、その後に、溝18xの内面及び第2層間絶縁層18上に保護金属層20をスパッタ法や無電解めっきによって形成すればよい。
Alternatively, as shown in the lower diagram of FIG. 3C, the
次いで。図4(a)に示すように、図3(c)の上図の溝18xの内面及び保護金属層20の上にシード層(不図示)をスパッタ法や無電解めっきにより形成し、そのシード層をめっき給電層に利用する電解めっきにより、溝18xを埋め込む膜厚の導電層22をシード層上に形成する。シード層(不図示)や導電層22としては、好適に銅(Cu)層が使用される。これにより、第2層間絶縁層18上においては、保護金属層20を介して導電層(Cu層)22が形成されたことになる。
Then. As shown in FIG. 4A, a seed layer (not shown) is formed by sputtering or electroless plating on the inner surface of the
次いで、同じく図4(a)及び(b)に示すように、バフ研磨、テープ研磨又はグラインダーなどの機械研磨で、保護金属層20の上面が露出するまで導電層22を研磨することにより、溝18x内に導電層22を埋め込んで第2配線層24を得る。図4(a)には、外周面に砥粒が固定されたバフ19を高速回転させてワークを研磨するバフ研磨で導電層22を研磨する例が示されている。このとき、図4(b)に示すように、第2層間樹脂層18上には研磨される導電層(Cu層)22よりも硬度が高い保護金属層20が形成されているので、オーバー研磨を行っても保護金属層20aで研磨が概ね止まる。このように、研磨レートの比較的高い第2層間樹脂層18は保護金属層20aによって研磨から防御されるので、第2層間樹脂層18が第2配線層24の上面から沈み込んで形成されるおそれがなくなる。
Next, as shown in FIGS. 4A and 4B, the
これに伴って、導電層22の沈み込みも抑えられるようになるので、所要膜厚の導電層22を溝18x内に残すことができるようになり、第2配線層24のパターン損失が防止される。しかも、コア基板10内での第2配線層の24の膜厚のばらつきも抑制されるようになる。
As a result, the sinking of the
その後に、図5に示すように、保護金属層20を第2配線層24及び第2層間樹脂層18に対して選択的に除去する。
Thereafter, as shown in FIG. 5, the
なお、図6に示すように、前述した図3(c)の下図のように第2層間樹脂層18の溝18x内にも保護金属層20を形成する構造を採用する場合は、第2層間樹脂層18の溝18xの内面にも最終的に保護金属層20が残されて第2配線層24の一部となる。
As shown in FIG. 6, when the structure in which the
本願発明者は、研磨されて配線層となるCu層と保護金属層としてのNi層とを同じバフ研磨条件下で研磨し、Cu層とNi層の研磨量を比較した。その結果を表1に示す。Cu層及びNi層がそれぞれめっきされた基板の研磨前後の重量差によってそれぞれの研磨量を求め、Cu層の研磨量を100%と規定し、Ni層の研磨量をCu層の研磨量に対する比率で表した。また、バフ研磨装置のバフ(外周面に砥粒を固定した回転可能な研磨部品)の砥粒番手が#600の場合と#1200の場合で比較した。なお、研磨電流(A)はバフをワークに押し付ける強度に対応するものである。 The inventor of the present application polished the Cu layer to be the wiring layer and the Ni layer as the protective metal layer under the same buffing conditions, and compared the polishing amounts of the Cu layer and the Ni layer. The results are shown in Table 1. The amount of each polishing is determined by the difference in weight before and after polishing the substrate on which the Cu layer and Ni layer are plated, the amount of polishing of the Cu layer is defined as 100%, and the amount of polishing of the Ni layer is a ratio of the amount of polishing of the Cu layer Expressed in Further, a comparison was made between the case where the buffing number of the buff (rotatable polishing part with abrasive grains fixed on the outer peripheral surface) was # 600 and # 1200. The polishing current (A) corresponds to the strength with which the buff is pressed against the workpiece.
表1に示すように、砥粒番手が#600で研磨電流が1Aの場合は、Ni層の研磨量はCu層の研磨量の64%であった。また、砥粒番手が#600で研磨電流が2Aの場合は、Ni層の研磨量はCuの研磨量の30%であった。さらに、砥粒番手が#1200の場合は、研磨電流の依存性が低くなり、Ni層の研磨量はCuの研磨量の25%前後であった。バフの砥粒番手が大きくなると(砥粒がきめ細かくなると)、Ni層の研磨量はCu層の研磨量に比べて顕著に減少する傾向があり、研磨防御層として有効であることが確認された。 As shown in Table 1, when the abrasive grain number was # 600 and the polishing current was 1A, the polishing amount of the Ni layer was 64% of the polishing amount of the Cu layer. When the abrasive grain number was # 600 and the polishing current was 2 A, the polishing amount of the Ni layer was 30% of the polishing amount of Cu. Furthermore, when the abrasive grain number was # 1200, the dependency of the polishing current was low, and the polishing amount of the Ni layer was about 25% of the polishing amount of Cu. When the buff's abrasive grain size increases (when the abrasive grains become finer), the polishing amount of the Ni layer tends to decrease significantly compared to the polishing amount of the Cu layer, which is confirmed to be effective as a polishing protective layer. .
なお、保護金属層としてNi層以外の前述した金属(Co,TiW,Ti,W)を使用する場合であっても、Cu層よりも研磨量が少なく、同様な研磨防御層として機能する。 Even when the above-described metals (Co, TiW, Ti, W) other than the Ni layer are used as the protective metal layer, the amount of polishing is smaller than that of the Cu layer and functions as a similar polishing protective layer.
次いで、第2層間樹脂層18の溝18xを埋め込む膜厚の導電層(Cu層)22が、溝18x及び保護金属層20上に形成される。その後に、バフ研磨などの機械研磨により、保護金属層20が露出するまで導電層22が研磨されて、溝18x内に導電層22が埋め込まれて第2配線層24が得られる。
Next, a conductive layer (Cu layer) 22 having a thickness for embedding the
このとき、第2層間樹脂層18の上に保護金属層20が形成されているので、保護金属層20が第2層間絶縁層18の研磨防御層として機能し、オーバー研磨を行っても、第2層間樹脂層18が研磨されるおそれがなくなる。
At this time, since the
従って、第2層間樹脂層18の沈み込みやそれに伴う第2配線層24のパターン損失が防止され、所要の膜厚の配線層を形成することができる。このように、コア基板上全体にわたって配線層や層間樹脂層の膜厚のばらつきが抑えられるので信頼性の高い回路基板を製造することができるようになる。
Therefore, sinking of the second
(第2の実施の形態)
図7〜図9は本発明の第2実施形態の配線形成方法を示す断面図である。第2実施形態は、配線層の一部であるビアポストの形成方法に関し、CSP(チップサイズパッケージ)の製造プロセスをウェハ上で行うようにしたウェハレベルパッケージのビアポストを形成する形態を例に挙げて説明する。
(Second Embodiment)
7 to 9 are sectional views showing a wiring forming method according to the second embodiment of the present invention. The second embodiment relates to a method for forming a via post that is a part of a wiring layer, taking as an example a form for forming a via post of a wafer level package in which a CSP (chip size package) manufacturing process is performed on a wafer. explain.
本発明の第2実施形態の配線形成方法は、まず、図7(a)に示すような構造を有する半導体ウェハ30を用意する。図7(a)では、半導体ウェハ30にトランジスタなどの所定素子及び多層配線(不図示)が形成されており、多層配線に係る絶縁層32と、その上に設けられた電極パッド34と、電極パッド34上に開口部36xが設けられたパシベーション膜36と、電極パッド34に接続され、パシベーション膜36上に延在して形成された配線層38とが示されている。
In the wiring forming method according to the second embodiment of the present invention, first, a
電極パッド34は、半導体ウェハ30の各チップ領域の周辺部にペリフェラル型で複数配置されており、それらの電極パッド34が配線層38によって再配線され、配線層38上に立設する後述するビアポストが各チップ領域にエリアアレイ型で配置される。
A plurality of
続いて、図7(b)に示すように、配線層38及びパシベージョン膜36上に、スパッタ法又は無電解めっきによりCuなどよりなるシード層40を形成する。次いで、図7(c)に示すように、配線層38上のビアポストが配置される接続部上に開口部44xが設けられたレジスト膜44をシード層40上にパターニングする。
Subsequently, as shown in FIG. 7B, a
次いで、図7(d)に示すように、シード層40をめっき給電層に利用する電解めっきにより、レジスト膜44の開口部44xにCuなどよりなる導電体46を充填する。さらに、図8(a)に示すように、電解めっきや無電解めっきにより導電体46上に保護金属層50を選択的に形成する。保護金属層50は、後にビアポスト52を被覆する層間樹脂層を機械研磨する際に、ビアポスト52の導電体(Cu)46の研磨を防御する研磨防御層として機能する。保護金属層50としては、第1実施形態と同様に、ニッケル(Ni)、チタンタングステン(TiW)、チタン(Ti)、タングステン(W)などの金属が使用される。
Next, as shown in FIG. 7D, the opening 46x of the resist
次いで、図8(b)に示すように、レジスト膜44を除去した後に、導電体46及び保護金属層50をマスクにしてシード層40をエッチングすることにより、シード層40、導電体46及び保護金属層50から構成されるビアポスト52を得る。このようにして、配線層38上に立設してそれに接続されるビアポスト52が形成される。なお、前述したように、ビアポスト52は各チップ領域にエリアアレイ型で配置される。
Next, as shown in FIG. 8B, after removing the resist
その後に、図8(c)に示すように、コア基板10の上面側に、ビアポスト52の段差を埋め込むと共に、ビアポスト52を被覆する樹脂層54を形成する。樹脂層54は、エポキシ樹脂、ポリイミド樹脂又はポリフェニレンエーテル樹脂などの樹脂フィルムが貼着されて形成される。あるいは、樹脂層をスピンコート法又は印刷により形成してもよい。
Thereafter, as shown in FIG. 8C, a
次いで、図9(a)に示すように、バフ研磨、テープ研磨又はグラインダーなどの機械研磨で樹脂層54を研磨することにより、樹脂層54を平坦化すると同時に、保護金属層50の上面を露出させる。このとき、ビアポスト52の上部には研磨防御層として機能する保護金属層50が設けられているので、オーバー研磨されるとしてもビアポスト52の導電体(Cu)46が不必要に研磨されることはない。
Next, as shown in FIG. 9A, the
従って、半導体ウェハ30上の全体にわたってビアポスト52が過剰研磨される部分はなくなり、半導体ウェハ30内でビアポスト52の高さがばらつく問題が解決される。このとき、樹脂層54は保護金属層50で保護されないので、バフ研磨を行う際に回転するバフの水平方向の移動スピードを速めに設定することが肝要である。これによって、樹脂層54が不必要に沈み込むといった不具合も解消される。
Therefore, there is no portion where the via
続いて、図9(b)に示すように、ビアポスト52の上部の保護金属層50を導電体46及び樹脂層54に対して選択的に除去する。以上により、配線層38上に立設するビアポスト52が、その上面が露出した状態で樹脂層54内に埋設されて形成される。その後に、図9(c)に示すように、ビアポスト52上にはんだボールなどが搭載されて外部接続端子56が形成される。この工程が終了した時点で、ウェハ状態でCSP構造に係る成膜や加工などが行われたCSP構造を有する半導体ウェハ30が得られる。その後に、半導体ウェハ30がダイシングされて、ウェハレベルCSP構造を有する個片化された半導体チップとなる。
Subsequently, as shown in FIG. 9B, the
なお、外部接続端子56との電気接続に不具合が発生するおそれのある場合は、保護金属層50を除去することが好ましいが、必ずしも保護金属層50を除去する必要はない。
In addition, when there is a possibility that a problem occurs in the electrical connection with the
以上のように、ビアポスト52上に形成された樹脂層54を機械研磨することより上面が露出した状態で樹脂層54に埋設されたビアポスト52を形成する際に、ビアポスト52の最上部に保護金属層50を設けておくことにより、オーバー研磨が行われるとしてもビアポスト52が不必要に研磨されるおそれがなくなり、ビアポスト52の高さが半導体ウェハ30内でばらつくといった不具合が解消される。
As described above, when the via
なお、前述した第1実施形態において、図3のビアポスト16を上述した第2実施形態のビアポスト52の形成方法と同様な方法で形成してもよい。このようにして、第1実施形態と第2実施形態の配線形成方法を組み合わせることにより、第1実施形態のコア基板10の片面側又は両面側に上にn層(nは1以上の整数)のビルドアップ配線を形成してもよい。
In the first embodiment described above, the via
(第3の実施の形態)
図10は関連技術に係る回路基板の接続部の様子を示す断面図、図11及び図12は本発明の第3実施形態の配線形成方法を示す断面図である。
(Third embodiment)
FIG. 10 is a cross-sectional view showing a state of a connection portion of a circuit board according to related technology, and FIGS.
図10に示すように、関連技術の回路基板では、コア基板(不図示)の最上の樹脂層300上に、接続部302aを備えた配線層302が形成されており、その接続部302a上に開口部304xが設けられたソルダレジスト膜304が形成されている。そして、配線層302の接続部302aに半導体チップ(不図示)のバンプが印刷法、めっき法又はボール搭載法などで形成される。
As shown in FIG. 10, in the related art circuit board, a
CPUなどの半導体チップではI/O数の増大に伴ってバンプの狭ピッチ化が進められており、狭ピッチ(200μm以下)になるにつれて複数のバンプ同士の電気ショートを回避するためにバンプの高さを低くする必要がある。半導体チップのバンプ高さが低くなると、上記したような配線層302の接続部302aから上方に突出するソルダレジスト膜304を設ける方法では、ソルダレジスト膜304の段差の影響によって半導体チップのバンプが回路基板の接続部302aに信頼性よく接続できなくなるおそれがある。
In semiconductor chips such as CPUs, the pitch of bumps has been reduced with an increase in the number of I / Os. As the pitch becomes narrower (200 μm or less), the bump height is increased to avoid electrical shorts between the bumps. It is necessary to reduce the height. When the bump height of the semiconductor chip is lowered, in the method of providing the solder resist
本発明の第3実施形態の配線形成方法を用いることにより、そのような不具合が解消される。 By using the wiring forming method of the third embodiment of the present invention, such a problem is solved.
本発明の第3実施形態の配線形成方法は、まず、図11(a)に示すように、コア基板(不図示)上に所要のビルドアップ配線(不図示)が形成され、最上の絶縁層60上に配線層62が形成された構造のものを用意する。
In the wiring forming method according to the third embodiment of the present invention, first, as shown in FIG. 11A, a required build-up wiring (not shown) is formed on a core substrate (not shown), and the uppermost insulating layer is formed. A structure having a
その後に、図11(b)に示すように、第2実施形態と同様な方法により、配線層62及び絶縁層60上にシード層64を形成した後に、配線層62の接続部上に開口部66xが設けられたレジスト膜66をシード層64上に形成する。続いて、レジスト膜66の開口部66xに電解めっきによりCuなどからなる導電体68を形成する。さらに、第2実施形態と同様な方法で導電体68上に保護金属層70を選択的に形成する。
Thereafter, as shown in FIG. 11B, a
次いで、図11(c)に示すように、第2実施形態と同様な方法により、レジスト膜66を除去した後に、導電体68及び保護金属層70をマスクにしてシード層64をエッチングする。これにより、シード層64、導電体68及び保護金属層70より構成されるビアポスト72を得る。
Next, as shown in FIG. 11C, after removing the resist
続いて、図11(d)に示すように、ビアポスト72の段差を埋め込んでビアポスト72を被覆するソルダレジスト膜74(樹脂層)を形成する。ソルダレジスト膜74の形成方法は、樹脂フィルムを貼着してもよいし、あるいは、樹脂層をスピンコート法や印刷などにより形成してもよい。
Subsequently, as shown in FIG. 11 (d), a solder resist film 74 (resin layer) that fills the step of the via
次いで、図12(a)に示すように、バフ研磨などの機械研磨でソルダレジスト膜74を研磨することにより、ソルダレジスト膜74を平坦化すると同時に、保護金属層70の上面を露出させる。このとき、第2実施形態と同様に、ビアポスト72の最上部には研磨防御層として機能する保護金属層70が形成されているので、ビアポスト72の導電体68が不必要に研磨されることはなく、回路基板の全体にわたってビアポスト72の高さのばらつくことが防止される。
Next, as shown in FIG. 12A, the solder resist
その後に、図12(b)に示すように、露出する保護金属層70をソルダレジスト膜74及び導電体68に対して選択的に除去する。なお、保護金属層70は、必ずしも除去する必要はない。
Thereafter, as shown in FIG. 12B, the exposed
以上により、配線層62上に立設してそれに電気的に接続されたビアポスト72が、その上面が露出した状態でソルダレジスト膜74に埋設されて形成される。そして、ビアポスト72の上面が半導体チップなどの電子部品のバンプが接続される接続部72aとなる。
As described above, the via
本実施形態の配線形成方法で形成された回路基板では、ソルダレジスト膜74がビアポスト72の接続部72aから上方に突出しているのではなく、ソルダレジスト膜74の上面がビアポスト72の接続部72aと略同一面となって平坦化されている。このため、半導体チップのバンプの狭ピッチ化によってバンプの高さが低くなるとしても、上述した関連技術と違ってソルダレジスト膜の段差に影響されることなく、電子部品のバンプを回路基板の接続部72aに信頼性よく接続することができるようになる、これによって、電子部品が実装される回路基板の信頼性を向上させることができる。
In the circuit board formed by the wiring forming method of the present embodiment, the solder resist
10…コア基板、10x…スルーホール、11,46,68…導電体、12…第1配線層、14…第1層間樹脂層、16,52,72…ビアポスト、18…第2層間樹脂層、19…バフ、18x,36x,44x…開口部、20,50,70…保護金属層、24…第2配線層、30…半導体ウェハ、32,60…絶縁層、34…接続パッド、36…パシベージョン膜、38,62…配線層、40,64…シード層、44…レジスト膜、56…外部接続端子、72a…接続部、74…ソルダレジスト膜。
DESCRIPTION OF
Claims (9)
前記ビアポスト及び前記絶縁層の上に樹脂層を形成する工程と、
前記樹脂層上に保護金属層を形成する工程と、
前記保護金属層及び前記樹脂層に、前記ビアポストの上面に到達する深さで、第2配線層の形状に対応する溝を形成する工程と、
前記溝を埋め込む導電層を前記溝内及び前記保護金属層上に形成する工程と、
前記保護金属層を研磨防御層として利用して、前記保護金属層が露出するまで前記導電層を機械研磨することにより、前記導電層を前記溝内に埋め込んで前記第2配線層を得る工程と、
前記樹脂層上の前記保護金属層を除去する工程とを有することを特徴とする配線形成方法。 Preparing a substrate including a first wiring layer, a via post connected to the first wiring layer, and an insulating layer for embedding a step of the via post;
Forming a resin layer on the via post and the insulating layer;
Forming a protective metal layer on the resin layer;
Forming a groove corresponding to the shape of the second wiring layer at a depth reaching the upper surface of the via post in the protective metal layer and the resin layer;
Forming a conductive layer filling the groove in the groove and on the protective metal layer;
Using the protective metal layer as a polishing protective layer and mechanically polishing the conductive layer until the protective metal layer is exposed, thereby filling the conductive layer in the groove to obtain the second wiring layer ; ,
And a step of removing the protective metal layer on the resin layer.
前記配線層を被覆するシード層を形成する工程と、
前記配線層の所要部上に開口部が設けられたレジスト膜を前記シード層上に形成する工程と、
前記シード層をめっき給電層に利用する電解めっきにより、前記レジスト膜の開口部に導電体を形成する工程と、
前記導電体上に保護金属層を選択的に形成する工程と、
前記レジスト膜を除去する工程と、
前記導電体及び前記保護金属層をマスクにして、前記シード層をエッチングすることによりビアポストを得る工程と、
前記ビアポストの段差を埋め込むと共に、前記ビアポストを被覆する樹脂層を形成する工程と、
前記保護金属層を研磨防御層として利用して、前記保護金属層が露出するまで前記樹脂層を機械研磨することにより、前記ビアポスト上の前記保護金属層を露出させる工程と、
前記保護金属層を除去する工程とを有することを特徴とする配線形成方法。 Forming a wiring layer on the substrate;
Forming a seed layer covering the wiring layer;
Forming a resist film having an opening on a required portion of the wiring layer on the seed layer;
Forming a conductor in the opening of the resist film by electroplating using the seed layer as a plating power supply layer;
Selectively forming a protective metal layer on the conductor;
Removing the resist film;
Using the conductor and the protective metal layer as a mask to obtain a via post by etching the seed layer;
A step of embedding the step of the via post and forming a resin layer covering the via post; and
Using the protective metal layer as a polishing protective layer, exposing the protective metal layer on the via post by mechanically polishing the resin layer until the protective metal layer is exposed;
And a step of removing the protective metal layer .
前記ビアポストの上面と前記樹脂層の上面とが同一面となって平坦化されることを特徴とする請求項2に記載の配線形成方法。The wiring formation method according to claim 2, wherein the upper surface of the via post and the upper surface of the resin layer are flush with each other.
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