JP4499089B2 - デジタル加入者線アクセス・マルチプレクサのスタッキングの方法および装置 - Google Patents

Description

本発明は、一般に、ＤＳＬＡＭ（デジタル加入者線アクセス・マルチプレクサ）の分野に関し、より詳細には、低費用で耐故障性の冗長性を伴って効率的にスタックすることを可能にするＤＳＬＡＭの構成および相互接続に関する。

ＤＳＬ（デジタル加入者線）ユーザとＣＯ（中央局）との間における通信のために、デジタル加入者線アクセス・マルチプレクサが要求される。通常、「ピザ・ボックス」のサイズのＤＳＬＡＭがリモート・サイトにスタックされて、相互接続がより密になり且つ容易になるようにされる。ＤＳＬＡＭの従来のスタッキング構成を、単一リンクのデイジー・チェーンおよび星形に基づき、それぞれ、図面の図１ａおよび図１ｂに示す。

本発明に従ってＤＳＬＡＭをスタックするためのアーキテクチャはマスタＤＳＬＡＭを用い、マスタＤＳＬＡＭは、制御回路と、中央局へのアップリンク通信回路と、マスタＤＳＬＡＭに隣接して回路相互接続している２つのＤＳＬＡＭボックスと通信するための２つのＬＶＤＳ回路とを有する。プログラマブル制御回路と、回路において両側すぐ横の隣接した２つのＤＳＬＡＭボックスと通信するための２つのＬＶＤＳ回路とをそれぞれが有する複数のスレーブＤＳＬＡＭが、リングまたはスプリット・スタック構成で接続される。マスタ内の制御回路が、各スレーブＤＳＬＡＭ内の制御回路を選択的にプログラミングして、ＬＶＤＳ回路における通信の方向を、第１の選択されたモードにおいてラウンド・ロビンとし、第２の選択されたモードにおいてスプリットとするように制御して、所望される構造に対応するようにし、かつ、ラウンド・ロビンからスプリットへと再プログラミングして、故障が生じたスレーブＤＳＬＡＭを回避して通信することにより、故障に対する冗長性を提供する。

本発明の上記およびその他の特徴および利点は、以下の詳細な説明を添付の図面に関連して考慮して参照することにより、よりよく理解されよう。

提案する方法は、冗長性が組み込まれ、かつソフトウェアによる制御が可能であるように、スプリット・パス・データ通信構成に関して、マスタとスレーブのボックスの間のデュアル・リンクを提供することにより、従来のスタッキング手法を改良する。更に、マスタからスレーブへのデータ・パス経路も、ソフトウェアによるコンフィギュレーションが可能である。図２ａおよび図２ｂは、それぞれ、「リング」アーキテクチャまたは「デュアル・リンク」アーキテクチャに基づくスタッキングの提案される新たな方法を示す。図示した実施形態に関するマスタ・ボックス１２とスレーブ・ボックス１４とを接続するスタッキング・リンク１０は、以下により詳細に説明する、ＡＴＭトラフィックを伝送するように設計された低電圧差分信号（ＬＶＤＳ）技術に基づく。しかしながら、この概念は、他のタイプのリンクに適用することもできる。例示の目的で、データ・トラフィック用のアップリンク１６が、ＯＣ−３または（マルチリンク）Ｅ１／Ｔ１ ＩＭＡを介する中央局（ＣＯ）またはＡＴＭ網へのＡＴＭベースの接続として示されている。図２ａに示した「ラウンド・ロビン」データ通信構成を有する「リング」構造では、データは、１つのボックスから別のボックス（即ち、下位にスタックされたボックス）へ単方向で流れる。チェーンの下方の最後のボックスが、マスタへの同じデータ・パスを辿ることによって「リング」を完成させる。「スプリット・パス」データ通信構成を有する「デュアル・リンク」構造では、データ・フローは、１つのボックスから別のボックス（即ち、下位にスタックされたボックス）へ双方向（送信／受信）に流れる。マスタは、バーチャル（仮想）・スレーブ・ボックス識別番号および／またはスレーブ・ボックスのＡＴＭ仮想パス／仮想回路番号に基づき、ソフトウェア制御を介して２つのトラフィック・パスを分割する。

前述した構成を、Ｎ＝３およびＮ＝７に関して、それぞれ図２ｃおよび図２ｄに更に示す。この場合、マスタ−スレーブ相互接続とスレーブ−スレーブ相互接続とが、図示するとおり、各リンクで交互になっている。例えば、一方のリンクでは、チェーン接続順序は、マスタからスレーブ１へ、スレーブ１からスレーブ３へなどとなる。他方のリンクでは、チェーン順序は、マスタからスレーブ２へ、スレーブ２からスレーブ４へなどとなる。各チェーン・リンクにおける最後の２つのスレーブ・ボックスは、リンク１０’で互いに接続して、以下により詳細に説明するように、故障が生じた場合の冗長性およびトラフィック・リダイレクトの目的で、ループを完成させる。

更なる代替のまたは簡素なデュアル・リンク接続は、図２ａに示したものと同じであるが、トラフィック・パスは、各リンク上で双方向であるように、マスタによって再プログラミングされる。２つのパスは、Ｎ＝７の例の場合、（ａ）マスタからスレーブ１、２、３へ、および（ｂ）マスタからスレーブ７、６、５、および４へとなる。この場合、スレーブ３とスレーブ４との間のリンク相互接続は、データ・トラフィック用には使用されず、冗長性のために使用される。

第３の代替例は、マスタに接続する第１のスレーブおよび中間スレーブである２つのスレーブ・ボックスを提供する。Ｎ＝３の場合、中間スレーブは＃２（２番）である。一方のリンクはマスタとスレーブ１とを接続し、他方のリンクは、マスタとスレーブ２とを接続し、次にスレーブ３を接続する。Ｎ＝７である場合、中間スレーブは４であり、一方のリンクは、マスタとスレーブ１、次にスレーブ２およびスレーブ３となる。他方のリンクは、マスタとスレーブ４、次にスレーブ５からスレーブ７へのものとなる。この場合も、ループは、冗長性の目的で、Ｎ＝３である場合はスレーブ１とスレーブ３を、Ｎ＝７である場合はスレーブ３とスレーブ７を一緒にリンクすることにより、閉じる。すべてのデュアル・リンク構成またはスプリット・パス構成では、マスタとスレーブとの間の最長の遅延は、「リング」構成または単一リンクのデイジー・チェーンにおける遅延の実質的に半分であることに留意されたい。

本発明の柔軟性により、この構成をラウンド・ロビン・デイジー・チェーン・リンクにも使用することが可能になる。なぜなら、スレーブＤＳＬＡＭの仮想「位置」はプログラミング可能だからである。データ・パスは、リンク上で単方向となるように、即ち、Ｎ＝３である場合にマスタからスレーブ１、スレーブ１からスレーブ３、スレーブ３からスレーブ２、スレーブ２からマスタへの順序に、また、Ｎ＝７である場合にはマスタからスレーブ１へ、スレーブ１からスレーブ３へ、スレーブ３からスレーブ５へ、スレーブ５からスレーブ７へ、スレーブ７からスレーブ６へ、スレーブ６からスレーブ４へ、スレーブ４からスレーブ２へ、スレーブ２からマスタへの順序に、初期設定段階においてプログラミングすることができる。この場合、最後のリンク（１０’）は、データ・トラフィック用にも使用される。リンク・パスは、故障が生じた場合には、図２ｄに示すように、マスタによって双方向へと再コンフィギュレーションされることが可能である。

図３は、本発明の方法で利用可能な信頼性機能または自己回復の例を示す。リング・スタック・チェーンの物理的構成に関して示すとおり、１つのスレーブ・ボックス１４’が故障することは、残りのスタックされたボックスのオペレーションに影響を与えない。マスタは、スレーブ・ボックスの１つで故障が生じたという通知を受けた場合に、スレーブ・ボックスにおけるトラフィックを、「故障（ダウン）」したスレーブ・ボックスの両側で双方向通信を行うスプリット・パスに変換し、チェーンの双方の端部でのマスタ・ボックスへの通信を使用することにより、トラフィックをリダイレクトすることができる。図２ｃおよび図２ｄに関して前述した諸構成に関して、リンク１０’が通常の通信用にアクティブにされる。

スレーブＤＳＬＡＭの故障／動作不良の検出は、幾つかのアプローチの１つにおける示される実施形態については、マスタによって達せられる。第１のアプローチは、マスタが、ラウンド・ロビンの形でのポーリングを用いて各スレーブへ「ハートビート」メッセージを定期的に送信する。ポーリングされたスレーブ（仮想ＩＤで識別される）が、予め指定された時間内に応答しなかった場合、マスタは、そのスレーブに故障が生じたと見なし、そのスレーブを回避してトラフィックをリダイレクトする。

第２のアプローチは、スレーブが、ハートビート・メッセージを送信することにより、互いに通信する。一例として、「上に」スタックされたボックスが常に「下に」スタックされたボックスへ、つまり、通信順序における次のボックスへ、メッセージを送信するように、マスタによってアーキテクチャをプログラミングすることが可能である。ラウンド・ロビン・チェーンの場合には、マスタが、ハートビートをスレーブ１へ送信し、スレーブ１がそのハートビートをスレーブ２へ送信し、以下同様にそれが続く。ハートビート・メッセージを受信するボックスが、予め指定された時間内に応答しなかった場合、メッセージを送信するボックスは、そのボックスに故障が生じていると見なし、予備の帯域内通信チャネル（以下に説明する）を使用してマスタに通知する。

図４では、第２のマスタ・ボックス１８を備えたデュアル・マスタ構成を有し、１つのマスタに故障が生じた場合に完全な保護を提供する本発明の実施形態を示す。２つのマスタ間で、アクティブ／待機、共有アクティブ／アクティブなどのようなトラフィックおよびコンフィギュレーションに関する調整が行われる。

図５は、マスタＤＳＬＡＭとスレーブＤＳＬＡＭとの内部主要機能アーキテクチャおよび一般的スタッキング構成を示す。マスタ・ボックスは、ユーザ線２２へ接続するための複数のＡＤＳＬインタフェース２０を組み込まれる。中央処理装置（ＣＰＵ）およびＡＴＭ交換およびトラフィック管理を備えた制御回路２４が、マスタＤＳＬＡＭを制御する。アップリンク回路２６が、ＳＴＭ／ＯＣ３またはマルチリンクＥ１／Ｔ１ ＩＭＡを使用してＣＯとの通信を提供する。スレーブ・ボックスとの通信は、複数のＬＶＤＳ回路２８ａおよび２８ｂによって提供される。

各スレーブ・ボックスは、ユーザ線３２に接続するための複数のＡＤＳＬインタフェース３０も有する。中央処理装置（ＣＰＵ）およびＡＴＭ交換およびトラフィック管理を備えた制御回路３４が、マスタによるソフトウェア制御下でスレーブＤＳＬＡＭを制御する。ＬＶＤＳポート３６ａおよび３６ｂが、回路接続において隣接するマスタまたはスレーブである各ボックスとの通信のために、スレーブ・ボックスを互いに接続する。マスタＤＳＬＡＭ内の制御回路は、以下により詳細に説明するように、ラウンド・ロビンまたはスプリット、即ち、双方向、として通信方向を確立するために、フトウェア命令をスレーブＤＳＬＡＭへ与える。リング・スタック・チェーンにおける物理的接続では、通常の通信パスはラウンド・ロビンである。しかしながら、１つのスレーブ・ボックスの故障は、マスタが、スレーブがスプリット・フォーマットで通信するように再プログラミングして、それにより、図３に関連した前述したデュアル・リンク構成へと回路構成を自動的に再コンフィギュレーションすることにより、克服される。

示した実施形態に関して、マスタとスレーブとの間の通信およびスレーブＤＳＬＡＭ間の通信は、ＬＶＤＳリンク内およびＡＴＭセル・ストリーム内で行われる帯域内通信に基づく。また、これは、帯域内ＬＶＤＳチャネルを介する２つのＤＳＬＡＭボックス間におけるＣＰＵ間の通信手段でもある。図６は、この実施形態を概略形態で示す。ＣＰＵメッセージは、リンク４０で表されるＣＰＵインタフェースを介してＬＶＤＳ回路によってＡＴＭセル・ストリームの中に挿入される。帯域内通信は、ＬＶＤＳによって、ＤＳＬＡＭ間のリンク１０上でＡＴＭセル・ストリームを使用して、伝送される。

マスタ・ボックスとスレーブ・ボックスとの間の通信は、仮想ボックスＩＤおよび仮想パス／回路ＩＤに基づいた、データおよび管理メッセージのためのプロキシおよび／または中継トラフィック機構／スキームを使用する。各スレーブＤＳＬＡＭは、仮想チャネルとボックスＩＤのマッピングを行うトラフィック中継およびスタッキングＩ／Ｏテーブルを保持する。このテーブルは、帯域内通信チャネルを介してマスタによって命令されたときに更新される。図７は、スレーブＤＳＬＡＭ内の中継／スタッキングＩ／Ｏテーブルの例を示す。このテーブルは、ＤＳＬＡＭに接続されたＡＤＳＬポート番号と、スレーブＤＳＬＡＭのＶＣＩ／ＶＰＩと、ＤＳＬＡＭの仮想ＩＤと、２つのＬＶＤＳポートのそれぞれに関するスタッキング入力／出力モードとを組み込んでいる。図面の実施形態に関して示されたＵｔｏｐｉａ ＬＶＤＳ構成におけるスタッキング・ポートは、初期設定中に、「Ａ」または「Ｂ」のＬＶＤＳリンクに属するものとして事前定義されることが可能である。各ポートは、入力通信用、出力通信用、または双方向（入力および出力）通信用にプログラミングされることが可能である。

マスタＤＳＬＡＭはすべてのスレーブに関する「プロキシ」テーブルを保持し、このテーブルは、ＶＣＩ／ＶＰＩ交差接続情報、外部ＶＣＩ／ＶＰＩと内部（スレーブ）ＶＣＩ／ＶＰＩとの間のマッピング、およびスタッキングＩ／Ｏコンフィギュレーションを含む。図８は、Ｎ＝７での図２ｄの実施形態に関するマスタ内のプロキシ・テーブルの例を示す。プロキシ・テーブルは、スレーブのそれぞれに関するテーブルに存在する情報、およびラウンド・ロビンまたはスプリット・パスについてのマスタ・スタッキング・モードを定義する追加のデータ項目を含む。マスタによって確立されるスタッキング入力／出力モードは、前述のようにスタッキング・モードで決まる。故障モードの回復は、前述のようにマスタによって達成され、その結果として、スタッキング・モードが変更され、通信パスにおける故障したスレーブＤＳＬＡＭが回避される。

スレーブに関する通信中継スキームが、ダウンリンク・パスおよびアップリンク・パスに関して、それぞれ、図９および図１０に示されている。図９を参照すると、ブロック５０で、アップリンクからのＡＴＭデータがＤＳＬＡＭによって受信され、ＡＴＭスイッチ５２を介してルーティングされる。ブロック５４で、ＡＴＭセルを、ＤＳＬＡＭトラフィック中継およびスタッキング・テーブルと比較して、通信がローカルであるか、またはスタックにおいてダウンリンクされるべきかを判定するための判定が行われる。通信が、ＤＳＬＡＭにおけるＡＤＳＬポートに対するものである場合、ブロック５６で、適切なローカルＡＤＳＬポートへつながれる。通信が通過されるものである場合、ブロック５８で、スタッキングＩ／Ｏテーブルの検査が行われて、転送ポートが判定される。Ｉ／Ｏテーブルが更新されている場合、通信は、ブロック６０で、新たなスタッキング・ポート・データによって定義された次のＤＳＬＡＭへのＡＴＭ出力のために、新たなスタッキング・ポートへ渡される。Ｉ／Ｏテーブルが更新されていない場合、通信は、ブロック６２で、古いスタッキング・ポート・データによって定義された次のＤＳＬＡＭへのＡＴＭ出力のために、古いスタッキング・ポートへ渡される。

データのアップリンクを図１０に示されており、ブロック６４において、ダウンリンクからのＡＴＭデータが、ＤＳＬＡＭにおけるローカルＡＤＳＬポートから、またはスタッキング入力ポートから受信される。データは、ＡＴＭスイッチ６６を通じて、外部通信のためにアップリンク・スイッチ６８へルーティングされる（送られる）。ブロック７０で、スタッキングＩ／Ｏテーブルの検査が行われて、転送ポートが決定される。Ｉ／Ｏテーブルが更新されていない場合、通信は、ブロック７２で、古いスタッキング・ポート・データによって定義された次のＤＳＬＡＭへのＡＴＭ出力のために、古いスタッキング・ポートへ渡される。Ｉ／Ｏテーブルが更新されている場合、通信は、ブロック７４で、新たなスタッキング・ポート・データによって定義された次のＤＳＬＡＭへのＡＴＭ出力のために、新たなスタッキング・ポートへ渡される。

マスタＤＳＬＡＭに関するアップリンク通信およびダウンリンク通信は、図８に関連して前述したプロキシ・テーブルに基づいて行われる。図１１に示すように、ＡＴＭデータは、ブロック８０で、ＡＴＭスイッチ８２経由でアップリンクからマスタによって受信される。８４で、ＡＴＭセルが、マスタに対するローカルＡＤＳＬポートに対応するか、またはスタック・ダウンリンクを要するかの判定が行われる。ローカルである場合、ブロック８６で、ＡＴＭセルは、適切なローカルＤＳＬポートにつながれ、ローカルでない場合、８８で、スタッキング・モードを特定する検査が行われる。ブロック９０で、ラウンド・ロビン・モードが存在するという判定が行われた場合、ブロック９２で、マスタは、前に定義された出力スタッキング・ポートへつなぐ（切り換える）。プロキシ・テーブルにより、ダウンリンクのために外部ＶＣＩ／ＶＰＩから内部（スレーブ）ＶＣＩ／ＶＰＩへの変換が可能になる。スプリット・モードが使用される場合、ブロック９４で、ＶＣＩ／ＶＰＩ交差接続テーブルを使用して適切なスタッキング・ポートへの切り替えが行われる。

アップリンク・プロキシ・パスが図１２に示されている。ブロック９６で、マスタまたはダウンリンクのスレーブＤＳＬＡＭにおけるローカルＡＤＳＬポートからのＡＴＭデータが、ＡＴＭスイッチ９８経由で受信され、スイッチ１００におけるアップリンクを介して伝送され、マスタが、プロキシ・テーブルに従って要求されるようにＶＣＩ／ＶＰＩ交差接続を行う。

ハートビート通信および故障再プログラミングは、前述したように、帯域内メッセージングを使用してマスタＤＳＬＡＭによって達成される。示した実施形態におけるラウンド・ロビン・チェーン・リンクの場合に関して、故障検出スキームは、故障が生じた場合にマスタへ通知するために、通常のＡＴＭトラフィックとは逆方向である帯域内通信チャネルを確保している。しかしながら、スプリット・パス・チェーン・リンクの場合には、各リンクは既に双方向であるので、帯域内通信チャネルは、通常のＡＴＭトラフィックを介して行われる。

マスタは、故障が生じた場合、スレーブ・ボックス（故障が生じたスレーブ・ボックスを除く）のそれぞれへスタッキング・パスＩ／Ｏメッセージを送信することにより、帯域内通信チャネルを介してスレーブ・パス方向を再プログラミングする。すると、スレーブ・ボックスは、そのスレーブ・ボックスの対応するＩ／Ｏテーブルを更新する。マスタは、マスタのスタッキング制御回路に、各スレーブ・ボックスの動作状態を追跡する簡素な状態マシンを組み込む。

同様に、故障が生じたＤＳＬＡＭボックスが再び動作可能であるように回復された場合、そのＤＳＬＡＭボックスは、帯域内通信チャネルを介して、そのＤＳＬＡＭボックスが活動状態にあることをマスタへ通知する。すると、マスタは、回復されたスレーブを含めたすべてのスレーブのＩ／Ｏテーブルを更新するか、または残りのトラフィック方向を辿る通常のトラフィックＩ／Ｏパスの回復されたスレーブだけを更新することにより。

前述した帯域内通信に関する状態マシンが図１３に示されている。起動時に、マスタは、各ＤＳＬＡＭに対するスタッキングＩ／Ｏ情報テーブルを定義する初期設定通信１０２を送信する。すべてのスレーブが動作可能である限り１０４、ハートビート信号に応答して、通信は、初期設定された設定に基づいて行われる。ハートビートの応答が受信されなかった場合、または故障通知が受信された場合、マスタは、状態１０６に入り、故障が生じたスレーブをそのスレーブの仮想ＩＤで識別し、残りの動作可能なスレーブへスタッキングＩ／Ｏテーブルの更新を送信する。残りのスレーブは、故障が生じたスレーブが、そのスレーブが回復したことをマスタへ通信するまで、改訂されたＩ／Ｏスタッキング・テーブルを使用して動作を続ける。そのような通知が行われると、マスタは状態１０８に入り、スタックにおけるすべてのスレーブへ更新されたスタッキングＩ／Ｏテーブル情報を再び送信してから、動作状態１０４に戻る。

以上、特許法規によって義務付けられるとおりに本発明を詳細に説明したが、本明細書で開示した特定の実施形態に対する変更形態および代替形態が当業者には認識されよう。そのような変更形態は、添付の特許請求の範囲で定義される本発明の範囲および趣旨の範囲内に含まれる。

図１ａは、単一リンクのデイジー・チェーン接続の先行技術の例である。 図１ｂは、星形相互接続アーキテクチャの先行技術の例である。 図２ａは、ラウンド・ロビン・データ・パスを用いるリング構造を使用する本発明の例示的な実施形態の概略図である。 図２ｂは、スプリット・データ・パスを用いるスプリット・スタッキングを使用する本発明の例示的な実施形態の概略図である。 図３は、本発明の冗長構造のトラフィック・リダイレクト機能を示す概略図である。 図４は、本発明で可能なデュアル・マスタ・スタッキングの概略図である。 図５は、本発明による構成におけるマスタＤＳＬＡＭとスレーブＤＳＬＡＭとの主要な機能のブロックの詳細な概略図である。 図６は、本発明を使用するＤＳＬＡＭ間における通信に関する実施形態を示す概略図である。 図７は、スレーブＤＳＬＡＭ内の中継／スタッキングＩ／Ｏテーブルの例を示す。 図８は、Ｎ＝７での図２ｄの実施形態に関してのマスタ内のプロキシ・テーブルの例を示す。 図９は、スレーブのダウンリンク・パスに関する通信中継スキームを示す。 図１０は、スレーブのアップリンク・パスに関する通信中継スキームを示す。 図１１は、本発明の実施形態におけるＡＴＭアップリンク通信を示す流れ図である。 図１２は、本発明の実施形態におけるＡＴＭダウンリンク通信を示す流れ図である。 図１３は、本発明の実施形態における帯域内通信に関する状態図である。

Claims (15)

1. デジタル加入者線アクセス・マルチプレクサ（ＤＳＬＡＭ）をスタックするためのアーキテクチャにおいて、
   １つのマスタＤＳＬＡＭであって、１つの制御回路と、前記マスタＤＳＬＡＭと隣接して回路が相互接続される２つのＤＳＬＡＭと通信するための２つの低電圧差分信号（ＬＶＤＳ）回路とを有する、前記マスタＤＳＬＡＭと、
   １つのプログラマブルの制御回路と、隣接して仮想的に回路が相互接続される２つのＤＳＬＡＭと通信するための２つのＬＶＤＳ回路とを、それぞれが有する複数のスレーブＤＳＬＡＭと、
   各スレーブＤＳＬＡＭの前記制御回路を選択的にプログラミングして、第１の選択されたモードにおいてラウンド・ロビンとして、そして第２の選択されたモードにおいてスプリット・パスとして、前記各スレーブＤＳＬＡＭの前記ＬＶＤＳ回路における通信の方向を制御するためのプログラミング手段と
   を備えるＤＳＬＡＭをスタックするためのアーキテクチャ。
2. 請求項１に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、前記マスタＤＳＬＡＭに隣接して回路が接続されている前記２つのＤＳＬＡＭは、リング構造を形成する最初のスレーブＤＳＬＡＭと最後のスレーブＤＳＬＡＭとである、ＤＳＬＡＭをスタックするためのアーキテクチャ。
3. 請求項１に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、前記マスタＤＳＬＡＭに隣接して回路が接続されている前記２つのＤＳＬＡＭは、前記第２の選択されたモードにおける前記スプリット・パスに関しては、デュアル・リンク構造を形成する最初のスレーブＤＳＬＡＭと中間のスレーブＤＳＬＡＭとである、ＤＳＬＡＭをスタックするためのアーキテクチャ。
4. 請求項１に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、前記スレーブＤＳＬＡＭを選択的にプログラミングする前記プログラミング手段は、仮想ボックスＩＤおよび仮想パス／回路ＩＤに基づいての、データおよび管理メッセージに関するプロキシ・スキームを使用する、ＤＳＬＡＭをスタックするためのアーキテクチャ。
5. 請求項１に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、前記スレーブＤＳＬＡＭを選択的にプログラミングする前記プログラミング手段は、仮想ボックスＩＤおよび仮想パス／回路ＩＤに基づく、データおよび管理メッセージのためのトラフィック中継およびスタッキングＩ／Ｏテーブルを使用するものであり、前記テーブルは、仮想チャネルとボックスＩＤのマッピングを行うためのものである、ＤＳＬＡＭをスタックするためのアーキテクチャ。
6. 請求項１に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、前記スレーブＤＳＬＡＭのうちの１つスレーブＤＳＬＡＭの故障を検出するための手段を更に含み、選択的にプログラミングする前記プログラミング手段は、前記故障を検出するための手段に応答して、前記１つのマスタＤＳＬＡＭを通じてのみの通信を維持しつつ、ラウンド・ロビンの通信から、故障が生じた前記スレーブＤＳＬＡＭを回避するスプリット・パスの通信へと再プログラミングすることを可能にする、ＤＳＬＡＭをスタックするためのアーキテクチャ。
7. 請求項６に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、予備のマスタＤＳＬＡＭを更に備え、前記１つのマスタＤＳＬＡＭが故障したときに、前記予備のマスタＤＳＬＡＭは、制御回路と、中央局へのアップリンク通信回路と、マスタＤＳＬＡＭと隣接して回路が相互接続される２つのＤＳＬＡＭと通信するための２つの低電圧差分信号（ＬＶＤＳ）回路とを有する１つのマスタＤＳＬＡＭとして動作することが可能にされるものであり、選択的にプログラミングする前記プログラミング手段は、新たな１つのマスタＤＳＬＡＭとしての前記予備のマスタＤＳＬＡＭを通じての通信を維持しつつ、ラウンド・ロビンの通信から、故障が生じた前記１つのマスタＤＳＬＡＭを回避するスプリット・パスの通信へと再プログラミングするものであり、前記スプリットは、前記予備のマスタＤＳＬＡＭを通じての通信のために、前記予備のマスタＤＳＬＡＭと隣接した所望される仮想的回路相互接続において選択的にプログラムされるものである、ＤＳＬＡＭをスタックするためのアーキテクチャ。
8. デジタル加入者線アクセス・マルチプレクサ（ＤＳＬＡＭ）をスタックするためのアーキテクチャであって、
   制御回路と、中央局へのアップリンク通信回路と、１つのマスタＤＳＬＡＭと隣接して回路が相互接続される２つのＤＳＬＡＭと通信するための２つの低電圧差分信号（ＬＶＤＳ）回路とを有する、前記１つのマスタＤＳＬＡＭと、
   プログラマブルの制御回路と、隣接して仮想的に回路が相互接続される２つのＤＳＬＡＭと通信するための２つのＬＶＤＳ回路とを、それぞれが有する複数のスレーブＤＳＬＡＭと、
   各スレーブＤＳＬＡＭの前記制御回路を選択的にプログラミングして、第１の選択されたモードにおいてラウンド・ロビンとして、そして第２の選択されたモードにおいてスプリットとして、前記各スレーブＤＳＬＡＭの前記ＬＶＤＳ回路における通信の方向を制御するための、選択的にプログラミングするプログラミング手段であって、前記スプリットは、前記１つのマスタＤＳＬＡＭを通じての通信のために、前記１つのマスタＤＳＬＡＭと隣接した所望される仮想的回路相互接続において選択的にプログラムされるものである、プログラミング手段と
   前記スレーブＤＳＬＡＭのうちの１つスレーブＤＳＬＡＭの故障を検出するための手段であって、選択的にプログラミングする前記プログラミング手段が、故障を検出するための手段に応答して、前記１つのマスタＤＳＬＡＭを通じての通信を維持しつつ、ラウンド・ロビンの通信から、故障が生じた前記スレーブＤＳＬＡＭを回避するスプリット・パスの通信へと再プログラミングすることを可能にするものである、故障を検出するための手段と、
   予備のマスタＤＳＬＡＭであって、前記１つのマスタＤＳＬＡＭが故障したときに、前記予備のマスタＤＳＬＡＭは、制御回路と、中央局へのアップリンク通信回路と、マスタＤＳＬＡＭと隣接して回路が相互接続される２つのＤＳＬＡＭと通信するための２つの低電圧差分信号（ＬＶＤＳ）回路とを有する１つのマスタＤＳＬＡＭとして動作することが可能にされるものであり、選択的にプログラミングする前記プログラミング手段は、新たな１つのマスタＤＳＬＡＭとしての前記予備のマスタＤＳＬＡＭを通じての通信を維持しつつ、ラウンド・ロビンの通信から、故障が生じた前記１つのマスタＤＳＬＡＭを回避するスプリット・パスの通信へと再プログラミングするものであり、前記スプリットは、前記予備のマスタＤＳＬＡＭを通じての通信のために、前記予備のマスタＤＳＬＡＭと隣接した所望される仮想的回路相互接続において選択的にプログラムされるものである、予備のマスタＤＳＬＡＭと
   を備えるＤＳＬＡＭをスタックするためのアーキテクチャ。
9. 請求項１に記載のＤＳＬＡＭをスタックするためのアーキテクチャであって、前記マスタＤＳＬＡＭは中央局へのアップリンク通信回路を含む、ＤＳＬＡＭをスタックするためのアーキテクチャ。
10. デジタル加入者線アクセス・マルチプレクサ（ＤＳＬＡＭ）をスタックするためのアーキテクチャを操作する方法において、
    マスタＤＳＬＡＭの制御回路を用いて、複数のスレーブＤＳＬＡＭのそれぞれにおける制御回路を選択的にプログラミングして、それぞれの前記スレーブＤＳＬＡＭの低電圧差分信号（ＬＶＤＳ）回路における通信の方向を、第１の選択されたモードにおいてラウンド・ロビンとして制御するステップと、
    前記マスタＤＳＬＡＭの前記制御回路を用いて、前記複数のスレーブＤＳＬＡＭのうちの特定のものにおける前記制御回路を選択的にプログラミングして、前記ＬＶＤＳ回路における通信の方向を、第２の選択されたモードにおいてスプリット・パスとして制御するステップと、
    を備える方法。
11. 請求項１０に記載の方法であって、前記マスタＤＳＬＡＭに隣接して回路が接続されている２つの前記ＤＳＬＡＭは、リング構造を形成する最初のスレーブＤＳＬＡＭと最後のスレーブＤＳＬＡＭとである、方法。
12. 請求項１０に記載の方法であって、前記マスタＤＳＬＡＭに隣接して回路が接続されている２つの前記ＤＳＬＡＭは、前記第２の選択されたモードにおける前記スプリット・パスに関しては、デュアル・リンク構造を形成する最初のスレーブＤＳＬＡＭと中間のスレーブＤＳＬＡＭとである、方法。
13. デジタル加入者線アクセス・マルチプレクサ（ＤＳＬＡＭ）をスタックするためのアーキテクチャにおいて、
    １つのマスタＤＳＬＡＭであって、１つの制御回路と、前記マスタＤＳＬＡＭと隣接して回路が相互接続される２つのＤＳＬＡＭと通信するための２つの低電圧差分信号（ＬＶＤＳ）回路とを有する、前記マスタＤＳＬＡＭと、
    １つのプログラマブルの制御回路と、隣接して仮想的に回路が相互接続される２つのＤＳＬＡＭと通信するための２つのＬＶＤＳ回路とを、それぞれが有する複数のスレーブＤＳＬＡＭと、
    を備え、
    前記マスタＤＳＬＡＭの前記制御回路は、それぞれの前記スレーブＤＳＬＡＭの前記ＬＶＤＳ回路における通信の方向を、第１の選択されたモードにおいてラウンド・ロビンとして制御し、第２の選択されたモードにおいてスプリット・パスとして制御するように、それぞれの前記スレーブＤＳＬＡＭの前記制御回路を選択的にプログラミングするように構成される、
    ＤＳＬＡＭをスタックするためのアーキテクチャ。
14. 請求項１３に記載のアーキテクチャであって、前記マスタＤＳＬＡＭに隣接して回路が接続されている２つの前記ＤＳＬＡＭは、リング構造を形成する最初のスレーブＤＳＬＡＭと最後のスレーブＤＳＬＡＭとである、アーキテクチャ。
15. 請求項１３に記載のアーキテクチャであって、前記マスタＤＳＬＡＭに隣接して回路が接続されている２つの前記ＤＳＬＡＭは、前記第２の選択されたモードにおける前記スプリット・パスに関しては、デュアル・リンク構造を形成する最初のスレーブＤＳＬＡＭと中間のスレーブＤＳＬＡＭとである、アーキテクチャ。

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