JP4495428B2 - Method for forming thin film transistor - Google Patents

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Description

本発明は、液晶表示装置に代表される表示装置やＵＬＳＩに代表される半導体装置などに用いられる薄膜トランジスタの形成方法に関する。 The present invention relates to a method for forming a thin film transistor used in a display device typified by a liquid crystal display device, a semiconductor device typified by ULSI, or the like.

近年のＬＳＩ、ＵＬＳＩに代表される半導体の分野における配線材料としては、従来用いられているアルミニウム（Ａｌ）を用いた配線よりも配線抵抗が低く、かつ、エレクトロマイグレーションやストレスマイグレーション等の耐性が高い銅（Ｃｕ）を用いた配線に関する検討が進められている。これは、集積度の向上による微細化の進展や、動作スピードの向上等が進んできているためである。   As a wiring material in the field of semiconductors typified by LSI and ULSI in recent years, the wiring resistance is lower than the wiring using aluminum (Al) which is conventionally used, and the resistance to electromigration and stress migration is high. Studies on wiring using copper (Cu) are underway. This is because progress in miniaturization due to improvement in the degree of integration, improvement in operation speed, and the like are progressing.

また、液晶表示装置等に代表される表示装置の分野においても、表示面積の拡大による配線長の増加や、駆動用ドライバ回路や画素内メモリと言った、様々な付加機能の取り込みによる周辺回路部分のモノリシック化等の要求がある。そのため、半導体分野と同様に低抵抗な配線の要求が高まってきている。   Also in the field of display devices such as liquid crystal display devices, peripheral circuit portions due to the increase in wiring length due to the expansion of the display area and the incorporation of various additional functions such as drive driver circuits and in-pixel memories. There is a demand for monolithic. Therefore, the demand for low-resistance wiring is increasing as in the semiconductor field.

配線材料としての銅は、前述のように、従来の配線材料であるＡｌと比較して、低抵抗性、耐マイグレーション性に優れていることから、次世代の配線材料として期待されている。   As described above, copper as a wiring material is expected as a next-generation wiring material because it is excellent in low resistance and migration resistance as compared with Al as a conventional wiring material.

しかしながら、従来の微細配線の形成に用いられてきたようなフォトリソグラフィー（photo-lithography）によるマスキングや反応性イオンエッチング法等の組み合わせでは、Ｃｕを用いた微細配線を形成するのは難しい。それは、銅のハロゲン化物は、蒸気圧が低い、すなわち、蒸発しにくいためである。つまり、銅を用いて微細配線を形成しようとした場合、上記のエッチングによって形成されるハロゲン化物を揮発させて除去するために、プロセス温度として２００〜３００℃でのエッチング処理が必要となる。よって、銅配線のエッチングによる微細加工は困難であった。   However, it is difficult to form a fine wiring using Cu by a combination of masking by photolithography (photolithography) and a reactive ion etching method that have been used for forming a fine wiring. This is because copper halide has a low vapor pressure, that is, it is difficult to evaporate. That is, when fine wiring is to be formed using copper, an etching process at a process temperature of 200 to 300 ° C. is required in order to volatilize and remove the halide formed by the above etching. Therefore, fine processing by etching of the copper wiring is difficult.

銅を用いた微細配線の形成手法としては、いわゆる、ダマシン法がある。この方法では、まず、基板上の絶縁膜に対して、あらかじめ所望の配線パターン形状の配線溝を形成する。スパッタ法等のＰＶＤ（Physical Vapor Deposition）、めっき法、或いは、有機金属材料を用いたＣＶＤ法（Chemical Vapor Deposition）等の各種手法により、前記配線溝を埋め込むようにして、銅薄膜を前記溝内部及び絶縁膜上に全面に渡って形成する。その後、ＣＭＰ(Chemical Mechanical Polishing)等の研磨法やエッチバック等を用いて、銅薄膜を埋め込まれた溝部分の上部端面まで除去する。これによって、銅薄膜を前記溝内部のみに残し、埋め込み型の銅配線パターンを形成する。   As a method for forming fine wiring using copper, there is a so-called damascene method. In this method, first, a wiring groove having a desired wiring pattern shape is formed in advance on an insulating film on a substrate. A copper thin film is embedded in the groove by embedding the wiring groove by various methods such as PVD (Physical Vapor Deposition) such as sputtering, plating, or CVD (Chemical Vapor Deposition) using an organic metal material. And over the entire surface of the insulating film. Thereafter, using a polishing method such as CMP (Chemical Mechanical Polishing), etch back, or the like, the upper end surface of the groove portion embedded with the copper thin film is removed. As a result, a copper thin film is left only in the groove, and a buried copper wiring pattern is formed.

上述した従来のダマシン法を用いた配線の形成方法の一例について説明する。図１２（Ａ）〜図１２（Ｅ）は、従来のダマシン法を用いた配線の形成方法の一例を示す工程断面図である。   An example of a wiring formation method using the above-described conventional damascene method will be described. 12A to 12E are process cross-sectional views illustrating an example of a wiring formation method using a conventional damascene method.

まず、ガラス等からなる基板１３１上に絶縁膜１３２を形成し、この絶縁膜１３２上に研磨停止膜１３３を形成する。この研磨停止膜１３３上にフォトレジスト膜（感光性樹脂膜）１３４を形成する。その後、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）を利用して、フォトレジスト膜１３４に、配線を形成する部分に対応する形状を有する溝（開口）１３５を形成する（図１２（Ａ）参照）。   First, the insulating film 132 is formed on the substrate 131 made of glass or the like, and the polishing stopper film 133 is formed on the insulating film 132. A photoresist film (photosensitive resin film) 134 is formed on the polishing stopper film 133. Thereafter, a groove (opening) 135 having a shape corresponding to a portion where a wiring is to be formed is formed in the photoresist film 134 using PEP (Photo Engraving Process, so-called photolithography) (see FIG. 12A). .

次に、フォトレジスト膜１３４をマスクとして研磨停止膜１３３及び絶縁膜１３２をエッチングすることで、配線を形成する部分に対応する形状を有する溝１３６を形成する（図１２（Ｂ）参照）。   Next, the polishing stopper film 133 and the insulating film 132 are etched using the photoresist film 134 as a mask, thereby forming a groove 136 having a shape corresponding to a portion where a wiring is to be formed (see FIG. 12B).

次に、溝１３６を設けた絶縁膜１３２及び研磨停止膜１３３上に銅拡散防止膜１３７及び銅シード層１３８を形成する（図１２（Ｃ）参照）。図１２（Ｃ）中符号１３９は、銅拡散防止膜１３７及び銅シード層１３８形成後の溝である。   Next, a copper diffusion prevention film 137 and a copper seed layer 138 are formed over the insulating film 132 provided with the groove 136 and the polishing stopper film 133 (see FIG. 12C). In FIG. 12C, reference numeral 139 denotes a groove after the copper diffusion prevention film 137 and the copper seed layer 138 are formed.

次に、上述の各種手法のうちの１つを用いて、銅シード層１３８上に銅配線層１４０を形成する（図１２（Ｄ）参照）。   Next, the copper wiring layer 140 is formed on the copper seed layer 138 using one of the various methods described above (see FIG. 12D).

次に、研磨停止膜１３３上の銅配線層１４０、銅シード層１３８、及び銅拡散防止膜１３７を上記ＣＭＰ法を用いて、研磨停止膜１３３が露出するまで除去する。これにより、図１２（Ｅ）に示すように、銅配線層１４０を溝内部のみに残し、埋め込み型の銅配線パターンを形成する（例えば、特許文献１及び２参照。）。
特開２００１−１８９２９５号公報（段落０００４〜段落０００８、図１） 特開平１１−１３５５０４号公報（段落００１４〜段落００３９、図１〜図３） Next, the copper wiring layer 140, the copper seed layer 138, and the copper diffusion prevention film 137 on the polishing stopper film 133 are removed using the CMP method until the polishing stopper film 133 is exposed. Thereby, as shown in FIG. 12E, the copper wiring layer 140 is left only in the trench, and a buried copper wiring pattern is formed (for example, see Patent Documents 1 and 2).
JP 2001-189295 A (paragraphs 0004 to 0008, FIG. 1) JP-A-11-135504 (paragraphs 0014 to 0039, FIGS. 1 to 3)

しかしながら、上記の従来行われている種々の手法においては、以下に挙げるような課題がある。   However, the conventional methods described above have the following problems.

まず、ＬＳＩ、ＵＬＳＩ等で盛んに検討されている上記ダマシン法については、配線を埋め込むための溝加工工程や、溝状の配線パターンや上下電極間を接続するビア形状を形成するための成膜工程、フォトリソグラフィー工程、エッチング工程、研磨停止膜の成膜工程が必要である。そのため、製造工程が複雑であり、製造コストが高くなってしまう。   First, with respect to the damascene method that is actively studied in LSI, ULSI, etc., a groove processing step for embedding wiring, and a film formation for forming a groove-shaped wiring pattern and a via shape for connecting the upper and lower electrodes. A process, a photolithography process, an etching process, and a polishing stop film forming process are required. Therefore, the manufacturing process is complicated and the manufacturing cost is increased.

また、配線抵抗を低減するために配線層厚を厚くする必要がある。このことから、アスペクト比の高い溝やビアホールを使用すると、銅の埋め込み性が劣化する問題がある。   Further, it is necessary to increase the wiring layer thickness in order to reduce the wiring resistance. For this reason, when a groove or a via hole having a high aspect ratio is used, there is a problem that copper embedding is deteriorated.

また、銅薄膜を基板全面に成膜した後に、不要部分を除去するための上記ＣＭＰ工程等は、プロセスのスループットが悪いという問題がある。   Further, the CMP process for removing unnecessary portions after forming a copper thin film on the entire surface of the substrate has a problem that the throughput of the process is poor.

さらに、ＬＳＩ、ＵＬＳＩを作製するための直径１２インチ程度のウエハサイズに対しては、大型のＣＭＰ装置が開発されている。これに対し、液晶表示装置等に代表される表示装置は、ＬＳＩ等の用途と比較してより大面積での平坦性等の精度が良好な研磨工程が必要となる。そのため、液晶表示装置等に代表される表示装置への適用に関しては、実用化が困難である。   Furthermore, a large CMP apparatus has been developed for a wafer size of about 12 inches in diameter for manufacturing LSIs and ULSIs. On the other hand, a display device typified by a liquid crystal display device or the like requires a polishing process with good accuracy such as flatness in a larger area as compared with applications such as LSI. Therefore, it is difficult to put it to practical use for application to a display device represented by a liquid crystal display device or the like.

さらに、液晶表示装置のような大型基板の場合は、配線として利用される銅薄膜部分はガラス基板の面積に比較して非常に小さい。そのため、上記ＣＭＰによる全面研磨やエッチング法による除去が可能であったとしても、成膜された銅薄膜の大部分は除去され、廃棄されることとなる。この結果、材料として高価な銅の利用効率は非常に悪くなるために、製品の価格が高くなる等の問題がある。   Furthermore, in the case of a large substrate such as a liquid crystal display device, the copper thin film portion used as wiring is very small compared to the area of the glass substrate. Therefore, even if it is possible to remove the entire surface by the CMP or the etching method, most of the formed copper thin film is removed and discarded. As a result, the use efficiency of expensive copper as a material becomes very poor, and there is a problem that the price of the product becomes high.

本発明は、基体の大きさによらず、基体上に配線或いは配線構造体を選択的に形成することができ、また、配線或いは配線構造体の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる薄膜トランジスタの形成方法を提供することを目的とする。 In the present invention, a wiring or a wiring structure can be selectively formed on the base regardless of the size of the base, and resource saving in the formation of the wiring or the wiring structure and the realization of a fine wiring are realized. Another object of the present invention is to provide a method of forming a thin film transistor that can realize a reduction in manufacturing cost by reducing the number of manufacturing steps.

上記課題を解決するために、本発明は、絶縁基体上に、チャネル領域の両側にソース領域およびドレイン領域を有する半導体層、ゲート絶縁膜、ゲート電極が順に形成された薄膜トランジスタの形成方法において、
前記ゲート電極の形成工程は、
前記絶縁基体上に前記絶縁基体内に埋め込まれることなく、銅拡散防止膜を形成する工程と、
無電解メッキ法により前記銅拡散防止膜上に銅シード層を選択的に形成する工程と、
イオンドーピング法により不純物を前記半導体層に注入することにより、前記銅シード層の真下に位置する部分以外の前記半導体層の前記チャネル領域の両側に低濃度の不純物領域を形成する工程と、
前記銅シード層の上面と周面とを囲むように電解メッキにより銅配線層を成膜してゲート電極を形成する工程と、
前記銅配線層をマスクとして前記銅拡散防止膜をエッチングする工程と、
イオンドーピング法により不純物を前記半導体層に注入することにより、前記銅配線層の真下に位置する部分以外の前記低濃度の不純物領域に前記低濃度の不純物領域よりも高濃度の不純物領域を形成する工程と
を含んでなり、
前記高濃度の不純物領域は前記ソース領域およびドレイン領域であり、前記高濃度の不純物領域以外の前記低濃度の不純物領域はＬＤＤ領域であることを特徴とする。
また、絶縁基体上に、チャネル領域の両側にソース領域およびドレイン領域を有する半導体層、ゲート絶縁膜、ゲート電極が順に形成された薄膜トランジスタの形成方法において、
前記ゲート電極の形成工程は、
前記絶縁基体上に前記絶縁基体内に埋め込まれることなく、銅拡散防止膜を形成する工程と、
無電解メッキ法により前記銅拡散防止膜上に銅シード層を選択的に形成する工程と、
前記銅シード層をマスクとして前記銅拡散防止膜をエッチングする工程と、
前記銅シード層の上面と周面とを囲むように電解メッキにより銅配線層を成膜して前記銅拡散防止膜の側部より張り出したゲート電極を形成する工程と、
イオンドーピング法により、前記銅配線層の真下に位置する部分以外の前記半導体層の前記チャネル領域の両側に不純物を前記半導体層に注入し、前記ソース領域およびドレイン領域とＬＤＤ領域を形成する工程と
を含んでなることを特徴とする。
また、前記複数の薄膜トランジスタのソース電極、ドレイン電極の少なくとも一方を、前記銅拡散防止膜と、前記銅シード層と、前記銅配線層とからなる３層構造で形成することを特徴とする。
また、前記薄膜トランジスタがアクティブマトリックス型表示装置のスイッチング素子であり、
前記薄膜トランジスタに接続された走査配線、信号配線の少なくとも一方を、前記銅拡散防止膜と、前記銅シード層と、前記銅配線層とからなる３層構造で形成することを特徴とする。
さらに、前記銅シード層を形成した後、前記絶縁基体をアニールして前記銅シード層の結晶粒径を増大させる工程を有することを特徴とする。 In order to solve the above problems, the present invention provides a method for forming a thin film transistor in which a semiconductor layer having a source region and a drain region on both sides of a channel region, a gate insulating film, and a gate electrode are sequentially formed on an insulating substrate.
The step of forming the gate electrode includes:
Forming a copper diffusion prevention film on the insulating substrate without being embedded in the insulating substrate;
A step of selectively forming a copper seed layer on the copper diffusion prevention film by an electroless plating method;
Forming a low-concentration impurity region on both sides of the channel region of the semiconductor layer other than a portion located directly under the copper seed layer by injecting impurities into the semiconductor layer by an ion doping method;
Forming a gate electrode by forming a copper wiring layer by electrolytic plating so as to surround an upper surface and a peripheral surface of the copper seed layer; and
Etching the copper diffusion prevention film using the copper wiring layer as a mask;
By implanting impurities into the semiconductor layer by an ion doping method, an impurity region having a higher concentration than the low concentration impurity region is formed in the low concentration impurity region other than a portion located directly below the copper wiring layer. Process and
Comprising
The high concentration impurity region is the source region and the drain region, and the low concentration impurity region other than the high concentration impurity region is an LDD region.
Further, in a method for forming a thin film transistor in which a semiconductor layer having a source region and a drain region on both sides of a channel region, a gate insulating film, and a gate electrode are sequentially formed on an insulating substrate,
The step of forming the gate electrode includes:
Forming a copper diffusion prevention film on the insulating substrate without being embedded in the insulating substrate;
A step of selectively forming a copper seed layer on the copper diffusion prevention film by an electroless plating method;
Etching the copper diffusion prevention film using the copper seed layer as a mask;
Forming a copper wiring layer by electrolytic plating so as to surround the upper surface and the peripheral surface of the copper seed layer to form a gate electrode protruding from the side of the copper diffusion prevention film;
Implanting impurities into the semiconductor layer on both sides of the channel region of the semiconductor layer other than the portion located directly below the copper wiring layer by ion doping, and forming the source region, drain region, and LDD region;
It is characterized by comprising.
Further, at least one of the source electrode and the drain electrode of the plurality of thin film transistors is formed in a three-layer structure including the copper diffusion prevention film, the copper seed layer, and the copper wiring layer.
The thin film transistor is a switching element of an active matrix display device,
At least one of the scanning wiring and the signal wiring connected to the thin film transistor is formed in a three-layer structure including the copper diffusion prevention film, the copper seed layer, and the copper wiring layer.
The method further comprises the step of increasing the crystal grain size of the copper seed layer by annealing the insulating substrate after forming the copper seed layer.

本発明の配線及びその形成方法によれば、基体の大きさによらず、基体上に配線或いは配線構造体を選択的に形成することができ、また、配線或いは配線構造体の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる配線及びその形成方法を提供することができる。 According to the wiring and the method of forming the same of the present invention , the wiring or the wiring structure can be selectively formed on the base regardless of the size of the base, and the material of the wiring or the wiring structure can be formed. It is possible to provide a wiring and a method for forming the wiring that can realize resource saving, fine wiring, and reduction in manufacturing cost by reducing the number of manufacturing steps.

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.

実施の形態１
以下、図１、図４（Ａ）〜図４（Ｆ）、及び図５を参照して本発明の実施の形態１を説明する。 Embodiment 1
Hereinafter, Embodiment 1 of the present invention will be described with reference to FIG. 1, FIG. 4 (A) to FIG. 4 (F), and FIG.

図４（Ａ）〜図４（Ｆ）は、本発明の実施の形態１の配線の形成方法を工程順に説明するための工程断面図である。   4A to 4F are process cross-sectional views for explaining the wiring forming method according to the first embodiment of the present invention in the order of processes.

本実施の形態１は、銅拡散防止膜と銅シード層と銅配線層から成る配線、及び、無電解メッキ法と電解メッキ法とを組み合わせることにより基体上に選択的に形成された配線の形成方法に関するものである。   In the first embodiment, a wiring formed of a copper diffusion prevention film, a copper seed layer, and a copper wiring layer, and a wiring selectively formed on a substrate by combining an electroless plating method and an electrolytic plating method are formed. It is about the method.

まず、ＰＥ−ＣＶＤ法（Plasma-Enhanced Chemical Vapor Deposition）により、下地の絶縁膜１２としての酸化シリコン膜（ＳｉＯ２膜）をガラス等からなる基板１１上（上面上）に堆積させる。その後、銅拡散防止膜１４として窒化タンタル膜（ＴａＮ膜）をスパッタ法により成膜する（図４（Ａ）参照）。これは、スパッタリングガスとしてアルゴンガスと窒素ガスとをそれぞれ７ｓｃｃｍ、３ｓｃｃｍで流しながら、ターゲットにタンタルを使用することにより実現可能である。あるいは、銅拡散防止膜１４として、窒化タンタル膜の代わりに、タンタル膜（Ｔａ膜）をスパッタ法により成膜してもよい。これは、スパッタリングガスとしてアルゴンガスを１０ｓｃｃｍで流しながら、ターゲットにタンタルを使用することにより実現可能である。さらに、銅拡散防止膜１４としては、この他、ＴｉＮ膜、ＴａＳｉＮ膜、ＷＳｉＮ膜などが使用可能である。本実施の形態１では、ガラス等からなる絶縁基板１１と下地絶縁膜１２を合わせて絶縁基体１３としている。すなわち、絶縁基体１３は、基板１１とこの基板１１上に設けられた下地絶縁膜１２とを有する。 First, a silicon oxide film (SiO 2 film) as a base insulating film 12 is deposited on a substrate 11 (upper surface) made of glass or the like by PE-CVD (Plasma-Enhanced Chemical Vapor Deposition). Thereafter, a tantalum nitride film (TaN film) is formed by sputtering as the copper diffusion preventing film 14 (see FIG. 4A). This can be realized by using tantalum as a target while flowing argon gas and nitrogen gas as sputtering gases at 7 sccm and 3 sccm, respectively. Alternatively, as the copper diffusion preventing film 14, a tantalum film (Ta film) may be formed by sputtering instead of the tantalum nitride film. This can be realized by using tantalum as a target while flowing argon gas as a sputtering gas at 10 sccm. Further, as the copper diffusion preventing film 14, a TiN film, a TaSiN film, a WSiN film, or the like can be used. In the first embodiment, the insulating substrate 11 made of glass or the like and the base insulating film 12 are combined to form the insulating base 13. That is, the insulating base 13 includes a substrate 11 and a base insulating film 12 provided on the substrate 11.

なお、絶縁基体１３は、絶縁基板１３とこの基板１３上に設けられた下地絶縁膜１２とを有するものに限定されない。絶縁基体１３は、少なくとも配線が設けられる領域が絶縁性であるものであればよい。したがって、絶縁基体１３は、例えば、導電性基板とこの基板上に設けられた下地絶縁膜１２とを有するものとしてもよい。   The insulating base 13 is not limited to the one having the insulating substrate 13 and the base insulating film 12 provided on the substrate 13. The insulating base 13 only needs to have insulating properties at least in the region where the wiring is provided. Therefore, the insulating base 13 may include, for example, a conductive substrate and a base insulating film 12 provided on the substrate.

前述のように、従来の銅配線の形成に用いられるダマシン法では、銅拡散防止膜の成膜前にＣＭＰ（Chemical Mechanical Polishing）のための研磨停止膜（図１２（Ａ）の１３３）の成膜、及び配線を埋め込むための溝（図１２（Ｂ）の１３６）を形成するエッチング工程が必要であるが、本実施の形態１ではこれらの工程は必要ではない。したがって、本実施の形態１では工程数を削減することができ、したがって製造コストの削減を行うことができる。   As described above, in the conventional damascene method used for forming a copper wiring, a polishing stop film (133 in FIG. 12A) for CMP (Chemical Mechanical Polishing) is formed before the copper diffusion prevention film is formed. Although an etching process for forming a film and a groove (136 in FIG. 12B) for embedding the wiring is required, these processes are not necessary in the first embodiment. Therefore, in the first embodiment, the number of steps can be reduced, and thus the manufacturing cost can be reduced.

次に、銅拡散防止膜１４の表面の有機物及びパーティクルの除去のために、銅拡散防止膜１４が形成された絶縁基体１３にアセトンを用いた超音波洗浄を施す。その後、銅拡散防止膜１４の表面酸化膜を除去するために、銅拡散防止膜１４が形成された絶縁基体１３に濃度５％のフッ化水素酸溶液を用いた洗浄を施す。そして、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）を利用して、配線を形成しない箇所にのみ、銅拡散防止膜１４が形成された絶縁基体１３にフォトレジスト膜（感光性樹脂膜）１５をパターニングする。すなわち、銅拡散防止膜１４の上（上面１４ａ上）に、フォトレジスト膜１５を形成した後、ＰＥＰによりフォトレジスト膜１５に、配線を形成する部分に対応する形状を有する溝、つまり、銅シード層１８を形成する領域（予め定められた配線形成領域）に対応する形状の溝１６を形成する（図４（Ｂ）参照）。   Next, in order to remove organic substances and particles on the surface of the copper diffusion preventing film 14, the insulating substrate 13 on which the copper diffusion preventing film 14 is formed is subjected to ultrasonic cleaning using acetone. Thereafter, in order to remove the surface oxide film of the copper diffusion preventing film 14, the insulating base 13 on which the copper diffusion preventing film 14 is formed is cleaned using a 5% concentration hydrofluoric acid solution. Then, using a PEP (Photo Engraving Process, so-called photolithography), a photoresist film (photosensitive resin film) 15 is patterned on the insulating base 13 on which the copper diffusion prevention film 14 is formed only in a portion where no wiring is formed. To do. That is, after a photoresist film 15 is formed on the copper diffusion prevention film 14 (on the upper surface 14a), a groove having a shape corresponding to a portion where a wiring is formed is formed in the photoresist film 15 by PEP, that is, a copper seed. A groove 16 having a shape corresponding to a region for forming the layer 18 (predetermined wiring formation region) is formed (see FIG. 4B).

次に、基板１７（図４（Ｂ）参照）を塩化第１スズ溶液に浸漬して、露出された銅拡散防止膜１４の表面（上面１４ａの露出領域）に第１スズイオン（Ｓｎ２＋）を付着させる。その後、基板１７を塩化パラジウム溶液に浸漬して、露出された銅拡散防止膜１４上に、無電解銅メッキ反応において触媒として作用するＰｄを析出させる。このとき、基板１７の表面では、
Ｓｎ２＋＋Ｐｄ２＋→Ｓｎ４＋＋Ｐｄ
という酸化還元反応が起こる。そして、銅拡散防止膜１４の表面に残留しているＳｎ２＋及びＳｎ４＋を除去するため、基板１７を硫酸により洗浄する。その後、基板１７を無電解銅メッキ溶液に浸漬し、銅拡散防止膜１４が露出している箇所にのみ選択的に銅からなる銅シード層１８を成膜して基板１９を形成する（図４（Ｃ）参照）。 Next, the substrate 17 (see FIG. 4B) is immersed in a stannous chloride solution, and stannous ions (Sn 2+ ) are applied to the exposed surface of the copper diffusion prevention film 14 (exposed region of the upper surface 14a). Adhere. Thereafter, the substrate 17 is immersed in a palladium chloride solution to deposit Pd acting as a catalyst in the electroless copper plating reaction on the exposed copper diffusion preventing film 14. At this time, on the surface of the substrate 17,
Sn 2+ + Pd 2+ → Sn 4+ + Pd
This redox reaction occurs. Then, in order to remove Sn 2+ and Sn 4+ remaining on the surface of the copper diffusion preventing film 14, the substrate 17 is washed with sulfuric acid. Thereafter, the substrate 17 is immersed in an electroless copper plating solution, and a copper seed layer 18 made of copper is selectively formed only at a portion where the copper diffusion prevention film 14 is exposed to form a substrate 19 (FIG. 4). (See (C)).

次に、銅シード層１８を形成した基板１７を、純水を用いて洗浄及び乾燥させる。その後、有機溶剤を用いて、銅シード層１８を形成した基板１７からフォトレジスト膜１５を除去する（図４（Ｄ）参照）。そして、銅シード層１８を形成した基板１７を真空中において４００℃、１０分間のアニールを行う。   Next, the substrate 17 on which the copper seed layer 18 is formed is cleaned and dried using pure water. Thereafter, the photoresist film 15 is removed from the substrate 17 on which the copper seed layer 18 is formed using an organic solvent (see FIG. 4D). Then, the substrate 17 on which the copper seed layer 18 is formed is annealed in a vacuum at 400 ° C. for 10 minutes.

アニールの結果、銅シード層１８の結晶粒径が増大し、表面粗さ（凹凸）が増大し、比抵抗が低減し、そして膜応力が低減した。   As a result of annealing, the crystal grain size of the copper seed layer 18 increased, the surface roughness (unevenness) increased, the specific resistance decreased, and the film stress decreased.

図５に、銅シード層１８の膜応力のアニールによる変化を示す。
銅シード層１８上に電解メッキ法により成膜する薄膜の膜応力は、下地のシード層の膜応力を反映する。そのため、この銅シード層１８の膜応力を低減させて、その上に電解メッキ法により配線材料例えば銅膜を成膜する。この結果、銅配線層２０の膜応力が低減される。これにより、銅配線層２０の形成時に発生する銅拡散防止膜１４に対する銅配線層２０の膜剥がれを抑制することが可能となる。 FIG. 5 shows changes in the film stress of the copper seed layer 18 due to annealing.
The film stress of the thin film formed on the copper seed layer 18 by electrolytic plating reflects the film stress of the underlying seed layer. Therefore, the film stress of the copper seed layer 18 is reduced, and a wiring material such as a copper film is formed thereon by electrolytic plating. As a result, the film stress of the copper wiring layer 20 is reduced. Thereby, film peeling of the copper wiring layer 20 with respect to the copper diffusion preventing film 14 generated when the copper wiring layer 20 is formed can be suppressed.

アニール後の基板１９に対する表面酸化膜除去のため、基板１９を濃度５％のフッ化水素酸溶液を用いて洗浄する。その後、基板１９をカソードにするとともに電解メッキ槽内に設けられた白金電極（図示せず）をアノードに設置して、硫酸銅溶液中で定電流装置を用いて電極間に電流を流すという電解メッキ法により電解メッキを行う。これにより、銅シード層１８の表面上には銅配線層２０が成膜される（図４（Ｅ）参照）。電解メッキ法では、カソードにおける銅の析出反応に銅シード層１８の存在が不可欠である。そのため、銅拡散防止膜１４上（上面１４ａ上）には銅配線層２０は堆積せず、銅シード層１８上（銅シード層１８上面１８ａ上及び周面１８ｂ上）に選択的に銅配線層２０を成膜できる。このように、本実施の形態１では、ＣＭＰを用いることなく基体１３上に選択的に配線を形成することができる。また、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。   In order to remove the surface oxide film on the substrate 19 after annealing, the substrate 19 is cleaned using a hydrofluoric acid solution having a concentration of 5%. Thereafter, the substrate 19 is used as a cathode, and a platinum electrode (not shown) provided in an electrolytic plating tank is installed at the anode, and current is passed between the electrodes using a constant current device in a copper sulfate solution. Electrolytic plating is performed by a plating method. Thereby, the copper wiring layer 20 is formed on the surface of the copper seed layer 18 (see FIG. 4E). In the electrolytic plating method, the presence of the copper seed layer 18 is essential for the copper deposition reaction at the cathode. Therefore, the copper wiring layer 20 is not deposited on the copper diffusion prevention film 14 (on the upper surface 14a), but is selectively formed on the copper seed layer 18 (on the upper surface 18a and the peripheral surface 18b of the copper seed layer 18). 20 can be formed. As described above, in the first embodiment, the wiring can be selectively formed on the base 13 without using CMP. Further, since the wiring material is not removed or discarded, it is possible to save resources of the wiring material.

電解メッキ処理の終了後、銅配線層２０を成膜した基板１９を、純水を用いて洗浄及び乾燥させる。その後、銅配線層２０をマスクとしてＲＩＥ法（Reactive Ion Etching）により銅拡散防止膜１４のエッチングを行い、配線部以外の箇所の銅拡散防止膜１４を除去する（図４（Ｆ）参照）。   After the completion of the electrolytic plating process, the substrate 19 on which the copper wiring layer 20 is formed is cleaned and dried using pure water. Thereafter, the copper diffusion prevention film 14 is etched by RIE (Reactive Ion Etching) using the copper wiring layer 20 as a mask to remove the copper diffusion prevention film 14 at portions other than the wiring portion (see FIG. 4F).

以上で配線層材料として銅を用いた配線が完成する。その構造は、図４（Ｆ）に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側面には銅が堆積しておらず、かつ、銅配線層２０の側部と銅拡散防止膜１４の側部の位置が揃っているという特徴を有する。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有している。金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有している。金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂと同一面上となる周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。   Thus, a wiring using copper as a wiring layer material is completed. As shown in FIG. 4 (F), the copper wiring layer 20 surrounds the upper and side portions of the copper seed layer 18, and copper is not deposited on the side surfaces of the copper diffusion preventing film 14, And the side part of the copper wiring layer 20 and the position of the side part of the copper diffusion prevention film 14 have the characteristics. That is, the copper diffusion preventing film 14 as the metal diffusion preventing film has a peripheral surface 14b exposed to the outside. The copper seed layer 18 as a metal seed layer has an upper surface 10a and a peripheral surface 18b. The copper wiring layer 20 as a metal wiring layer has a peripheral surface 20b that is flush with the peripheral surface 14b of the copper diffusion preventing film 14, and surrounds the upper surface 18a and the peripheral surface 18b of the copper seed layer 18. .

このように、本実施の形態１では、ＣＭＰ（化学的機械研磨法）を用いることなく、配線層材料として銅を用いた配線を形成することができることから、ＣＭＰが困難である大面積の基体に対しても適用可能である。   As described above, in the first embodiment, since a wiring using copper as a wiring layer material can be formed without using CMP (Chemical Mechanical Polishing), a large-area substrate that is difficult to perform CMP. It is applicable to.

なお、液晶表示装置（ＬＣＤ）のスイッチング回路、ロジック回路の配線用として形成した各膜の膜厚の例は、絶縁膜１２が４００ｎｍ、銅拡散防止膜１４が５０ｎｍ、無電解メッキ法で成膜した銅シード層１８が５０ｎｍ、電解メッキ法で成膜した銅配線層２０が４００ｎｍである。   As an example of the thickness of each film formed for wiring of a switching circuit and a logic circuit of a liquid crystal display device (LCD), the insulating film 12 is 400 nm, the copper diffusion prevention film 14 is 50 nm, and is formed by an electroless plating method. The copper seed layer 18 is 50 nm, and the copper wiring layer 20 formed by electrolytic plating is 400 nm.

図１は本実施の形態１の配線の構造を示す断面図である（図４（Ｆ）と同じ）。
本実施の形態１の配線は、図１に示すように、絶縁基体１３上に設けられた配線であって、絶縁基体１３内に埋め込まれることなく（溝を形成することなく）絶縁基体１３上に設けられた金属拡散防止膜としての銅拡散防止膜１４と、この銅拡散防止膜１４上に設けられた金属シード層としての銅シード層１８と、この銅シード層１８上に設けられた金属配線層としての銅配線層２０とからなる３層構造を有している。 FIG. 1 is a cross-sectional view showing the wiring structure of the first embodiment (same as FIG. 4F).
As shown in FIG. 1, the wiring according to the first embodiment is a wiring provided on the insulating base 13 and is not embedded in the insulating base 13 (without forming a groove). A copper diffusion prevention film 14 as a metal diffusion prevention film provided on the copper diffusion prevention film 14, a copper seed layer 18 as a metal seed layer provided on the copper diffusion prevention film 14, and a metal provided on the copper seed layer 18. It has a three-layer structure including a copper wiring layer 20 as a wiring layer.

また、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側部には銅配線層２０が成膜しておらず、銅配線層２０の側部と銅拡散防止膜１４の側部の位置が揃っている構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有しており、金属配線層としての銅配線層２０は、銅シード層１８の周面１８ｂ上に形成される周部を有しているとともに銅拡散防止膜１４の周面１４ｂと同一面上となる周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。   In addition, the copper wiring layer 20 surrounds the upper and side portions of the copper seed layer 18, and the copper wiring layer 20 is not formed on the side portion of the copper diffusion prevention film 14. The copper diffusion prevention film 14 has a structure in which the positions of the side portions are aligned. That is, the copper diffusion prevention film 14 as a metal diffusion prevention film has a peripheral surface 14b exposed to the outside, and the copper seed layer 18 as a metal seed layer has an upper surface 10a and a peripheral surface 18b. The copper wiring layer 20 as the metal wiring layer has a peripheral portion formed on the peripheral surface 18b of the copper seed layer 18 and a peripheral surface that is on the same plane as the peripheral surface 14b of the copper diffusion prevention film 14. It has a surface 20b and surrounds the upper surface 18a and the peripheral surface 18b of the copper seed layer 18.

また、本実施の形態１の配線の形成方法は、絶縁基体１３上に銅拡散防止膜１４を形成する工程と、無電解メッキ法により、銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を選択的に形成する工程と、電解メッキ法により、銅シード層１８上（上面１８ａ上及び周面１８ｂ上）に銅配線層２０を選択的に形成する工程と、銅配線層２０をマスクとして銅拡散防止膜１４をエッチングする工程と、を具備している。さらに、銅シード層１８を形成した後に、アニールを行って銅シード層１８の膜応力を低下させる工程をさらに具備している。また、無電解メッキ法により銅拡散防止膜１４上に銅シード層１８を選択的に形成する工程を、感光性樹脂からなり、かつ、銅シード層１８を形成する領域に対応する形状の溝１６を有するマスクを用いて、無電解メッキ法により前記溝１６から露出する銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を形成する工程としている。   Further, the wiring forming method of the first embodiment includes a step of forming a copper diffusion prevention film 14 on the insulating substrate 13 and a copper seed on the copper diffusion prevention film 14 (on the upper surface 14a) by an electroless plating method. A step of selectively forming the layer 18, a step of selectively forming the copper wiring layer 20 on the copper seed layer 18 (on the upper surface 18a and the peripheral surface 18b) by electrolytic plating, and a step of forming the copper wiring layer 20 And a step of etching the copper diffusion preventing film 14 as a mask. Furthermore, after the copper seed layer 18 is formed, annealing is further performed to reduce the film stress of the copper seed layer 18. Further, the step of selectively forming the copper seed layer 18 on the copper diffusion preventing film 14 by the electroless plating method is performed by forming a groove 16 made of a photosensitive resin and having a shape corresponding to the region where the copper seed layer 18 is to be formed. The copper seed layer 18 is formed on the copper diffusion prevention film 14 (on the upper surface 14a) exposed from the groove 16 by an electroless plating method using a mask having the above.

すなわち、この実施の形態１によれば、配線基板上に予め定められた配線パターンに相当する金属シード層のパターンを形成する。この金属シード層上に金属配線層を電解メッキにより形成して配線を得ることができる。   That is, according to the first embodiment, a metal seed layer pattern corresponding to a predetermined wiring pattern is formed on a wiring board. A wiring can be obtained by forming a metal wiring layer on the metal seed layer by electrolytic plating.

本実施の形態１の配線の形成方法によれば、無電解メッキ法と電解メッキ法とを組み合わせることにより、従来のダマシン法のようにＣＭＰを用いることなく、配線を選択的に形成することが可能となる。また、ＣＭＰが困難であるような大きさの基体に対しても、低抵抗配線材料の銅等からなる配線の選択的な形成が実現できる。さらに、ＣＭＰを用いることなく基体上に選択的に配線を形成することができる、すなわち、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。また、ＣＭＰのための研磨停止膜の成膜工程や配線を埋め込むための溝形成工程が本実施の形態１では不要である。よって、製造工程数が減少するため、製造コストの削減を実現できる。   According to the wiring forming method of the first embodiment, by combining the electroless plating method and the electrolytic plating method, the wiring can be selectively formed without using CMP as in the conventional damascene method. It becomes possible. Moreover, selective formation of wiring made of copper or the like of a low resistance wiring material can be realized even for a substrate having a size that makes CMP difficult. Furthermore, wiring can be selectively formed on the substrate without using CMP, that is, since the wiring material is not removed or discarded, it is possible to save the wiring material. In addition, the polishing stop film forming process for CMP and the groove forming process for embedding wiring are not required in the first embodiment. Therefore, since the number of manufacturing steps is reduced, the manufacturing cost can be reduced.

以上のように、本実施の形態によれば、基体１３の大きさによらず、基体１３上に配線或いは配線構造体を選択的に形成することができ、また、配線或いは配線構造体の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる配線及び配線の形成方法が得られる。   As described above, according to the present embodiment, it is possible to selectively form a wiring or a wiring structure on the base 13 regardless of the size of the base 13 and to form the wiring or the wiring structure. Thus, it is possible to obtain a wiring and a wiring forming method capable of realizing material resource saving, fine wiring, and manufacturing cost reduction by reducing the number of manufacturing steps.

実施の形態２
以下、図２及び図６（Ａ）〜図６（Ｆ）を参照して本発明の実施の形態２を説明する。 Embodiment 2
The second embodiment of the present invention will be described below with reference to FIG. 2 and FIGS. 6 (A) to 6 (F).

図６（Ａ）〜図６（Ｆ）は、本発明の実施の形態２の配線の形成方法を示す工程断面図である。   6 (A) to 6 (F) are process cross-sectional views illustrating the wiring forming method according to the second embodiment of the present invention.

本実施の形態２も、無電解メッキ法と電解メッキ法とを組み合わせることにより、銅拡散防止膜と銅シード層と銅配線層から成る配線を基体上に選択的に形成する方法に関するものである。   The second embodiment also relates to a method of selectively forming a wiring composed of a copper diffusion prevention film, a copper seed layer, and a copper wiring layer on a substrate by combining an electroless plating method and an electrolytic plating method. .

上記実施の形態１の図４（Ａ）における基板１１上への下地の絶縁膜１２及び銅拡散防止膜１４の成膜から、図４（Ｄ）における銅シード層１８の成膜及びアニールまでは、本実施の形態２の図６（Ａ）〜図６（Ｄ）と全く同様なので、説明を省略する。   From the formation of the underlying insulating film 12 and the copper diffusion prevention film 14 on the substrate 11 in FIG. 4A of the first embodiment to the formation and annealing of the copper seed layer 18 in FIG. Since it is exactly the same as that of the second embodiment shown in FIGS. 6 (A) to 6 (D), description thereof is omitted.

図６（Ｄ）に示すように、銅シード層１８を成膜して、アニールを行った後、銅シード層１８をマスクとしてＲＩＥ法により銅拡散防止膜１４のエッチングを行う。これにより、配線部以外の箇所の銅拡散防止膜１４を除去する（図６（Ｅ）参照）。   As shown in FIG. 6D, after the copper seed layer 18 is formed and annealed, the copper diffusion prevention film 14 is etched by the RIE method using the copper seed layer 18 as a mask. As a result, the copper diffusion prevention film 14 at a portion other than the wiring portion is removed (see FIG. 6E).

表面酸化膜除去のため、エッチング後の基板２１に対して、濃度５％のフッ化水素酸溶液を用いて洗浄を行う。その後、基板２１をカソードにするとともに白金電極をアノードに設置して、硫酸銅溶液中で定電流装置を用いて電極間に電流を流すという電解メッキ法を行う。これにより、銅配線層２０が成膜される（図６（Ｆ）参照）。電解メッキ法では、カソードにおける銅の析出反応に銅シード層１８の存在が不可欠である。そのため、下地絶縁膜１２上及び銅拡散防止膜１４上（周面１４ｂ上）には銅配線層２０は堆積せず、銅シード層１８上（上面１８ａ上及び周面１８ｂ上）に選択的に銅配線層２０を成膜できる（図６（Ｆ）参照）。このように、本実施の形態２では、基体１３上において選択的に配線を形成することができる。また、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。電解メッキ処理の終了後、銅配線層２０を成膜した基板２１を、純水を用いて洗浄し、乾燥を行う。   In order to remove the surface oxide film, the etched substrate 21 is cleaned using a hydrofluoric acid solution having a concentration of 5%. Thereafter, an electrolytic plating method is performed in which the substrate 21 is used as a cathode and a platinum electrode is installed on the anode, and a current is passed between the electrodes using a constant current device in a copper sulfate solution. Thereby, the copper wiring layer 20 is formed (see FIG. 6F). In the electrolytic plating method, the presence of the copper seed layer 18 is essential for the copper deposition reaction at the cathode. Therefore, the copper wiring layer 20 is not deposited on the base insulating film 12 and the copper diffusion prevention film 14 (on the peripheral surface 14b), but selectively on the copper seed layer 18 (on the upper surface 18a and the peripheral surface 18b). A copper wiring layer 20 can be formed (see FIG. 6F). As described above, in the second embodiment, the wiring can be selectively formed on the base 13. Further, since the wiring material is not removed or discarded, it is possible to save resources of the wiring material. After the electrolytic plating process is completed, the substrate 21 on which the copper wiring layer 20 is formed is washed with pure water and dried.

以上で配線層材料として銅を用いた配線が完成する。その構造は、図６（Ｆ）に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側面には銅が堆積しておらず、かつ、銅配線層２０の側部が銅拡散防止膜１４の側部より張り出しているという特徴を有する。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有している。金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有している。金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂよりも外側に向かって張り出している周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。   Thus, a wiring using copper as a wiring layer material is completed. As shown in FIG. 6 (F), the copper wiring layer 20 surrounds the upper and side portions of the copper seed layer 18, and copper is not deposited on the side surface of the copper diffusion preventing film 14, And the side part of the copper wiring layer 20 has the characteristic of overhanging from the side part of the copper diffusion prevention film 14. That is, the copper diffusion preventing film 14 as the metal diffusion preventing film has a peripheral surface 14b exposed to the outside. The copper seed layer 18 as a metal seed layer has an upper surface 10a and a peripheral surface 18b. The copper wiring layer 20 as a metal wiring layer has a peripheral surface 20b projecting outward from the peripheral surface 14b of the copper diffusion preventing film 14, and an upper surface 18a and a peripheral surface 18b of the copper seed layer 18 are formed. Surrounding.

このように、本実施の形態２においても、ＣＭＰ（化学的機械研磨法）を用いることなく、配線層材料として銅を用いた配線を形成することができることから、ＣＭＰが困難である大面積の基体に対しても適用可能である。   As described above, also in the second embodiment, since a wiring using copper as a wiring layer material can be formed without using CMP (Chemical Mechanical Polishing), it is difficult to perform CMP. It can also be applied to a substrate.

なお、液晶表示装置（ＬＣＤ）のスイッチング回路、ロジック回路の配線用として形成した各膜の膜厚の例は、絶縁膜１２が４００ｎｍ、銅拡散防止膜１４が５０ｎｍ、無電解メッキ法で成膜した銅シード層１８が５０ｎｍ、電解メッキ法で成膜した銅配線層２０が４００ｎｍである。   As an example of the thickness of each film formed for wiring of a switching circuit and a logic circuit of a liquid crystal display device (LCD), the insulating film 12 is 400 nm, the copper diffusion prevention film 14 is 50 nm, and is formed by an electroless plating method. The copper seed layer 18 is 50 nm, and the copper wiring layer 20 formed by electrolytic plating is 400 nm.

図２は本実施の形態２の配線の構造を示す断面図である（図６（Ｆ）と同じ）。
本実施の形態２の配線は、図２に示すように、銅配線層２０が銅シード層１８の上部と側部を囲んでおり、銅拡散防止膜１４の側部には銅配線層２０が成膜しておらず、銅配線層２０の側部が銅拡散防止膜１４の側部より張り出している構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと周面１８ｂとを有しており、金属配線層としての銅配線層２０は、銅拡散防止膜１４の周面１４ｂよりも外側に向かって張り出している周面２０ｂを有して、銅シード層１８の上面１８ａと周面１８ｂとを囲んでいる。 FIG. 2 is a cross-sectional view showing the wiring structure of the second embodiment (same as FIG. 6F).
In the wiring of the second embodiment, as shown in FIG. 2, the copper wiring layer 20 surrounds the upper and side portions of the copper seed layer 18. It is characterized by having a structure in which the side part of the copper wiring layer 20 is not formed, and the side part of the copper diffusion preventing film 14 is projected. That is, the copper diffusion prevention film 14 as a metal diffusion prevention film has a peripheral surface 14b exposed to the outside, and the copper seed layer 18 as a metal seed layer has an upper surface 10a and a peripheral surface 18b. The copper wiring layer 20 as a metal wiring layer has a peripheral surface 20b projecting outward from the peripheral surface 14b of the copper diffusion preventing film 14, and an upper surface 18a and a peripheral surface 18b of the copper seed layer 18 are provided. And surrounding.

また、本実施の形態２の配線の形成方法は、絶縁基体１３上に銅拡散防止膜１４を形成する工程と、無電解メッキ法により、銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を選択的に形成する工程と、銅シード層１８をマスクとして銅拡散防止膜１４をエッチングする工程と、銅シード層１８上（上面１８ａ上及び周面１８ｂ上）に、電解メッキ法により金属配線層を選択的に形成する工程と、を具備している。さらに、銅シード層１８を形成した後に、アニールを行って銅シード層１８の膜応力を低下させる工程をさらに具備している。また、無電解メッキ法により銅拡散防止膜１４上に銅シード層１８を選択的に形成する工程を、感光性樹脂からなり、かつ、銅シード層１８を形成する領域に対応する形状の溝１６を有するマスクを用いて、無電解メッキ法により前記溝１６から露出する銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を形成する工程としている。   Further, the wiring forming method of the second embodiment includes a step of forming a copper diffusion prevention film 14 on the insulating substrate 13 and a copper seed on the copper diffusion prevention film 14 (on the upper surface 14a) by an electroless plating method. A step of selectively forming the layer 18, a step of etching the copper diffusion prevention film 14 using the copper seed layer 18 as a mask, and an electrolytic plating method on the copper seed layer 18 (on the upper surface 18a and the peripheral surface 18b). And a step of selectively forming a metal wiring layer. Furthermore, after the copper seed layer 18 is formed, annealing is further performed to reduce the film stress of the copper seed layer 18. Further, the step of selectively forming the copper seed layer 18 on the copper diffusion preventing film 14 by the electroless plating method is performed by forming a groove 16 made of a photosensitive resin and having a shape corresponding to the region where the copper seed layer 18 is to be formed. The copper seed layer 18 is formed on the copper diffusion prevention film 14 (on the upper surface 14a) exposed from the groove 16 by an electroless plating method using a mask having the above.

本実施の形態２によれば、実施の形態１と同様の効果が得られる。   According to the second embodiment, the same effect as in the first embodiment can be obtained.

実施の形態３
以下、図３、及び図７（Ａ）〜図７（Ｄ）を参照して本発明の実施の形態３を説明する。 Embodiment 3
The third embodiment of the present invention will be described below with reference to FIG. 3 and FIGS. 7 (A) to 7 (D).

図７（Ａ）〜図７（Ｄ）は、本発明の実施の形態３の配線の形成方法を示す工程断面図である。   FIG. 7A to FIG. 7D are process cross-sectional views illustrating the wiring formation method according to the third embodiment of the present invention.

本実施の形態３も、無電解メッキ法と電解メッキ法とを組み合わせることにより、銅拡散防止膜と銅シード層と銅配線層から成る配線を基体上に選択的に形成する方法に関するものである。   The third embodiment also relates to a method of selectively forming a wiring composed of a copper diffusion prevention film, a copper seed layer, and a copper wiring layer on a substrate by combining an electroless plating method and an electrolytic plating method. .

上記実施の形態２の図６（Ａ）における基板１１上への下地の絶縁膜１２及び銅拡散防止膜１４の成膜から、図６（Ｃ）における銅シード層１８の成膜までは、本実施の形態３と全く同様なので、説明を省略する。   From the formation of the underlying insulating film 12 and the copper diffusion prevention film 14 on the substrate 11 in FIG. 6A of the second embodiment to the formation of the copper seed layer 18 in FIG. Since it is exactly the same as in the third embodiment, the description thereof is omitted.

図７（Ａ）に示すように、銅シード層１８を成膜した後、表面酸化膜除去のため、銅シード層１８を形成した基板に対して、濃度５％のフッ化水素酸溶液を用いて洗浄を行う。その後、この基板をカソードにするとともに白金電極をアノードに設置して、硫酸銅溶液中で定電流装置を用いて電極間に電流を流すという電解メッキ法を行う。これにより、銅配線層２０を成膜される（図７（Ｂ）参照）。電解メッキ法では、カソードにおける銅の析出反応に銅シード層１８の存在が不可欠である。そのため、フォトレジスト膜１５上（上面上）には銅配線層２０は堆積せず、銅シード層１８上（上面１８ａ）上に選択的に銅配線層２０が成膜できる。このように、本実施の形態３では、基体１３上において選択的に配線を形成することができる。また、配線材料の除去・廃棄を行わないので、配線材料の省資源化が可能となる。電解メッキ処理の終了後、銅シード層１８及び銅配線層２０を成膜した基板を、純水を用いて洗浄し、乾燥を行う。その後、フォトレジスト膜１５を除去する（図７（Ｃ）参照）。次いで、銅配線層２０をマスクとしてＲＩＥ法により銅拡散防止膜１４のエッチングを行い、配線部以外の箇所の銅拡散防止膜１４を除去する（図７（Ｄ）参照）。   As shown in FIG. 7A, after the copper seed layer 18 is formed, a hydrofluoric acid solution having a concentration of 5% is used for the substrate on which the copper seed layer 18 is formed in order to remove the surface oxide film. Wash. Thereafter, an electrolytic plating method is performed in which the substrate is used as a cathode and a platinum electrode is installed on the anode, and a current is passed between the electrodes using a constant current device in a copper sulfate solution. Thereby, the copper wiring layer 20 is formed (see FIG. 7B). In the electrolytic plating method, the presence of the copper seed layer 18 is essential for the copper deposition reaction at the cathode. Therefore, the copper wiring layer 20 is not deposited on the photoresist film 15 (on the upper surface), and the copper wiring layer 20 can be selectively formed on the copper seed layer 18 (upper surface 18a). As described above, in the third embodiment, the wiring can be selectively formed on the base 13. Further, since the wiring material is not removed or discarded, it is possible to save resources of the wiring material. After the electrolytic plating process is completed, the substrate on which the copper seed layer 18 and the copper wiring layer 20 are formed is washed with pure water and dried. Thereafter, the photoresist film 15 is removed (see FIG. 7C). Next, the copper diffusion prevention film 14 is etched by the RIE method using the copper wiring layer 20 as a mask, and the copper diffusion prevention film 14 at portions other than the wiring portion is removed (see FIG. 7D).

以上で配線層材料として銅を用いた配線が完成する。その構造は、図７（Ｄ）に示すように、銅配線層２０が銅シード層１８の上部に堆積しており、銅シード層１８と銅拡散防止膜１４の側面には銅が堆積しておらず、かつ、銅配線層２０と銅シード層１８と銅拡散防止膜１４の側面が基板１１に対して垂直であり、その面が揃っているという特徴を有する。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、上面１４ａと外部に露出する周面１４ｂを有している。金属シード層としての銅シード層１８は、上面１８ａと外部に露出する周面１８ｂとを有して、銅拡散防止膜１４の上面１４ａ上に堆積している。金配線層としての銅配線層２０は、外部に露出する上面２０ａと外部に露出する周面２０ｂとを有して、銅シート層１８の上面１８ａ上に堆積している。そして、銅配線層２０の周面２０ｂと銅シード層１８の周面１８ｂと銅拡散防止膜１４の周面１４ｂとが同一面上に位置している。このように、配線の周面が垂直であることから、配線線幅の制御が容易となる。したがって、本実施の形態３の配線は微細パターンを作成する際に有利となる。   Thus, a wiring using copper as a wiring layer material is completed. As shown in FIG. 7D, the copper wiring layer 20 is deposited on top of the copper seed layer 18, and copper is deposited on the side surfaces of the copper seed layer 18 and the copper diffusion prevention film 14. In addition, the side surfaces of the copper wiring layer 20, the copper seed layer 18, and the copper diffusion prevention film 14 are perpendicular to the substrate 11, and the surfaces are aligned. That is, the copper diffusion preventing film 14 as the metal diffusion preventing film has an upper surface 14a and a peripheral surface 14b exposed to the outside. The copper seed layer 18 as a metal seed layer has an upper surface 18 a and a peripheral surface 18 b exposed to the outside, and is deposited on the upper surface 14 a of the copper diffusion preventing film 14. The copper wiring layer 20 as a gold wiring layer has an upper surface 20 a exposed to the outside and a peripheral surface 20 b exposed to the outside, and is deposited on the upper surface 18 a of the copper sheet layer 18. The peripheral surface 20b of the copper wiring layer 20, the peripheral surface 18b of the copper seed layer 18, and the peripheral surface 14b of the copper diffusion preventing film 14 are located on the same plane. As described above, since the peripheral surface of the wiring is vertical, it is easy to control the wiring line width. Therefore, the wiring of the third embodiment is advantageous when creating a fine pattern.

このように、本実施の形態３においても、ＣＭＰ（化学的機械研磨法）を用いることなく、配線層材料として銅を用いた配線を形成することができることから、ＣＭＰが困難である大面積の基体に対しても適用可能である。   As described above, also in the third embodiment, since a wiring using copper as a wiring layer material can be formed without using CMP (Chemical Mechanical Polishing), it is difficult to perform CMP. It can also be applied to a substrate.

なお、液晶表示装置（ＬＣＤ）のスイッチング回路、ロジック回路の配線用として形成した各膜の膜厚の例は、絶縁膜１２が４００ｎｍ、銅拡散防止膜１４が５０ｎｍ、無電解メッキ法で成膜した銅シード層１８が１００ｎｍ、電解メッキ法で成膜した銅配線層２０が４００ｎｍである。   As an example of the thickness of each film formed for wiring of a switching circuit and a logic circuit of a liquid crystal display device (LCD), the insulating film 12 is 400 nm, the copper diffusion prevention film 14 is 50 nm, and is formed by an electroless plating method. The copper seed layer 18 is 100 nm, and the copper wiring layer 20 formed by electrolytic plating is 400 nm.

図３は本実施の形態３の配線の構造を示す断面図である（図７（Ｄ）と同じ）。   FIG. 3 is a cross-sectional view showing the wiring structure of the third embodiment (same as FIG. 7D).

本実施の形態３の配線は、図３に示すように、銅配線層２０が銅シード層１８の上部に堆積しており、銅シード層１８の側部と銅拡散防止膜１４の側部には銅が堆積しておらず、銅配線層２０と銅シード層１８と銅拡散防止膜１４の側部の位置が揃っている構造を有することを特徴とする。すなわち、金属拡散防止膜としての銅拡散防止膜１４は、外部に露出する周面１４ｂを有しており、金属シード層としての銅シード層１８は、上面１０ａと外部に露出する周面１８ｂとを有しており、金属配線層としての銅配線層２０は、外部に露出する周面２０ｂを有して銅シード層１８の上面１８ａ上に堆積しており、かつ、銅配線層２０の周面２０ｂと銅シード層１８の周面１８ｂと銅拡散防止膜１４の周面１４ｂとが同一面上に位置している。   As shown in FIG. 3, in the wiring of the third embodiment, the copper wiring layer 20 is deposited on the upper part of the copper seed layer 18, and on the side of the copper seed layer 18 and the side of the copper diffusion preventing film 14. Has a structure in which copper is not deposited and the positions of the side portions of the copper wiring layer 20, the copper seed layer 18, and the copper diffusion prevention film 14 are aligned. That is, the copper diffusion prevention film 14 as a metal diffusion prevention film has a peripheral surface 14b exposed to the outside, and the copper seed layer 18 as a metal seed layer has a top surface 10a and a peripheral surface 18b exposed to the outside. The copper wiring layer 20 as a metal wiring layer has a peripheral surface 20b exposed to the outside and is deposited on the upper surface 18a of the copper seed layer 18, and the periphery of the copper wiring layer 20 The surface 20b, the peripheral surface 18b of the copper seed layer 18, and the peripheral surface 14b of the copper diffusion preventing film 14 are located on the same plane.

また、本実施の形態３の配線の形成方法は、絶縁基体１３上に銅拡散防止膜１４を形成する工程と、無電解メッキ法により、銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を選択的に形成する工程と、電解メッキ法により、銅シード層１８上（上面１８ａ上）に銅配線層２０を選択的に形成する工程と、銅配線層２０をマスクとして銅拡散防止膜１４をエッチングする工程と、を具備している。また、無電解メッキ法により銅拡散防止膜１４上に銅シード層１８を選択的に形成する工程を、感光性樹脂からなり、かつ、銅シード層１８を形成する領域に対応する形状の溝１６を有するマスクを用いて、無電解メッキ法により前記溝１６から露出する銅拡散防止膜１４上（上面１４ａ上）に銅シード層１８を形成する工程としている。   In addition, the wiring formation method of the third embodiment includes a step of forming a copper diffusion prevention film 14 on the insulating base 13 and a copper seed on the copper diffusion prevention film 14 (on the upper surface 14a) by an electroless plating method. A step of selectively forming the layer 18, a step of selectively forming the copper wiring layer 20 on the copper seed layer 18 (on the upper surface 18a) by electrolytic plating, and a copper diffusion prevention using the copper wiring layer 20 as a mask Etching the film 14. Further, the step of selectively forming the copper seed layer 18 on the copper diffusion preventing film 14 by the electroless plating method is performed by forming a groove 16 made of a photosensitive resin and having a shape corresponding to the region where the copper seed layer 18 is to be formed. The copper seed layer 18 is formed on the copper diffusion prevention film 14 (on the upper surface 14a) exposed from the groove 16 by an electroless plating method using a mask having the above.

実施の形態４
本発明の実施の形態４では、表示装置としての液晶表示装置に適用した例について説明する。図８及び図９は、表示装置としてのアクティブマトリックス型の液晶表示装置５１を示している。この液晶表示装置５１は、一対の絶縁基板としての一対の基板５２，１１、液晶層５４、アンダーコート膜３１、画素電極５６、走査配線５７、信号配線５８、対向電極５９、薄膜トランジスタ（以下、ＴＦＴという）６０、走査線駆動回路６１、信号線駆動回路６２、コントローラ６３等を備えている。 Embodiment 4
In Embodiment 4 of the present invention, an example applied to a liquid crystal display device as a display device will be described. 8 and 9 show an active matrix liquid crystal display device 51 as a display device. The liquid crystal display device 51 includes a pair of substrates 52 and 11 as a pair of insulating substrates, a liquid crystal layer 54, an undercoat film 31, a pixel electrode 56, a scanning wiring 57, a signal wiring 58, a counter electrode 59, a thin film transistor (hereinafter referred to as TFT). 60), a scanning line driving circuit 61, a signal line driving circuit 62, a controller 63, and the like.

一対の透明基板５２，１１としては、例えば一対のガラス板を用いることができる。これら基板５２，１１は、図示しない枠状のシール材を介して接合されている。液晶層５４は、一対の透明基板５２，１１の間の前記シール材により囲まれた領域に設けられている。   For example, a pair of glass plates can be used as the pair of transparent substrates 52 and 11. These substrates 52 and 11 are joined via a frame-shaped sealing material (not shown). The liquid crystal layer 54 is provided in a region surrounded by the sealing material between the pair of transparent substrates 52 and 11.

アンダーコート膜３１、行方向及び列方向にマトリックス状に設けられた複数の画素電極５６、複数の画素電極５６と夫々電気的に接続された複数のＴＦＴ６０、複数のＴＦＴ６０と電気的に接続された走査配線５７、及び複数のＴＦＴ６０と電気的に接続された信号配線５８は、一対の透明基板５２，１１のうちの一方の透明基板、例えば後側（図９において下側）の透明基板１１の内面に設けられている。   The undercoat film 31, a plurality of pixel electrodes 56 provided in a matrix in the row direction and the column direction, a plurality of TFTs 60 electrically connected to the plurality of pixel electrodes 56, and a plurality of TFTs 60, respectively. The scanning wiring 57 and the signal wiring 58 electrically connected to the plurality of TFTs 60 are provided on one transparent substrate of the pair of transparent substrates 52 and 11, for example, the transparent substrate 11 on the rear side (lower side in FIG. 9). It is provided on the inner surface.

アンダーコート膜３１としては、例えば窒化シリコン（ＳｉＮｘ）等を用いることができる。画素電極５６は、例えばＩＴＯ等からなる。走査配線５７は、画素電極５６の行方向（図８において左右方向）に夫々沿わせて設けられている。これら走査配線５７の一端は夫々走査線駆動回路６１と電気的に接続されている。   As the undercoat film 31, for example, silicon nitride (SiNx) or the like can be used. The pixel electrode 56 is made of, for example, ITO. The scanning wiring 57 is provided along the row direction of the pixel electrode 56 (left-right direction in FIG. 8). One end of each scanning wiring 57 is electrically connected to the scanning line driving circuit 61.

一方、信号配線５８は、画素電極５６の列方向（図８において上下方向）に夫々沿わせて設けられている。これら信号配線５８の一端は夫々信号線駆動回路６２と電気的に接続されている。   On the other hand, the signal wiring 58 is provided along the column direction of the pixel electrode 56 (vertical direction in FIG. 8). One end of each signal line 58 is electrically connected to the signal line driving circuit 62.

走査線駆動回路６１および信号線駆動回路６２は各々コントローラ６３に接続されている。コントローラ６３は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Ｖpix、垂直走査制御信号ＹＣＴ、及び水平走査制御信号ＸＣＴを発生する。 The scanning line driving circuit 61 and the signal line driving circuit 62 are each connected to the controller 63. For example, the controller 63 receives an image signal and a synchronization signal supplied from the outside, and generates a pixel video signal Vpix, a vertical scanning control signal Y CT , and a horizontal scanning control signal X CT .

ＴＦＴ６０としては、例えば、ＭＯＳ構造ｎ型ＴＦＴ（トップゲート型のポリシリコンＴＦＴ）が用いられている。このＴＦＴ６０は、半導体層３３、ゲート絶縁膜３４、ゲート電極３５、ソース電極（図示せず）、及びドレイン電極（図示せず）等を備えている。   As the TFT 60, for example, a MOS structure n-type TFT (top gate type polysilicon TFT) is used. The TFT 60 includes a semiconductor layer 33, a gate insulating film 34, a gate electrode 35, a source electrode (not shown), a drain electrode (not shown), and the like.

詳しくは、アンダーコート膜３１上には、チャネル領域３９ａと、このチャネル領域３９ａの両側に設けられたソース領域３９ｂ及びドレイン領域３９ｃを有する半導体層（ポリシリコン膜）３３が設けられている。ゲート絶縁膜３４は、半導体層３３及びアンダーコート膜３１を覆うように設けられている。このゲート絶縁膜３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。ゲート絶縁膜３４上には、チャネル領域３９ａと対向するようにゲート電極３５が設けられている。なお、ゲート電極３５及びゲート絶縁膜３４を覆うように、層間絶縁層をさらに設けても良い。 Specifically, on the undercoat film 31, a semiconductor layer (polysilicon film) 33 having a channel region 39a and a source region 39b and a drain region 39c provided on both sides of the channel region 39a is provided. The gate insulating film 34 is provided so as to cover the semiconductor layer 33 and the undercoat film 31. As the gate insulating film 34, for example, silicon oxide (SiO 2 ) or the like can be used. A gate electrode 35 is provided on the gate insulating film 34 so as to face the channel region 39a. Note that an interlayer insulating layer may be further provided so as to cover the gate electrode 35 and the gate insulating film 34.

ゲート絶縁膜３４は、ソース電極及びドレイン電極に夫々つながる配線３７ｂ，３７ｃを半導体層３３のソース領域３９ｂ及びドレイン領域３９ｃと電気的に接続させるためのコンタクトホール３６を有している。ソース電極及びドレイン電極は、ソース電極及びドレイン電極に夫々つながる配線３７ｂ，３７ｃと一体に形成することができる。なお、ソース電極、ドレイン電極、及びこれら電極に夫々つながる配線３７ｂ，３７ｃを覆うようにパシベーション膜をさらに設けても良い。   The gate insulating film 34 has contact holes 36 for electrically connecting wirings 37b and 37c connected to the source electrode and the drain electrode, respectively, to the source region 39b and the drain region 39c of the semiconductor layer 33. The source electrode and the drain electrode can be formed integrally with wirings 37b and 37c connected to the source electrode and the drain electrode, respectively. Note that a passivation film may be further provided so as to cover the source electrode, the drain electrode, and the wirings 37b and 37c connected to these electrodes, respectively.

他方の透明基板である前側（図９において上側）の透明基板５２の内面には、複数の画素電極５６に対向する一枚膜状の透明な対向電極５９が設けられている。対向電極５９は、例えばＩＴＯ等の透明電極からなる。また、透明基板５２の内面には、複数の画素電極５６と対向電極５９とが互いに対向する複数の画素領域に対応させてカラーフィルタを設けてもよい。さらに、透明基板５２の内面には、前記画素領域の間の領域に対応させて遮光膜を設けてもよい。   On the inner surface of the transparent substrate 52 on the front side (the upper side in FIG. 9), which is the other transparent substrate, a single film-like transparent counter electrode 59 that faces the plurality of pixel electrodes 56 is provided. The counter electrode 59 is made of a transparent electrode such as ITO. Further, a color filter may be provided on the inner surface of the transparent substrate 52 so as to correspond to a plurality of pixel regions in which the plurality of pixel electrodes 56 and the counter electrode 59 are opposed to each other. Further, a light shielding film may be provided on the inner surface of the transparent substrate 52 so as to correspond to the region between the pixel regions.

一対の透明基板５２，１１の外側には、図示しない偏光板が設けられている。また、液晶表示装置５１を透過型とする場合、後側の透明基板１１の後方に図示しない面光源が設けられている。なお、液晶表示装置５１は、反射型或いは半透過反射型であってもよい。   A polarizing plate (not shown) is provided outside the pair of transparent substrates 52 and 11. When the liquid crystal display device 51 is a transmissive type, a surface light source (not shown) is provided behind the transparent substrate 11 on the rear side. The liquid crystal display device 51 may be a reflective type or a transflective type.

図１０（Ａ）〜図１０（Ｆ）は、本発明の実施の形態４のＭＯＳ構造ｎ型ＴＦＴ６０の形成方法を示す工程断面図である。   10A to 10F are process cross-sectional views illustrating a method for forming the MOS structure n-type TFT 60 according to the fourth embodiment of the present invention.

まず、ガラス等からなる基板１１上にＰＥ−ＣＶＤ法により、不純物の拡散を防ぐアンダーコート膜３１を堆積させた後、その上に活性層となるアモルファスシリコン膜３２を堆積させる。次に、アンダーコート膜３１及びアモルファスシリコン膜３２を積層させた基板１１を５００℃でアニールすることでアモルファスシリコン膜３２中の水素を脱離させる（図１０（Ａ）参照）。   First, after depositing an undercoat film 31 for preventing diffusion of impurities by a PE-CVD method on a substrate 11 made of glass or the like, an amorphous silicon film 32 serving as an active layer is deposited thereon. Next, the substrate 11 on which the undercoat film 31 and the amorphous silicon film 32 are laminated is annealed at 500 ° C. to desorb hydrogen in the amorphous silicon film 32 (see FIG. 10A).

そして、ＥＬＡ（Excimer Laser Anneal）法により、アモルファスシリコン膜３２（図１０（Ａ）参照）をポリシリコン膜３３に再結晶化し、ＰＥＰによりレジストコートする。その後、ＣＤＥ（Chemical Dry Etching）法を用いてポリシリコン膜３３をアイランド状に加工する（図１０（Ｂ）参照）。その後、ＰＥ−ＣＶＤ法によりゲート絶縁膜３４を形成する（図１０（Ｃ）参照）。なお、本実施の形態４では、ガラス等からなる基板１１、アンダーコート膜３１、半導体層３３、及びゲート絶縁膜３４とを合わせて絶縁基体１３としている。すなわち、絶縁基体１３は、絶縁基板１１、アンダーコート膜３１、半導体層３３、及びゲート絶縁膜３４を有している。   Then, the amorphous silicon film 32 (see FIG. 10A) is recrystallized into a polysilicon film 33 by an ELA (Excimer Laser Anneal) method and resist-coated by PEP. Thereafter, the polysilicon film 33 is processed into an island shape using a CDE (Chemical Dry Etching) method (see FIG. 10B). After that, the gate insulating film 34 is formed by PE-CVD (see FIG. 10C). In the fourth embodiment, the substrate 11 made of glass or the like, the undercoat film 31, the semiconductor layer 33, and the gate insulating film 34 are combined to form the insulating base 13. That is, the insulating base 13 includes the insulating substrate 11, the undercoat film 31, the semiconductor layer 33, and the gate insulating film 34.

その後、図１０（Ｄ）に示すように、銅拡散防止膜１４を成膜した後、ＰＥＰによりレジストコートして、無電解メッキ法により銅シード層１８を選択的に形成する。レジスト膜を除去した後、ＰＨ３をドーピングガスに用いてイオンドーピング法によりドナーとなるリンをポリシリコン膜３３に低濃度に注入する（ドーズ量３．０×１０１３／ｃｍ２、加速電圧１０ｋｅＶ）。このとき、打ち込まれたリンが銅拡散防止膜１４を透過するのに対し、銅シード層１８は透過しないことから、ポリシリコン膜３３の銅シード層１８の真下に位置する部分にはリンが注入されない。リンが注入された部分は低濃度不純物領域（ＬＤＤ（Lightly Doped Drain）領域３８（図１０（Ｅ）参照））となる。 Thereafter, as shown in FIG. 10D, after forming a copper diffusion prevention film 14, a resist coating is applied with PEP, and a copper seed layer 18 is selectively formed by an electroless plating method. After removing the resist film, phosphorus serving as a donor is injected into the polysilicon film 33 at a low concentration by ion doping using PH 3 as a doping gas (a dose amount of 3.0 × 10 13 / cm 2 , an acceleration voltage of 10 keV). ). At this time, the implanted phosphorus passes through the copper diffusion prevention film 14 but does not pass through the copper seed layer 18. Therefore, phosphorus is implanted into a portion of the polysilicon film 33 located immediately below the copper seed layer 18. Not. A portion into which phosphorus is implanted becomes a low concentration impurity region (LDD (Lightly Doped Drain) region 38 (see FIG. 10E)).

その後、図１０（Ｅ）に示すように、電界メッキ法により、銅シード層１８上に銅配線層２０を選択的に成膜する。その後、銅配線層２０をマスクとして。銅拡散防止膜１４のエッチングを行う。このような上記実施の形態１で示した通りの方法によって、ゲート電極３５が形成される。このようにすることにより、銅拡散防止膜１４と銅シード層１８と銅配線層２０からなる３層構造を有する配線構造体としてのゲート電極３５が得られる。なお、走査配線５７は、ゲート電極３５の形成時にこのゲート電極３５と一体に形成してもよい。これにより、走査配線５７もまた、銅拡散防止膜１４と銅シード層１８と銅配線層２０からなる３層構造を有する配線とすることができる。   Thereafter, as shown in FIG. 10E, a copper wiring layer 20 is selectively formed on the copper seed layer 18 by electroplating. Thereafter, using the copper wiring layer 20 as a mask. Etching of the copper diffusion preventing film 14 is performed. The gate electrode 35 is formed by such a method as shown in the first embodiment. By doing so, a gate electrode 35 is obtained as a wiring structure having a three-layer structure including the copper diffusion preventing film 14, the copper seed layer 18, and the copper wiring layer 20. Note that the scanning wiring 57 may be formed integrally with the gate electrode 35 when the gate electrode 35 is formed. Accordingly, the scanning wiring 57 can also be a wiring having a three-layer structure including the copper diffusion preventing film 14, the copper seed layer 18, and the copper wiring layer 20.

その後、ＰＨ３をドーピングガスに用いてイオンドーピング法によりドナーとなるリンをポリシリコン膜３３に高濃度に注入する（ドーズ量２．５×１０１５／ｃｍ２、加速電圧７０ｋｅＶ）。このとき、ポリシリコン膜３３の銅配線層２０の真下に位置する部分にはリンが注入されない。また、その他の部分は高濃度不純物領域（ソース領域３９ｂ及びドレイン領域３９ｃ）となり、ＬＤＤ構造ができ上がる。ＬＤＤ構造の形成に際して、従来はフォトリソグラフを用いているため、１μｍ以下での位置制御が困難であるが、本発明による配線を用いると、銅配線層２０の膜厚によって位置制御が可能なことから０．１μｍ単位での制御が可能となり、微細パターンを実現できる。また、注入された不純物は５００℃でアニールすることで十分に活性化される。 Thereafter, phosphorus serving as a donor is injected into the polysilicon film 33 at a high concentration by ion doping using PH 3 as a doping gas (dose amount 2.5 × 10 15 / cm 2 , acceleration voltage 70 keV). At this time, phosphorus is not implanted into the portion of the polysilicon film 33 located immediately below the copper wiring layer 20. In addition, other portions become high-concentration impurity regions (source region 39b and drain region 39c), and an LDD structure is completed. In the formation of the LDD structure, since photolithography is conventionally used, it is difficult to control the position at 1 μm or less. However, when the wiring according to the present invention is used, the position can be controlled by the thickness of the copper wiring layer 20. Therefore, control in units of 0.1 μm becomes possible, and a fine pattern can be realized. Further, the implanted impurities are sufficiently activated by annealing at 500 ° C.

次に、ＰＥＰによりレジストコートした後、ゲート絶縁膜３４をエッチングすることでコンタクトホール３６をポリシリコン膜３３の表面まで開口させる。さらに、ＡｌＮｄ／Ｍｏのように２層構造からなるソース電極及びドレイン電極に夫々つながる配線３７ｂ，３７ｃをスパッタ法により成膜した後、ＰＥＰによりレジストコートし、エッチングし加工する（図１０（Ｆ）参照）。その後、ソース電極及びドレイン電極を形成する。なお、ソース電極及びドレイン電極は、配線３７ｂ，３７ｃと一体に形成してもよい。さらに、信号配線５８は、ソース電極及びドレイン電極のうちの一方の電極と一体に形成することができる。   Next, after resist coating by PEP, the gate insulating film 34 is etched to open the contact hole 36 to the surface of the polysilicon film 33. Further, wirings 37b and 37c connected to the source electrode and the drain electrode each having a two-layer structure such as AlNd / Mo are formed by sputtering, and then resist-coated by PEP, etched, and processed (FIG. 10F). reference). Thereafter, a source electrode and a drain electrode are formed. Note that the source electrode and the drain electrode may be formed integrally with the wirings 37b and 37c. Further, the signal wiring 58 can be formed integrally with one of the source electrode and the drain electrode.

以上のような工程でＭＯＳ構造ｎ型ＴＦＴが形成される。なお、成膜した各膜の膜厚は、アンダーコート膜３１が１５０ｎｍ、アモルファスシリコン膜３２が５０ｎｍ、ゲート絶縁膜３４が１３５ｎｍ、ゲート電極３５が５００ｎｍ、配線３７のＡｌＮｄ／Ｍｏ膜が６４０／５０ｎｍである。   A MOS structure n-type TFT is formed through the above-described steps. The film thickness of each film formed is 150 nm for the undercoat film 31, 50 nm for the amorphous silicon film 32, 135 nm for the gate insulating film 34, 500 nm for the gate electrode 35, and 640/50 nm for the AlNd / Mo film for the wiring 37. It is.

上述のように、本実施の形態４のＴＦＴ６０は、チャネル領域３９ａと、このチャネル領域３９ａの両側に設けられたソース領域３９ｂ及びドレイン領域３９ｃとを有する半導体層３３と、半導体層３３上に設けられたゲート絶縁膜３４と、チャネル領域３９ａと対向するようにゲート絶縁膜３４上に設けられたゲート電極３５と、ソース領域３９ｂと電気的に接続するソース電極と、ドレイン領域３９ｃと電気的に接続するドレイン電極と、を具備するＴＦＴ６０であって、ゲート電極３５が、ゲート絶縁膜３４内（絶縁基体１３内）に埋め込まれることなくゲート絶縁膜３４上（絶縁基体１３上）に設けられた金属拡散防止膜としての銅拡散防止膜１４と、銅拡散防止膜１４上に設けられた金属シード層としての銅シード層１８と、銅シード層１８上に設けられた銅配線層２０とからなる３層構造を有している。したがって、ゲート電極３５を形成する工程を利用して、ゲート電極３５の形成とともにＬＤＤ構造を形成することができる。よって、ＬＤＤ構造を形成するためのＰＥＰ工程を削減でき、低コスト化が図れる。また、ＬＤＤ領域の位置の制御性が向上するので、パターンのさらなる微細化が可能である。しかも、ゲート絶縁膜３４に溝を形成したり、溝を有するゲート絶縁膜３４とは別の絶縁膜を形成したりすることなく、ゲート絶縁膜３４上にゲート電極３５を選択的に形成することができる。よって、配線構造体の形成における材料の省資源化、及び製造工程数の削減による製造コストの削減を実現できる。   As described above, the TFT 60 of the fourth embodiment is provided on the semiconductor layer 33, the semiconductor layer 33 having the channel region 39a, the source region 39b and the drain region 39c provided on both sides of the channel region 39a. The gate electrode 35 provided on the gate insulating film 34 so as to face the channel region 39a, the source electrode electrically connected to the source region 39b, and the drain region 39c. The gate electrode 35 is provided on the gate insulating film 34 (on the insulating base 13) without being embedded in the gate insulating film 34 (in the insulating base 13). A copper diffusion prevention film 14 as a metal diffusion prevention film, a copper seed layer 18 as a metal seed layer provided on the copper diffusion prevention film 14, and a copper sheath It has a three-layer structure consisting of the copper wiring layer 20. provided on de layer 18. Therefore, the LDD structure can be formed together with the formation of the gate electrode 35 by using the process of forming the gate electrode 35. Therefore, the PEP process for forming the LDD structure can be reduced, and the cost can be reduced. Further, since the controllability of the position of the LDD region is improved, the pattern can be further miniaturized. In addition, the gate electrode 35 is selectively formed on the gate insulating film 34 without forming a groove in the gate insulating film 34 or forming an insulating film different from the gate insulating film 34 having the groove. Can do. Therefore, it is possible to realize material resource saving in the formation of the wiring structure and reduction in manufacturing cost by reducing the number of manufacturing steps.

また、本実施の形態４の液晶表示装置５１は、マトリックス状に設けられた複数のＴＦＴを具備する表示装置であって、前記ＴＦＴの各々を、上述したＴＦＴ６０としている。したがって、ゲート絶縁膜３４上にゲート電極３５を選択的に形成することができる。よって配線構造体の形成における材料の省資源化、及び製造工程数の削減による製造コストの削減を実現できる。   The liquid crystal display device 51 according to the fourth embodiment is a display device including a plurality of TFTs provided in a matrix, and each of the TFTs is the TFT 60 described above. Therefore, the gate electrode 35 can be selectively formed on the gate insulating film 34. Therefore, it is possible to realize resource saving in the formation of the wiring structure and reduction in manufacturing cost by reducing the number of manufacturing steps.

以上のように、本実施の形態によれば、基体１３の大きさによらず、基体１３上に配線或いは配線構造体３５を選択的に形成することができ、また、配線或いは配線構造体３５の形成における材料の省資源化、微細配線の実現及び製造工程数の削減による製造コストの削減を実現できる薄膜トランジスタ及び表示装置が得られる。   As described above, according to the present embodiment, the wiring or wiring structure 35 can be selectively formed on the base 13 regardless of the size of the base 13, and the wiring or wiring structure 35 can be formed. Thus, a thin film transistor and a display device can be obtained that can realize resource saving, materialization of fine wiring, and reduction in manufacturing cost by reducing the number of manufacturing processes.

なお、本実施の形態４の表示装置が備えるＴＦＴ６０は、上述したＴＦＴ６０に限定されない。例えば、本実施の形態５にて説明するＴＦＴ６０を適用してもよい。   Note that the TFT 60 included in the display device of Embodiment 4 is not limited to the TFT 60 described above. For example, the TFT 60 described in the fifth embodiment may be applied.

実施の形態５
図１１（Ａ）〜図１１（Ｆ）は、本発明の実施の形態５のＭＯＳ構造ｎ型ＴＦＴの形成方法を示す工程断面図である。 Embodiment 5
11A to 11F are process cross-sectional views illustrating a method for forming a MOS structure n-type TFT according to the fifth embodiment of the present invention.

上記実施の形態４の図１０（Ａ）における基板１１へのアンダーコート膜３１及びアモルファスシリコン膜３２の成膜から、図１０（Ｃ）におけるゲート絶縁膜３４の成膜までは全く同様なので、説明を省略する。   Since the formation of the undercoat film 31 and the amorphous silicon film 32 on the substrate 11 in FIG. 10A in the fourth embodiment is completely the same as the formation of the gate insulating film 34 in FIG. Is omitted.

ゲート絶縁膜３４を成膜する（図１１（Ｃ）参照）。その後、銅拡散防止膜１４を成膜する。さらに、ＰＥＰによりレジストコートして、無電解メッキ法により銅シード層１８を選択的に形成する。その後、レジスト膜を除去し、銅シード層１８をマスクとして銅拡散防止膜１４のエッチングを行い。その後、電解メッキ法により銅配線層２０を銅シード層１８上に選択的に成膜する。このような上記実施の形態２で示した通りの方法によって、ゲート電極３５が形成される（図１１（Ｄ）参照）。   A gate insulating film 34 is formed (see FIG. 11C). Thereafter, a copper diffusion preventing film 14 is formed. Furthermore, resist coating is performed by PEP, and the copper seed layer 18 is selectively formed by an electroless plating method. Thereafter, the resist film is removed, and the copper diffusion preventing film 14 is etched using the copper seed layer 18 as a mask. Thereafter, the copper wiring layer 20 is selectively formed on the copper seed layer 18 by electrolytic plating. The gate electrode 35 is formed by such a method as shown in the second embodiment (see FIG. 11D).

その後、図１１（Ｅ）に示すように、ＰＨ３をドーピングガスに用いてイオンドーピング法によりドナーとなるリンをポリシリコン膜３３に注入する（ドーズ量２．５×１０１５／ｃｍ２、加速電圧７０ｋｅＶ）。このとき、ポリシリコン膜３３の銅配線層２０の側部が銅拡散防止膜１４の側部より張り出している箇所の真下に位置する部分にはリンが注入されず、高抵抗領域となる。注入された不純物は、５００℃でアニールすることで十分に活性化させることができる。このようにすることにより、ソース領域３９ｂ及びドレイン領域３９ｃとＬＤＤ領域とを備える構造体が１回のドーピング処理で形成される。 Thereafter, as shown in FIG. 11E, phosphorus serving as a donor is implanted into the polysilicon film 33 by ion doping using PH 3 as a doping gas (dose amount 2.5 × 10 15 / cm 2 , acceleration). Voltage 70 keV). At this time, phosphorus is not implanted into a portion of the polysilicon film 33 where the side portion of the copper wiring layer 20 protrudes from the side portion of the copper diffusion preventing film 14 and becomes a high resistance region. The implanted impurities can be sufficiently activated by annealing at 500 ° C. Thus, a structure including the source region 39b, the drain region 39c, and the LDD region is formed by one doping process.

すなわち、本実施形態では、従来２回のイオンドーピング処理で形成していた構造体と同程度にリーク電流を抑制できる構造体を１回のドーピング処理で形成することができる。また、ソース領域３９ｂ及びドレイン領域３９ｃとＬＤＤ領域とを同時に形成することができるので、製造工程数を削減させることができる。   That is, in the present embodiment, a structure that can suppress leakage current to the same extent as a structure that has been formed by two ion doping processes can be formed by a single doping process. Further, since the source region 39b and the drain region 39c and the LDD region can be formed at the same time, the number of manufacturing steps can be reduced.

次に、図９（Ｆ）に示すように、ＰＥＰによりレジストコートした後、ゲート絶縁膜３４をエッチングすることでコンタクトホール３６をポリシリコン膜３３の表面まで開口させる。さらに、ＡｌＮｄ／Ｍｏのように２層構造からなるソース及びドレイン電極につながる配線３７ｂ、３７ｃをスパッタ法により成膜した後、ＰＥＰによりレジストコートし、エッチングし加工する。   Next, as shown in FIG. 9F, after resist coating by PEP, the gate insulating film 34 is etched to open the contact hole 36 to the surface of the polysilicon film 33. Further, wirings 37b and 37c connected to the source and drain electrodes having a two-layer structure such as AlNd / Mo are formed by sputtering, and then resist-coated by PEP, etched and processed.

以上のような工程でＭＯＳ構造ｎ型ＴＦＴが形成される。なお、成膜した各膜の膜厚は、アンダーコート膜３１が１５０ｎｍ、アモルファスシリコン膜３２が５０ｎｍ、ゲート絶縁膜３４が１３５ｎｍ、ゲート電極３５が５００ｎｍ、配線３７のＡｌＮｄ／Ｍｏ膜が６４０／５０ｎｍである。本実施の形態５によれば、実施の形態４と同様の効果が得られる。   A MOS structure n-type TFT is formed through the above-described steps. The film thickness of each film formed is 150 nm for the undercoat film 31, 50 nm for the amorphous silicon film 32, 135 nm for the gate insulating film 34, 500 nm for the gate electrode 35, and 640/50 nm for the AlNd / Mo film for the wiring 37. It is. According to the fifth embodiment, the same effect as in the fourth embodiment can be obtained.

以上本発明を実施の形態１〜５に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、上記実施の形態１〜５では、配線の材料として銅を用いたが、これに限定されず、銅を含む合金やその他の金属の配線に適用してもよい。   Although the present invention has been specifically described based on the first to fifth embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. It is. For example, in Embodiments 1 to 5 described above, copper is used as the wiring material. However, the present invention is not limited to this, and the present invention may be applied to an alloy containing copper or other metal wiring.

本発明は、トップゲート型のＴＦＴ６０が備えるゲート電極３５に適用することで、ＬＤＤ構造或いはＬＤＤ構造と同等の効果を持つ構造を位置制御が良好な状態で形成することができる。また、ＬＤＤ構造を形成するためのＰＥＰ工程を削減させることができる。しかしながら、本発明は、トップゲート型のＴＦＴ６０が備えるゲート電極３５に限定されるものではない。本発明は、ソース電極、ドレイン電極、これらにつながる配線３７ｂ，３７ｃ、走査配線５７、或いは信号配線５８等に適用してもよい。ソース電極、ドレイン電極、これらにつながる配線３７ｂ，３７ｃ、走査配線５７、或いは信号配線５８を、金属拡散防止膜と、前記金属拡散防止膜上に設けられた金属シード層と、前記金属シード層上に設けられた金属配線層とからなる３層構造とすることで、これら配線又は配線構造体を選択的に形成することができる。また、配線又は配線構造体の形成における材料の省資源化、及び製造工程数の削減による製造コストの削減を実現できる。   By applying the present invention to the gate electrode 35 provided in the top gate TFT 60, it is possible to form an LDD structure or a structure having an effect equivalent to that of the LDD structure with good position control. Moreover, the PEP process for forming the LDD structure can be reduced. However, the present invention is not limited to the gate electrode 35 provided in the top gate type TFT 60. The present invention may be applied to the source electrode, the drain electrode, wirings 37b and 37c connected to them, the scanning wiring 57, the signal wiring 58, and the like. A source electrode, a drain electrode, wirings 37b and 37c connected thereto, a scanning wiring 57, or a signal wiring 58 are provided on a metal diffusion prevention film, a metal seed layer provided on the metal diffusion prevention film, and the metal seed layer. By adopting a three-layer structure composed of metal wiring layers provided on the wirings, these wirings or wiring structures can be selectively formed. In addition, it is possible to realize material resource saving in the formation of wirings or wiring structures, and reduction in manufacturing costs by reducing the number of manufacturing steps.

また、本発明は、液晶表示装置に限定されるものではなく、有機ＥＬ装置或いは無機ＥＬ装置等の表示装置にも適用することができる。   The present invention is not limited to a liquid crystal display device, and can be applied to a display device such as an organic EL device or an inorganic EL device.

本発明の実施の形態１の配線の構造を示す断面図。Sectional drawing which shows the structure of the wiring of Embodiment 1 of this invention. 本発明の実施の形態２の配線の構造を示す断面図。Sectional drawing which shows the structure of the wiring of Embodiment 2 of this invention. 本発明の実施の形態３の配線の構造を示す断面図。Sectional drawing which shows the structure of the wiring of Embodiment 3 of this invention. （Ａ）〜（Ｆ）は、本発明の実施の形態１の配線の形成方法の各工程を説明する断面図である。(A)-(F) are sectional drawings explaining each process of the formation method of the wiring of Embodiment 1 of this invention. 銅シード層の膜応力のアニールによる変化を示す図。The figure which shows the change by annealing of the film | membrane stress of a copper seed layer. （Ａ）〜（Ｆ）は、本発明の実施の形態２の配線の形成方法の各工程を説明する断面図。(A)-(F) are sectional drawings explaining each process of the formation method of the wiring of Embodiment 2 of this invention. （Ａ）〜（Ｄ）は、本発明の実施の形態３の配線の形成方法の各工程を説明する断面図。(A)-(D) are sectional drawings explaining each process of the formation method of the wiring of Embodiment 3 of this invention. 本発明の実施の形態４の表示装置を示す平面図。The top view which shows the display apparatus of Embodiment 4 of this invention. 本発明の実施の形態４の表示装置を示す断面図。Sectional drawing which shows the display apparatus of Embodiment 4 of this invention. （Ａ）〜（Ｆ）は、本発明の実施の形態４の表示装置が備えるＭＯＳ構造ｎ型ＴＦＴの形成方法の各工程を説明する断面図。(A)-(F) are sectional drawings explaining each process of the formation method of MOS structure n-type TFT with which the display apparatus of Embodiment 4 of this invention is provided. （Ａ）〜（Ｆ）は、本発明の実施の形態５の表示装置が備えるＭＯＳ構造ｎ型ＴＦＴの形成方法の各工程を説明する断面図。(A)-(F) are sectional drawings explaining each process of the formation method of MOS structure n-type TFT with which the display apparatus of Embodiment 5 of this invention is provided. （Ａ）〜（Ｅ）は、従来のダマシン法を用いた配線の形成方法の各工程を説明する断面図。FIGS. 4A to 4E are cross-sectional views illustrating each process of a wiring forming method using a conventional damascene method.

符号の説明Explanation of symbols

１１…基板、 １２…下地絶縁膜、 １３…絶縁基体、 １４…金属拡散防止膜（銅拡散防止膜）、 １４ｂ…（金属拡散防止膜の）周面、 １５…マスク（フォトレジスト膜）、 １６…溝、 １８…金属シード層（銅シード層）、 １８ａ…（金属シード層の）上面、 １８ｂ…（金属シード層の）周面、 ２０…金属配線層（銅配線層）、 ２０ｂ…（金属配線層の）周面、 ３３…半導体層、 ３９ａ…チャネル領域、 ３９ｂ…ソース領域、 ３９ｃ…ドレイン領域、 ３４…ゲート絶縁膜、 ３５…ゲート電極、 ５１…表示装置（液晶表示装置）、 ５７…走査配線、 ５８…信号配線、 ６０…薄膜トランジスタ、   DESCRIPTION OF SYMBOLS 11 ... Board | substrate, 12 ... Base insulating film, 13 ... Insulating base | substrate, 14 ... Metal diffusion prevention film (copper diffusion prevention film), 14b ... Peripheral surface of (metal diffusion prevention film), 15 ... Mask (photoresist film), 16 ... groove, 18 ... metal seed layer (copper seed layer), 18a ... upper surface of (metal seed layer), 18b ... peripheral surface of (metal seed layer), 20 ... metal wiring layer (copper wiring layer), 20b ... (metal) Peripheral surface of wiring layer, 33 ... semiconductor layer, 39a ... channel region, 39b ... source region, 39c ... drain region, 34 ... gate insulating film, 35 ... gate electrode, 51 ... display device (liquid crystal display device), 57 ... Scanning wiring, 58 ... signal wiring, 60 ... thin film transistor,

Claims (5)

絶縁基体上に、チャネル領域の両側にソース領域およびドレイン領域を有する半導体層、ゲート絶縁膜、ゲート電極が順に形成された薄膜トランジスタの形成方法において、  In a method for forming a thin film transistor in which a semiconductor layer having a source region and a drain region on both sides of a channel region, a gate insulating film, and a gate electrode are sequentially formed on an insulating substrate,
前記ゲート電極の形成工程は、  The step of forming the gate electrode includes:
前記絶縁基体上に前記絶縁基体内に埋め込まれることなく、銅拡散防止膜を形成する工程と、  Forming a copper diffusion prevention film on the insulating substrate without being embedded in the insulating substrate;
無電解メッキ法により前記銅拡散防止膜上に銅シード層を選択的に形成する工程と、  A step of selectively forming a copper seed layer on the copper diffusion prevention film by an electroless plating method;
イオンドーピング法により不純物を前記半導体層に注入することにより、前記銅シード層の真下に位置する部分以外の前記半導体層の前記チャネル領域の両側に低濃度の不純物領域を形成する工程と、  Forming a low-concentration impurity region on both sides of the channel region of the semiconductor layer other than a portion located directly under the copper seed layer by injecting impurities into the semiconductor layer by an ion doping method;
前記銅シード層の上面と周面とを囲むように電解メッキにより銅配線層を成膜してゲート電極を形成する工程と、  Forming a gate electrode by forming a copper wiring layer by electrolytic plating so as to surround an upper surface and a peripheral surface of the copper seed layer; and
前記銅配線層をマスクとして前記銅拡散防止膜をエッチングする工程と、  Etching the copper diffusion prevention film using the copper wiring layer as a mask;
イオンドーピング法により不純物を前記半導体層に注入することにより、前記銅配線層の真下に位置する部分以外の前記低濃度の不純物領域に前記低濃度の不純物領域よりも高濃度の不純物領域を形成する工程と  By implanting impurities into the semiconductor layer by an ion doping method, an impurity region having a higher concentration than the low concentration impurity region is formed in the low concentration impurity region other than a portion located directly below the copper wiring layer. Process and
を含んでなり、  Comprising
前記高濃度の不純物領域は前記ソース領域およびドレイン領域であり、前記高濃度の不純物領域以外の前記低濃度の不純物領域はＬＤＤ領域であることを特徴とする薄膜トランジスタの形成方法。  The method of forming a thin film transistor, wherein the high-concentration impurity regions are the source region and the drain region, and the low-concentration impurity regions other than the high-concentration impurity regions are LDD regions. 絶縁基体上に、チャネル領域の両側にソース領域およびドレイン領域を有する半導体層、ゲート絶縁膜、ゲート電極が順に形成された薄膜トランジスタの形成方法において、  In a method for forming a thin film transistor in which a semiconductor layer having a source region and a drain region on both sides of a channel region, a gate insulating film, and a gate electrode are sequentially formed on an insulating substrate,
前記ゲート電極の形成工程は、  The step of forming the gate electrode includes:
前記絶縁基体上に前記絶縁基体内に埋め込まれることなく、銅拡散防止膜を形成する工程と、  Forming a copper diffusion prevention film on the insulating substrate without being embedded in the insulating substrate;
無電解メッキ法により前記銅拡散防止膜上に銅シード層を選択的に形成する工程と、  A step of selectively forming a copper seed layer on the copper diffusion prevention film by an electroless plating method;
前記銅シード層をマスクとして前記銅拡散防止膜をエッチングする工程と、  Etching the copper diffusion prevention film using the copper seed layer as a mask;
前記銅シード層の上面と周面とを囲むように電解メッキにより銅配線層を成膜して前記銅拡散防止膜の側部より張り出したゲート電極を形成する工程と、  Forming a copper wiring layer by electrolytic plating so as to surround an upper surface and a peripheral surface of the copper seed layer to form a gate electrode protruding from a side portion of the copper diffusion prevention film;
イオンドーピング法により、前記銅配線層の真下に位置する部分以外の前記半導体層の前記チャネル領域の両側に不純物を前記半導体層に注入し、前記ソース領域およびドレイン領域とＬＤＤ領域を形成する工程と  Implanting impurities into the semiconductor layer on both sides of the channel region of the semiconductor layer other than the portion located directly below the copper wiring layer by ion doping, and forming the source region, the drain region, and the LDD region;
を含んでなることを特徴とする薄膜トランジスタの形成方法。  A method for forming a thin film transistor, comprising: 前記複数の薄膜トランジスタのソース電極、ドレイン電極の少なくとも一方を、前記銅拡散防止膜と、前記銅シード層と、前記銅配線層とからなる３層構造で形成することを特徴とする請求項１または２記載の薄膜トランジスタの形成方法。  The at least one of the source electrode and the drain electrode of the plurality of thin film transistors is formed in a three-layer structure including the copper diffusion prevention film, the copper seed layer, and the copper wiring layer. 3. A method of forming a thin film transistor according to 2. 前記薄膜トランジスタがアクティブマトリックス型表示装置のスイッチング素子であり、  The thin film transistor is a switching element of an active matrix display device,
前記薄膜トランジスタに接続された走査配線、信号配線の少なくとも一方を、前記銅拡散防止膜と、前記銅シード層と、前記銅配線層とからなる３層構造で形成することを特徴とする請求項１または２記載の薄膜トランジスタの形成方法。  2. The scanning wiring and the signal wiring connected to the thin film transistor are formed in a three-layer structure including the copper diffusion prevention film, the copper seed layer, and the copper wiring layer. 3. A method for forming a thin film transistor according to 2. 前記銅シード層を形成した後、前記絶縁基体をアニールして前記銅シード層の結晶粒径を増大させる工程を有することを特徴とする請求項１乃至４のいずれか記載の薄膜トランジスタの形成方法。  5. The method of forming a thin film transistor according to claim 1, further comprising the step of increasing the crystal grain size of the copper seed layer by annealing the insulating substrate after forming the copper seed layer.
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