JP4491605B2 - 半導体集積回路装置 - Google Patents
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Description
本発明は、半導体集積回路装置に係り、特に、高速かつ低電圧動作に好適な半導体集積回路装置に関する。
現在製造されている半導体集積回路装置において、構成要素であるトランジスタとしては高集積度、低消費電力という特徴を持つＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。ＭＯＳＦＥＴは、しきい値電圧によりＦＥＴのオン−オフの特性が決まる。ドライブ能力を上げ、回路の動作速度を向上させるためには、しきい値電圧を低く設定しなければならない。しかし、１９９３シンポジュウム オン ブイ・エル・エス・アイ サーキット ダイジェスト オブ テクニカル ペーパーズ（１９９３年５月）第４５頁から第４６頁（１９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．４５−４６（Ｍａｙ １９９３））に述べられているように（以下、「従来例１」と呼ぶ）、しきい値電圧をあまり低く設定すると、ＭＯＳＦＥＴのサブスレッショルド特性（テーリング特性）によって、ＦＥＴを完全にオフすることができなくなり、サブスレッショルドリーク電流（以下、「リーク電流」と言う）が増大し、半導体集積回路の消費電力が非常に大きくなるという問題がある。
一般に、ＭＯＳＦＥＴのしきい値電圧を高くするためには、ゲート酸化膜厚を厚くしたり、ゲート酸化膜下の不純物濃度を高くする方法がとられている。つまりＭＯＳＦＥＴにより構成される半導体集積回路装置を設計する際には、所望する動作周波数と消費電力を勘案し、ＭＯＳＦＥＴのしきい値電圧を決定し、半導体製造プロセス条件が決定されている。半導体集積回路装置中のＭＯＳＦＥＴのしきい値電圧を一律一定の値に設定することが通常行われているが、特開平１１−１９５９７６号公報（以下、「従来例２」と呼ぶ）によれば、高速性を保ったまま、リーク電流を低減することを目的に、半導体集積回路装置中の複数の信号経路について、各々の信号経路に沿って信号が伝わる時間すなわちディレイを鑑み、要求される動作周波数を満足するために、ディレイに余裕のある経路においては、動作速度は遅いがリーク電流が小さい高しきい値電圧のＭＯＳＦＥＴを多用し、逆に、ディレイに余裕のない経路においては、リーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴを多く使用する構成が開示されている。
特開平３−０６８００７号公報（以下、「従来例３」と呼ぶ）には、マイクロプロセッサのような周波数信号に同期される半導体集積回路において、動作周波数を必要に応じて切り替えることによって低消費電力化に寄与する技術が開示されている。
また、特開平５−１０８１９３号公報（以下、「従来例４」と呼ぶ）においては、外部から供給される電源電圧と周波数とを内部レジスタの設定値によって変更し低消費電力化を図るようにしたマイクロプロセッサが開示されている。
一方、特開２００１−１８５６８９号公報（以下、「従来例５」と呼ぶ）には、マイクロプロセッサのような周波数信号に同期して動作する半導体集積回路において、動作周波数を低周波数に切り替えた際に、基板バイアスを印加することによりサブスレッショルドリーク電流の削減を図る技術が開示されている。
一般に、ＭＯＳＦＥＴのしきい値電圧を高くするためには、ゲート酸化膜厚を厚くしたり、ゲート酸化膜下の不純物濃度を高くする方法がとられている。つまりＭＯＳＦＥＴにより構成される半導体集積回路装置を設計する際には、所望する動作周波数と消費電力を勘案し、ＭＯＳＦＥＴのしきい値電圧を決定し、半導体製造プロセス条件が決定されている。半導体集積回路装置中のＭＯＳＦＥＴのしきい値電圧を一律一定の値に設定することが通常行われているが、特開平１１−１９５９７６号公報（以下、「従来例２」と呼ぶ）によれば、高速性を保ったまま、リーク電流を低減することを目的に、半導体集積回路装置中の複数の信号経路について、各々の信号経路に沿って信号が伝わる時間すなわちディレイを鑑み、要求される動作周波数を満足するために、ディレイに余裕のある経路においては、動作速度は遅いがリーク電流が小さい高しきい値電圧のＭＯＳＦＥＴを多用し、逆に、ディレイに余裕のない経路においては、リーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴを多く使用する構成が開示されている。
特開平３−０６８００７号公報（以下、「従来例３」と呼ぶ）には、マイクロプロセッサのような周波数信号に同期される半導体集積回路において、動作周波数を必要に応じて切り替えることによって低消費電力化に寄与する技術が開示されている。
また、特開平５−１０８１９３号公報（以下、「従来例４」と呼ぶ）においては、外部から供給される電源電圧と周波数とを内部レジスタの設定値によって変更し低消費電力化を図るようにしたマイクロプロセッサが開示されている。
一方、特開２００１−１８５６８９号公報（以下、「従来例５」と呼ぶ）には、マイクロプロセッサのような周波数信号に同期して動作する半導体集積回路において、動作周波数を低周波数に切り替えた際に、基板バイアスを印加することによりサブスレッショルドリーク電流の削減を図る技術が開示されている。
前述した従来例３および従来例４では、動作周波数や電源電圧を調整することにより充放電電力を削減して低消費電力化を図ることは可能であるが、サブスレッショルドリーク電流の低減には寄与しない。
一方、前述した従来例５には、動作周波数や電源電圧の調整に加えて、基板バイアスを調整することにより、充放電電力の低減に加えサブスレッショルドリーク電流の低減を実現している。しかし、従来例２に示されているように、複数のしきい値電圧のＭＯＳトランジスタを用いて回路を構成した場合、従来例５に記載された技術のみでは十分なサブスレッショルドリーク電流の低減を実現できない。一般に電源電圧を下げると、ＭＯＳトランジスタのスイッチング速度が低下するが、その低下の割合は高しきい値トランジスタの方が、低しきい値トランジスタより大きい。従来例５に開示される技術により低電圧時に、高低しきい値のトランジスタに一律の基板バイアスを印加した場合、速度低下の激しい高しきい値トランジスタでは所望の速度を維持する必要があり、低しきい値トランジスタではスイッチング速度に余裕が発生し、無駄なサブスレッショルドリーク電流が流れることになる。
本発明の目的は、上記したような従来技術の問題点を解決して、複数のしきい値電圧のＭＯＳトランジスタにより構成される半導体集積回路装置において、動作モードに応じて、充放電電流による消費電力と、リーク電流による消費電力の両方を極限まで低減できる半導体集積回路装置を提供することにある。
上記目的を達成するために、本願によって開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち本発明に係る半導体集積回路装置は、プロセス条件や基板バイアスを変えることにより複数のしきい値のＭＯＳトランジスタを用いて構成された半導体集積回路において、それぞれのしきい値のＭＯＳトランジスタに独立な基板電位を供給できるように、しきい値が異なるＭＯＳトランジスタを、異なるウェル領域に形成することを特徴とするものである。
本発明に係る半導体集積回路装置は、主回路、命令発生回路、クロック周波数制御回路、電源電圧制御回路、および異なったしきい値のＭＯＳトランジスタ毎に、独立な電位を供給する基板バイアス制御回路から構成される。
前記命令発生回路は、クロック周波数制御回路、電源電圧制御回路、基板バイアス制御回路を制御する命令信号を発生し、各制御回路は命令信号に応じてそれぞれクロック信号、電源電圧、基板バイアスを生成し、主回路に供給する。
ここで、主回路は、クロック信号、電源電圧、基板バイアスを得て動作する。これらクロック信号、電源電圧、基板バイアスは、命令発生回路が要求する動作速度あるいは処理速度を主回路が満たし、かつ主回路の消費電力あるいは消費電流を最小とするように制御される。主回路は要求される処理速度に応じて、周波数、電源電位を変えた複数の動作モードを有し、各制御回路は動作モード毎にしきい値の異なるＭＯＳトランジスタに対して、それぞれ異なった好適な基板バイアス電位を印加できる。動作周波数が低く、電源電圧が低い低速モードでは、低しきい値ＭＯＳトランジスタのウェル領域に対して、しきい値電圧をより高くする基板電位を供給する。
また、異なったしきい値の論理ゲートを異なるウェルに分離して配置しなくてはならないため、同一のしきい値の論理ゲートを近接するように配置し、異なったウェル領域ごとに修正時に使用するためのダミーゲート備えることにより論理修正時に対応できることも本発明の特徴である。
本発明に係る半導体集積回路装置におけるＭＯＳトランジスタのしきい値電圧を変える手段としては、一般的に知られているプロセス条件を変える以下の３つの手段を用いることができる。すなわち、ＭＯＳトランジスタのゲート酸化膜下の半導体基板の不純物濃度を変えること、ＭＯＳトランジスタのゲート酸化膜厚寸法を変えること、または、ＭＯＳトランジスタのゲート長を変えることである。
また、プロセス条件を変更する以外に、ＭＯＳトランジスタの基板に供給するバイアス電圧値を変えることによっても、しきい値電圧を変えることができる。さらに、これらの４つの手段を組み合わせた複数の手段により実現することも可能である。
本発明の上記以外の目的、構成、並びに、それによって得られる作用・効果については、以下で述べる実施例を挙げての詳細な説明の中で順次明らかにされよう。
一方、前述した従来例５には、動作周波数や電源電圧の調整に加えて、基板バイアスを調整することにより、充放電電力の低減に加えサブスレッショルドリーク電流の低減を実現している。しかし、従来例２に示されているように、複数のしきい値電圧のＭＯＳトランジスタを用いて回路を構成した場合、従来例５に記載された技術のみでは十分なサブスレッショルドリーク電流の低減を実現できない。一般に電源電圧を下げると、ＭＯＳトランジスタのスイッチング速度が低下するが、その低下の割合は高しきい値トランジスタの方が、低しきい値トランジスタより大きい。従来例５に開示される技術により低電圧時に、高低しきい値のトランジスタに一律の基板バイアスを印加した場合、速度低下の激しい高しきい値トランジスタでは所望の速度を維持する必要があり、低しきい値トランジスタではスイッチング速度に余裕が発生し、無駄なサブスレッショルドリーク電流が流れることになる。
本発明の目的は、上記したような従来技術の問題点を解決して、複数のしきい値電圧のＭＯＳトランジスタにより構成される半導体集積回路装置において、動作モードに応じて、充放電電流による消費電力と、リーク電流による消費電力の両方を極限まで低減できる半導体集積回路装置を提供することにある。
上記目的を達成するために、本願によって開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち本発明に係る半導体集積回路装置は、プロセス条件や基板バイアスを変えることにより複数のしきい値のＭＯＳトランジスタを用いて構成された半導体集積回路において、それぞれのしきい値のＭＯＳトランジスタに独立な基板電位を供給できるように、しきい値が異なるＭＯＳトランジスタを、異なるウェル領域に形成することを特徴とするものである。
本発明に係る半導体集積回路装置は、主回路、命令発生回路、クロック周波数制御回路、電源電圧制御回路、および異なったしきい値のＭＯＳトランジスタ毎に、独立な電位を供給する基板バイアス制御回路から構成される。
前記命令発生回路は、クロック周波数制御回路、電源電圧制御回路、基板バイアス制御回路を制御する命令信号を発生し、各制御回路は命令信号に応じてそれぞれクロック信号、電源電圧、基板バイアスを生成し、主回路に供給する。
ここで、主回路は、クロック信号、電源電圧、基板バイアスを得て動作する。これらクロック信号、電源電圧、基板バイアスは、命令発生回路が要求する動作速度あるいは処理速度を主回路が満たし、かつ主回路の消費電力あるいは消費電流を最小とするように制御される。主回路は要求される処理速度に応じて、周波数、電源電位を変えた複数の動作モードを有し、各制御回路は動作モード毎にしきい値の異なるＭＯＳトランジスタに対して、それぞれ異なった好適な基板バイアス電位を印加できる。動作周波数が低く、電源電圧が低い低速モードでは、低しきい値ＭＯＳトランジスタのウェル領域に対して、しきい値電圧をより高くする基板電位を供給する。
また、異なったしきい値の論理ゲートを異なるウェルに分離して配置しなくてはならないため、同一のしきい値の論理ゲートを近接するように配置し、異なったウェル領域ごとに修正時に使用するためのダミーゲート備えることにより論理修正時に対応できることも本発明の特徴である。
本発明に係る半導体集積回路装置におけるＭＯＳトランジスタのしきい値電圧を変える手段としては、一般的に知られているプロセス条件を変える以下の３つの手段を用いることができる。すなわち、ＭＯＳトランジスタのゲート酸化膜下の半導体基板の不純物濃度を変えること、ＭＯＳトランジスタのゲート酸化膜厚寸法を変えること、または、ＭＯＳトランジスタのゲート長を変えることである。
また、プロセス条件を変更する以外に、ＭＯＳトランジスタの基板に供給するバイアス電圧値を変えることによっても、しきい値電圧を変えることができる。さらに、これらの４つの手段を組み合わせた複数の手段により実現することも可能である。
本発明の上記以外の目的、構成、並びに、それによって得られる作用・効果については、以下で述べる実施例を挙げての詳細な説明の中で順次明らかにされよう。
図１は本発明に係る半導体集積回路装置の第１の実施例を示す図、
図２は図１の電源電圧制御回路または基板バイアス制御回路の構成例を示す図、
図３は図１の電源電圧制御回路または基板バイアス制御回路の他の構成例を示す図、
図４は図１のクロック周波数制御回路の構成例を示す図、
図５は本発明に係る半導体集積回路装置で用いるトランジスタの断面構造を示す図、
図６は本発明に係る半導体集積回路装置で用いるトランジスタの別の断面構造を示す図、
図７は本発明に係る半導体集積回路装置の第２の実施例を示す図、
図８は論理ゲートの電源電圧に対する遅延特性を示す図、
図９は従来技術を示す図、
図１０は論理ゲートのしきい値電圧に対する遅延特性を示す図、
図１１は基板バイアスに対するしきい値変動を示す図、
図１２は別の従来技術を示す図、
図１３は図７の回路を動作周波数と電源電圧を変えた場合の例を示す図、
図１４は本発明のリーク電流低減効果を示す図、
図１５は本発明に係る半導体集積回路装置の第３の実施例を示す図、
図１６は図１５の回路を動作周波数と電源電圧を変えた場合の例を示す図、
図１７は本発明に係る半導体集積回路装置の第４の実施例を示す図、
図１８は第４の実施例で用いるルックアップテーブルの一例を示す図、
図１９は本発明に係る半導体集積回路装置の第５の実施例を示すレイアウト図、
図２０は本発明に係る半導体集積回路装置の基板電位供給線のレイアウト図である。
図２は図１の電源電圧制御回路または基板バイアス制御回路の構成例を示す図、
図３は図１の電源電圧制御回路または基板バイアス制御回路の他の構成例を示す図、
図４は図１のクロック周波数制御回路の構成例を示す図、
図５は本発明に係る半導体集積回路装置で用いるトランジスタの断面構造を示す図、
図６は本発明に係る半導体集積回路装置で用いるトランジスタの別の断面構造を示す図、
図７は本発明に係る半導体集積回路装置の第２の実施例を示す図、
図８は論理ゲートの電源電圧に対する遅延特性を示す図、
図９は従来技術を示す図、
図１０は論理ゲートのしきい値電圧に対する遅延特性を示す図、
図１１は基板バイアスに対するしきい値変動を示す図、
図１２は別の従来技術を示す図、
図１３は図７の回路を動作周波数と電源電圧を変えた場合の例を示す図、
図１４は本発明のリーク電流低減効果を示す図、
図１５は本発明に係る半導体集積回路装置の第３の実施例を示す図、
図１６は図１５の回路を動作周波数と電源電圧を変えた場合の例を示す図、
図１７は本発明に係る半導体集積回路装置の第４の実施例を示す図、
図１８は第４の実施例で用いるルックアップテーブルの一例を示す図、
図１９は本発明に係る半導体集積回路装置の第５の実施例を示すレイアウト図、
図２０は本発明に係る半導体集積回路装置の基板電位供給線のレイアウト図である。
以下、本発明に係る半導体集積回路装置の好適ないくつかの実施例について添付図面を用いて説明する。
図１は、本発明に係る半導体集積回路装置の第１の実施例を示す図である。
本実施例の半導体集積回路装置は、ＣＭＯＳ回路で構成されるマイクロプロセッサ等の半導体集積回路である主回路ＬＳＩと、命令発生回路ＯＰ、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌおよび第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈから構成される。
命令発生回路ＯＰは命令信号ＣＭＤ００に従い、命令信号ＣＭＤ０１、ＣＭＤ０２、ＣＭＤ０３、ＣＭＤ０４を出力する。クロック周波数制御回路ＦＲＱＣＮＴは、命令信号ＣＭＤ０１を受けてそれに応じた周波数のクロック信号をＮ０１として生成する。電源電圧制御回路ＶＤＤＣＮＴは、命令信号ＣＭＤ０２を受けてそれに応じた電圧の電源電圧をＮ０２として生成する。第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈは、命令信号ＣＭＤ０３を受けてそれに応じた電圧の基板電圧をＭＯＳトランジスタの基板用にそれぞれＮ０３およびＮ０４として生成する。第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌは、命令信号ＣＭＤ０４を受けてそれに応じた電圧の基板電圧をＭＯＳトランジスタの基板用にそれぞれＮ０５およびＮ０６として生成する。
主回路ＬＳＩはクロック信号Ｎ０１、電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４、Ｎ０５、Ｎ０６を受け、それらに応じて動作あるいは信号処理を行う。主回路ＬＳＩは図１に示されるように、一般的にはレジスタ回路ＲＥＧ０１あるいはＲＥＧ０２や論理回路（以下、「論理ゲート」と呼ぶ）ＬＧ０１、ＬＧ０２または記憶回路などから構成されている。
レジスタ回路ＲＥＧ０１の動作はクロック信号Ｎ０１のクロック周期と電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、レジスタ回路ＲＥＧ０２の動作はクロック信号Ｎ０１のクロック周期と電源電圧Ｎ０２、基板バイアスＮ０５、Ｎ０６で決定される。論理ゲートＬＧ０１の動作速度は、電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、論理ゲートＬＧ０２の動作速度は、電源電圧Ｎ０２、基板バイアスＮ０５、Ｎ０６で決定される。
主回路ＬＳＩは、データ信号ＤＴ０１を入力として、データ信号ＤＴ０２を出力する処理を行う。図１の例では、レジスタ回路ＲＥＧ０１および論理ゲートＬＧ０１は、高しきい値ＭＯＳトランジスタで構成されており、一方、レジスタ回路ＲＥＧ０２および論理ゲートＬＧ０２は低しきい値ＭＯＳトランジスタで構成されているとする。図では、レジスタ回路の論理ゲート記号の一部を太くすることにより、高いしきい値電圧のＭＯＳトランジスタで構成していることを示している。また、ＭＯＳトランジスタの図記号においても、ソースとドレイン間を太くして示したものが高しきい値である。以降も、図中では、ＭＯＳトランジスタのしきい値の高／低や、論理ゲートのしきい値の高／低を区別する際には、この表記を用いる。
レジスタ回路ＲＥＧ０１および論理ゲートＬＧ０１には基板電位Ｎ０３，Ｎ０４が供給され、レジスタ回路ＲＥＧ０２および論理ゲートＬＧ０２には基板電位Ｎ０５，Ｎ０６が供給される。このために、異なったしき値のトランジスタの基板電位を独立に制御でき、それぞれのしきい値の調整が可能となる。基板バイアスとしては、順バイアスから逆バイアスまでの範囲を印加してよい。
ここで、順バイアスとは、ＣＭＯＳ回路を構成するＭＯＳトランジスタの基板に、順方向にバイアスすることである。すなわち、ＰＭＯＳトランジスタであればソース端子よりも低い電圧を、ＮＭＯＳトランジスタであればソース端子よりも高い電圧を印加することである。
逆バイアスとは、ＭＯＳトランジスタの基板に、逆方向にバイアスすることである。すなわち、ＰＭＯＳトランジスタであればソース端子よりも高い電圧を、ＮＭＯＳトランジスタであればソース端子よりも低い電圧を印加することである。
また、逆バイアスから順バイアス方向に基板バイアスを変化させることを基板バイアスを浅くするといい、順バイアスから逆バイアス方向に基板バイアスを変化させることを基板バイアスを深くするという。基板バイアスを浅くするとしきい値電圧は低くなり、基板バイアスを深くするとしきい値電圧は高くなる。しきい値電圧が低いＭＯＳトランジスタを用いたＣＭＯＳ回路は動作速度が速くなり、しきい値電圧が高いＭＯＳトランジスタを用いたＣＭＯＳ回路は動作速度が遅くなる。したがって、基板バイアスを浅くし、特に順バイアスにまで浅くすると、ＣＭＯＳ回路は高速化され、基板バイアスを深くして逆バイアスを印加すると、ＣＭＯＳ回路は低速になる。
また、本実施例において命令発生回路ＯＰに入力される命令信号ＣＭＤ００は、オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、外部からの信号入力、メモリからの信号、または主回路ＬＳＩの処理負荷量に応じて決定される。
図２は、図１に示した電源電圧制御回路ＶＤＤＣＮＴまたは基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌの構成例を示す図である。電源電圧制御回路あるいは基板バイアス制御回路は、ゲートとソースとを接続したダイオード接続のＭＯＳトランジスタが直列接続された複数のＭＯＳトランジスタＭＯＳ０１と、各電圧を取り出すスイッチ用の複数のＭＯＳトランジスタＭＯＳ０２と、電流を増幅するアンプ回路ＡＭＰ０１と、および電流制限用の抵抗ＲＥＳ０１から構成される。
直列接続された複数のＭＯＳトランジスタＭＯＳ０１は、与えられた電圧を各トランジスタが持つ抵抗分により分割し、複数の電圧値を作成する。所望の電圧を生成しているＭＯＳトランジスタＭＯＳ０１から端子を取り出し、スイッチ用ＭＯＳトランジスタＭＯＳ０２に接続する。ＭＯＳ０２のゲート端子は制御信号Ｎ０８が接続され、各トランジスタＭＯＳ０１が生成している電圧のうち一つが選択されてトランジスタＭＯＳ０２を通じて出力される。トランジスタＭＯＳ０２から出力された電圧はアンプ回路ＡＭＰ０１により電流増幅され、電源電圧や基板バイアスとして必要な電流となる。このようにして、電源電圧制御回路や基板バイアス制御回路が発生する電圧は制御信号Ｎ０８により制御される。
基板バイアス制御回路としては、図２に示す回路が４種類必要になり、それぞれ高しきい値ＰＭＯＳトランジスタの基板用、高しきい値ＮＭＯＳトランジスタの基板用、低しきい値ＰＭＯＳトランジスタの基板用、低しきい値ＮＭＯＳトランジスタの基板用に用いられる。電流制限用の抵抗ＲＥＳ０１は、基板バイアス制御回路が順バイアスを供給する場合に、リーク電流が増加することを抑制するので、主回路ＬＳＩの動作信頼性が向上する。このようにして、主回路に供給する電位Ｎ０７が生成される。
図３は、電源電圧制御回路ＶＤＤＣＮＴまたは基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌの他の構成例を示す図である。電源電圧制御回路あるいは基板バイアス制御回路は、電流増幅を行うアンプ回路ＡＭＰ０２と、このアンプ回路の出力電圧を制御する抵抗ＲＥＳ０２および複数の抵抗ＲＥＳ０３と、ドレイン・ソース経路が各抵抗ＲＥＳ０３にそれぞれ接続された複数のスイッチ用ＭＯＳトランジスタＭＯＳ０３と、電流制限用抵抗ＲＥＳ０１から構成される。
制御信号Ｎ０８は、複数のＭＯＳトランジスタＭＯＳ０３のうちの１つを選択する。複数の抵抗ＲＥＳ０３はそれぞれ異なる抵抗値を持ち、トランジスタＭＯＳ０３によって選ばれる。選択された抵抗ＲＥＳ０３と抵抗ＲＥＳ０２の抵抗値によって、アンプ回路ＡＭＰ０２の出力する電圧が決定される。このようにして、電源電圧制御回路や基板バイアス制御回路が発生する電圧は、制御信号Ｎ０８により制御される。
基板バイアス制御回路としては、図３に示す回路が４種類必要になり、それぞれ高しきい値ＰＭＯＳトランジスタの基板用、高しきい値ＮＭＯＳトランジスタの基板用、低しきい値ＰＭＯＳトランジスタの基板用、低しきい値ＮＭＯＳトランジスタの基板用に用いられる。電流制限用の抵抗ＲＥＳ０１は、基板バイアス制御回路が順バイアスを供給する場合に、リーク電流が増加することを抑制するので、主回路ＬＳＩの動作信頼性が向上する。このようにして、主回路に供給する電位Ｎ０７が生成される。
図４は、図１に示したクロック周波数制御回路ＦＲＱＣＮＴの構成例を示す図である。クロック信号発生回路は、位相同期ループ回路ＰＬＬと、セレクタ回路ＳＥＬ１０と、分周回路ＤＩＶ１，ＤＩＶ２，ＤＩＶ３，ＤＩＶ４から構成される。クロック信号は位相同期ループ回路ＰＬＬによって生成され、制御信号Ｎ０９によりセレクタ回路ＳＥＬ１０がＰＬＬの生成するクロック信号をどの分周回路に伝達するかを選択する。選択された分周回路では、クロック信号の周波数を分周した信号Ｎ１０を出力する。分周回路は、例えば１倍、１／２倍、１／３倍、１／４倍などの回路が用いられる。このようにして、制御信号Ｎ０９により所望の周波数を持ったクロック信号が生成される。
図１に示したように、主回路ＬＳＩに複数の基板電位を供給する場合、図５あるいは図６の断面図に示すような基板の分割が必要になる。図５は３重ウエル構造と呼ばれる。図５において、左側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図１の論理ゲートＬＧ０１を構成し、右側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図１の論理ゲートＬＧ０２を構成するとする。
従来のＭＯＳトランジスタは、Ｐ型基板ＰＳＵＢにＮＭＯＳトランジスタ用のＮ型ウエルＮＷＥＬＬを形成し、Ｎ型拡散層１およびＰ型拡散層２を配置することにより、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成している。しかし、この構造ではＮＭＯＳトランジスタのＰ型ウエルはＰ型基板ＰＳＵＢを通じてすべて接続されてしまう。したがって、基板バイアス制御を行うためにＮ型ウエルおよびＰ型ウエルを分離する必要がある。
図５では、Ｎ型分離層ＮＩＳＯを設けることで、Ｐ型ウエルＰＷおよびＮ型ウエルＮＷを分離している。この断面構造により、複数の基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌから独立の基板電位を供給することが可能となる。
また、図６はシリコン・オン・インシュレータ（ＳＯＩ）構造と呼ばれている。図５と同様に、右側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図１の論理ゲートＬＧ０２を構成するとする。ＭＯＳトランジスタとＰ型基板ＰＳＵＢの間に酸化膜からなる絶縁層ＩＮＳを設けてＰ型基板ＰＳＵＢとＭＯＳトランジスタを分離している。したがって、図５と同様に、複数の基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌから独立の基板電位を供給することができる。
本実施例の半導体集積回路装置は、ＣＭＯＳ回路で構成されるマイクロプロセッサ等の半導体集積回路である主回路ＬＳＩと、命令発生回路ＯＰ、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌおよび第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈから構成される。
命令発生回路ＯＰは命令信号ＣＭＤ００に従い、命令信号ＣＭＤ０１、ＣＭＤ０２、ＣＭＤ０３、ＣＭＤ０４を出力する。クロック周波数制御回路ＦＲＱＣＮＴは、命令信号ＣＭＤ０１を受けてそれに応じた周波数のクロック信号をＮ０１として生成する。電源電圧制御回路ＶＤＤＣＮＴは、命令信号ＣＭＤ０２を受けてそれに応じた電圧の電源電圧をＮ０２として生成する。第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈは、命令信号ＣＭＤ０３を受けてそれに応じた電圧の基板電圧をＭＯＳトランジスタの基板用にそれぞれＮ０３およびＮ０４として生成する。第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌは、命令信号ＣＭＤ０４を受けてそれに応じた電圧の基板電圧をＭＯＳトランジスタの基板用にそれぞれＮ０５およびＮ０６として生成する。
主回路ＬＳＩはクロック信号Ｎ０１、電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４、Ｎ０５、Ｎ０６を受け、それらに応じて動作あるいは信号処理を行う。主回路ＬＳＩは図１に示されるように、一般的にはレジスタ回路ＲＥＧ０１あるいはＲＥＧ０２や論理回路（以下、「論理ゲート」と呼ぶ）ＬＧ０１、ＬＧ０２または記憶回路などから構成されている。
レジスタ回路ＲＥＧ０１の動作はクロック信号Ｎ０１のクロック周期と電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、レジスタ回路ＲＥＧ０２の動作はクロック信号Ｎ０１のクロック周期と電源電圧Ｎ０２、基板バイアスＮ０５、Ｎ０６で決定される。論理ゲートＬＧ０１の動作速度は、電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、論理ゲートＬＧ０２の動作速度は、電源電圧Ｎ０２、基板バイアスＮ０５、Ｎ０６で決定される。
主回路ＬＳＩは、データ信号ＤＴ０１を入力として、データ信号ＤＴ０２を出力する処理を行う。図１の例では、レジスタ回路ＲＥＧ０１および論理ゲートＬＧ０１は、高しきい値ＭＯＳトランジスタで構成されており、一方、レジスタ回路ＲＥＧ０２および論理ゲートＬＧ０２は低しきい値ＭＯＳトランジスタで構成されているとする。図では、レジスタ回路の論理ゲート記号の一部を太くすることにより、高いしきい値電圧のＭＯＳトランジスタで構成していることを示している。また、ＭＯＳトランジスタの図記号においても、ソースとドレイン間を太くして示したものが高しきい値である。以降も、図中では、ＭＯＳトランジスタのしきい値の高／低や、論理ゲートのしきい値の高／低を区別する際には、この表記を用いる。
レジスタ回路ＲＥＧ０１および論理ゲートＬＧ０１には基板電位Ｎ０３，Ｎ０４が供給され、レジスタ回路ＲＥＧ０２および論理ゲートＬＧ０２には基板電位Ｎ０５，Ｎ０６が供給される。このために、異なったしき値のトランジスタの基板電位を独立に制御でき、それぞれのしきい値の調整が可能となる。基板バイアスとしては、順バイアスから逆バイアスまでの範囲を印加してよい。
ここで、順バイアスとは、ＣＭＯＳ回路を構成するＭＯＳトランジスタの基板に、順方向にバイアスすることである。すなわち、ＰＭＯＳトランジスタであればソース端子よりも低い電圧を、ＮＭＯＳトランジスタであればソース端子よりも高い電圧を印加することである。
逆バイアスとは、ＭＯＳトランジスタの基板に、逆方向にバイアスすることである。すなわち、ＰＭＯＳトランジスタであればソース端子よりも高い電圧を、ＮＭＯＳトランジスタであればソース端子よりも低い電圧を印加することである。
また、逆バイアスから順バイアス方向に基板バイアスを変化させることを基板バイアスを浅くするといい、順バイアスから逆バイアス方向に基板バイアスを変化させることを基板バイアスを深くするという。基板バイアスを浅くするとしきい値電圧は低くなり、基板バイアスを深くするとしきい値電圧は高くなる。しきい値電圧が低いＭＯＳトランジスタを用いたＣＭＯＳ回路は動作速度が速くなり、しきい値電圧が高いＭＯＳトランジスタを用いたＣＭＯＳ回路は動作速度が遅くなる。したがって、基板バイアスを浅くし、特に順バイアスにまで浅くすると、ＣＭＯＳ回路は高速化され、基板バイアスを深くして逆バイアスを印加すると、ＣＭＯＳ回路は低速になる。
また、本実施例において命令発生回路ＯＰに入力される命令信号ＣＭＤ００は、オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、外部からの信号入力、メモリからの信号、または主回路ＬＳＩの処理負荷量に応じて決定される。
図２は、図１に示した電源電圧制御回路ＶＤＤＣＮＴまたは基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌの構成例を示す図である。電源電圧制御回路あるいは基板バイアス制御回路は、ゲートとソースとを接続したダイオード接続のＭＯＳトランジスタが直列接続された複数のＭＯＳトランジスタＭＯＳ０１と、各電圧を取り出すスイッチ用の複数のＭＯＳトランジスタＭＯＳ０２と、電流を増幅するアンプ回路ＡＭＰ０１と、および電流制限用の抵抗ＲＥＳ０１から構成される。
直列接続された複数のＭＯＳトランジスタＭＯＳ０１は、与えられた電圧を各トランジスタが持つ抵抗分により分割し、複数の電圧値を作成する。所望の電圧を生成しているＭＯＳトランジスタＭＯＳ０１から端子を取り出し、スイッチ用ＭＯＳトランジスタＭＯＳ０２に接続する。ＭＯＳ０２のゲート端子は制御信号Ｎ０８が接続され、各トランジスタＭＯＳ０１が生成している電圧のうち一つが選択されてトランジスタＭＯＳ０２を通じて出力される。トランジスタＭＯＳ０２から出力された電圧はアンプ回路ＡＭＰ０１により電流増幅され、電源電圧や基板バイアスとして必要な電流となる。このようにして、電源電圧制御回路や基板バイアス制御回路が発生する電圧は制御信号Ｎ０８により制御される。
基板バイアス制御回路としては、図２に示す回路が４種類必要になり、それぞれ高しきい値ＰＭＯＳトランジスタの基板用、高しきい値ＮＭＯＳトランジスタの基板用、低しきい値ＰＭＯＳトランジスタの基板用、低しきい値ＮＭＯＳトランジスタの基板用に用いられる。電流制限用の抵抗ＲＥＳ０１は、基板バイアス制御回路が順バイアスを供給する場合に、リーク電流が増加することを抑制するので、主回路ＬＳＩの動作信頼性が向上する。このようにして、主回路に供給する電位Ｎ０７が生成される。
図３は、電源電圧制御回路ＶＤＤＣＮＴまたは基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌの他の構成例を示す図である。電源電圧制御回路あるいは基板バイアス制御回路は、電流増幅を行うアンプ回路ＡＭＰ０２と、このアンプ回路の出力電圧を制御する抵抗ＲＥＳ０２および複数の抵抗ＲＥＳ０３と、ドレイン・ソース経路が各抵抗ＲＥＳ０３にそれぞれ接続された複数のスイッチ用ＭＯＳトランジスタＭＯＳ０３と、電流制限用抵抗ＲＥＳ０１から構成される。
制御信号Ｎ０８は、複数のＭＯＳトランジスタＭＯＳ０３のうちの１つを選択する。複数の抵抗ＲＥＳ０３はそれぞれ異なる抵抗値を持ち、トランジスタＭＯＳ０３によって選ばれる。選択された抵抗ＲＥＳ０３と抵抗ＲＥＳ０２の抵抗値によって、アンプ回路ＡＭＰ０２の出力する電圧が決定される。このようにして、電源電圧制御回路や基板バイアス制御回路が発生する電圧は、制御信号Ｎ０８により制御される。
基板バイアス制御回路としては、図３に示す回路が４種類必要になり、それぞれ高しきい値ＰＭＯＳトランジスタの基板用、高しきい値ＮＭＯＳトランジスタの基板用、低しきい値ＰＭＯＳトランジスタの基板用、低しきい値ＮＭＯＳトランジスタの基板用に用いられる。電流制限用の抵抗ＲＥＳ０１は、基板バイアス制御回路が順バイアスを供給する場合に、リーク電流が増加することを抑制するので、主回路ＬＳＩの動作信頼性が向上する。このようにして、主回路に供給する電位Ｎ０７が生成される。
図４は、図１に示したクロック周波数制御回路ＦＲＱＣＮＴの構成例を示す図である。クロック信号発生回路は、位相同期ループ回路ＰＬＬと、セレクタ回路ＳＥＬ１０と、分周回路ＤＩＶ１，ＤＩＶ２，ＤＩＶ３，ＤＩＶ４から構成される。クロック信号は位相同期ループ回路ＰＬＬによって生成され、制御信号Ｎ０９によりセレクタ回路ＳＥＬ１０がＰＬＬの生成するクロック信号をどの分周回路に伝達するかを選択する。選択された分周回路では、クロック信号の周波数を分周した信号Ｎ１０を出力する。分周回路は、例えば１倍、１／２倍、１／３倍、１／４倍などの回路が用いられる。このようにして、制御信号Ｎ０９により所望の周波数を持ったクロック信号が生成される。
図１に示したように、主回路ＬＳＩに複数の基板電位を供給する場合、図５あるいは図６の断面図に示すような基板の分割が必要になる。図５は３重ウエル構造と呼ばれる。図５において、左側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図１の論理ゲートＬＧ０１を構成し、右側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図１の論理ゲートＬＧ０２を構成するとする。
従来のＭＯＳトランジスタは、Ｐ型基板ＰＳＵＢにＮＭＯＳトランジスタ用のＮ型ウエルＮＷＥＬＬを形成し、Ｎ型拡散層１およびＰ型拡散層２を配置することにより、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成している。しかし、この構造ではＮＭＯＳトランジスタのＰ型ウエルはＰ型基板ＰＳＵＢを通じてすべて接続されてしまう。したがって、基板バイアス制御を行うためにＮ型ウエルおよびＰ型ウエルを分離する必要がある。
図５では、Ｎ型分離層ＮＩＳＯを設けることで、Ｐ型ウエルＰＷおよびＮ型ウエルＮＷを分離している。この断面構造により、複数の基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌから独立の基板電位を供給することが可能となる。
また、図６はシリコン・オン・インシュレータ（ＳＯＩ）構造と呼ばれている。図５と同様に、右側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、図１の論理ゲートＬＧ０２を構成するとする。ＭＯＳトランジスタとＰ型基板ＰＳＵＢの間に酸化膜からなる絶縁層ＩＮＳを設けてＰ型基板ＰＳＵＢとＭＯＳトランジスタを分離している。したがって、図５と同様に、複数の基板バイアス制御回路ＶＢＢＣＮＴ＿ＨおよびＶＢＢＣＮＴ＿Ｌから独立の基板電位を供給することができる。
次に、図７に本発明に係る半導体集積回路の第２の実施例を示す。図７では、主回路として、ＤＴ０３を入力とする高しきい値ＭＯＳトランジスタで構成されるレジスタ回路ＲＥＧ０３から、高しきい値ＭＯＳトランジスタで構成される論理ゲート７段が接続されてＤＴ０４を出力するレジスタ回路ＲＥＧ０４に至る信号経路と、ＤＴ０３を入力とする低しきい値ＭＯＳトランジスタで構成されるレジスタ回路ＲＥＧ０５から、低しきい値ＭＯＳトランジスタで構成される論理ゲート９段が接続されてＤＴ０６を出力するレジスタ回路ＲＥＧ０６に至る信号経路で構成されている。高しきい値ＭＯＳトランジスタと低しきい値ＭＯＳトランジスタは、ゲート酸化膜下の半導体基板の不純物濃度を変える等のプロセス条件を変えることにより作り分けることが可能であるが、特にその方法は限定しない。
レジスタ回路ＲＥＧ０３，ＲＥＧ０４には、クロック周波数制御回路ＦＲＱＣＮＴから２５０ＭＨｚの周波数のクロック信号が供給され、電源電圧制御回路ＶＤＤＣＮＴからは１．５Ｖ電圧が供給され、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌからは、ＮＭＯＳ用に０Ｖ、ＰＭＯＳ用に１．５Ｖの基板電位が供給され、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿ＨからはＮＭＯＳ用に０Ｖ、ＰＭＯＳ用に１．５Ｖの基板電位が供給されている。図では、電源電圧の接続は煩雑になるために省略されている。また、基板電位の供給は模式的に表現してある。
電源電圧は、全てのレジスタ回路および論理ゲートに供給されており、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌからは、低しきい値ＭＯＳで構成されているレジスタ回路ＲＥＧ０５，ＲＥＧ０６および低しきい値ＭＯＳトランジスタで構成されている論理ゲートに基板電位が供給されているとする。また、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈからは、高しきい値ＭＯＳで構成されているレジスタ回路ＲＥＧ０３，ＲＥＧ０４および高しきい値ＭＯＳトランジスタで構成されている論理ゲートに基板電位が供給されているとする。
この例では、高しきい値ＭＯＳトランジスタも低しきい値トランジスタも、ソース電位と同一の基板電位を供給されているために、基板効果によるしきい値電圧変化はしていない。主回路は、クロックに同期して動作する回路構成となっている。この回路を２５０ＭＨｚの動作周波数で動作させるためには、レジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路に沿って信号が伝播する遅延時間や、レジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路に沿って信号が伝播する遅延時間がクロックのサイクルタイム以内、すなわち、４ｎｓｅｃ以内である必要がある。ここで、論理ゲートの遅延特性を図８に示す。図８では横軸を電源電圧Ｖｄｄとし、縦軸を論理ゲート１段当たりの伝播遅延Ｔｐｄとしたグラフであり、電源電圧に対する論理ゲートの遅延の関係を示している。また、図中には、しきい値電圧Ｖｔｈが０．３Ｖと０．５Ｖの例を示している。本来は、負荷条件や入力信号の傾き、ゲートの種類で遅延は変化するが、簡単化のために、図７の論理ゲートとレジスタ回路の遅延が、全て図８に示した特性を持つと仮定する。図７における高しきい値トランジスタのしきい値電圧を０．５Ｖ、低しきい値トランジスタのしきい値電圧を０．３Ｖとする。
図８から、電源電圧が１．５Ｖ電圧での高しきい値論理ゲート１段の遅延は０．５ｎｓｅｃである。図７のレジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路では、レジスタ回路ＲＥＧ０３と論理ゲート７段を通過するので、信号伝播遅延は４ｎｓｅｃとなる。同様に、図８から低しきい値論理ゲート１段の遅延は０．４ｎｓｅｃであり、図７のレジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路では、レジスタ回路ＲＥＧ０５と論理ゲート９段を通過するので、信号伝播遅延はやはり４ｎｓｅｃとなる。本来は、クロック信号よりデータ信号が少し早い時刻にレジスタ回路に到達する必要があり、この余裕時間はレジスタ回路のセットアップタイムと呼ばれているが、ここではセットアップタイムを０とする。
０．２Ｖしきい値電圧を低くすると、約２桁サブスレッショルドリーク電流が増加するため、極力低しきい値ＭＯＳトランジスタを少なくすることが低消費電力化のために必要である。図７において、全てのレジスタ回路や論理ゲートを低しきい値のＭＯＳトランジスタで構成した場合も当然クロックサイクルを満足する信号遅延時間が得られ、２５０ＭＨｚで動作することは可能であるが、レジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路の信号伝播遅延は３．２ｎｓｅｃと必要以上に高速化することになる。
図７のように、主回路を構成する全ての信号経路の伝播遅延がクロックのサイクルタイムに等しい場合が、最もサブスレッショルドリーク電流による消費電力を小さくできる。
次に、図７の回路をクロック周波数５０ＭＨｚ、電源電圧０．８Ｖの動作モードで動作させる場合を考える。このように同一の回路を、動作周波数と電源電圧を変えて動作させることは低消費電力化に大きく寄与する。トランジスタの充放電に消費される電力は動作周波数に比例し、電源電圧の二乗に比例するからである。したがって、図７の回路を動作周波数５０ＭＨｚ、電源電圧０．８Ｖで動作させた場合には、充放電電力を約１／１７に低下させることができる。
図９に、図７の例と同様の主回路を、従来の技術である周波数と電源電圧のみ制御する場合について示した。この図では、基板電位の供給線は省略されているが、全てのＭＯＳトランジスタに固定的にソースと同電位の基板電位が供給されている。この場合は、図８の特性線からわかるように、高しきい値論理ゲート１段の遅延が２．１２ｎｓｅｃ、低しきい値論理ゲート１．１５ｎｓｅｃであり、図７の２つの信号経路の信号伝播遅延は、それぞれ１６．９６ｎｓｅｃ、１１．５ｎｓｅｃとなる。両方の信号経路ともに，サイクルタイムである２０ｎｓｅｃと比べて余裕がある。この場合は充放電電力は１／１７に削減したのに比べ、サブスレッショルドリーク電流による消費電力は、２５０ＭＨｚ、１．５Ｖの動作モードで動作していたときと比べて全く変わっていない。
図９のレジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路の遅延時間を、サイクルタイムである２０ｎｓｅｃに合わせるためには、高しきい値論理ゲート１段の遅延を２．５ｎｓにすればよい。図１０に電源電圧０．８Ｖの時のしきい値電圧Ｖｔｈと論理ゲートの遅延の関係を示す。図１０からしきい値電圧が約０．５５Ｖの時、１段あたりの遅延が２．５ｎｓｅｃになる。つまり、高しきい値論理ゲートを構成するＭＯＳトランジスタに逆バイアスをかけることにより、０．０５Ｖしきい値を上昇させればよい。図１１に印加する逆バイアス電圧（ソース電位との差）Ｖｓｂに対するしきい値変動値ΔＶｔｈを示した。図１１によれば、０．０５Ｖしきい値電圧を上昇させるためには、約０．３Ｖの基板バイアスをかければよいことがわかる。
図１２に、図７の例と同様の主回路を、従来の技術である周波数と電源電圧と全てのしきい値のトランジスタを一律に基板バイアス制御する場合について示した。本図では、基板電位および電源電圧の供給線は全てのＭＯＳトランジスタにつながるが、煩雑となるために、省略されている。基板バイアス制御回路ＶＢＢＣＮＴは、ＰＭＯＳ用に電源電圧より０．３Ｖ高い１．１Ｖの逆バイアス電位を、ＮＭＯＳ用にはＧＮＤ（０Ｖ）より０．３Ｖ低い−０．３Ｖの逆バイアス電位を主回路全体に供給している。この場合、高しきい値ＭＯＳトランジスタのしきい値電圧は０．５５Ｖとなり、高しきい値論理ゲート１段の遅延が２．５ｎｓｅｃとなり、レジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路の遅延時間はサイクルタイムである２０ｎｓｅｃに一致するが、低しきい値ＭＯＳトランジスタのしきい値電圧は０．３５Ｖとなり、低しきい値論理ゲート１段の遅延が１．３ｎｓｅｃとなり、レジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路の遅延時間はサイクルタイムより小さい値の１３ｎｓｅｃになる。
レジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路の遅延時間をサイクルタイムである２０ｎｓｅｃに一致させるためには、低しきい値ＭＯＳトランジスタに対して、もっと深い逆バイアスをかけてしきい値を上昇させる必要があるが、図１２の構成では、同時に高しきい値ＭＯＳトランジスタのしきい値が上昇し、５０ＭＨｚ動作を満足しなくなってしまう。この場合は、しきい値電圧が一律に０．０５Ｖ上昇したため、図９の構成と比べると、ある程度のサブスレッショルドリーク電流による消費電力の低減効果はあるが、低しきい値ＭＯＳトランジスタで構成される経路の信号伝達が速すぎ、無駄に大きなサブスレッショルドリーク電流を流している。
図１３に、本発明により図７の回路を動作周波数５０ＭＨｚ、電源電圧０．８Ｖで動作させた場合の構成例を示す。第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌからは、低しきい値ＮＭＯＳ用に−１．４Ｖ、低しきい値ＰＭＯＳ用に２．２Ｖの基板電位が供給され、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈからは高しきい値ＮＭＯＳ用に−０．３Ｖ、高しきい値ＰＭＯＳ用に１．１Ｖの基板電位が供給されている。
このように異なったしきい値のＭＯＳトランジスタに対して、基板バイアスを独立に供給することにより、高しきい値論理ゲート１段の遅延を２．５ｎｓｅｃ、低しきい値論理ゲート１段の遅延を２ｎｓｅｃにし、それぞれの信号経路の伝播遅延時間をサイクルタイム２０ｎｓｅｃと合わせることができる。また、この時、高しきい値ＭＯＳトランジスタのしきい値電圧は約０．５５Ｖ、低しきい値ＭＯＳトランジスタのしきい値電圧は約０．４９Ｖに制御されている。
図１４に上記構成例におけるサブスレッショルドリーク電流Ｉｓｂｔｈの低減の効果を従来技術と比較して示す。図１４において、Ａは図９に示した基板電位の制御を行わない従来技術、Ｂは図１１に示した一律に基板制御をした従来技術であり、Ｃは複数の基板電位制御を行う本発明の場合である。また、Ｈｔｈは高しきい値ＭＯＳトランジスタのリーク電流であり、Ｌｔｈは低しきい値ＭＯＳトランジスタのリーク電流である。図のリーク電流値は、しきい値電圧０．５Ｖ時の論理ゲート１個のサブスレッショルドリーク電流を１として正規化してあるため無次元である。
図１４からわかるように、複数の基板電位制御を行う本発明Ｃは、基板制御を行わない従来技術Ａと比べて１／６６、一律に基板制御をした従来技術Ｂと比べても１／２１までリーク電流を削減できている。本図から本発明の消費電力低減の効果が明らかである。図の３例（Ａ，Ｂ，Ｃ）とも全て同一の周波数で動作することから、本発明は、動作速度を犠牲にすることなく大きな電力低減が可能となることがわかる。
次に、上記構成例を用いて、本発明の印加する基板バイアス電位の特徴について説明する。
まず、１．５Ｖ電源電圧の時と０．８Ｖ電源電圧の時の基板バイアス電位の差に着目する。低しきい値ＭＯＳトランジスタに印加する基板バイアス電位の差は１．４Ｖ、高しきい値ＭＯＳトランジスタに印加する基板バイアス電位の差は０．５Ｖであり、低しきい値ＭＯＳトランジスタの方が電源電圧を低下させた時に基板バイアス電位を大きく変化させている。このように低電源電圧時に低しきい値ＭＯＳトランジスタにより深い基板バイアスを印加することが、本発明の基板バイアス電位の制御の第１の特徴である。
次に、１．５Ｖ動作時と０．８Ｖ動作時の高低のしきい値電圧の差に着目する。１．５Ｖ動作時は、２種のしきい値電圧の差は０．２Ｖであり、０．８Ｖ時は、図１３で説明したように、高しきい値ＭＯＳトランジスタのしきい値電圧を０．５５Ｖとし、低しきい値ＭＯＳトランジスタのしきい値電圧を０．４９Ｖとしたので、その差は０．０６Ｖである。このように、電源電圧の高い時ほど２種のしきい値電圧の差を大きくし、電源電圧の低いときほど２種のしきい値電圧の差を小さくするように基板バイアス電位を制御することが本発明の基板バイアス電位の制御の第２の特徴である。
さらに、電源電圧や周波数を変えたときの高低しきい値ＭＯＳの速度の関係に着目する。１．８Ｖ動作時は、高しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は０．５ｎｓｅｃであり、低しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は０．４ｎｓｅｃであり、その速度比は０．８：１である。一方、０．８Ｖ動作時の高しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は２．５ｎｓｅｃであり、低しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は２ｎｓｅｃであり、その速度比はやはり０．８：１である。このように、電源電圧を変化させても、高低しきい値ＭＯＳトランジスタのスイッチング速度の比を一定に保つように、基板バイアス電位を制御することが本発明の基板バイアス電位の制御の第３の特徴である。
レジスタ回路ＲＥＧ０３，ＲＥＧ０４には、クロック周波数制御回路ＦＲＱＣＮＴから２５０ＭＨｚの周波数のクロック信号が供給され、電源電圧制御回路ＶＤＤＣＮＴからは１．５Ｖ電圧が供給され、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌからは、ＮＭＯＳ用に０Ｖ、ＰＭＯＳ用に１．５Ｖの基板電位が供給され、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿ＨからはＮＭＯＳ用に０Ｖ、ＰＭＯＳ用に１．５Ｖの基板電位が供給されている。図では、電源電圧の接続は煩雑になるために省略されている。また、基板電位の供給は模式的に表現してある。
電源電圧は、全てのレジスタ回路および論理ゲートに供給されており、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌからは、低しきい値ＭＯＳで構成されているレジスタ回路ＲＥＧ０５，ＲＥＧ０６および低しきい値ＭＯＳトランジスタで構成されている論理ゲートに基板電位が供給されているとする。また、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈからは、高しきい値ＭＯＳで構成されているレジスタ回路ＲＥＧ０３，ＲＥＧ０４および高しきい値ＭＯＳトランジスタで構成されている論理ゲートに基板電位が供給されているとする。
この例では、高しきい値ＭＯＳトランジスタも低しきい値トランジスタも、ソース電位と同一の基板電位を供給されているために、基板効果によるしきい値電圧変化はしていない。主回路は、クロックに同期して動作する回路構成となっている。この回路を２５０ＭＨｚの動作周波数で動作させるためには、レジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路に沿って信号が伝播する遅延時間や、レジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路に沿って信号が伝播する遅延時間がクロックのサイクルタイム以内、すなわち、４ｎｓｅｃ以内である必要がある。ここで、論理ゲートの遅延特性を図８に示す。図８では横軸を電源電圧Ｖｄｄとし、縦軸を論理ゲート１段当たりの伝播遅延Ｔｐｄとしたグラフであり、電源電圧に対する論理ゲートの遅延の関係を示している。また、図中には、しきい値電圧Ｖｔｈが０．３Ｖと０．５Ｖの例を示している。本来は、負荷条件や入力信号の傾き、ゲートの種類で遅延は変化するが、簡単化のために、図７の論理ゲートとレジスタ回路の遅延が、全て図８に示した特性を持つと仮定する。図７における高しきい値トランジスタのしきい値電圧を０．５Ｖ、低しきい値トランジスタのしきい値電圧を０．３Ｖとする。
図８から、電源電圧が１．５Ｖ電圧での高しきい値論理ゲート１段の遅延は０．５ｎｓｅｃである。図７のレジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路では、レジスタ回路ＲＥＧ０３と論理ゲート７段を通過するので、信号伝播遅延は４ｎｓｅｃとなる。同様に、図８から低しきい値論理ゲート１段の遅延は０．４ｎｓｅｃであり、図７のレジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路では、レジスタ回路ＲＥＧ０５と論理ゲート９段を通過するので、信号伝播遅延はやはり４ｎｓｅｃとなる。本来は、クロック信号よりデータ信号が少し早い時刻にレジスタ回路に到達する必要があり、この余裕時間はレジスタ回路のセットアップタイムと呼ばれているが、ここではセットアップタイムを０とする。
０．２Ｖしきい値電圧を低くすると、約２桁サブスレッショルドリーク電流が増加するため、極力低しきい値ＭＯＳトランジスタを少なくすることが低消費電力化のために必要である。図７において、全てのレジスタ回路や論理ゲートを低しきい値のＭＯＳトランジスタで構成した場合も当然クロックサイクルを満足する信号遅延時間が得られ、２５０ＭＨｚで動作することは可能であるが、レジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路の信号伝播遅延は３．２ｎｓｅｃと必要以上に高速化することになる。
図７のように、主回路を構成する全ての信号経路の伝播遅延がクロックのサイクルタイムに等しい場合が、最もサブスレッショルドリーク電流による消費電力を小さくできる。
次に、図７の回路をクロック周波数５０ＭＨｚ、電源電圧０．８Ｖの動作モードで動作させる場合を考える。このように同一の回路を、動作周波数と電源電圧を変えて動作させることは低消費電力化に大きく寄与する。トランジスタの充放電に消費される電力は動作周波数に比例し、電源電圧の二乗に比例するからである。したがって、図７の回路を動作周波数５０ＭＨｚ、電源電圧０．８Ｖで動作させた場合には、充放電電力を約１／１７に低下させることができる。
図９に、図７の例と同様の主回路を、従来の技術である周波数と電源電圧のみ制御する場合について示した。この図では、基板電位の供給線は省略されているが、全てのＭＯＳトランジスタに固定的にソースと同電位の基板電位が供給されている。この場合は、図８の特性線からわかるように、高しきい値論理ゲート１段の遅延が２．１２ｎｓｅｃ、低しきい値論理ゲート１．１５ｎｓｅｃであり、図７の２つの信号経路の信号伝播遅延は、それぞれ１６．９６ｎｓｅｃ、１１．５ｎｓｅｃとなる。両方の信号経路ともに，サイクルタイムである２０ｎｓｅｃと比べて余裕がある。この場合は充放電電力は１／１７に削減したのに比べ、サブスレッショルドリーク電流による消費電力は、２５０ＭＨｚ、１．５Ｖの動作モードで動作していたときと比べて全く変わっていない。
図９のレジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路の遅延時間を、サイクルタイムである２０ｎｓｅｃに合わせるためには、高しきい値論理ゲート１段の遅延を２．５ｎｓにすればよい。図１０に電源電圧０．８Ｖの時のしきい値電圧Ｖｔｈと論理ゲートの遅延の関係を示す。図１０からしきい値電圧が約０．５５Ｖの時、１段あたりの遅延が２．５ｎｓｅｃになる。つまり、高しきい値論理ゲートを構成するＭＯＳトランジスタに逆バイアスをかけることにより、０．０５Ｖしきい値を上昇させればよい。図１１に印加する逆バイアス電圧（ソース電位との差）Ｖｓｂに対するしきい値変動値ΔＶｔｈを示した。図１１によれば、０．０５Ｖしきい値電圧を上昇させるためには、約０．３Ｖの基板バイアスをかければよいことがわかる。
図１２に、図７の例と同様の主回路を、従来の技術である周波数と電源電圧と全てのしきい値のトランジスタを一律に基板バイアス制御する場合について示した。本図では、基板電位および電源電圧の供給線は全てのＭＯＳトランジスタにつながるが、煩雑となるために、省略されている。基板バイアス制御回路ＶＢＢＣＮＴは、ＰＭＯＳ用に電源電圧より０．３Ｖ高い１．１Ｖの逆バイアス電位を、ＮＭＯＳ用にはＧＮＤ（０Ｖ）より０．３Ｖ低い−０．３Ｖの逆バイアス電位を主回路全体に供給している。この場合、高しきい値ＭＯＳトランジスタのしきい値電圧は０．５５Ｖとなり、高しきい値論理ゲート１段の遅延が２．５ｎｓｅｃとなり、レジスタ回路ＲＥＧ０３からレジスタ回路ＲＥＧ０４に至る信号経路の遅延時間はサイクルタイムである２０ｎｓｅｃに一致するが、低しきい値ＭＯＳトランジスタのしきい値電圧は０．３５Ｖとなり、低しきい値論理ゲート１段の遅延が１．３ｎｓｅｃとなり、レジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路の遅延時間はサイクルタイムより小さい値の１３ｎｓｅｃになる。
レジスタ回路ＲＥＧ０５からレジスタ回路ＲＥＧ０６に至る信号経路の遅延時間をサイクルタイムである２０ｎｓｅｃに一致させるためには、低しきい値ＭＯＳトランジスタに対して、もっと深い逆バイアスをかけてしきい値を上昇させる必要があるが、図１２の構成では、同時に高しきい値ＭＯＳトランジスタのしきい値が上昇し、５０ＭＨｚ動作を満足しなくなってしまう。この場合は、しきい値電圧が一律に０．０５Ｖ上昇したため、図９の構成と比べると、ある程度のサブスレッショルドリーク電流による消費電力の低減効果はあるが、低しきい値ＭＯＳトランジスタで構成される経路の信号伝達が速すぎ、無駄に大きなサブスレッショルドリーク電流を流している。
図１３に、本発明により図７の回路を動作周波数５０ＭＨｚ、電源電圧０．８Ｖで動作させた場合の構成例を示す。第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌからは、低しきい値ＮＭＯＳ用に−１．４Ｖ、低しきい値ＰＭＯＳ用に２．２Ｖの基板電位が供給され、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈからは高しきい値ＮＭＯＳ用に−０．３Ｖ、高しきい値ＰＭＯＳ用に１．１Ｖの基板電位が供給されている。
このように異なったしきい値のＭＯＳトランジスタに対して、基板バイアスを独立に供給することにより、高しきい値論理ゲート１段の遅延を２．５ｎｓｅｃ、低しきい値論理ゲート１段の遅延を２ｎｓｅｃにし、それぞれの信号経路の伝播遅延時間をサイクルタイム２０ｎｓｅｃと合わせることができる。また、この時、高しきい値ＭＯＳトランジスタのしきい値電圧は約０．５５Ｖ、低しきい値ＭＯＳトランジスタのしきい値電圧は約０．４９Ｖに制御されている。
図１４に上記構成例におけるサブスレッショルドリーク電流Ｉｓｂｔｈの低減の効果を従来技術と比較して示す。図１４において、Ａは図９に示した基板電位の制御を行わない従来技術、Ｂは図１１に示した一律に基板制御をした従来技術であり、Ｃは複数の基板電位制御を行う本発明の場合である。また、Ｈｔｈは高しきい値ＭＯＳトランジスタのリーク電流であり、Ｌｔｈは低しきい値ＭＯＳトランジスタのリーク電流である。図のリーク電流値は、しきい値電圧０．５Ｖ時の論理ゲート１個のサブスレッショルドリーク電流を１として正規化してあるため無次元である。
図１４からわかるように、複数の基板電位制御を行う本発明Ｃは、基板制御を行わない従来技術Ａと比べて１／６６、一律に基板制御をした従来技術Ｂと比べても１／２１までリーク電流を削減できている。本図から本発明の消費電力低減の効果が明らかである。図の３例（Ａ，Ｂ，Ｃ）とも全て同一の周波数で動作することから、本発明は、動作速度を犠牲にすることなく大きな電力低減が可能となることがわかる。
次に、上記構成例を用いて、本発明の印加する基板バイアス電位の特徴について説明する。
まず、１．５Ｖ電源電圧の時と０．８Ｖ電源電圧の時の基板バイアス電位の差に着目する。低しきい値ＭＯＳトランジスタに印加する基板バイアス電位の差は１．４Ｖ、高しきい値ＭＯＳトランジスタに印加する基板バイアス電位の差は０．５Ｖであり、低しきい値ＭＯＳトランジスタの方が電源電圧を低下させた時に基板バイアス電位を大きく変化させている。このように低電源電圧時に低しきい値ＭＯＳトランジスタにより深い基板バイアスを印加することが、本発明の基板バイアス電位の制御の第１の特徴である。
次に、１．５Ｖ動作時と０．８Ｖ動作時の高低のしきい値電圧の差に着目する。１．５Ｖ動作時は、２種のしきい値電圧の差は０．２Ｖであり、０．８Ｖ時は、図１３で説明したように、高しきい値ＭＯＳトランジスタのしきい値電圧を０．５５Ｖとし、低しきい値ＭＯＳトランジスタのしきい値電圧を０．４９Ｖとしたので、その差は０．０６Ｖである。このように、電源電圧の高い時ほど２種のしきい値電圧の差を大きくし、電源電圧の低いときほど２種のしきい値電圧の差を小さくするように基板バイアス電位を制御することが本発明の基板バイアス電位の制御の第２の特徴である。
さらに、電源電圧や周波数を変えたときの高低しきい値ＭＯＳの速度の関係に着目する。１．８Ｖ動作時は、高しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は０．５ｎｓｅｃであり、低しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は０．４ｎｓｅｃであり、その速度比は０．８：１である。一方、０．８Ｖ動作時の高しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は２．５ｎｓｅｃであり、低しきい値ＭＯＳトランジスタで構成された論理ゲートの１段分の遅延は２ｎｓｅｃであり、その速度比はやはり０．８：１である。このように、電源電圧を変化させても、高低しきい値ＭＯＳトランジスタのスイッチング速度の比を一定に保つように、基板バイアス電位を制御することが本発明の基板バイアス電位の制御の第３の特徴である。
図１５に、本発明に係る半導体集積回路装置の第３の実施例を示す。本図は図７の構成と似ているが、予めプロセス条件ではＭＯＳトランジスタのしきい値を変えておらず、基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌ，ＶＢＢＣＮＴ＿Ｈを用いて基板電位を制御することにより、しきい値を変化させている。図のＭＯＳトランジスタは、プロセス条件では全て０．３Ｖしきい値で作成しておく。データ信号ＤＴ０３を入力とするレジスタ回路ＲＥＧ０３から論理ゲート７段が接続され、データ信号ＤＴ０４を出力するレジスタ回路ＲＥＧ０４に至る信号経路上のＭＯＳトランジスタに逆バイアスを１．５Ｖかけることによりしきい値電圧を０．２Ｖ上昇させている。これにより、実施例２における図７の構成例の回路と全く同じ遅延で動作する。また、本図におけるＭＯＳトランジスタの特性は図８、図１０、図１１に示した特性に従うものとする。
図１６に、電源電圧０．８Ｖ、クロック周波数５０ＭＨｚに切り替えた場合を示す。この場合も、図１３と同様に、低しきい値ＭＯＳトランジスタのしきい値電圧を０．４９Ｖ、高しきい値ＭＯＳトランジスタのしきい値電圧を０．５５Ｖにするように、基板バイアス電位を制御している。
図１６に、電源電圧０．８Ｖ、クロック周波数５０ＭＨｚに切り替えた場合を示す。この場合も、図１３と同様に、低しきい値ＭＯＳトランジスタのしきい値電圧を０．４９Ｖ、高しきい値ＭＯＳトランジスタのしきい値電圧を０．５５Ｖにするように、基板バイアス電位を制御している。
図１７に、本発明に係る半導体集積回路装置の第４の実施例を示す。図１の構成に加えて、ルックアップテーブルＬＵＴを備えた構成となっている。ルックアップテーブルＬＵＴは、図１８に示すように、周波数ｆ、電源電圧ＶＤＤ、第１の基板バイアス電位Ｖｓｕｂ＿ｂ１、第２の基板バイアス電位Ｖｓｕｂ＿ｂ２を組にして記憶している。これらは、所望の周波数を実現する際に最も消費電力が小さくなるように決定されている。
命令発生回路ＯＰは、要求される周波数を命令信号ＣＭＤ００により与えられると、ルックアップテーブルＬＵＴを参照して次のような命令信号を伝達する。
すなわち、クロック周波数制御回路ＦＲＱＣＮＴへ命令信号ＣＭＤ０１により要求する周波数ｆを伝達し、電源電圧制御回路ＶＤＤＣＮＴへ命令信号ＣＭＤ０２により電源電圧値ＶＤＤを伝達し、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌへ命令信号ＣＭＤ０３により第１の基板バイアス値Ｖｓｕｂ＿ｂ１を伝達し、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈへ命令信号ＣＭＤ０４により第２の基板バイアス値Ｖｓｕｂ＿ｂ２を伝達する。
命令発生回路ＯＰは、要求される周波数を命令信号ＣＭＤ００により与えられると、ルックアップテーブルＬＵＴを参照して次のような命令信号を伝達する。
すなわち、クロック周波数制御回路ＦＲＱＣＮＴへ命令信号ＣＭＤ０１により要求する周波数ｆを伝達し、電源電圧制御回路ＶＤＤＣＮＴへ命令信号ＣＭＤ０２により電源電圧値ＶＤＤを伝達し、第１の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｌへ命令信号ＣＭＤ０３により第１の基板バイアス値Ｖｓｕｂ＿ｂ１を伝達し、第２の基板バイアス制御回路ＶＢＢＣＮＴ＿Ｈへ命令信号ＣＭＤ０４により第２の基板バイアス値Ｖｓｕｂ＿ｂ２を伝達する。
第１〜第４の実施例で述べた本発明に係る半導体集積回路装置の配置についての一実施例を図１９に示す。図１９は半導体集積回路ＬＳＩ９０上に、論理ゲートを横一列に配置し、複数の列ＲＯ９１からＲＯ９８を縦方向に並べることにより、論理ゲートを２次元的に配置した例である。本実施例において、論理ゲートは矩形で示され、内部のパターンは省略したが、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが上下に配置されている。
ここで、列ＲＯ９１およびＲＯ９６上の論理ゲートは、低しきい値電圧のＭＯＳトランジスタで構成され、それ以外の列の論理ゲートは全て高しきい値電圧のＭＯＳトランジスタで構成されているとする。この場合、絶縁された４つのＰウェル領域ＰＷ９１からＰＷ９４が必要になる。隣接している列ＲＯ９２、ＲＯ９３、ＲＯ９４、ＲＯ９５は、同一のしきい値電圧のＭＯＳトランジスタにより構成されるためＰウェル領域ＰＷ９２を共有することができる。同様に、列ＲＯ９７とＲＯ９８はＰウェル領域ＰＷ９４を共有している。
また、５つのＮウェル領域ＮＷ９１からＮＷ９５が必要になる。Ｎウェルについても、隣接している列ＲＯ９２とＲＯ９３は１つのＮウェル領域ＮＷ９２を、列ＲＯ９３とＲＯ９４はＮウェル領域ＮＷ９３を、列ＲＯ９７とＲＯ９８はＮウェル領域ＮＷ９５をそれぞれ共有することができる。
また、図１９において、斜線で示した論理ゲートは、本来の論理機能に必要がないダミーゲートである。ダミーゲートは、レイアウト設計後や製造後に論理修正が発生した場合に、修正に利用するために予めレイアウトしておく予備のゲートである。製造前の論理修正に対しては、ダミーゲートを用いることにより、大幅なレイアウト変更をせずに対応できるという利点があり、製造後でも配線マスクの修正のみで対応できるという利点がある。
本発明に係る半導体集積回路装置の場合、しきい値電圧によりウェル領域を分離しているために、ダミーゲートもそれぞれのウェル領域に必要となる。論理修正の際に所望のしきい値電圧のダミーゲートがない場合、たとえ別のしきい値電圧のダミーゲートがあったとしても用いることができない。そこで、全てのウェル領域の論理ゲート数に応じて適切な数のダミーゲートを配置しておくことが本発明の半導体集積回路装置では必要である。
図２０に、図１９の配置を行った場合の基板バイアス電源を供給するための基板バイアス供給線を示す。図２０では、煩雑を避けるためにウェル領域は省略した。基板バイアス供給線ｗｉ９１からｗｉ９４は、列に平行に配置されいる。また、列の左右に補強用に直角方向にも配線を施した例を示してある。基板バイアス供給線ｗｉ９１は高しきい値ＭＯＳトランジスタのＰウェルに、基板バイアス供給線ｗｉ９２は高しきい値ＭＯＳトランジスタのＮウェルに、基板バイアス供給線ｗｉ９３は低しきい値ＭＯＳトランジスタのＰウェルに、基板バイアス供給線ｗｉ９４は低しきい値ＭＯＳトランジスタのＮウェルに、それぞれバイアス電源を供給している。このようにレイアウトすることにより、ウェルの分離を少なくし、面積の増加を最小限にすることが可能となる。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、前述した実施例においては、しきい値電圧の異なる２種類のＭＯＳトランジスタを用いる場合を主に説明したが、３種類以上のしきい値電圧のＭＯＳトランジスタを混在させる場合にも容易に実施可能であることは言うまでもない。
ここで、列ＲＯ９１およびＲＯ９６上の論理ゲートは、低しきい値電圧のＭＯＳトランジスタで構成され、それ以外の列の論理ゲートは全て高しきい値電圧のＭＯＳトランジスタで構成されているとする。この場合、絶縁された４つのＰウェル領域ＰＷ９１からＰＷ９４が必要になる。隣接している列ＲＯ９２、ＲＯ９３、ＲＯ９４、ＲＯ９５は、同一のしきい値電圧のＭＯＳトランジスタにより構成されるためＰウェル領域ＰＷ９２を共有することができる。同様に、列ＲＯ９７とＲＯ９８はＰウェル領域ＰＷ９４を共有している。
また、５つのＮウェル領域ＮＷ９１からＮＷ９５が必要になる。Ｎウェルについても、隣接している列ＲＯ９２とＲＯ９３は１つのＮウェル領域ＮＷ９２を、列ＲＯ９３とＲＯ９４はＮウェル領域ＮＷ９３を、列ＲＯ９７とＲＯ９８はＮウェル領域ＮＷ９５をそれぞれ共有することができる。
また、図１９において、斜線で示した論理ゲートは、本来の論理機能に必要がないダミーゲートである。ダミーゲートは、レイアウト設計後や製造後に論理修正が発生した場合に、修正に利用するために予めレイアウトしておく予備のゲートである。製造前の論理修正に対しては、ダミーゲートを用いることにより、大幅なレイアウト変更をせずに対応できるという利点があり、製造後でも配線マスクの修正のみで対応できるという利点がある。
本発明に係る半導体集積回路装置の場合、しきい値電圧によりウェル領域を分離しているために、ダミーゲートもそれぞれのウェル領域に必要となる。論理修正の際に所望のしきい値電圧のダミーゲートがない場合、たとえ別のしきい値電圧のダミーゲートがあったとしても用いることができない。そこで、全てのウェル領域の論理ゲート数に応じて適切な数のダミーゲートを配置しておくことが本発明の半導体集積回路装置では必要である。
図２０に、図１９の配置を行った場合の基板バイアス電源を供給するための基板バイアス供給線を示す。図２０では、煩雑を避けるためにウェル領域は省略した。基板バイアス供給線ｗｉ９１からｗｉ９４は、列に平行に配置されいる。また、列の左右に補強用に直角方向にも配線を施した例を示してある。基板バイアス供給線ｗｉ９１は高しきい値ＭＯＳトランジスタのＰウェルに、基板バイアス供給線ｗｉ９２は高しきい値ＭＯＳトランジスタのＮウェルに、基板バイアス供給線ｗｉ９３は低しきい値ＭＯＳトランジスタのＰウェルに、基板バイアス供給線ｗｉ９４は低しきい値ＭＯＳトランジスタのＮウェルに、それぞれバイアス電源を供給している。このようにレイアウトすることにより、ウェルの分離を少なくし、面積の増加を最小限にすることが可能となる。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、前述した実施例においては、しきい値電圧の異なる２種類のＭＯＳトランジスタを用いる場合を主に説明したが、３種類以上のしきい値電圧のＭＯＳトランジスタを混在させる場合にも容易に実施可能であることは言うまでもない。
以上のように、本発明に係る半導体集積回路装置は、プロセス条件や基板バイアスを変えることにより複数のしきい値のＭＯＳトランジスタを用いて構成された半導体集積回路装置において、動作周波数、電源電圧を変化させた場合に、しきい値が異なるＭＯＳトランジスタにそれぞれ独立に基板電位を供給して、それぞれのＭＯＳトランジスタのしきい値電圧を独立に制御して、リーク電流による消費電力を極限まで小さくする。
Claims (10)
- ＣＭＯＳ回路で構成された内部論理回路を備える半導体集積回路装置であって、
前記内部論理回路は、少なくとも２種類のしきい値電圧のＮ型ＭＯＳトランジスタと少なくとも２種類のしきい値電圧のＰ型ＭＯＳトランジスタとを有し、
第１のしきい値電圧を有する第１のＮ型ＭＯＳトランジスタは、第１のＰ型ウェル領域上に形成され、
前記第１のＮ型ＭＯＳトランジスタとはプロセス条件を変えて形成され、前記第１のしきい値電圧よりも高い第２のしきい値電圧を有する第２のＮ型ＭＯＳトランジスタは、第２のＰ型ウェル領域上に形成され、
第３のしきい値電圧を有する第１のＰ型ＭＯＳトランジスタは、第１のＮ型ウェル領域上に形成され、
前記第１のＰ型ＭＯＳトランジスタとはプロセス条件を変えて形成され、前記第３のしきい値電圧の絶対値よりも高い第４のしきい値電圧の絶対値を有する第２のＰ型ＭＯＳトランジスタは、第２のＮ型ウェル領域上に形成され、
前記第１のＰ型ウェル領域と前記第２のＰ型ウェル領域とは電気的に絶縁され、
前記第１のＮ型ウェル領域と前記第２のＮ型ウェル領域とは電気的に絶縁され、
前記内部論理回路は、動作周波数の異なる第１及び第２の少なくとも２種類の信号処理を行う動作モードを有し、前記第１の動作モードは前記第２の動作モードで供給されるクロック信号より高い周波数のクロック信号が供給され、前記第１の動作モードにおいて供給される電源電圧は前記第２の動作モードにおいて供給される電源電圧より高く、
前記第１または第２のＰ型ウェル領域には前記第１の動作モード時と前記第２の動作モード時で異なった電位が供給され、
前記第１または第２のＮ型ウェル領域には前記第１の動作モード時と前記第２の動作モード時で異なった電位が供給され、
前記第１の動作モードと前記第２の動作モード時に前記第１のＰ型ウェル領域または前記第１のＮ型ウェル領域に供給される電位の変化量は、前記第１の動作モードと前記第２の動作モード時に前記第２のＰ型ウェル領域または前記第２のＮ型ウェル領域に供給される電位の変化量よりも大きいことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
高い電源電圧が供給され高い周波数で動作させる前記第１の動作モード時における前記第１及び第２のしきい値を有するＰ型ＭＯＳトランジスタのしきい値電圧の差よりも、低い電源電圧が供給され低い周波数で動作させる前記第２の動作モード時における前記第１及び第２のＰ型ＭＯＳトランジスタのしきい値電圧の差が小さくなるように、それぞれのＭＯＳトランジスタに基板電位が供給されることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
高い電源電圧が供給され高い周波数で動作させる前記第１の動作モード時における前記第１及び第２のしきい値を有するＮ型ＭＯＳトランジスタのしきい値電圧の差よりも、低い電源電圧が供給され低い周波数で動作させる前記第２の動作モード時における前記第１及び第２のＮ型ＭＯＳトランジスタのしきい値電圧の差が小さくなるように、それぞれのＭＯＳトランジスタに基板電位が供給されることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記第１及び第２の動作モード時における前記第１及び第２のＭＯＳトランジスタのスイッチング速度比率が一定となるように、それぞれのＭＯＳトランジスタに基板電位が供給されることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記内部論理回路は、主回路と命令発生回路と、クロック周波数制御回路と、電源電圧制御回路と、第１及び第２の少なくとも２つの基板バイアス制御回路を有し、
前記命令発生回路は、第１から第４の少なくとも４つの命令信号を出力し、
前記周波数制御回路は、前記第１の命令信号にしたがってクロック信号を出力し、
前記電源電圧制御回路は、前記第２の命令信号にしたがって電源電圧を発生し、
前記第１の基板バイアス制御回路は、前記第３の命令信号にしたがって前記第１のＮ型およびＰ型ウエル領域に供給する基板バイアスを発生し、
前記第２の基板バイアス制御回路は、前記第４の命令信号にしたがって前記第２のＮ型及びＰ型ウエル領域に供給する基板バイアスを発生し、
前記主回路は、前記クロック信号と、前記電源電圧と、前記第１及び第２の基板バイアスが供給されて所定の動作モードに切り替えられることを特徴とする半導体集積回路装置。 - 請求項５記載の半導体集積回路装置において、
前記命令発生回路が出力する命令信号は、オペレーティングシステムからの命令またはアプリケーションソフトウエアからの命令または外部からの信号入力またはメモリからの信号または前記主回路の処理負荷量に応じて決定されることを特徴とする半導体集積回路装置。 - 請求項５記載の半導体集積回路装置において、
前記第１及び第２の動作モードで供給されるクロック信号の周波数ごとに前記第１及び第２の動作モードで前記内部論理回路に供給される電源電圧の値と、前記第１のＰ型ウェル領域またはＮ型ウェル領域に供給される前記第１の基板バイアス制御回路から発生される電圧の値と、前記第２のＰ型ウェル領域またはＮ型ウェル領域に供給される前記第２の基板バイアス制御回路から発生される電圧の値とを予めルックアップテーブルとして備え、
前記電源電圧制御回路と、前記第１及び第２の基板バイアス制御回路は、前記ルックアップテーブルに従った制御を行うことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記内部論理回路は、前記第１のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタが配置された第１の論理ゲートと、前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタが配置された第２の論理ゲートを有し、
前記第１と前記第２の論理ゲートがそれぞれ近接するように配置され、
前記第１と前記第２の論理ゲート群が異なるウェルに分離して配置され、
異なるウェル領域ごとに修正時に使用できる予備ゲートを含むことを特徴とする半導体集積回路装置。 - 請求項１乃至８のいずれかに記載の半導体集積回路装置において、
前記内部論理回路は、ゲートが共通接続され、ソース・ドレイン経路が直列接続された第１のＮ型ＭＯＳトランジスタと第１のＰ型ＭＯＳトランジスタとを含む第１のＣＭＯＳ論理ゲートと、ゲートが共通接続され、ソース・ドレイン経路が直列接続された第２のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとを含む第２のＣＭＯＳ論理ゲートとを有することを特徴とする半導体集積回路装置。 - 請求項１乃至９のいずれかに記載の半導体集積回路装置において、
前記プロセス条件として少なくともゲート絶縁膜下の不純物濃度、ゲート絶縁膜厚及びゲート長のいずれか一つを含むことを特徴とする半導体集積回路装置。
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