JP4489973B2 - 変換がパリティ反転であるようなnビット・ソースワードから対応するmビット・チャネルワードへのエンコーディング及びその逆を行うデコーディング - Google Patents
変換がパリティ反転であるようなnビット・ソースワードから対応するmビット・チャネルワードへのエンコーディング及びその逆を行うデコーディング Download PDFInfo
- Publication number
- JP4489973B2 JP4489973B2 JP2000605311A JP2000605311A JP4489973B2 JP 4489973 B2 JP4489973 B2 JP 4489973B2 JP 2000605311 A JP2000605311 A JP 2000605311A JP 2000605311 A JP2000605311 A JP 2000605311A JP 4489973 B2 JP4489973 B2 JP 4489973B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- words
- source
- channel
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Description
本発明は、ソース信号のビットストリームがnビットのソースワードに分割され、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする装置及び方法に関し、この装置は前記ソースワードを対応するmビット・チャネルワードへ変換する変換手段を有する。本発明は更に、バイナリ−・ソース信号のデータビットのストリームを得るように、上記エンコーディング装置によって得られたバイナリ−・チャネル信号のデータビットのストリームをデコーディングする装置にも関する。
【0002】
前述のエンコーディング装置は、文献:K.A.Schouhamer Immink、「Coding techniques for digital recorders」、Prentice Hall、chapter5.6.7、pp.127〜131、1991、から知られる。この本は、パラメータが速度2/3において(1、7)を満足する(d、k)シーケンスを生成するエンコーダについて述べている。このエンコーダは、Cohnらによる米国特許第4,337,458号によっても提案されている。既知のエンコーディング案はDCレベルの存在によって損害を受ける。DCレベルは過剰に大きくなり、通信システムにおいて歪みを引き起こし得る。この歪みは、磁気記録媒体におけるあらゆるデータ記録中の歪みと同様に、DC成分を扱うことができない。
【0003】
本発明は、nビット・ソースワードを、チャネルワードそれ自体はチャネル信号内にDC成分を生成しないような、対応するmビット・チャネルワードへエンコーディングする装置、及び、追加的な手段が取られることによって(d、k)シーケンス状のチャネル信号を実現する可能性、を提供することを目的とする。
【0004】
本発明に掛かる装置は、変換手段がp個の連続したnビット・ソースワードから成るブロックを、p個の連続したnビット・ソースワードの各ブロックに対する変換がパリティ反転であるように、対応するp個の連続したmビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする。ここで、n、m、及びpは整数であり、m>n≧1及びp≧1であり、更にpは奇数で可変である。「パリティ反転」とは、変換されるnビット・ソースワードのパリティは、変換後の対応するmビット・チャネルワードの(2を法とする加算の後の)パリティを反転させたものである。結果として、ソースワードのパリティとチャネルワードのパリティとの間に特異な関係を得ることができる。この関係が得られると、aTプレコーディング後、バイナリ−・チャネル信号に対して効果的なDC制御が可能になる。
【0005】
本発明に掛かるエンコーディング装置は、一定の長さのコードワードに対して1ビットを加えるビット付加器と組み合わせて用いられることができる。得られる信号は、本発明のエンコーディング装置に適用され得る。エンコーディング装置のチャネル信号は、1Tプレコーダに適用される。ビット付加器の目的は、DC成分の無い、若しくは一定の周波数を有するトラッキング・パイロット信号を含むプレコーダ出力信号が得られるように、変換器の入力信号におけるデータのブロックに対して「0」ビット若しくは「1」ビットを加えることである。プレコーダ出力信号は、記録キャリアに記録される。変換器の入力信号へ「0」ビットを加えると、1Tプレコーダの出力信号の極性は同じ極性が維持される。「1」ビットを加えると、1Tプレコーダの出力信号において極性反転を生じる。よって、変換器は、1Tプレコーダの出力信号の現行のディジタル合計値が時間の関数である望まれるパターンを有することができるように制御され得るような影響を1Tプレコーダの出力信号に与える。
【0006】
本発明に掛かるエンコーディング装置はパリティ反転エンコーディングを実現するという事実のせいで、エンコーディング装置はこの装置がエンコードした信号の極性に影響を与えず、よっていかなる変調も必要とせずにビット付加器と組み合わせて用いることができる。
【0007】
mがn+1と等しく、nが2と等しいことが好ましい。1若しくは2と等しいnに対して、本発明に掛かる装置は、(d、k)シーケンス(ここではd=1)状のチャネル信号を生成するために採用される、後に明らかにされる追加的な手段と共に用いられることができる。nがより大きい値であると(1、k)シーケンスの生成はできない。更に、n=1の場合、これは1ビット・ソースワードが2ビット・チャネルワードへ変換されることを意味し、上記装置によって生成されるチャネル信号におけるビットが100%増加する。これとは逆に、2ビット・ソースワードから3ビット・チャネルワードへの変換は50%の増加しか生じない。よってより有益である。
【0008】
2ビット・ソースワードから3ビット・チャネルワードへのパリティ反転特徴を有する変換は、様々な態様で可能である。このような変換の一つが請求項4の主題である。しかし、テーブルにおける、すなわちトータル4のチャネルコードの順列は様々な態様が可能であることは注記されるべきである。
【0009】
本発明に掛かる装置は、変換手段が、(d、k)シーケンス(ここではd=1)の形をしたチャネル信号を得ることができるように、2ビット・ソースワードを対応する3ビット・チャネルワードへ変換するように設計されおり、2ビット・ソースワードから対応するチャネルワードへのエンコーディングがチャネルワード境界においてd拘束違反を生じる位置を検知し、この検知に応じて制御信号を供給する手段を更に有する装置であって、変換手段は、制御信号が不存在の場合、各2ビット・ソースワードに対する変換がパリティ反転であるように、2ビット・ソースワードを対応する3ビット・チャネルワードへ変換するように設計されていることを特徴とする装置である。
【0010】
より詳述すれば、上記装置は、変換手段は更に、前記制御信号が存在する場合、前記2つの連続した2ビット・ソースワードから成るブロックに対する変換がパリティ保存であるように、前記2つの連続した2ビット・ソースワードから成るブロックを対応する2つの連続した3ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする装置である。
【0011】
2つの連続したソースワードのうちの一つ(例えば2番目のソースワード)を4つのチャネルワードCW1〜CW4に一致しない3ビット・ワードへ変換する方法は、ソースワードから対応するチャネルワードへのエンコーディングがd=1拘束違反を生じているという状況の存在を受信器側で検知する可能性を提供する。そこで、エンコーダは、ブロックのエンコーディングがパリティ保存であり、同様にd=1拘束も満足されるように、2つの2ビット・ソースワードから成るブロックを2つの3ビット・チャネルワードから成るブロックへ変換する。
【0012】
2つの2ビット・ソースワードから成るブロックのエンコーディングを具体化するため、本発明に掛かる装置は、変換手段が、2つの連続した2ビット・ソースワードから成るブロックを、以下の表で与えられたコーディングに従って、2つの連続した3ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする。
【0013】
【表4】
本発明に掛かる装置は、(d、k)シーケンス(ここでは、kは5より大きい値を有する)を生成するために、更に2ビット・ソースワードから3ビット・チャネルワードへのエンコーディングがk拘束違反を生じる位置を検知し、この検知に応じて第二の制御信号を供給する手段と共に設けられた装置であって、更に変換手段が、制御信号の存在が3つの連続した2ビット・ソースワードの変換中に発生した場合には、前記3つの2ビット・ソースワードから成るブロックに対する変換がパリティ反転であるように、前記3つの連続した2ビット・ソースワードから成るブロックを対応する3つの連続した3ビット・チャネルワードへ変換し、更に3つの連続したソースワードのうちの2つを、k拘束を保つために、4つのチャネルワードCW1〜CW4に一致しない対応する3ビット・ワードへ変換するように設計されていることを特徴とする装置である。
【0014】
この方法は、k拘束を満足させることができるように、且つエンコーディングが依然としてパリティ反転であるように、3つの2ビット・ソースワードから成るブロックを3つの3ビット・チャネルワードから成るブロックへエンコーディングすることができるようにする。3つの連続したソースワードのうちの2つ(例えば2番目及び3番目のソースワード)を4つのチャネルワードCW1〜CW4に一致しない3ビット・ワードへ変換する方法は、2ビット・ソースワードから対応する3ビット・チャネルワードへのエンコーディングがk拘束違反を生じているという状況の存在を受信器側で検知する可能性を提供する。検知すると、デコーダは、上記エンコーディングと同様に反転させる方法で、3つの3ビット・チャネルワードから成るブロックを対応する3つの2ビット・ソースワードから成るブロックへデコードすることができる。
【0015】
3つの2ビット・ソースワードから成るブロックのエンコーディングを具体化するため、本発明に掛かる装置は、変換手段が、3つの連続した2ビット・ソースワードから成るブロックを、以下の表で与えられたコーディングに従って、3つの連続した3ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする。
【0016】
【表5】
バイナリ−・チャネル信号のデータビットのストリームを、チャネル信号のビットストリームがmビットのチャネルワードに分割されるように、バイナリ−・ソース信号のデータビットのストリームへデコーディングする装置は、mビットのチャネルワードを対応するnビット・ソースワードへ逆変換するように設計されている逆変換手段を有し、逆変換手段がp個の連続したmビット・チャネルワードから成るブロックを、p個の連続したmビット・チャネルワードの各ブロックに対する変換がパリティ反転であるように、対応するp個の連続したnビット・ソースワードから成るブロックへ逆変換するように設計されていることを特徴とする。ここで、n、m、及びpは整数であり、m>n及びp≧1であり、更にpは奇数で可変である。
【0017】
公開された欧州特許出願第199.088A2号は、nビット・ソースワードをmビット・チャネルワードのシーケンスの形をしたDC成分を有さないチャネル信号へ変換する変換器について開示していることは注記されるべきである。しかし、この変換はパリティ反転ではない。
【0018】
本発明は、以下の図面において更に説明される。
【0019】
図1は、バイナリー・ソース信号Sのデータビットのストリームを受信するための入力端子1を有する装置を示す。端子1は、ソース信号Sの2つの連続したソースビットを受信するように2つのセルX1及びX2を有するシフトレジスタ2の入力と接続されている。シフトレジスタ2は、連続した2ビット・ソースワードSWを得ることができるように、シリアル−パラレル変換器として機能する。2つのセルの出力は、セル内に存在するソースビットの論理値(X1、X2)を論理回路LCへ供給するために、論理回路LCの2つの入力i1、i2と接続されている。
【0020】
装置は更に、3つのセルY1、Y2、及びY3を有する第二のシフトレジスタ4を有する。論理回路LCの出力o1、o2、及びo3は、チャネルワードの論理値(y1、y2、y3)を供給するために、シフトレジスタ4の3つのセルY1、Y2、及びY3の入力とそれぞれ接続されている。シフトレジスタ4の出力6は、出力端子8へ接続されている。シフトレジスタ4は、論理回路LCによって供給される3ビット・チャネルワードCWをバイナリー・チャネル信号Cのデータビットの直列なストリームへと変換することができるように、パラレル−シリアル変換器として機能する。
【0021】
論理回路LCは、各2ビット・ソースワードに対する変換がパリティ反転であるように、連続した2ビット・ソースワードSWを3ビット・チャネルワードへ変換するように設計されている。
【0022】
これは、変換されるソースワードにおける「1」の数が、必要であればチャネルワードにおける「1」について2を法とする加算を実行した後の、対応するチャネルワードにおける「1」の逆数であることを意味する。又は、別の言い方をすれば、ソースワードにおける「1」の数が偶数であれば、チャネルワードにおける「1」の数は奇数となり、ソースワードにおける「1」の数が奇数であれば、チャネルワードにおける「1」の数は偶数となる。
【0023】
例として、変換手段LCは、以下の表1に従って、2ビット・ソースワードSWを3ビット・チャネルワードCWへ変換するように設計されている。
【0024】
【表6】
ここで注目されるべきは、ソースワードの第一ビットはシフトレジスタ2に最初に適用され、チャネルワードの第一ビットがシフトレジスタ4の出力6から最初に供給されることである。
【0025】
チャネルワードのビットストリームは、NRZI(non−return to zero−inverse;非ゼロ復帰反転方式)計数で表記され、「1」は磁気記録キャリア上のチャネル信号を記録するための電流に遷移を起こす。
【0026】
図1の装置は、d=1拘束を満たす(d,k)シーケンスの形でチャネル信号Cを生成するために用いられ得る。これは、チャネル信号の直列なデータストリームにおいて2つの続く「1」の間には少なくとも1つの「0」が存在することを意味する。即ち、チャネル信号における2つ以上の「1」の連鎖が防止される。
【0027】
図1の装置を用いるなどの2つの連続した2ビット・ソースワードの組み合わせの修正されていない変換は、d=1拘束に違反する可能性がある。その組み合わせは、修正されていない変換によって2つの3ビット・チャネルワード「101 101」となる「01 01」、修正されていない変換によって2つの3ビット・チャネルワード「101 100」となる「01 00」、修正されていない変換によって2つの3ビット・チャネルワード「001 101」となる「11 01」、修正されていない変換によって2つの3ビット・チャネルワード「001 100」となる「11 00」、である。
【0028】
上記のような組み合わせの発生は検知されるべきであり、故に、2つの2ビット・ソースワードから成るブロックから2つの3ビット・チャネルワードから成るブロックへの修正されたエンコードを行う。図1の装置の修正された実施形態は図2aに示されており、2ビット・ソースワードから3ビット・チャネルワードへの「通常の」エンコーディングに加えて、上記特定された組み合わせの検知も可能であり、更にチャネル信号におけるd=1拘束が依然として満足されているように修正されたエンコーディングを実現することも可能である。
【0029】
図2aの装置は、ソース信号Sの直列なビットストリームの4つの連続したビット(x1、x2、x3、x4)を受信することができるように4つのセルX1〜X4を有するシフトレジスタを有する。4つのセルの出力は対応する論理回路LC’の入力i1〜i4にそれぞれ接続されている。装置は更に、検知器ユニットD1を有する。検知器ユニットD1は、ビットストリーム内のソースワードから対応するチャネルワードへの修正されていないエンコーディングがチャネル信号におけるd=1拘束違反を生じるソース信号の直列なビットストリームにおける位置を検知し、この検知に応じてその出力10において制御信号を供給するように設計されている。
【0030】
検知器ユニットD1の出力10は、論理回路LC’の制御信号入力12に接続されている。論理回路LC’は6つの出力o1〜o6を有し、それぞれが第二のシフトレジスタ4’のセルY1〜Y6の入力へ接続されている。
【0031】
制御信号入力12において制御信号が不存在の場合、論理回路LC’は、前述の表1に従って、最初の2ビット・ソースワード「x1 x2」を3ビット・チャネルワード「y1 y2 y3」へ変換する。検知器回路D1が前述の組み合わせの中の一つと等しい2つの2ビット・ソースワードの組み合わせ(x1 x2、x3 x4)を検知すると、論理回路LC’は直ちに以下の表2によって与えられる修正されたコーディングに従って組み合わせを変換する。
【0032】
【表7】
表から見受けられるように、2つの2ビット・ソースワードの修正されていない変換は、2つの「1」が得られた2つのチャネルワード間の境界において発生するため、d=1拘束に違反する。よって、論理回路LC’は、修正されたコーディングにおいて、上記表の左列に与えられた2つの2ビット・ソースワードから成るブロックを上記表2の右列に与えられたような2つの3ビット・チャネルワードから成るブロックへ変換するように設計されている。又、d=1拘束違反はもはや起きていないことが見受けられる。更に、同様の修正されたエンコーディングはパリティ保存である。これは正しい、なぜなら2ビット・ソースワードから3ビット・チャネルワードへの2度のパリティ反転変換は、組み合わされた変換に対してパリティ保存となるからである。これは、本状況において、2つの2ビット・ソースワードから成るブロックにおける「1」の数が奇数(偶数)の場合、得られる2つの3ビット・チャネルワードから成るブロックにおける「1」の数は奇数(偶数)となることを意味する。更に、上記表において2番目の2つの2ビット・ソースワードのうちの1つは、表1の4つのチャネルワードのうちの1つと等しくない3ビット・チャネルワードへとエンコードされる。これは、受信器側において、表1の4つの3ビット・チャネルワードから成る群に属さない3ビット・チャネルワードの検知が可能であり、故に表2を参照して定義されるエンコーディングの逆である対応するデコーディングが実現され得るからである。
【0033】
表2に従ってエンコーディングすることによって得られる2つの3ビット・チャネルワードから成るブロックは、論理回路LC’によってその出力o1〜o6へ供給され、更にチャネルワードはシフトレジスタ4’の6つのセルY1〜Y6へ供給される。説明された実施形態から、修正されたエンコーディングが必要な状況はソースワードを利用した検知器D1によって検知されることは明らかである。
【0034】
表2を参照して説明された修正されたエンコーディングを実行するための装置の別の構成が図2bに示されている。この場合、修正されたコーディングが実行されるべき状況の検知は変換されたチャネルワードを利用して決定される。図2bの装置は、修正されていないエンコーディングによって得られた2つの連続した3ビット・チャネルワードを受信するための6つの入力を有する検知器D1’を有する。検知器D1’は、修正されていないコーディングを利用して得られた2つの連続した3ビット・チャネルワードが表2の「修正されていないコーディング」である中央列に与えられた4つの6ビット・シーケンスのうちの1つと等しいか否かを検知する。等しければ、検知器D1’は、その出力10’において切替信号及びアドレス信号ADを発する。切替信号は、シフトレジスタ4’’の切替信号入力45へ適用される。アドレス信号ADは、ROM47のアドレス信号入力46へ適用される。検知器D1’は、表2の中央列における4つの6ビット・シーケンスの対応する1つの検知に応じて、4つの可能性あるアドレス信号AD1〜AD4の1つを生成する。例として、アドレス信号AD1は検知器D1がシーケンス「101101」を検知した時に生成され、アドレス信号AD4は検知器D1が6ビット・シーケンス「001100」を検知した時に生成される。ROM47は、表2の右列において示された6ビット・シーケンスを記録する。アドレス信号AD1を受け取ると、ROMはその出力o1〜o6において6ビット・シーケンス「100010」を供給し、アドレス信号AD2を受け取ると、ROMはその出力において6ビット・シーケンス「101010」を供給する。アドレス信号AD3を受け取ると、ROMはその出力において6ビット・シーケンス「000010」を供給し、アドレス信号AD4を受け取ると、ROMはその出力において6ビット・シーケンス「001010」を供給する。ここで、シフトレジスタ4’’の各メモリ位置は、2つの入力を有する。うち一つは論理回路LC’の対応する出力と接続され、残りの一つはROM47の対応する出力と接続される。
【0035】
通常の状況では、d=1拘束が違反されていない時は、修正されていない変換が実行され、そして切替信号が不存在のためにシフトレジスタ4’’はその上部入力を経由して論理回路LC’によって供給されるビットを受け入れる。d=1拘束が違反されると、切替信号入力45に適用される切替信号により、ROMによってシフトレジスタ4’’の下部入力へ適用される修正されたシーケンスである6ビット・シーケンスをシフトレジスタが受け入れる。
【0036】
(d、k)シーケンスにおけるk拘束とは、チャネル信号における2つの続く「1」の間に最大k個の「0」の連続が認められることを意味する。
【0037】
3つの連続した2ビット・ソースワードの修正されていない変換はk拘束違反を起こし得る。
【0038】
例として、ソースワードのシーケンス「10 10 10」は、修正されていない変換によって3つの3ビット・チャネルワード「000 000 000」となる。kが6、7、若しくは8と等しい(d、k)シーケンスが得られるべき場合、3つの3ビット・チャネルワードの上記のような組み合わせは起きるべきでない。
【0039】
別の例では、ソースワードのシーケンス「10 10 11」は、修正されていない変換によって3つの3ビット・チャネルワード「000 000 001」となる。3つの3ビット・チャネルワードの上記組み合わせはk=6若しくはk=7という拘束を満足しない。更に、3つの3ビット・チャネルワードの上記組み合わせは「0」で終わる従前のチャネルワードの後に続くことが可能であり、故にk=8拘束に違反する可能性がある。更に、組み合わせが「1」で終わると、その組み合わせの後に「1」で始まる3ビット・チャネルワードが続く場合、d=1拘束に違反する可能性がある。同様の論理はソースワードのシーケンス「00 10 10」に対しても有効である。
【0040】
更に別の例では、ソースワードのシーケンス「00 10 11」は、修正されていない変換によって3つの3ビット・チャネルワード「100 000 001」となる。この組み合わせは、上記述べたのと同様に、d=1拘束に違反し得る。
【0041】
上記のような組み合わせの発生は検知されるべきであり、故に修正されたエンコーディングが行われる。2ビット・ソースワードから3ビット・チャネルワードへの「通常の」エンコーディングに加えて、上記特定された組み合わせを検知でき、更に修正されたエンコーディングを実現できる装置の実施形態が図3に示されている。
【0042】
図3の装置は、ソース信号Sの直列なビットストリームの6つの連続したビットを受信できるように、6つのセルX1〜X6を有するシフトレジスタ2’’を有する。6つのセルの出力は、論理回路LC’’の対応する入力i1〜i6にそれぞれ接続される。装置は更に、検知器手段D2を有する。検知器手段D2は、ビットストリームの修正されていないエンコーディングがチャネル信号Cにおけるk拘束違反を生じるソース信号の直列なビットストリームにおける位置を検知し、この検知に応じてその出力15において制御信号を供給するように設計されている。
【0043】
6つのセルの出力は更に、論理回路LC’’の4つの入力i1〜i4にそれぞれ接続されている。検知器手段D2の出力15は論理回路LC’’の制御信号入力16に接続されている。論理回路LC’’は、第二のシフトレジスタ4’’のセルY1〜Y9の入力にそれぞれ接続される9つの出力o1〜o9を有する。
【0044】
制御信号入力12及び16において制御信号が不存在の場合、論理回路LC’’は2ビット・ソースワード「x1 x2」を前述の表1に従って3ビット・チャネルワード「y1 y2 y3」へ変換する。検知器回路D1が前述の表2において与えられた組み合わせの1つと等しい2つの2ビット・ソースワードから成るブロック「x1 x2、x3 x4」を検知するとすぐに、論理回路LC’’は2つの3ビット・チャネルワードから成るブロック「y1 y2 y3、y4 y5 y6」を得ることができるように、表2において与えられた変換則に従って上記組み合わせを変換する。
【0045】
検知器D2が前述の組み合わせの1つと等しい3つの2ビット・ソースワードから成るブロック「x1 x2、x3 x4、x5 x6」を検知するとすぐに、論理回路LC’’は3つの3ビット・チャネルワードから成るブロックを得ることができるように、下記表3において与えられる修正されたコーディングに従って上記ブロックを変換する。
【0046】
【表8】
論理回路LC’’は、上記表3の左列において与えられる3つの2ビット・ソースワードから成るブロックを、修正されたコーディングモードにおいて、上記表3において右列において与えられる3つの3ビット・チャネルワードから成るブロックへ変換するように設計されている。表3のような修正されたエンコーディングを実現することによって、k=8拘束を満足するチャネル信号が得られる。更に、同様の修正されたエンコーディングはパリティ反転である。これは、本状況において、2ビット・ソースワード3つから成るブロックにおける「1」の数が奇数(偶数)の場合、得られる3つの3ビット・チャネルワードから成るブロックにおける「1」の数は偶数(奇数)となることを意味する。更に、上記表の2番目及び3番目の3つの2ビット・ソースワードのうちの2つは、表1の4つのチャネルワードの1つと等しくない3ビット・チャネルワードへとエンコードされる。これは、受信器側において、表1の4つの3ビット・チャネルワードから成る群に属さないこれら2つの連続した3ビット・チャネルワードの検知が可能であり、故に表3を参照して定義されるエンコーディングの逆である対応するデコーディングが実現され得る。
【0047】
表3に従ったエンコーディングによって得られる3つの3ビット・チャネルワードの組み合わせは、論理回路LC’’によってその出力o1〜o9へ供給され、チャネルワードはシフトレジスタ4’’の9つのセルY1〜Y9へ供給される。チャネル信号Cの直列なデータストリームは出力端子8へ供給される。
【0048】
図2bを参照して説明したのと同様に、k拘束違反の検知はソース信号レベルの代わりにチャネル信号レベルにおいて行われ得ることは明らかである。
【0049】
既に述べたように、2ビット・ソースワードから3ビット・チャネルワードへの変換に対する他の変換則も可能である。このような変換則は以下の3つの表:表4、5、及び6で与えられる。
【0050】
【表9】
【0051】
【表10】
【0052】
【表11】
2つ若しくは3つの2ビット・ソースワードから成るブロックから2つ若しくは3つの3ビット・チャネルワードから成るブロックへのエンコーディング用の上記変換則の拡張は前述の教えを利用して得られ得ることは明らかである。
【0053】
エンコーダの別の実施形態は下記表7を参照して説明される。この表は3ビット・ソースワードから4ビット・チャネルワードへのエンコーディングが可能なエンコーダ用の変換則を示す。
【0054】
【表12】
既に述べたように、上記述べた装置は、極性変換を実現するため、若しくは実現されないため、直列なデータストリームにおいてqビット毎に1ビットが挿入される変換部と組み合わせるのにとても適している。図4はこのような本分野ではよく知られた組み合わせを示しており、変換部40の後に本発明41に掛かる装置7’が置かれ、続いて装置7’の後に1Tプレコーダ42が置かれる。1Tプレコーダ42の出力信号は、装置7’に適用される直列なデータストリームにおいて1つの「0」若しくは1つの「1」を挿入するか否かを制御するように変換部40に対する制御信号を生成する制御信号生成器43に適用される。1つの「0」若しくは「1」ビットを挿入すると、常に、プレコーダ42の出力における現行のディジタル合計値がそれぞれ増加及び減少する、若しくはその逆にそれぞれ減少及び増加する。
【0055】
図4に示された構成によって、直列なデータストリームに一定周波数のトラッキング・トーンを組み込むこと、又はデータストリームのDC成分をゼロに保つこと、が可能である。更に、装置7’が上記説明されたような(d、k)シーケンスを生成するように設計される時、図4の構成の出力信号は(d、k)ランレングス制限(RLL)出力信号となる。変換器40の実施形態は、文献:Bell System Technical Journal、Vol.53、No.6、pp1103−1106において与えられている。
【0056】
図5は、バイナリ−・ソース信号を得るように、図3のエンコーディング装置によって得られた直列なデータストリームをデコーディングするデコーディング装置を示す。デコーディング装置は、チャネル信号を受信するための入力端子50を有する。この入力端子50は、9つのセルY1〜Y9を有するシフトレジスタ51の入力56と接続される。シフトレジスタ51はシリアルーパラレル変換器として機能し、よって3つの3ビット・チャネルワードから成るブロックは論理回路52の入力i1〜i9に適用される。論理回路52は、3つの表:表1、2、及び3、を有する。論理回路52の出力o1〜o6はシフトレジスタ54のセルX1〜X6の入力へ接続される。シフトレジスタ54は出力端子55と接続された出力57を有する。デコーダ回路53は、シフトレジスタ51のセルY4〜Y9の出力へそれぞれ接続された入力i1〜i6と、論理回路52の制御入力c1及びc2へそれぞれ接続された出力o1及びo2と、を有し存在する。検知回路53は、シフトレジスタ51のセルY4、Y5、及びY6においてビットパターン「010」を検知することができ、シフトレジスタ51のセルY4〜Y9においてビットパターン「010010」を検知することができる。
【0057】
ビットパターン「010010」を検知すると、検知回路53はその出力o2上に制御信号を生成し、セルY4、Y5、及びY6においてビットパターン「010」を検知し、且つセルY7、Y8、及びY9においてビットパターン「010」がないことを検知すると、検知回路53はその出力o1上に制御信号を生成する。
【0058】
制御信号が不存在の場合、論理回路52は、セルY1、Y2、及びY3に記録された3ビット・チャネルワードを、変換表1に従って、対応する2ビット・ソースワードへ変換し、この2ビット・ソースワードをセルX1及びX2へ供給する。入力c1に制御信号が存在する場合、論理回路52はセルY1〜Y6に記録された2つの3ビット・チャネルワードから成るブロックを、変換表2に従って、2つの2ビット・ソースワードから成るブロックへ変換し、この2つの2ビット・ソースワードをセルX1〜X4に供給する。入力c2に制御信号が存在する場合、論理回路52はセルY1〜Y9に記録された3つの3ビット・チャネルワードから成るブロックを、変換表3に従って、3つの2ビット・ソースワードから成るブロックへ変換し、この3つの2ビット・ソースワードをセルX1〜X6に供給する。このように、チャネル信号の直列なデータストリームはソース信号の直列なデータストリームへ変換される。
【0059】
入力50へ供給されたエンコードされた情報は、磁気記録キャリア23、若しくは光学的記録キャリア23’などの記録キャリアから情報を再生成することから得ることができる。更に図5の装置は、記録キャリア上のトラックから情報を読み取る読取部62を有する。読取部62は、前記トラックから情報を読み取る読取ヘッド64を有する。
【0060】
次いで、(1、7)シーケンスを生ずる別の2ビットから3ビットへのパリティ反転変換について説明する。主変換表は以下の通りである。
【0061】
【表13】
この表において、ソースワード「01」の変換は、直後の2ビット・ソースワードの変換から得られるチャネルワードの最後のビットによって決まる。この最後のビットが「0」ビットであれば、3ビット・ワードへの変換結果は「101」となり、この最後のビットが「1」ビットであれば、3ビット・ワードへの変換結果は「000」となる。
【0062】
第一の代替表は、2つの2ビット・ソースワードから成る特定のブロックを変換するために存在する。この第一の代替表は以下の通りである。
【0063】
【表14】
第二の代替表は、3つの2ビット・ソースワードから成る特定のブロックを変換するために存在する。この第二の代替表は以下の通りである。
【0064】
【表15】
第三の代替表は、4つの2ビット・ソースワードから成る特定のブロックを変換するために存在する。この第三の代替表は以下の通りである。
【0065】
【表16】
更に、シーケンス「01 11 01 xy」についての修正されていない変換は、シーケンス「101 010 101 010」を導き得る。最初の2ビット・ソースワードの変換は明らかに3ビット・チャネルワード「101」を導き、xyは3ビット・チャネルワード「010」を導く2ビット・ソースワードである。このようなシーケンスは好ましくない。なぜなら、それは反復最小遷移ランレングス(Repeated Minimum Transition Runlength;RMTR)の長さに対する要求に違反するからである。よって、上記のようなシーケンスが発生すると、このシーケンスはシーケンス「001 000 000 010」に変換される。
【0066】
本発明は、その好ましい実施形態について参照し説明されたが、これらが限定的な例でないことは明らかである。よって、当業者には請求項によって定義された本発明の範囲をから逸脱することなく多様な変形例が明らかであろう。例として、図5のデコーディング装置は、その装置において検知器53が図5において開示されたようにエンコードされた情報からではなく代わりにデコードされた情報からデコードする多様に変形された状況を検知するという装置へと変形され得る。更に、例として、変換器ユニット7’及びプレコーダ42は、1つに組み合わされたユニットととし、入ってきたnビット・ソースワードによって、変換表を通って、これらnビット・ソースワードは上記組み合わされたユニットの3ビット出力ワードへ直接的に変換されるようにすることもできることも注目される。更に、請求項に記載されたようなパリティ反転変換は、米国特許第5,477,222号記載のものなどのパリティ保存コーダを適用すること、及び、2ビット・ソースワードに対してパリティ保存コーダを適用する前に、2ビット・ソースワードを「10」若しくは「01」のいずれかを伴った排他的論理和(EXOR)処理すること(ここでの意味は、2ビット・ソースワードの最上位ビットと「10」若しくは「01」の最上位ビットとの排他的論理和を取り、且つ、2ビット・ソースワードの最下位ビットと「10」若しくは「01」の最下位ビットとの排他的論理和を取ること)、によっても得ることができることは注目されるべきである。
【0067】
更に、いかなる参照符号も請求項の範囲を限定しない。本発明は、ハードウェア及びソフトウェアいずれによっても実施されることができ、いくつかの「手段」はハードウェアの同じ要素によて表され得る。「有する」という語は請求項に記載された以外の他の要素若しくは工程の存在を排除するものではない。更に、「一つの」という語は、この語に続く要素が複数のそのような要素の存在を排除するものではない。加えて、本発明は、それぞれの及びすべての新規性ある特徴若しくは特徴の組み合わせの上にある。
【図面の簡単な説明】
【図1】 本発明に掛かる装置の第一の実施形態を示す図である。
【図2a】 本発明に掛かる装置の第二の実施形態を示す図である。
【図2b】 本発明に掛かる装置の第三の実施形態を示す図である。
【図3】 本発明に掛かる装置の第四の実施形態を示す図である。
【図4】 直列なソース信号の等距離位置に1ビットを挿入する構成における本発明に掛かる装置の利用を示す図である。
【図5】 本発明に掛かるデコーディング装置の実施形態を示す図である。
Claims (13)
- ソース信号のビットストリームがnビットのソースワードに分割され、前記ソースワードを対応するmビット・チャネルワードへ変換する変換手段を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする装置であって、
n、m、及びpは整数であり、m>n≧1且つp≧1であり、更にpは奇数で可変であるとして、前記変換手段はp個の連続したnビット・ソースワードから成るブロックを、p個の連続したnビット・ソースワードの各ブロックに対する変換がパリティ反転であるように、対応するp個の連続したmビット・チャネルワードから成るブロックへ変換することを特徴とする装置。 - m=n+1であることを特徴とする請求項1記載の装置。
- n=2であることを特徴とする請求項2記載の装置。
- 変換手段は、(d、k)シーケンス(ここではd=1)の形をしたチャネル信号を得ることができるように、2ビット・ソースワードを対応する3ビット・チャネルワードへ変換するように設計され、当該装置は更に、2ビット・ソースワードから対応するチャネルワードへのエンコーディングがチャネルワード境界においてd拘束違反を生じさせることになるソース信号のビットストリームにおける位置を検知し且つこの検知に応じて制御信号をイネーブルにする手段を有し、
前記変換手段は、制御信号がディセーブルであるとき、各2ビット・ソースワードに対する変換がパリティ反転であるように、2ビット・ソースワードを対応する3ビット・チャネルワードへ変換するように設計されていることを特徴とする請求項3又は4記載の装置。 - 制御信号がイネーブルにされることが2つの連続したソースワードの変換中に発生した場合、変換手段は、d=1拘束を保つために、ソースワードのブロックにおける2つのソースワードのうちの1つが4つのチャネルワードCW1〜CW4のいずれにも一致しない3ビット・チャネルワードへ変換されるように、前記2つの連続した2ビット・ソースワードから成るブロックを2つの対応する3ビット・チャネルワードから成るブロックへ変換するように設計され、
前記制御信号がイネーブルであるとき、前記変換手段は更に、前記2つの連続した2ビット・ソースワードから成るブロックに対する変換がパリティ保存であるように、前記2つの連続した2ビット・ソースワードから成るブロックを対応する2つの連続した3ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする請求項5記載の装置。 - kが5より大きい値であって、当該装置が更に、2ビット・ソースワードから3ビット・チャネルワードへのエンコーディングがk拘束違反を生じさせることになるソース信号のビットストリームにおける位置を検知し且つこの検知に応じて第二の制御信号をイネーブルにする手段を有し、
前記第二の制御信号がイネーブルにされることが3つの連続した2ビット・ソースワードの変換中に発生した場合、前記変換手段は更に、前記3つの2ビット・ソースワードから成るブロックに対する変換がパリティ反転であるように、前記3つの連続した2ビット・ソースワードから成るブロックを対応する3つの連続した3ビット・チャネルワードへ変換し、更にk拘束を保つために、ブロック内の3つのソースワードのうちの2つを4つのチャネルワードCW1〜CW4に一致しない対応する3ビット・ワードへ変換するように設計されていることを特徴とする請求項1、6又は7記載の装置。 - 変換手段は、バイナリー・ソース信号に対して信号処理を実行し、次いで前記チャネルワードのaTプレコーディングを実行するように設計されていることを特徴とする請求項1乃至9のうちのいずれか一項記載の装置。
- バイナリー・チャネル信号のデータビットのストリームを記録キャリア上のトラックに記録する手段を更に有することを特徴とする請求項1乃至10のうちいずれか一項記載の装置。
- ソース信号のビットストリームがnビットのソースワードに分割され、前記ソースワードを対応するmビット・チャネルワードへ変換する工程を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする方法であって、
n、m、及びpは整数であり、m>n≧1且つp≧1であり、更にpは可変であるとして、前記変換工程がp個の連続したnビット・ソースワードから成るブロックを、p個の連続したnビット・ソースワードの各ブロックに対する変換がパリティ反転であるように、対応するp個の連続したmビット・チャネルワードから成るブロックへ変換することを特徴とする方法。 - チャネル信号のビットストリームがmビットのチャネルワードに分割され、mビットのチャネルワードを対応するnビット・ソースワードへ逆変換する逆変換手段を有し、バイナリ−・チャネル信号のデータビットのストリームをバイナリ−・ソース信号のデータビットのストリームへデコーディングする装置であって、
n、m、及びpは整数であり、m>n且つp≧1であり、更にpは奇数で可変であるとして、前記逆変換手段がp個の連続したmビット・チャネルワードから成るブロックを、p個の連続したmビット・チャネルワードの各ブロックに対する変換がパリティ反転であるように、対応するp個の連続したnビット・ソースワードから成るブロックへ逆変換することを特徴とする装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP99200756 | 1999-03-12 | ||
EP99200756.7 | 1999-03-12 | ||
PCT/EP2000/001340 WO2000055974A1 (en) | 1999-03-12 | 2000-02-18 | ENCODING/DECODING n-BIT SOURCE WORDS INTO CORRESPONDING m-BIT CHANNEL WORDS, AND VICE VERSA, SUCH THAT THE CONVERSION IS PARITY INVERTING |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002539706A JP2002539706A (ja) | 2002-11-19 |
JP4489973B2 true JP4489973B2 (ja) | 2010-06-23 |
Family
ID=8239978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000605311A Expired - Fee Related JP4489973B2 (ja) | 1999-03-12 | 2000-02-18 | 変換がパリティ反転であるようなnビット・ソースワードから対応するmビット・チャネルワードへのエンコーディング及びその逆を行うデコーディング |
Country Status (9)
Country | Link |
---|---|
US (3) | US6597297B1 (ja) |
EP (1) | EP1076932B1 (ja) |
JP (1) | JP4489973B2 (ja) |
KR (1) | KR100809970B1 (ja) |
AT (1) | ATE396545T1 (ja) |
DE (1) | DE60038924D1 (ja) |
HK (1) | HK1035450A1 (ja) |
TW (1) | TW469706B (ja) |
WO (1) | WO2000055974A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE396545T1 (de) * | 1999-03-12 | 2008-06-15 | Koninkl Philips Electronics Nv | Kodieren/dekodieren von n-bit-quellwörtern in korrespondierenden m-bit-kanalwörtern, und umgekehrt, damit die parität durch die umsetzung umgekehrt wird |
KR100448282B1 (ko) * | 2001-08-30 | 2004-09-10 | 주식회사 대우일렉트로닉스 | 가중치 블록을 이용한 균형 부호화 및 복호화 방법 |
US7088788B2 (en) * | 2002-01-18 | 2006-08-08 | Alpha Networks Inc. | Communication device and digital encoding method thereof |
GB0227841D0 (en) * | 2002-11-29 | 2003-01-08 | Univ Manchester | Communication method |
JP3769753B2 (ja) * | 2003-03-24 | 2006-04-26 | ソニー株式会社 | 符号化装置および符号化方法、記録媒体、並びにプログラム |
KR20050118056A (ko) * | 2004-05-12 | 2005-12-15 | 삼성전자주식회사 | 다양한 부호율을 갖는 Block LDPC 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치 |
KR100712503B1 (ko) * | 2005-01-13 | 2007-05-02 | 삼성전자주식회사 | 하드디스크 드라이브의 서보 데이터 작성 방법 및 이를이용한 셀프 서보 기록 방법 |
US7170433B1 (en) * | 2005-06-20 | 2007-01-30 | The Mathworks, Inc. | Analog I/O board providing analog-to-digital conversion and having a two-level buffer that allows demand based access to converted data |
US8823558B2 (en) * | 2012-08-30 | 2014-09-02 | International Business Machines Corporation | Disparity reduction for high speed serial links |
US9379735B1 (en) * | 2015-10-19 | 2016-06-28 | Mbit Wireless, Inc. | Method and apparatus for signal saturation |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8400212A (nl) * | 1984-01-24 | 1985-08-16 | Philips Nv | Werkwijze voor het coderen van een stroom van databits, inrichting voor het uitvoeren van de werkwijze en inrichting voor het decoderen van de volgens de werkwijze verkregen stroom kanaalbits. |
US5278902A (en) * | 1992-12-30 | 1994-01-11 | Intel Corporation | Method and apparatus for transition direction coding |
US5477222A (en) * | 1993-05-04 | 1995-12-19 | U.S. Philips Corporation | Device for encoding/decoding N-bit source words into corresponding M-bit channel words, and vice versa |
EP0624000B1 (en) * | 1993-05-04 | 2000-07-19 | Koninklijke Philips Electronics N.V. | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa |
US5809081A (en) * | 1996-05-20 | 1998-09-15 | Mitel Semiconductor Americas Inc. | System and method for encoding data such that after precoding the data has a pre-selected parity structure |
ATE396545T1 (de) * | 1999-03-12 | 2008-06-15 | Koninkl Philips Electronics Nv | Kodieren/dekodieren von n-bit-quellwörtern in korrespondierenden m-bit-kanalwörtern, und umgekehrt, damit die parität durch die umsetzung umgekehrt wird |
-
2000
- 2000-02-18 AT AT00907581T patent/ATE396545T1/de active
- 2000-02-18 EP EP00907581A patent/EP1076932B1/en not_active Expired - Lifetime
- 2000-02-18 JP JP2000605311A patent/JP4489973B2/ja not_active Expired - Fee Related
- 2000-02-18 KR KR1020007012559A patent/KR100809970B1/ko not_active IP Right Cessation
- 2000-02-18 WO PCT/EP2000/001340 patent/WO2000055974A1/en active IP Right Grant
- 2000-02-18 DE DE60038924T patent/DE60038924D1/de not_active Expired - Lifetime
- 2000-02-23 TW TW089103154A patent/TW469706B/zh not_active IP Right Cessation
- 2000-03-13 US US09/523,798 patent/US6597297B1/en not_active Expired - Fee Related
-
2001
- 2001-08-18 HK HK01105832A patent/HK1035450A1/xx not_active IP Right Cessation
-
2003
- 2003-04-18 US US10/418,582 patent/US6771195B2/en not_active Expired - Fee Related
-
2004
- 2004-07-02 US US10/884,155 patent/US20040239536A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6771195B2 (en) | 2004-08-03 |
WO2000055974A1 (en) | 2000-09-21 |
US20030201919A1 (en) | 2003-10-30 |
JP2002539706A (ja) | 2002-11-19 |
TW469706B (en) | 2001-12-21 |
KR100809970B1 (ko) | 2008-03-06 |
ATE396545T1 (de) | 2008-06-15 |
US6597297B1 (en) | 2003-07-22 |
EP1076932B1 (en) | 2008-05-21 |
KR20010025003A (ko) | 2001-03-26 |
HK1035450A1 (en) | 2001-11-23 |
DE60038924D1 (de) | 2008-07-03 |
EP1076932A1 (en) | 2001-02-21 |
US20040239536A1 (en) | 2004-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3294936B2 (ja) | nビットソースワード−mビットチャネルワード間符号化・復号装置 | |
US6535151B2 (en) | Device for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source words | |
US6275175B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
JP4489973B2 (ja) | 変換がパリティ反転であるようなnビット・ソースワードから対応するmビット・チャネルワードへのエンコーディング及びその逆を行うデコーディング | |
JP4138031B2 (ja) | n−ビットソースワードから対応したm−ビットチャネルワードへの符号化装置、並びに、逆向きの復号化装置 | |
JP2003536346A (ja) | 一連のデータワードを変調信号に変換する方法及び装置 | |
JPH07118657B2 (ja) | 2進デ−タ符号化及び復号化方式 | |
US6225921B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
US6710724B2 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
EP0624000B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
JP2003536315A (ja) | バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号のデータビットのストリームに符号化するデバイス、メモリ手段、情報を記録するデバイス、記録担体、符号化するデバイス、および再生するデバイス | |
US6232896B1 (en) | Device for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source words | |
JPH11154873A (ja) | 符号化回路、符号化方法、ディジタル信号伝送装置およびディジタル磁気記録装置 | |
JPH08204573A (ja) | 符号変換方法 | |
KR0185944B1 (ko) | (1,7)변조코드를 이용하는 복호화방법 및 그 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091027 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100309 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100401 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |