JP4481268B2 - 遊技機 - Google Patents

Description

本発明は、電源断時のバックアップ機能を有する遊技機に関する。

従来、電源断直前の記憶内容を保持するバックアップ機能を有する遊技機として、遊技機で生成される一つの電圧値が低下したときに遊技機の情報をバックアップし、その後にリセットさせるように、リセット信号の出力タイミングを遅延させるものが提案されている。

しかし、従来におけるリセット信号出力タイミングの遅延構成にあっては、リセット信号出力タイミングの精度を保つことが難しく、リセット信号出力タイミング遅延時間内にバックアップを終了させることができないおそれがある。

特開２００１−１９８３２９号公報

本発明は、前記の点に鑑みなされたもので、電源断時におけるリセット信号出力タイミングの精度を高め、リセットまでの間にバックアップの終了をより確実に行えるようにした遊技機の提供を目的とする。

請求項１の発明は、遊技の制御を行い、電源断信号の入力によって遊技状態のバックアップ用処理を行うと共に、リセット信号の入力によってシステムリセット用制御を行うＣＰＵと、遊技機外部からの電源の供給を受ける遊技機の電源ラインに接続され、遊技機自身への入力電圧を第１電圧に変換すると共に入力電圧の所定振幅に対しても前記第１電圧を一定に保つ第１電圧変換手段と、前記第１電圧変換手段とは並列に前記遊技機の電源ラインに接続され、遊技機自身への入力電圧を第２電圧に変換すると共に入力電圧の所定振幅に対しても前記第２電圧を一定に保つ第２電圧変換手段と、を備えた遊技機において、前記リセット信号を前記ＣＰＵへ出力するリセット出力手段と、前記第１電圧変換手段で変換された第１電圧を監視し、前記第１電圧が第１下限値以下になった時に前記電源断信号を前記ＣＰＵと前記リセット出力手段に出力する第１電圧監視手段とを備え、前記電源断信号は前記第２電圧変換手段で変換された第２電圧をもとに出力され、前記リセット出力手段は、前記電源断信号が入力される電源断信号入力部と、前記電源断信号入力部に入力した前記電源断信号の電圧を、前記第２電圧変換手段が出力する電圧値が前記第２電圧値を保っている場合においても前記バックアップ用処理が完了するまでの時間以上であるリセット出力遅延時間をかけて前記第２下限値に低下させる電源断信号電圧低下遅延部と、前記電源断信号電圧低下遅延部により前記電源断信号の電圧が前記第２下限値以下になったときに前記リセット信号を出力する第２電圧監視部と、を備え、前記ＣＰＵは前記リセット出力遅延時間において前記バックアップ処理を実行し完了させることを可能にしたことを特徴とする。

請求項２の発明は、請求項１において、前記ＣＰＵは、前記第２電圧を主電源として作動し、前記第２電圧変換手段は前記リセット出力遅延時間においても前記第２電圧を保持することを特徴とする。

請求項３の発明は、請求項１または２において、前記ＣＰＵには少なくとも主制御装置用ＣＰＵと従制御装置用ＣＰＵがあり、前記主制御装置用ＣＰＵを有し遊技機の制御を行う主制御装置と、前記従制御装置用ＣＰＵを有し前記主制御装置からの制御信号に基づき遊技機の制御を行う従制御装置と、遊技機に電力を供給する電源装置と、を備え、前記電源装置は基板上に前記第１及び第２電圧変換手段と、前記第１電圧監視手段と、前記リセット出力手段とを少なくとも備え、前記リセット出力手段は、同時期に前記主制御装置用ＣＰＵと前記従制御装置用ＣＰＵに前記リセット信号を出力するように構成されていることを特徴とする。

請求項４の発明は、請求項１から３の何れか一項において、前記ＣＰＵは前記第２電圧により作動し、前記電源ラインに遊技機外部からの電源供給が断たれたときに、前記第１電圧変換手段によって変換された前記第１電圧が前記第１下限値に低下するまでの時間よりも、前記第２電圧変換手段によって変換された前記第２電圧が前記第２下限値に低下するまでの時間を長くする電圧保持回路を備え、前記電圧保持回路は、前記第２電圧変換手段に接続され、前記電源ラインに遊技機外部から電源が供給されている時には充電し、前記遊技機外部からの電源供給が断たれた時には前記第２電圧変換手段へ放電して、前記第２電圧変換手段によって変換された前記第２電圧を一定時間前記第２下限値より高い値に保持する第２電圧保持手段と、前記第１電圧変換手段と前記第２電圧変換手段との間に設けられ、前記第２電圧保持手段から前記第１電圧変換手段へ電流を流出させないための整流素子と、を少なくとも備えたことを特徴とする。

請求項５の発明は、請求項１から４の何れか一項において、前記電源断信号電圧低下遅延部は所定容量まで前記電源断信号の電流を充電し、前記電源断信号の電流が低下してきたときには放電する電源断電圧保持回路で構成されていることを特徴とする。

請求項１の発明によれば、前記第１電圧変換手段で変換された第１電圧を監視し、前記第１電圧が第１下限値以下になった時に前記電源断信号を前記ＣＰＵと前記リセット出力手段に出力する第１電圧監視手段とを備え、前記電源断信号は前記第２電圧変換手段で変換された第２電圧をもとに出力され、前記リセット出力手段は、前記電源断信号が入力される電源断信号入力部と、前記電源断信号入力部に入力した前記電源断信号の電圧を、前記第２電圧変換手段が出力する電圧値が前記第２電圧値を保っている場合においても前記バックアップ用処理が完了するまでの時間以上であるリセット出力遅延時間をかけて前記第２下限値に低下させる電源断信号電圧低下遅延部と、前記電源断信号電圧低下遅延部により前記電源断信号の電圧が前記第２下限値以下になったときに前記リセット信号を出力する第２電圧監視部とを備えたことにより、電源断信号の電圧を第２下限値まで低下させる時間を遅らせるために電圧を回路で調整するように構成すればよく、所定時間でリセット信号を出力することができるので、確実にバックアップが終了してから遊技機のシステムを終了させることが可能である。また、電源断信号が入力される電源断信号入力部と、前記電源断信号入力部に入力した前記電源断信号の電圧を、バックアップ用処理が完了するまでの時間以上であるリセット出力遅延時間をかけて第２下限値に低下させる電源断信号電圧低下遅延部と、前記電源断信号電圧低下遅延部により前記電源断信号の電圧が前記第２下限値以下になったときに前記リセット信号を出力する第２電圧監視部とで、リセット出力手段を構成したことにより、電源断時におけるリセット信号出力タイミングの精度を高め、リセットまでの間にバックアップの終了をより確実に行えるようにした遊技機の提供が可能となったのである。

請求項２の発明によれば、前記ＣＰＵは、前記第２電圧を主電源として作動し、前記第２電圧変換手段は前記リセット出力遅延時間においても前記第２電圧を保持することにより、リセット信号が入力されるまでＣＰＵを確実に作動させることができ、安全にＣＰＵの作動を停止することができるので、ＣＰＵを電源断時の故障等から防ぐことが可能である。

請求項３の発明によれば、前記ＣＰＵには少なくとも主制御装置用ＣＰＵと従制御装置用ＣＰＵがあり、前記主制御装置用ＣＰＵを有し遊技機の制御を行う主制御装置と、前記従制御装置用ＣＰＵを有し前記主制御装置からの制御信号に基づき遊技機の制御を行う従制御装置と、遊技機に電力を供給する電源装置と、を備え、前記電源装置は基板上に前記第１及び第２電圧変換手段と、前記第１電圧監視手段と、前記リセット出力手段とを少なくとも備え、前記リセット出力手段は、同時期に前記主制御装置用ＣＰＵと前記従制御装置用ＣＰＵに前記リセット信号を出力することにより、主制御装置と従制御装置のＣＰＵに対して同時期にリセットを行わせることができるので、安定して遊技機をリセットさせることが可能である。

請求項４の発明によれば、前記ＣＰＵは前記第２電圧により作動し、前記電源ラインに遊技機外部からの電源供給が断たれたときに、前記第１電圧変換手段によって変換された前記第１電圧が前記第１下限値に低下するまでの時間よりも、前記第２電圧変換手段によって変換された前記第２電圧が前記第２下限値に低下するまでの時間を長くする電圧保持回路を備え、前記電圧保持回路は、前記第２電圧変換手段に接続され、前記電源ラインに遊技機外部から電源が供給されている時には充電し、前記遊技機外部からの電源供給が断たれた時には前記第２電圧変換手段へ放電して、前記第２電圧変換手段によって変換された前記第２電圧を一定時間前記第２下限値より高い値に保持する第２電圧保持手段と、前記第１電圧変換手段と前記第２電圧変換手段との間に設けられ、前記第２電圧保持手段から前記第１電圧変換手段へ電流を流出させないための整流素子とを少なくとも備えたことにより、電源断時にＣＰＵをより長い時間作動させることができ、バックアップをより確実に終了させることが可能である。

請求項５の発明によれば、前記電源断信号電圧低下遅延部は所定容量まで前記電源断信号の電流を充電し、前記電源断信号の電流が低下してきたときには放電する電源断電圧保持回路で構成されていることにより、容易な構成で電源断信号の電圧低下を遅らせることができ、そのための回路を安価に構成することが可能である。

以下添付の図面に基づき本発明の好適な実施形態を説明する。図１は本発明の一実施例の遊技機について遊技盤の釘を省略して示す正面図、図２は同遊技機の裏面図、図３は同遊技機の制御基板等の接続を簡略に示すブロック図である。

図１に示す遊技機１は、遊技媒体として遊技球を用いるパチンコ遊技機であって、遊技盤３の縁に遊技球の外側ガイドレール４及び内側ガイドレール５が略円形に立設され、前記内側ガイドレール５によって囲まれた遊技領域６の中心線上にその上部から下部に向かって順に表示装置９、始動入賞口１０、特別電動役物である大入賞口１５、アウト口１７が配設されている。また上方両側にはランプ風車１８ａ，１８ｂ、その下方に普通図柄変動開始用左ゲート１９及び普通図柄変動開始用右ゲート２１、その下方に左袖入賞口２３と右袖入賞口２５、さらには前記大入賞口１５の両側に左落とし入賞口２７と右落とし入賞口２９が配設されている。前記種々の入賞口に遊技球が入賞すると所定数の遊技球が賞品球として払い出される。なお、大当たりになると大入賞口１５が開放され、遊技球が入賞し易い大当たり遊技（特別遊技）が実行される。符号２２ａ，２２ｂは風車、Ｆ１は外枠、Ｇは前枠Ｆ２に開閉可能にヒンジで取付けられたガラス枠である。

また、前記遊技機１の前面側には、枠飾り右ランプ３５ａ、枠飾り上ランプ３５ｂ及び枠飾り左ランプ３５ｃが設けられ、払い出された遊技球を受けるための上側球受け皿３６、該上側球受け皿３６の飽和時に遊技球を受けるための下側球受け皿３７、効果音等を発するスピーカ３８、遊技者の発射操作に応じて遊技球を遊技領域６に向けて弾発発射する発射装置５３等がそれぞれ組み付けられている。以下、所要の各部についてさらに詳述する。

前記表示装置９は、文字又は図柄の少なくとも何れかを表示可能なものであって、液晶，ドットマトリックス若しくはＬＥＤ表示装置等の表示装置からなり、この実施例では、液晶表示器（ＴＦＴ−ＬＣＤモジュール）で構成され、左下に普通図柄表示部４５が組み込まれ、その他の大部分が特別図柄表示部４２となっている。

前記特別図柄表示部４２は、遊技の当たり外れを判定する当否判定手段による判定結果を表示する。本実施例の特別図柄表示部４２は、横に並ぶ３つの表示領域に分割された左側表示領域、中央表示領域、右側表示領域を備え、左側表示領域には左特別図柄が（左判定図柄）、中央表示領域には中特別図柄（中判定図柄）が、右側表示領域には右特別図柄（右判定図柄）が、それぞれ大当たりに対する当否判定結果表示用の特別図柄（判定図柄）として、変動表示及び停止表示可能とされている。また、前記特別図柄表示部４２には、前記特別図柄（判定図柄）に加えて背景画像（キャラクタ，背景，文字等を含む。）が表示されることもあり、該背景画像が特別図柄の変動開始等の所定条件に起因して変動表示可能となっていてもよい。なお、この実施例における前記左側表示領域、中央表示領域、右側表示領域にそれぞれ変動および停止表示される特別図柄（判定図柄）は、『０，１，２，３，４，５，６，７，８，９，１０，１１』の１２通りの図柄とされている。

前記普通図柄表示部４５は、記号或いは絵（キャラクタ）等の小当たり判定用普通図柄を変動表示及び停止表示する。本実施例における普通図柄表示部４５に変動及び停止表示される普通図柄は、『０，１，２，３，４，５，６，７，８，９』の１０通りの図柄とされている。

前記始動入賞口１０は特別図柄表示部４２の真下に設けられ、２つの可動片１０ａ，１０ｂが背面の始動入賞口用ソレノイドによって略垂直で入賞し難い狭小開放状態と略Ｖ字形（逆ハの字形）の入賞し易い拡開開放状態間を変化可能に制御されている。前記始動入賞口１０の可動片１０ａ，１０ｂ間が入賞領域に相当する。前記始動入賞口１０の拡開開放は、前記普通図柄表示部４５で普通図柄が変動した後特定の普通図柄で確定停止表示されて小当たり（普通図柄当たり）が成立した時に行われる。

また、前記遊技盤３の背面には、始動入賞口１０に入賞した遊技球を検出する始動入賞口検出スイッチ（始動入賞口センサ）が入賞球用通路に設けられており、本実施例では、前記始動入賞口検出スイッチによる入賞球の検出が、大当たり（遊技の当たり外れ）の当否判定に対する起因及び前記特別図柄（判定図柄）の変動表示開始に対する起因に設定されている。また、前記特別図柄表示部４２で特別図柄の変動表示中に、前記始動入賞口１０に遊技球が入賞しても、直ちに新たな特別図柄の変動表示を開始することができないため、特別図柄の変動表示を一旦保留し、特別図柄の変動表示によって保留球の数を減らすようになっている。なお、本実施例では、前記特別図柄用保留数の上限値は４個に設定されている。

前記普通図柄変動開始用左ゲート１９及び普通図柄変動開始用右ゲート２１は、前記遊技盤３の背面に設けられた普通図柄変動開始スイッチで両ゲート１９，２１を通過する遊技球を検出することによって前記普通図柄表示部４５で普通図柄の変動を開始させるようになっている。また、前記普通図柄の変動表示中に、前記普通図柄変動開始用左ゲート１９及び普通図柄変動開始用右ゲート２１を遊技球が通過することによって発生する普通図柄の変動を、最高４回保留数として記憶し、普通図柄の変動開始により普通図柄の保留数を減らすようになっている。さらにまた、前記左袖入賞口２３と右袖入賞口２５の入賞球を検出する左袖入賞口用検出スイッチと右袖入賞口用検出スイッチ、前記左落とし入賞口２７と右落とし入賞口２９の入賞球を検出する左落とし入賞口用検出スイッチと右落とし入賞口用検出スイッチが、それぞれ対応する遊技盤背面に設けられている。

前記大入賞口１５は、前記遊技盤３の背面に設けられた大入賞口開放用ソレノイドによって開閉する開閉板１６を備えている。この大入賞口１５は、通常は開閉板１６が閉じた状態とされ、当該大入賞口１５内の一部には、該大入賞口１５が開いた際に開口して入賞可能にする特定領域入賞口５２を有する。さらに、該特定領域入賞口５２には、所定条件時に特定領域開放用ソレノイドにより開閉される開閉扉が設けられている。また、前記特定領域入賞口５２には特定入賞球を検出する特定入賞球検出スイッチ（特定領域センサ）が設けられ、該入賞球の検出により大入賞口１５を再度開ける継続権利が成立するようにされている。また、前記大入賞口１５内の略中央には、大入賞口１５に入賞し、かつ前記特定領域入賞口５２に入賞しなかった入賞球を検出する入賞球数カウントスイッチ（カウントセンサ）が設けられている。

前記発射装置５３は、操作レバー５４の操作により駆動する発射モータを裏側に有し、該発射モータの駆動により遊技球を弾発発射するようになっている。前記発射装置５３により発射された発射球は、前記遊技盤面に立設された外側誘導レール４と内側誘導レール５間で構成される発射球誘導路を介して遊技領域６に誘導される。前記遊技領域６に誘導された遊技球は、転動しつつ下方へ落下し、前記各装置及び各入賞口に入賞するか、或いは何処にも入賞しなければ前記アウト口１７から遊技盤３の裏側へ排出される。なお、この例の遊技機１は、プリペイドカードユニット５６が接続されている。

前記遊技機１が行う遊技について簡単に説明する。前記遊技機１では、前記発射装置５３により遊技領域６へ向けて発射された遊技球が、前記遊技領域９の種々の入賞口に入賞すると所定数の遊技球が賞品球として後述の賞球払出装置から上側球受け皿３６に払い出される。また、前記普通図柄変動開始用左ゲート１９及び普通図柄変動開始用右ゲート２１を遊技球が通過し、その遊技球が前記普通図柄変動開始スイッチで検出されると、後述の前記主制御基板１２０へ検出信号が送られ、普通図柄変動保留数が４個未満の場合には、小当たり判定・普通図柄決定用乱数が取得され、その取得乱数値が主制御基板１２０のＲＡＭの普通図柄数値記憶領域に一旦記憶される。そして前記記憶された小当たり判定・普通図柄決定用乱数値が順次読み出され、前記読み出された乱数値に基づいて普通図柄の当たり（小当たり）判定が行われ、前記普通図柄表示部４５で普通図柄の変動を開始し、所定時間変動後に停止する。その際、前記普通図柄の当たり判定結果が小当たりの場合には、小当たり普通図柄、この例では奇数で停止し、前記始動入賞口１０が入賞領域拡大状態になり、遊技球が入賞し易くなる。そして、前記始動入賞口１０の入賞領域に遊技球が入賞すると、所定数（この例では５個）の遊技球が賞品球として前記賞球払出装置から払い出される。

また、前記始動入賞口１０の入賞領域に遊技球が入賞し、始動入賞口検出スイッチによって入賞球が検出されると、主制御基板１２０へ検出信号が送られ、特別図柄変動保留数が４個未満の場合には、大当たり当否判定用乱数値及び大当たり図柄組合せ決定用乱数値が取得され、その取得数値が主制御基板１２０のＲＡＭの該当する記憶領域に一旦記憶される。そして、前記記憶された大当たり当否判定用乱数値が順次読み出され、当該読み出された大当たり当否判定用乱数値に基づいて大当たりの当否判定が行われ、外れの場合には外れ確定特別図柄の組合せ決定用乱数数値が取得される。また、特別図柄の変動開始前に変動態様決定用乱数値が取得される。そして、取得された変動態様決定用乱数値に基づき決定された選択変動態様にしたがい前記特別図柄柄表示部４２で特別図柄が変動を開始し、所定時間経過後停止する。

前記特別図柄表示部４２で停止表示された確定特別図柄が、大当たり確定特別図柄組合せ、この例ではぞろ目（‘７，７，７’のように同じ数字が並んだ状態）で停止表示されると、大当たりになり、遊技者に有利な特別遊技状態（大当たり遊技状態）に移行する。前記特別遊技状態になると、前記大入賞口１５の開閉板１６が開いて遊技領域６の表面を落下してくる遊技球を受け止め易くして大入賞口１５へ入賞可能にし、該大入賞口１５への入賞があると、前記賞球払出装置により所定数の遊技球が賞品球として払い出される。前記開閉板１６は、所定時間（例えば２９．５秒）経過後、或いは前記特定入賞球検出スイッチと入賞球数カウントスイッチとで検出された入賞球数が所定個数（例えば１０個）となった時点で閉じるようにされている。

前記大入賞口１５の開放中又は大入賞口１５が閉じてから約２秒以内に、前記特定領域入賞口５２への入賞球を特定入賞球検出スイッチが検出すると、前記大当たりを再度繰り返す継続権利が発生し、所定最高回数（例えば最高１６回）、前記開閉板１６の開放を繰り返す。

遊技を制御するための複数の制御装置や球の誘導装置等は、遊技機１の裏側に設けられている。図２は遊技機１の裏側を示すものであり、制御基板の主なものとして、受電基板１００、電源基板１１０、主制御基板１２０、表示制御基板１３０、払出制御基板１４０、音声制御基板１５０、ランプ制御基板１６０、発射制御基板１７０等が示されている。符号１８１は払出装置（賞球払出装置と貸球払出装置）、１８３は球無しスイッチ基板（賞球・球貸し兼用）、１８５は払出中継基板、１８７はＲＡＭクリアスイッチ、１８９は球貯留タンク、１９１は球誘導樋を示す。制御基板等の電気的接続を、図３のブロック図を用いて簡略に示す。

受電基板１００は、遊技機外部から供給される外部電源（ＡＣ２４Ｖ）に対する遊技機１側の電源受け部である。

電源基板１１０は、遊技機１に電力を供給する電源装置に相当し、前記受電基板１００からの外部電源を受け入れて遊技機１に適した電源にすると共に電源の電圧を監視したり、バックアップ用電源を生成したり、電源断信号を出力したりするものである。前記電源基板１１０は、図４及び図５に概略を示すように、遊技機外部からの電源の供給を受ける遊技機の電源ラインに接続され、受電基板１００からの電源受け口となる入力ポート、遊技機の電源スイッチ、インダクタ、交流の外部電源（ＡＣ２４Ｖ）を直流（ＤＣ３４Ｖ）に整流するダイオードを利用した整流回路、前記整流回路によって整流された遊技機自身の入力電圧である直流３４Ｖを第１電圧（ＤＣ１２Ｖ）にする第１レギュレータＡ，Ｂ（第1電圧変換手段）、前記第１レギュレータＡ，Ｂにおける電圧入力端子に接続された第１入力コンデンサＡ，Ｂ（第１電圧保持手段）、前記直流３４Ｖを第２電圧（ＤＣ５Ｖ）に変換する第２レギュレータ（第２電圧変換手段）、前記第２レギュレータの電圧入力端子（第２電圧保持手段）に接続された第２入力コンデンサ（第２電圧保持手段）、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）及び第２レギュレータ（第２電圧変換手段）の出力端子に接続された第１出力コンデンサＡ，Ｂと第２出力コンデンサ、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）と第２入力コンデンサ（第２電圧保持手段）間に設けられたダイオード（整流素子）、前記第１レギュレータＡ（第１電圧変換手段）によって電圧変換された第１電圧（ＤＣ１２Ｖ）の電圧低下を監視し、第１電圧（ＤＣ１２Ｖ）が第１下限値以下になった時に電源断信号を主制御基板１２０や払出制御基板１４０及びリセット出力手段へ出力する第１電圧監視用リセットＩＣ（第１電圧監視手段）、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）からの電源断信号を受信して前記電源断信号の電圧に基づいてリセット信号を主制御基板１２０及び払出制御基板１４０のワンチップマイクロコンピュータのＣＰＵへ出力するリセット出力手段、バックアップ中の主制御基板１２０及び払出制御基板１４０のＲＡＭをクリアする前記ＲＡＭクリアクリアスイッチ１８７、電源断時に主制御基板１２０及び払出制御基板１４０におけるＲＡＭに対してバックアップ用の電荷を充放電するためのバックアップ用コンデンサが設けられ、さらに、前記整流回路で整流された直流３４Ｖ、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）によって変換された第１電圧（ＤＣ１２Ｖ）、前記第２レギュレータ（第２電圧変換手段）によって変換された第２電圧（ＤＣ５Ｖ）、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）によって出力される電源断信号、並びに前記ＲＡＭクリアスイッチ１８７の操作（本実施例では操作ボタンの押し下げ）によって発生するＲＡＭクリア信号等を主制御基板１２０や払出制御基板１４０等の各基板へ出力するための出力ポートが設けられている。以下、それらの中でも主要なものについてさらに説明する。

前記第１レギュレータＡ，Ｂ（第１電圧変換手段）は、一般的にレギュレータと称されているものが用いられ、前記整流回路によって整流された直流３４Ｖの電源が入力し、その入力した直流３４Ｖの電源を直流１２Ｖの第１電圧に変換（変圧）して第１レギュレータＡ，Ｂの出力端子から出力する。その際、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）は、入力電圧の所定振幅（本実施例では直流４０Ｖ〜直流１６Ｖの振幅）に対して第１レギュレータＡ，Ｂ（第１電圧変換手段）が出力する第１電圧を直流１２Ｖの一定電圧に保つことが可能な仕様からなり、入力電圧が所定振幅の最低値（本実施例では直流１６Ｖ）より低下すると、第１レギュレータＡ，Ｂ（第１電圧変換手段）から出力される第１電圧が直流１２Ｖから減少していく。このように、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）は、入力電圧値に対して許容される幅を有しており、その許容幅における最低値を下回ることにより出力電圧の低下が起きる。前記第１レギュレータＡ，Ｂ（第１電圧変換手段）に入力される遊技機自身の入力電圧は、外部電源の交流２４Ｖを前記整流回路で整流することによって生成された直流３４Ｖであり、この整流された遊技機自身の入力電圧（直流３４Ｖ）は外部電源の影響（外部電源の電圧変化の影響）を直接受け、例えば、外部電源（ＡＣ２４Ｖ）がサージなどによる瞬間的な電圧低下等、何らかの電圧変動を生じた際には、直流３４Ｖから瞬時に低下したり上昇したりする。しかし、本実施例における第１レギュレータＡ，Ｂ（第１電圧変換手段）を介した場合には、外部電源の電圧変動に対して、ある程度の幅を持って一定の出力電圧（第１電圧）を供給することができ、遊技機を安定して稼働させることが可能となる。

また、本実施例において、前記第１レギュレータＡと前記第１レギュレータＢは並列に設けられている。前記第１レギュレータＡはバックアップを行う制御基板、すなわち前記主制御基板１２０と前記払出制御基板１４０へ電力を供給し、一方、前記第１レギュレータＢはバックアップを行わない制御基板（表示制御基板やランプ制御基板等）に電力を供給する。このように第１レギュレータを、バックアップを行う制御基板用第１レギュレータＡとバックアップを行わない制御基板用第１レギュレータＢとに分けているのは、近年、前記表示装置９等の大型化に伴い大量に電力を消費する電気部品が増えたことから、安定してバックアップを行えるようにするためである。そのため、電源断が起こった場合においても表示装置にバックアップ用の電力を多量に消費されることがなく、安定したバックアップ時間を確保することができる。また、前記バックアップを行う制御基板用の第１レギュレータＡにおける電圧入力端子に接続された第１入力コンデンサＡは、前記バックアップを行わない制御基板用の第１レギュレータＢにおける電圧入力端子に接続された第１入力コンデンサＢよりも、バックアップのために容量が大にされている。そのため、バックアップの必要の無い装置は早く電源を落とすことができ、バックアップの必要な制御基板へはバックアップの時間を所定時間確保することができる。また、第１レギュレータＡと第１レギュレータＢに分けたことでバックアップが必要の無い制御基板が消費する分の電力をバックアップ用のコンデンサが蓄えておく必要が無くなり、容量の小さいコンデンサで構成することができる。

前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）は、前記整流回路からのラインにおいて、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）の電圧入力端子に接続され、前記整流回路で生成された直流３４Ｖが入力される。そして、遊技機の電源ラインに前記外部電源（ＡＣ２４Ｖ）から電源が供給されて前記整流回路から整流された電源（ＡＣ３４Ｖ）が第１入力コンデンサＡ，Ｂ（第１電圧保持手段）の電源ラインに出力されている場合には、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）は充電し、電源断等により外部からの電源供給が断たれた場合には、それまでに充電された電荷を前記第１レギュレータＡ，Ｂ（第１電圧変換手段）へ放電する。したがって、瞬間的な外部電源の電源断等によって、外部電源の電圧が一時的に第１レギュレータＡ，Ｂ（第１電圧変換手段）の許容振幅を超えて低下することがあっても、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）からの放電によって、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）に入力される電源はある程度の電圧が保たれるため、第１入力コンデンサＡ，Ｂ（第１電圧保持手段）を設けない場合よりも、外部電源の変化に対応することが可能となる。また、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）は、ノイズ回避のためのバイパスコンデンサとしての役割も持つ。

前記第１出力コンデンサＡ，Ｂは、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）の出力端子に接続された２つの並列のコンデンサで構成され、それぞれ、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）によって変圧された第１電圧（ＤＣ１２Ｖ）が入力して充電される。前記第１出力コンデンサＡ，Ｂは、前記第１電圧（ＤＣ１２Ｖ）が供給される各基板及び電源基板１１０において、遊技用の機器が一斉に稼働する際などに生じ易い電圧低下を抑える働きをする。また、前記バックアップを行う制御基板用第１レギュレータＡの出力端子に接続された第１出力コンデンサＡは、前記バックアップを行わない制御基板用第１レギュレータＢの出力端子に接続された第１出力コンデンサＢよりも、バックアップのために容量が大にされている。

前記第２レギュレータ（第２電圧変換手段）は、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）と同様に一般的にレギュレータと称されているものが用いられ、前記整流回路によって整流された直流３４Ｖの電源が入力し、入力した直流３４Ｖの電源を直流５Ｖの第２電圧に変圧して第２レギュレータの出力端子から出力する。その際、前記第２レギュレータ（第２電圧変換手段）は、入力電圧の所定振幅（本実施例では直流４０Ｖ〜直流８Ｖの振幅）に対して第２レギュレータ（第２電圧変換手段）が出力する第２電圧を直流５Ｖの一定電圧に保つことが可能な仕様からなり、前記第２レギュレータ（第２電圧変換手段）への入力電圧が所定振幅の最低値（本実施例では直流８Ｖ）より低下すると、第２レギュレータ（第２電圧変換手段）から出力される第２電圧が直流５Ｖから減少していく。このように、前記第２レギュレータ（第２電圧変換手段）は、入力電圧値に対して許容される幅を有しており、その許容幅を下回ることにより出力電圧の低下が起きる。前記第２レギュレータ（第２電圧変換手段）に入力される遊技機自身の入力電圧は、外部電源の交流２４Ｖを前記整流回路で整流することによって生成された直流３４Ｖであり、この遊技機自身の入力電圧（直流３４Ｖ）は、前記のように外部電源の影響（外部電源の電圧変化の影響）を直接受け、例えば、外部電源（ＡＣ２４Ｖ）がサージなどによる瞬間的な電圧低下等、何らかの電圧変動を生じた際には、直流３４Ｖから瞬時に低下したり上昇したりする。しかし、本実施例における第２レギュレータ（第２電圧変換手段）を介した場合には、外部電源の電圧変動に対して、ある程度の幅を持って一定の出力電圧（第２電圧）を供給することができ、遊技機を安定して稼働させることが可能となる。

前記第２入力コンデンサ（第２電圧保持手段）は、前記整流回路からのラインにおいて、前記第２レギュレータ（第２電圧変換手段）の電圧入力端子に接続され、前記整流回路で生成された直流３４Ｖが入力される。そして、遊技機の電源ラインに前記外部電源（ＡＣ２４Ｖ）から電源が供給されて前記整流回路から整流された電源（ＡＣ３４Ｖ）が第２入力コンデンサ（第２電圧保持手段）の電源ラインに出力されている場合には充電し、電源断等により外部からの電源供給が断たれた場合には、それまでに充電された電荷を前記第２レギュレータ（第２電圧変換手段）へ放電して、前記第２レギュレータ（第２電圧変換手段）で変換された第２電圧を一定時間第２下限値より高い値に保持する。したがって、瞬間的な電源断等によって、外部電源の電圧が一時的に第２レギュレータ（第２電圧変換手段）の許容振幅を超え低下することがあっても、前記第２入力コンデンサ（第２電圧保持手段）からの放電によって前記第２レギュレータ（第２電圧変換手段）に入力される電源はある程度の電圧が保たれるため、第２入力コンデンサ（第２電圧保持手段）を設けない場合よりも、外部電源の変動に対応することが可能となる。また、前記第２入力コンデンサ（第２電圧保持手段）は、ノイズ回避のためのバイパスコンデンサとしての役割も持つ。

前記第２出力コンデンサは、前記第２レギュレータ（第２電圧変換手段）の出力端子に接続された２つの並列のコンデンサで構成され、それぞれ、前記第２レギュレータ（第２電圧変換手段）によって変圧された第２電圧（ＤＣ５Ｖ）が入力して充電される。前記第２出力コンデンサは、前記第２電圧（ＤＣ５Ｖ）が供給される基板及び電源基板１１０において、遊技用の機器が一斉に稼働する際などに生じ易い電圧低下を抑える働きをする。

前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）と第２入力コンデンサ（第２電圧保持手段）間に設けられたダイオード（整流素子）は、アノードが前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）を含む第１レギュレータＡ，Ｂ（第１電圧変換手段）側、カソードが前記第２入力コンデンサ（第２電圧保持手段）を含む第２レギュレータ（第２電圧変換手段）側とされ、前記第２レギュレータ側から前記第１レギュレータＡ，Ｂ側へ電流が流出しないようにしている。また、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）を含む第１レギュレータＡ，Ｂ（第１電圧変換手段）側と前記第２入力コンデンサ（第２電圧保持手段）を含む第２レギュレータ（第２電圧変換手段）側をつなぐラインには前記ダイオード（整流素子）を通過するライン以外の電源ラインは設けられてない。そのため、外部電源の供給が断たれて電源断を生じ、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）及び前記第２入力コンデンサ（第２電圧保持手段）が放電を開始した際には、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）からは、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）のみならず前記第２入力コンデンサ（第２電圧保持手段）及び第２レギュレータ（第電圧変換手段）へも電流が流れていくが、前記第２入力コンデンサ（第２電圧保持手段）からは、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）及び第１レギュレータＡ，Ｂ（第１電圧変換手段）側へ電流が流れず、前記第２レギュレータ（第２電圧変換手段）側にのみ流れることになる。これによって、電源断時において、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）は、常に前記第２入力コンデンサ（第２電圧保持手段）よりも先に放電しきってしまうことになる。なお、本実施例では、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）、前記ダイオード（整流素子）、前記第２入力コンデンサ（第２電圧保持手段）及び前記第２レギュレータ（第２電圧変換手段）によって、本発明の電圧保持回路、すなわち、前記電源ラインに遊技機外部からの電源供給が断たれたときに、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）によって変換された前記第１電圧が第１下限値に低下するまでの時間よりも、前記第２入力コンデンサ（第２電圧保持手段）によって変換された前記第２電圧が第２下限値に低下するまでの時間を長くする回路を構成している。さらに、前記第２入力コンデンサ（第２電圧保持手段）は、後述のリセット出力遅延時間においても前記第２レギュレータ（第２電圧変換手段）が第２電圧を保持できるように、容量が定められている。

前記第１電圧監視用リセットＩＣ（第１電圧監視手段）は、いわゆる電圧監視用の公知のＩＣからなり、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）の電圧入力端子には、前記第１レギュレータＡ（第１電圧変換手段）によって変圧された第１電圧（ＤＣ１２Ｖ）が分圧されて入力されている。前記分圧は前記第１電圧監視用リセットＩＣ（第１電圧監視手段）の性能に合わせた電圧に低下させるものである。もちろん、直流１２Ｖを直接入力するものでもかまわない。前記第１電圧監視用リセットＩＣ（第１電圧監視手段）は、入力電圧が第１下限値以下となった場合に、信号出力端子から電源断信号を出力する。本実施例では、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）は、前記第１レギュレータＡ（第１電圧変換手段）によって変圧された第１電圧の直流１２Ｖが、第１下限値の直流１０．０２Ｖまで低下した際に、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）に入力される電圧が検出値以下になるように分圧、設定されており、第１電圧の直流１２Ｖを監視しているのと同様の効果を有する。また、前記電源断信号は、前記第２レギュレータ（第２電圧変換手段）によって変換された第２電圧（ＤＣ５Ｖ）の電圧で出力され、前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータ（ＣＰＵ）とリセット出力手段に出力される。

前記リセット出力手段は、前記電源断信号を受信してリセット信号を主制御基板１２０や払出制御基板１４０のワンチップマイクロコンピュータ（ＣＰＵ）へ出力するものであり、前記電源断信号が入力される電源断信号入力部と、前記電源断信号入力部に入力された電源断信号の電圧を、前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータ（ＣＰＵ）におけるバックアップ用処理が終了するまでの時間以上であるリセット出力遅延時間をかけて、第２下限値に低下させる電源断信号電圧低下遅延部と、前記電源断信号電圧低下遅延部により前記電源断信号の電圧が第２下限値以下になったときにリセット信号を出力する第２電圧監視用リセットＩＣ（第２電圧監視部）とよりなる。前記電源断信号電圧低下遅延部は、所定容量まで前記電源断信号の電流を充電し、前記電源断信号の電流が低下してきたときには放電する電源断電圧保持回路で構成されている。前記電源断電圧保持回路は、抵抗とコンデンサで構成されている。一方、前記第２電圧監視用リセットＩＣ（第２電圧監視部）は、いわゆる電圧監視用の公知のＩＣからなり、前記電源断信号電圧低下遅延部を経て入力する電源断信号の電圧が第２下限値以下となった場合に、第２電圧監視用リセットＩＣ（第２電圧監視部）の信号出力端子からリセット信号を出力する。本実施例では、前記第２下限値は１．２５Ｖに設定されており、前記電源断信号電圧低下遅延部を経た電源断信号の電圧が１．２５Ｖ（第２下限値）まで低下すると、前記第２電圧監視用リセットＩＣ（第２電圧監視手段）がリセット信号を出力端子から前記主制御基板１２０のワンチップマイクロコンピュータ（ＣＰＵ）と前記払出制御基板１４０のワンチップマイクロコンピュータ（ＣＰＵ）へ出力する。

また、本実施例においては、前記遊技機１の電源投入時に前記第２電圧監視用リセットＩＣ（第２電圧監視部）に加わる電圧が１．２５Ｖを超えると、所定の遅延時間経過後に前記第２電圧監視用リセットＩＣ（第２電圧監視部）がリセット信号を主制御基板１２０及び払出制御基板１４０へ出力する構成とされている。前記電源投入時における所定の遅延時間は、前記電源断信号電圧低下遅延部におけるコンデンサの容量により設定することが可能である。本実施例では、前記主制御基板１２０及び払出制御基板１４０に対して、前記第２電圧監視用リセットＩＣ（第２電圧監視部）からリセット信号を同時に出力する構成とされていることにより、前記主制御基板１２０と払出制御基板１４０の立ち上がりにバラツキを生じないようにされている。

前記電源基板１１０の電源ラインにおける電源の流れについて説明する。前記受電基板１００から入力した交流２４Ｖの外部電源は、前記整流回路により直流３４Ｖに整流され、主制御基板１２０や払出基板１４０等の各基板に必要とされる直流３４Ｖとして前記出力ポートから各基板に出力される。なお、直流３４Ｖの電源は、各基板において、モータの駆動等、比較的大きな電圧が必要とされ、しかも比較的電圧の精度が必要とされない機器に利用される。

前記整流回路には、直流３４Ｖを直接各基板に出力するラインＡ１とは別に直流３４ＶのラインＡ２が接続されている。このラインＡ２には前記第１レギュレータＡ，Ｂ（第１電圧変換手段）の電圧入力端子、ならびに前記第２レギュレータ（第２電圧変換手段）の電圧入力端子が並列に接続されている。すなわち、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）及び第２レギュレータ（第２電圧変換手段）は、同根の直流３４Ｖ電源ラインＡ２から電源が入力している。

一方の第１レギュレータＡ（第１電圧変換手段）に入力された直流３４Ｖの電源は第１電圧の直流１２Ｖに変圧されて、主制御基板１２０と払出制御基板１４０に出力されるラインＡ３と、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）に入力されるラインＡ４とに分けられる。また、他方の第１レギュレータＢ（第１電圧変換手段）に入力された直流３４Ｖの電源は第１電圧の直流１２Ｖに変圧されてその他の各制御基板（バックアップを行わない制御基板）に出力されるラインＡ５とされる。前記第１レギュレータＡ，Ｂ（第１電圧変換手段）で変圧された第１電圧の直流１２Ｖ電源は、各基板において、センサ監視用等として使用される。

前記第２レギュレータ（第２電圧変換手段）に入力された直流３４Ｖの電源は、第２電圧の直流５Ｖに変圧され、前記主制御基板１２０や払出制御基板１４０及びその他の各基板に出力されるラインＡ６と、前記バックアップ用コンデンサに接続されるラインＡ７と、ＲＡＭクリアスイッチ１８７に接続されるラインＡ８とに分けられる。前記第２電圧の直流５Ｖ電源は、主制御基板１２０や払出制御基板１４０及びその他の各基板や電源基板１１０自身のＩＣ、ＣＰＵ等の稼働用電圧等として使用される。また、前記バックアップ用コンデンサに接続されるラインＡ７には、直流５Ｖをバックアップ用コンデンサに適した直流３Ｖに変換するための抵抗Ｒ１が設けられ、抵抗Ｒ１を通過した後にバックアップ用コンデンサに至るように接続されている。前記バックアップ用コンデンサは、外部電源が断たれても十分な時間バックアップ用のＲＡＭに対して記憶が保持される分の電源を供給できるだけの容量が確保されている。なお、前記バックアップ用コンデンサに接続されているラインＡ７は、バックアップを必要とする主制御基板１２０及び払出制御基板１４０に出力ポートを介して接続される。

主制御基板１２０は主制御装置に相当し、図３に示すように電源基板１１０と接続され、前記電源基板１１０における第２レギュレータ（第２電圧変換手段）で変圧された第２電圧（直流５Ｖ）で作動し、表示制御基板１３０、払出制御基板１４０、中継基板（中継基板には大入賞口１５が接続される。）、音声制御基板１５０、ランプ制御基板１６０、始動入賞口検出スイッチ、その他のスイッチやセンサ等と接続され、遊技に関わる主制御を行う。前記主制御基板１２０は、図６に示すように、前記電源基板１１０から直流３４Ｖ、直流１２Ｖ、直流５Ｖの各電源並びにバックアップ用直流３Ｖの電源、前記ＲＡＭクリア信号並びに前記電源断信号を入力するための入力ポート、センサからの信号を受信するフォトカプラ、ＲＯＭ，ＲＡＭ，ＣＰＵを内蔵するワンチップマイクロコンピュータ、前記ワンチップマイクロコンピュータ（ＣＰＵ）のリセット端子（ＲＳＴ）に接続されたウォッチドッグＩＣ、払出制御基板１４０（従制御装置）へ制御信号を出力するための従制御基板用出力ポート、表示制御基板等や他の基板等に対する出力ポートを備える。前記ＣＰＵは、制御部，演算部，各種カウンタ，各種レジスタ，各種フラグ等を備え、演算制御を行う他、大当たりや小当たり（始動入賞口１０の拡開開放を行う普通図柄当たり）に関する乱数等も生成し、また、前記リセット信号の入力によってシステムリセット用制御を行い、前記各基板にコマンド（制御信号）を出力（送信）可能に構成されている。前記ＲＯＭには、遊技上の制御プログラムや制御データが書き込まれている他、大当たり及び小当たりの判定値等が書き込まれている。前記ＲＡＭは、始動入賞口検出スイッチの検出信号及び普通図柄変動開始スイッチの検出信号用の記憶領域、バックアップ用の記憶領域、ＣＰＵで生成される各種乱数値用の記憶領域、各種データを一時的に記憶する記憶領域やフラグ、ＣＰＵの作業領域等を備える記憶手段として機能する。

前記ウォッチドッグＩＣは公知のもので、前記ワンチップマイクロコンピュータ（ＣＰＵ）のリセット端子（ＲＳＴ）に接続され、所定の時間をカウントするウォッチドッグタイマを備える。前記ウォッチドッグタイマがカウントアップ（所定時間経過）すると、前記ワンチップマイクロコンピュータのリセット端子にリセット信号を出力する。また、前記ウォッチドッグＩＣは、前記ワンチップマイクロコンピュータから出力されたウォッチドッグタイマクリア信号を受信すると、前記ウォッチドッグタイマのカウンタが初期値に戻り、再びカウントを開始する。前記ウォッチドッグＩＣは、前記電源基板１１０から第２電圧の直流５ＶがウォッチドッグＩＣ稼働用電源として供給されている。

表示制御基板１３０は、図３に示すように、ＣＰＵ，ＲＡＭ，ＲＯＭを備えたワンチップマイクロコンピュータと、該ワンチップマイクロコンピュータと前記主制御基板１２０を結ぶ入力回路と、前記ワンチップマイクロコンピュータと表示装置９を結ぶ出力回路等で構成され、前記主制御基板１２０から出力される制御信号に基づき、前記特別図柄表示部４２及び普通図柄表示部４５における表示等を制御する。前記表示制御基板１３０のＣＰＵは、内部に制御部，演算部，各種カウンタ，各種レジスタ，各種フラグ等を有し演算制御を行うようになっている。また、前記表示制御基板１３０のＲＡＭは、各種データの記憶領域と前記ＣＰＵによる作業領域等を有している。前記表示制御基板１３０のＲＯＭは、表示制御のための不変の情報、すなわちプログラムや画像データ、定数等が記憶されている。

払出制御基板１４０は、従制御装置に相当し、前記主制御基板１２０と配線等による電気的な接続手段で接続され、前記主制御基板１２０から出力される制御コマンドを受信して前記払出装置（賞球及び貸球払出装置）１８１を制御する。前記払出制御基板１４０は、電源基板１１０と接続され、前記電源基板１１０における第２レギュレータ（第２電圧変換手段）で変圧された第２電圧（直流５Ｖ）で作動する。また、前記払出制御基板１４０は、図７に示すように、前記主制御基板１２０から払出データを入力するための払出データ入力ポート、前記電源基板１１０から直流３４Ｖ、直流１２Ｖ、直流５Ｖの各電源並びにバックアップ用直流３Ｖの電源、前記ＲＡＭクリア信号並びに前記電源断信号を入力するための電源入力ポート、センサからの信号を受信するフォトカプラ、ＲＯＭ，ＲＡＭ，ＣＰＵを内蔵するワンチップマイクロコンピュータ、前記ワンチップマイクロコンピュータ（ＣＰＵ）のリセット端子（ＲＳＴ）に接続されたウォッチドッグＩＣ、払出モータへＣＰＵの制御信号を出力するための払出モータ出力ポート、ＬＥＤやその他の機器に対する出力ポートを備える。前記ＲＯＭには払出の制御プログラムが記憶され、前記ＲＡＭはプログラムの作業領域や一時記憶領域及びバックアップ用の記憶領域を備える記憶手段として機能し、前記ＣＰＵは前記ＲＯＭに記憶されている制御プログラム等にしたがって払出の制御を行い、前記ウォッチドッグＩＣにウォッチドッグタイマクリア信号を出力する。

前記ウォッチドッグＩＣは公知のもので、前記ワンチップマイクロコンピュータ（ＣＰＵ）のリセット端子（ＲＳＴ）に接続され、所定の時間をカウントするウォッチドッグタイマを備える。前記ウォッチドッグタイマがカウントアップ（所定時間経過）すると、前記ワンチップマイクロコンピュータのリセット端子にリセット信号を出力する。また、前記ウォッチドッグＩＣは、前記ワンチップマイクロコンピュータから出力されたウォッチドッグタイマクリア信号を受信すると、前記ウォッチドッグタイマのカウンタが初期値に戻り、再びカウントを開始する。前記ウォッチドッグＩＣには前記電源基板１１０から第２電圧の直流５ＶがウォッチドッグＩＣ稼働用電源として供給されている。

電源断時に関して、前記電源基板１１０、前記主制御基板１２０及び前記払出制御基板１４０における作用について説明する。何らかの要因により外部からの電源（ＡＣ２４Ｖ）供給が断たれた場合、まず前記電源基板１１０の整流回路から出力される直流３４Ｖの電圧が低下していく。次いで、前記整流回路から直流３４Ｖの電源が供給されている前記第１レギュレータＡ，Ｂ（第１電圧変換手段）から出力される直流１２Ｖの第１電圧及び前記第２レギュレータ（第２電圧変換手段）から出力される直流５Ｖの第２電圧が、それぞれ低下していく。しかし、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）及び第２レギュレータ（第２電圧変換手段）には、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）と第２入力コンデンサ（第２電圧保持手段）が接続されているため、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）及び第２入力コンデンサ（第２電圧保持手段）に蓄えられている電荷が、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）及び前記第２レギュレータ（第２電圧変換手段）にそれぞれ放電される間、ある程度第１電圧及び第２電圧の電圧が保たれる。その際、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）側から第２入力コンデンサ（第２電圧保持手段）及び第２レギュレータ（第２電圧変換手段）側へは、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）に蓄えられている電荷が流れるのに対し、前記第２入力コンデンサ（第２電圧保持手段）側から前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）及び第１レギュレータＡ，Ｂ（第１電圧変換手段）側へは、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）と前記第２入力コンデンサ（第２電圧保持手段）間に設けられている前記ダイオード（整流素子）の作用により、前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）に蓄えられている電荷の流れが阻止される。そのため、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）による直流１２Ｖからなる第１電圧の低下よりも、前記第２レギュレータ（第２電圧変換手段）による直流５Ｖからなる第２電圧の低下を遅くすることが可能となる。

前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）に蓄えられている電荷が少なくなっていくと、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）の電圧入力端子にかかる電圧も３４Ｖから低下し始め、直流１６Ｖ以下になると、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）から出力される第１電圧が直流１２Ｖから低下し始める。そして、前記第１電圧が、第１下限値に設定されている１０．０２Ｖになった時に、前記第１電圧監視用リセットＩＣに入力される電圧が所定の検出値よりも下回り、それによって前記第１電圧監視用リセットＩＣから電源断信号が前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータ（ＣＰＵ）に出力される。前記電源断信号を受信した前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータ（ＣＰＵ）は、電源断処理（バックアップ用処理）を行い、電源断直前における現在の遊技情報として現在の遊技球払出情報（払出個数等）を、前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータにおけるＲＡＭのバックアップ用エリアに記憶する。この間、前記第２レギュレータ（第２電圧変換手段）は、前記第２入力コンデンサ（第２電圧保持手段）に蓄えられていた電荷及び前記第１入力コンデンサＡ，Ｂ（第１電圧保持手段）に蓄えられていた電荷が第２レギュレータ（第２電圧変換手段）側へ放電されることによって、前記第２レギュレータ（第２電圧変換手段）の電圧入力端子に、直流８Ｖ以上の電圧がかかる。そのため、前記第２レギュレータ（第２電圧変換手段）により変圧されて出力される第２電圧が直流５Ｖを保つことになる。本実施例における遊技情報とは、遊技機が動作を行う際に判断情報として利用するデータのことである。

そして、前記電源断信号が、第２下限値に設定されている直流１．２５Ｖ以下（電源断信号が送信されてから３４．３１ｍｓ経過時に設定）になると、前記電源基板１１０の第２電圧監視リセットＩＣ（第２電圧監視部）によって電圧低下が検出され、前記第２電圧監視リセットＩＣ（第２電圧監視部）から前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータにおけるリセット端子へリセット信号が出力される。

その後、前記第１入力コンデンサ（第１電圧保持手段）及び第２入力コンデンサ（第２電圧保持手段）に蓄えられていた電荷が、前記のように使用されることにより少なくなり、それにより前記第２レギュレータ（第２電圧変換手段）の電圧入力端子にかかる電圧が低下して直流８Ｖ以下になると、前記第２レギュレータ（第２電圧変換手段）により変圧されて出力される第２電圧が直流５Ｖから低下し始める（電源断からの時間２１０ｍｓに設定されている）。

前記リセット信号が入力した前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータは、ＣＰＵがシステムリセット用制御を行い、電源が切れてもよい状態となる。すなわち、前記第１電圧監視用リセットＩＣ（第１電圧監視手段）によって電源断信号が出力された後に、確実に第２電圧監視リセットＩＣ（第２電圧監視部）によってリセット信号が出力されることになり、この順序が狂うおそれがない。さらに、前記第２レギュレータ（第２電圧変換手段）が出力する直流５Ｖの第２電圧は、前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータにおけるＣＰＵの稼働に使用される電圧であり、遊技機内の電源が切れる最後まで保たれることになり、確実にワンチップマイクロコンピュータにおけるＣＰＵがバックアップ用処理を行うことができる。

図８は電源断及びリセット信号のタイミングチャートである。なお、前記第１レギュレータＡ，Ｂ（第１電圧変換手段）が出力する第１電圧が第１下限値（ＤＣ１０．０２Ｖ）になった時から、前記電源断信号の電圧が第２下限値（ＤＣ１．２５Ｖ）になる時までの時間をＴ１とすると、Ｔ１の長さ（リセット出力遅延時間、本実施例では３４．３１ｍｓ）は前記主制御基板１２０及び前記払出制御基板１４０のワンチップマイクロコンピュータで電源断監視処理（電源断信号が入力したか判断し、入力している場合にはバックアップ用処理）が開始され、バックアップ用処理を完了するまでの時間Ｔ０よりも長くなるように、前記電源断信号電圧低下遅延部のコンデンサの静電容量が設定されている。

前記主制御基板１２０及び前記払出制御基板１４０における処理を、主に電源断時に関してフローチャートで説明する。前記主制御基板１２０では、図９に示すように、主制御用メイン処理Ｍ１と図１０に示す主制御用割り込み処理（Ｓ２０）が行われる。

主制御用メイン処理Ｍ１は、電源投入時やリセット信号入力後のシステム復帰時に行われる処理であり、まず電源断信号が入力したか否か判定され（Ｓ１１）、電源断信号が入力している場合にはこの判定処理を繰り返し、一方、電源断信号が入力していない場合には、主制御用割り込み処理（Ｓ２０）に対する割り込み禁止処理が行われる（Ｓ１２）。次にＲＡＭクリア信号が入力しているか、すなわち前記ＲＡＭクリアスイッチ１８７が操作されたか判断される（Ｓ１３）。ＲＡＭクリア信号が入力している場合（ＲＡＭクリアスイッチ１８７が操作されている場合）には、前記主制御基板１２０におけるＲＡＭのバックアップ用エリアのデータがクリア（消去）され（Ｓ１４）、それに対してＲＡＭクリア信号が入力していない場合（ＲＡＭクリアスイッチ１８７が操作されていない場合）には、前記主制御基板１４０におけるＲＡＭのバックアップ用エリアに記憶されているデータを読み出し、電源断直前の遊技状態に戻す。その後、種々のデバイス群等の初期設定が行われ（Ｓ１６）、その後に主制御用割り込み処理（Ｓ２０）の割り込みを認める割り込み許可処理が行われ（Ｓ１７）、続いてループ処理が行われる。

主制御用割り込み処理（Ｓ２０）は、２ｍｓ毎に主制御用メイン処理Ｍ１に対する割り込み処理として行われる。この主制御用割り込み処理（Ｓ２０）では、図１０に示すように、各種センサ（スイッチ）からの情報を取得する入力処理（Ｓ２１）が行われ、次に、乱数値の取得、遊技の当否判定、図柄の変動態様の決定、図柄の変動、停止等に関する遊技処理（Ｓ２２）が行われる。次いで、前記入力処理（Ｓ２１）で入力されたセンサ情報に基づき、賞球等の払出情報を払出制御基板１４０に出力する（Ｓ２３）。続いて行われるその他出力処理（Ｓ２４）では、各基板に必要なその他の遊技情報が出力され、さらにその他遊技に必要な処理が、その他の処理（Ｓ２５）で行われ、その後に主制御用電源断監視処理（Ｓ２６）が行われる。

主制御用電源断監視処理（Ｓ２６）では、図１１に示すように、まず電源断信号が入力されたか否か判断され（Ｓ２６−１）、入力されていない場合にはこの主制御用電源断監視処理（Ｓ２６）が終了する。それに対して、電源断信号が入力されている場合には電源断直前である現在の遊技情報のデータ、例えば入賞のデータ、センサの異常等が前記主制御基板１２０のワンチップマイクロコンピュータのＲＡＭにおけるバックアップ用エリアに記憶される（Ｓ２６−２）。その後にループ処理が行われて電源が切れるまで待機状態となる。

前記払出制御基板１４０では、図１２に示す従制御用メイン処理Ｍ２、図１３に示す従制御用割り込み処理（Ｓ４０）、図１４に示す従制御用電源断監視処理（Ｓ４４）が行われる。

従制御用メイン処理Ｍ２は、電源投入時やリセット信号入力後のシステム復帰時に行われる処理であり、まず電源断信号が入力したか否か判定され（Ｓ３１）、電源断信号が入力している場合にはこの判定処理を繰り返し、一方、電源断信号が入力していない場合には、従制御用割り込み処理（Ｓ４０）に対する割り込み禁止処理が行われる（Ｓ３２）。その後、種々のデバイス群等の初期設定が行われ（Ｓ３３）、次いでＲＡＭクリア信号が入力しているか、すなわち前記ＲＡＭクリアスイッチ１８７が操作されたか判断される（Ｓ３４）。ＲＡＭクリア信号が入力している場合（ＲＡＭクリアスイッチ１８７が操作されている場合）には、前記払出制御基板１４０におけるＲＡＭのバックアップ用エリアのデータがクリア（消去）され（Ｓ３５）、それに対してＲＡＭクリア信号が入力していない場合（ＲＡＭクリアスイッチ１８７が操作されていない場合）には、前記払出制御基板１４０におけるＲＡＭのバックアップ用エリアに記憶されているデータを読み出し、電源断直前の遊技状態に戻す。その後に従制御用割り込み処理（Ｓ４０）の割り込みを認める割り込み許可処理が行われ（Ｓ３７）、続いてループ処理がおこなわれる。

従制御用割り込み処理（Ｓ４０）は、２ｍｓ毎の割り込み処理として実行され、払出に関係する処理が行われる。まず、前記主制御基板１２０からの払出コマンド（何球払い出すか等の制御信号）の受信処理が行われ（Ｓ４１）、次いで、受信した払出コマンドに基づく払出個数分の動作を払出装置の払出モータに行わせる信号を送信する賞球動作処理が行われる（Ｓ４２）。その後、前記ウォッチドッグＩＣにおけるウォッチドッグタイマのタイマをクリアしてリセットするウォッチドッグタイマクリア信号が出力され（Ｓ４３）、続いて後述の従制御用電源断監視処理（Ｓ４４）が行われた後、センサからの情報を確認して異常が無いか、あるいは払出を報知するＬＥＤ等の制御信号出力等、種々の処理が行われる（Ｓ４５）。

従制御用電源断監視処理（Ｓ４４）では、まず電源断信号が入力されたか否か判断され（Ｓ４４−１）、入力されていない場合にはこの電源断監視処理（Ｓ４４）が終了する。それに対して、電源断信号が入力されている場合には電源断直前である現在の遊技情報のデータ、例えば賞球払出のデータ、センサの異常等が前記払出制御基板１４０のワンチップマイクロコンピュータのＲＡＭにおけるバックアップ用エリアに記憶される（Ｓ４４−２）。その後に割り込み禁止処理が行われ（Ｓ４４−３）、次にループ処理が行われて電源が切れるまで待機状態となる。

音声制御基板１５０は、前記主制御基板１２０と配線等の電気的接続手段により接続されており、前記主制御基板１２０から出力される制御信号（コマンド）に基づき前記スピーカ３８から発する音声を制御する。

ランプ制御基板１６０は、前記枠飾りランプ３５ａ〜３５ｃやその他のランプ装置（例えば遊技盤面に設けた表示装置の表示枠体に設けたランプ装置等）を制御する。また、発射制御基板１７０は、前記発射装置５３における発射モータの制御を行う。

このように、本発明では、電源断信号が入力される電源断信号入力部と、前記電源断信号入力部に入力した前記電源断信号の電圧を、バックアップ用処理が完了するまでの時間以上であるリセット出力遅延時間をかけて第２下限値に低下させる電源断信号電圧低下遅延部と、前記電源断信号電圧低下遅延部により前記電源断信号の電圧が前記第２下限値以下になったときに前記リセット信号を出力する第２電圧監視部とで、リセット出力手段を構成したことにより、電源断時におけるリセット信号出力タイミングの精度を高め、リセットまでの間にバックアップの終了をより確実に行えるようにした遊技機の提供が可能となったのである。

なお、本実施例のブロック図においては、本発明の構成において格別重要でないポートやＩＣは省略してある。また、本実施例では、電圧保持回路が第１入力コンデンサ、第２入力コンデンサ及びダイオードで構成されているが、例えば、第１出力コンデンサと第２出力コンデンサの静電容量を変化させて電圧保持回路を構成してもよい。その場合、第１出力コンデンサ及び第２出力コンデンサは遊技機の一斉稼働時の補助電源として使用されることから、電圧保持回路用としては充電量が十分ではないときがあるあめ、最適な電圧保持回路の構成は本実施例の構成である。

また、本実施例では、第１レギュレータ及び第２レギュレータに対する入力電圧の振幅における最低値を１６Ｖ（第１レギュレータ）、８Ｖ（第２レギュレータ）としているが、これに限られるものではなく、振幅の幅は適宜選択することが可能である。さらに、本実施例では、電圧を保持するものとしてコンデンサを利用しているが、充放電可能な電池であってもよい。また、本実施例では、主に払出制御基板を例として説明したが、これ以外にも、電源断信号とリセット信号を受信するワンチップマイコンピュータを備え、電源断処理によって遊技の状態を記憶させる処理を有するものであれば、他の基板に対しても適用可能である。さらに本発明はパチンコ遊技機に限定されるものではなく、他の遊技機にも適用可能である。

本発明の一実施例にかかる遊技機の正面図である。 同遊技機の裏面図である。 同遊技機の制御基板等の接続を簡略に示すブロック図である。 同遊技機の電源基板の構成を簡略に示す第１ブロック図である。 同遊技機の電源基板の構成を簡略に示す第２ブロック図である。 同遊技機の主制御基板の構成を簡略に示すブロック図である。 同遊技機の払出制御基板の構成を簡略に示すブロック図である。 電源断及びリセット信号のタイミングチャートである。 同遊技機における主制御基板が行うメイン処理のフローチャートである。 同主制御基板が行う割り込み処理のフローチャートである。 同主制御基板が行う電源断監視処理のフローチャートである。 同遊技機における払出制御基板が行うメイン処理のフローチャートである。 同払出制御基板が行う割り込み処理のフローチャートである。 同払出制御基板が行う電源断監視処理のフローチャートである。

符号の説明

１ 遊技機
３ 遊技盤
９ 表示装置
１０ 始動入賞口
１５ 大入賞口
５３ 発射装置
１１０ 電源基板
１２０ 主制御基板
１４０ 払出制御基板

Claims (5)

1. 遊技の制御を行い、電源断信号の入力によって遊技状態のバックアップ用処理を行うと共に、リセット信号の入力によってシステムリセット用制御を行うＣＰＵと、
   遊技機外部からの電源の供給を受ける遊技機の電源ラインに接続され、遊技機自身への入力電圧を第１電圧に変換すると共に入力電圧の所定振幅に対しても前記第１電圧を一定に保つ第１電圧変換手段と、
   前記第１電圧変換手段とは並列に前記遊技機の電源ラインに接続され、遊技機自身への入力電圧を第２電圧に変換すると共に入力電圧の所定振幅に対しても前記第２電圧を一定に保つ第２電圧変換手段と、
   を備えた遊技機において、
   前記リセット信号を前記ＣＰＵへ出力するリセット出力手段と、
   前記第１電圧変換手段で変換された第１電圧を監視し、前記第１電圧が第１下限値以下になった時に前記電源断信号を前記ＣＰＵと前記リセット出力手段に出力する第１電圧監視手段とを備え、
   前記電源断信号は前記第２電圧変換手段で変換された第２電圧をもとに出力され、
   前記リセット出力手段は、
   前記電源断信号が入力される電源断信号入力部と、
   前記電源断信号入力部に入力した前記電源断信号の電圧を、前記第２電圧変換手段が出力する電圧値が前記第２電圧値を保っている場合においても前記バックアップ用処理が完了するまでの時間以上であるリセット出力遅延時間をかけて前記第２下限値に低下させる電源断信号電圧低下遅延部と、
   前記電源断信号電圧低下遅延部により前記電源断信号の電圧が前記第２下限値以下になったときに前記リセット信号を出力する第２電圧監視部と、
   を備え、
   前記ＣＰＵは前記リセット出力遅延時間において前記バックアップ処理を実行し完了させることを可能にしたことを特徴とする遊技機。
2. 前記ＣＰＵは、前記第２電圧を主電源として作動し、
   前記第２電圧変換手段は前記リセット出力遅延時間においても前記第２電圧を保持することを特徴とする請求項１に記載の遊技機。
3. 前記ＣＰＵには少なくとも主制御装置用ＣＰＵと従制御装置用ＣＰＵがあり、
   前記主制御装置用ＣＰＵを有し遊技機の制御を行う主制御装置と、
   前記従制御装置用ＣＰＵを有し前記主制御装置からの制御信号に基づき遊技機の制御を行う従制御装置と、
   遊技機に電力を供給する電源装置と、
   を備え、
   前記電源装置は基板上に前記第１及び第２電圧変換手段と、前記第１電圧監視手段と、前記リセット出力手段とを少なくとも備え、
   前記リセット出力手段は、同時期に前記主制御装置用ＣＰＵと前記従制御装置用ＣＰＵに前記リセット信号を出力するように構成されていることを特徴とする請求項１または２に記載の遊技機。
4. 前記ＣＰＵは前記第２電圧により作動し、
   前記電源ラインに遊技機外部からの電源供給が断たれたときに、前記第１電圧変換手段によって変換された前記第１電圧が前記第１下限値に低下するまでの時間よりも、前記第２電圧変換手段によって変換された前記第２電圧が前記第２下限値に低下するまでの時間を長くする電圧保持回路を備え、
   前記電圧保持回路は、
   前記第２電圧変換手段に接続され、前記電源ラインに遊技機外部から電源が供給されている時には充電し、前記遊技機外部からの電源供給が断たれた時には前記第２電圧変換手段へ放電して、前記第２電圧変換手段によって変換された前記第２電圧を一定時間前記第２下限値より高い値に保持する第２電圧保持手段と、
   前記第１電圧変換手段と前記第２電圧変換手段との間に設けられ、前記第２電圧保持手段から前記第１電圧変換手段へ電流を流出させないための整流素子と、
   を少なくとも備えたことを特徴とする請求項１から３の何れか一項に記載の遊技機。
5. 前記電源断信号電圧低下遅延部は所定容量まで前記電源断信号の電流を充電し、前記電源断信号の電流が低下してきたときには放電する電源断電圧保持回路で構成されていることを特徴とする請求項１から４の何れか一項に記載の遊技機。

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