JP4464223B2 - ナノレベル構造組成評価用試料、その製造方法、及び、ナノレベル構造組成評価方法 - Google Patents

Description

本発明はナノレベル構造組成評価用試料、その製造方法、及び、ナノレベル構造組成評価方法に関するものであり、特に、絶縁層が介在する多層薄膜構造からなる表面層の界面構造をアトムプローブ法によって精度良く測定するためのチャージアップ防止構成に特徴のあるナノレベル構造組成評価用試料、その製造方法、及び、ナノレベル構造組成評価方法に関するものである。

従来、基板表面における吸着、表面反応、多層膜の界面構造を評価したり、或いは、材料の点欠陥等のナノオーダーの欠陥等を検出するためにアトムプローブ法が用いられている（例えば、特許文献１或いは非特許文献１参照）。

この様なアトムプローブ法においては、測定対象となる試料の先端部を針状または角錐台状等の凸状に加工し、この凸状試料部にパルス状の高電圧を印加して凸状試料部の先端から原子またはクラスターを蒸発・イオン化して離脱させ、その飛行時間や飛来位置を精度良く測定することによって、構成物質の質量や存在位置を特定している。

図６参照
図６は、上述のアトムプローブ法の原理の説明図であり、先端半径が例えば、１００ｎｍ（＝０．１μｍ）の針状試料３１にパルス高電圧を印加して針状試料３１の先端から構成物質３２，３３を電界蒸発させ、飛来する構成物質３２，３３の到達時間（ＴＯＦ：Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）を測定器３４によって測定し、到達時間から構成物質３２，３３のイオン種を同定するものである。

この様なアトムプローブ法においては、その原理からイオン化を連続的に生じさせるために、各原子またはクラスターがイオン化した後に表面に発生する電子の蓄積を防ぐ必要がある。

しかし、ＧＭＲ（巨大磁気抵抗）素子等の試料内に絶縁層が存在する場合には、この絶縁層に電子の流れが遮られて表面に電子が蓄積するため、この様な絶縁層が介在する試料の分析は行えなかった。

しかし、近年、このような絶縁層が介在する試料を分析するために、絶縁層を跨ぐようにＦＩＢ（集束イオンビーム）法を用いて凸状試料部の側面にＷ層或いはＣ層を設けて上下の導電層を短絡してチャージアップを防止することが提案されている（特許文献２参照）。
特開平０９−１５２４１０号公報 特開２００１−２０８６５９号公報 Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４２，Ｎｏ．７Ｂ，ｐｐ．４８１６−４８２４，２００３

しかし、上述のＦＩＢ法を用いてＷ或いはＣを堆積させる方法の場合、Ｗ或いはＣの付着の再現性が良くなく、不均一に付着するために、測定の際に印加する電圧が不均一に付着した部分に集中してしまい、精度の高い分析が困難になるという問題がある。

また、凸状試料部が、頂面のサイズが２０μｍ×２０μｍ程度以下の比較的大きなＧＭＲ効果素子やＣＭＯＳ半導体素子等の積層構造の場合には、ＦＩＢ法によって均一にＷ或いはＣを堆積させることが非常に困難になるという問題がある。

さらに、仮にＷ或いはＣによって凸状試料部の側面を均一に被覆したとしても、Ｗ或いはＣは、解析対象となる凸状試料部を構成する導電性物質より蒸発電界が高いため、Ｗ或いはＣで表面或いは側面の大部分が覆われた場合には、被覆された下の構造を解析するために、Ｗ或いはＣを電界蒸発させるために必要以上に高い電界を印加する必要があるが、そうすると、その下の解析対象となる凸状試料部を構成する導電性物質までがイオン化してしまい、分析精度が低下するという問題がある。

したがって、本発明は、絶縁層が介在する多層薄膜構造の試料のチャージアップを防止するとともに、精度良く表面構造を評価することを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、凸状試料部２に少なくともパルス状電界またはパルス状レーザを印加して凸状試料部２の先端部を構成する物質を遊離させるナノレベル構造組成評価用試料において、凸状試料部２が少なくとも一部に絶縁層４が介在する多層薄膜構造３からなるとともに、凸状試料部２の先端部から少なくとも絶縁層４を跨ぐ表面領域全面を多層構造を構成する導電性物質５より蒸発電界の低い物質からなる導電性材料６により覆ったことを特徴とする。

このように、絶縁層４が介在する多層薄膜構造３の凸状試料部２の先端部から少なくとも絶縁層４を跨ぐ表面領域全面を導電性材料６により覆っているので、イオン化電界が均一に印加され、局所的電界集中が起こらないので精度の高い解析が可能になる。

また、表面を覆う物質として多層構造を構成する導電性物質５より蒸発電界の低い物質を用いているので、印加するパルス状電界によりまず先端部表面を被覆する導電性材料６から蒸発し、その後に多層構造を構成する導電性物質５が蒸発するので、この点からも精度の良い解析が可能になる。

この場合の凸状試料部２の構造としては針状でも良いが、ＧＭＲ効果素子やＣＭＯＳ半導体素子等の積層構造からなる角錐台状部が典型的なものである。

この場合の表面を覆う導電性材料６の比抵抗値が１０Ω・ｃｍ^-1以下であることが望ましく、１０Ω・ｃｍ^-1を超えると導電性が低下するのでチャージアップ防止効果が低減する。

また、表面を覆う導電性材料６の膜厚は、０．２ｎｍ〜１００ｎｍ、より好適には１ｎｍ〜１０ｎｍが望ましく、０．２ｎｍは１原子層に相当するので、換算膜厚が０．２ｎｍ以下になると原子が疎らに付着した状態になるのでチャージアップ防止効果が低減し、１００ｎｍを超えると、導電性材料６を蒸発させるのに時間がかかり過ぎることになる。
したがって、安定した短絡効果を確保するとともに、導電性材料６を蒸発させるのに時間を短縮するためには、１ｎｍ〜１０ｎｍの膜厚にすることがより望ましい。

また、上記のナノレベル構造組成評価用試料を作製する場合には、絶縁層４が介在する多層薄膜構造３を設けた基板１を絶縁層４の下の層が露出するまで選択的に除去して凸状試料部２を形成したのち、凸状試料部２の先端部から少なくとも絶縁層４を跨ぐ表面領域全面を導電性材料６で被覆すれば良い。

また、上記のナノレベル構造組成評価用試料の凸状試料部２に少なくともパルス状電界を印加して凸状試料部２の先端部を構成する物質を遊離させ、遊離した物質を検出する場合には、パルス状電界とともにレーザパルスを照射しても良く、それによって、電界による蒸発をアシストすることができ、特に、先端寸法の増大に伴い電界が不足となる角錐台状の試料の場合に効果的になる。

本発明においては、絶縁層が介在する多層薄膜構造の凸状試料部の先端部から少なくとも絶縁層を跨ぐ表面領域全面を多層構造を構成する導電性物質より蒸発電界の低い物質からなる導電性材料により覆っているので、電界蒸発のともなって基板がチャージアップすることがなく、且つ、均一に電界が印加されるため、精度の高い解析が可能になる。

本発明は、絶縁層が介在する多層薄膜構造を設けた基板を絶縁層の下の層が露出するまで選択的に除去して凸状試料部、特に、角錐台状試料部を形成したのち、凸状試料部の先端部から少なくとも絶縁層を跨ぐ表面領域全面をスパッタリング法等によって導電性材料、特に、多層構造を構成する導電性物質より蒸発電界の低い物質、例えば、多層構造を構成する導電性物質がＣｏ，Ｆｅ等であれば、Ｃｒ，Ｔｉで被覆してナノレベル構造組成評価用試料を作製するものである。

また、このナノレベル構造組成評価用試料を用いて解析を行う場合には、凸状試料部に少なくともパルス状電界を印加して凸状試料部の先端部を構成する物質を遊離させ、遊離した物質を検出するものであり、特に、先端寸法の増大に伴い電界が不足となる角錐台状の試料の場合には、パルス状電界とともにレーザパルスを照射することにより、先端寸法の増大に伴う電界の不足を補うようにする。

ここで、図２及び図３を参照して、本発明の実施例１のナノレベル構造組成評価用試料の作製方法を説明する。
図２参照
図２を参照して先端部の四角錐台状の凸状試料部の形成方法を説明するが、まず、ＣＭＰ（化学機械研磨）後のシリコン基板１１をフッ酸処理したのち洗浄し、次いで、シリコン基板１１の表面に厚さが、例えば、１００ｎｍのＳｉＯ₂ 膜１２を形成したのち、スパッタリング法を用いて厚さが、例えば、０．７５ｎｍのＲｕ層１３、２ｎｍのＣｏＦｅＢ層１４、及び、２ｎｍのＲｕ層１５を順次成膜して多層薄膜構造１６を形成したのち、例えば、真空中において２８０℃で３時間のアニール処理を施す。

次いで、先端の形状がＶ字型のダイシングソーを用いて多層薄膜構造１６を設けたシリコン基板１１を例えば、１．０ｍｍ／秒の走査速度で加工して、頂面の寸法が、２０μｍ×２０μｍ以下、例えば、１０μｍ×１０μｍの四角錐台状の凸状試料部１７を形成する。

次いで、凸状試料部１７を洗浄処理してダイシングソー加工に伴う残渣等を除去したのち、スパッタリング法を用いて全面に０．２〜１００ｎｍ、例えば、２ｎｍの膜厚のＣｒ膜１８を付着させることによってナノレベル構造組成評価用試料が完成する。

図３参照
図３は、完成したナノレベル構造組成評価用試料の要部切り欠き斜視図であり、シリコン基板１１と上部のＲｕ層１３、ＣｏＦｅＢ層１４、及び、Ｒｕ層とは全面を覆うＣｒ膜１８によって短絡された構造となっている。

次いで、作製した試料に試料側が正電位になるように、例えば、２．５ｋＶのＤＣ電圧を印加するとともに、さらにその上から例えば、１．５ｋＶのパルス状電圧を印加することで試料表面原子の電界蒸発化を利用したアトムプローブ分析を行なった。

アトムプローブ測定時には最表面にあるＣｒ膜１８から順に電界蒸発することになるが、Ｃｒの蒸発電界は２７Ｖ／ｍで、多層薄膜構成するＲｕ（４１Ｖ／ｍ）、Ｃｏ（３７Ｖ／ｍ）、或いは、Ｆｅ（３３Ｖ／ｍ）より低いので、最表面にあるＣｒ膜１８から順に電界蒸発が起こり精度の高い分析が可能になる。

一方、上記特許文献２に記載されたＷ或いはＣによって短絡させた場合には、Ｗ（５２Ｖ／ｍ）及びＣ（１０３Ｖ／ｍ）と、Ｒｕ（４１Ｖ／ｍ）、Ｃｏ（３７Ｖ／ｍ）、或いは、Ｆｅ（３３Ｖ／ｍ）より低いので、Ｗ或いはＣを蒸発させるために本来の測定に必要な電界を印加した場合、Ｒｕ、Ｃｏ、或いは、Ｆｅが先に蒸発し、最表面からの蒸発が先に起こらなくなる場合がある。

また、この実施例１においては、多層薄膜構造中にＳｉＯ₂ 膜１２が介在しており、シリコン基板１１と上部のＲｕ層１３、ＣｏＦｅＢ層１４、及び、Ｒｕ層１５が絶縁分離されているが、Ｃｒ膜１８を介して短絡させているので、電界蒸発した原子或いはクラスタがイオン化した後に表面に発生する電子がＣｒ膜１８を介してシリコン基板１１へ逃げてチャージアップが発生することがないので、通常の状態で分析を行うことができる。

ここで、図４及び図５を参照して、本発明の実施例２のナノレベル構造組成評価用試料の作製方法を説明する。
図４参照
図４を参照して先端部が針状の凸状試料部の形成方法を説明するが、上記の実施例１と同様に、まず、ＣＭＰ（化学機械研磨）後のシリコン基板１１をフッ酸処理したのち洗浄し、次いで、シリコン基板１１の表面に厚さが、例えば、１００ｎｍのＳｉＯ₂ 膜１２を形成したのち、スパッタリング法を用いて厚さが、例えば、０．７５ｎｍのＲｕ層１３、２ｎｍのＣｏＦｅＢ層１４、及び、２ｎｍのＲｕ層１５を順次成膜して多層薄膜構造１６を形成したのち、例えば、真空中において２８０℃で３時間のアニール処理を施す。

次いで、Ｇａイオン１９を用いたＦＩＢ法によって多層薄膜構造１６を加工して先端部の直径が１００ｎｍ程度の針状の造に凸状試料部２０を形成する。

次いで、凸状試料部２０を洗浄処理してダイシングソー加工に伴う残渣等を除去したのち、スパッタリング法を用いて全面に０．２〜１００ｎｍ、例えば、２ｎｍの膜厚のＴｉ膜２１を付着させることによって測定用試料が完成する。

図５参照
図５は、完成したナノレベル構造組成評価用試料の要部切り欠き斜視図であり、シリコン基板１１と上部のＲｕ層１３、ＣｏＦｅＢ層１４、及び、Ｒｕ層１５とは全面を覆うＴｉ膜２１によって短絡された構造となっている。

次いで、作製した試料に試料側が正電位になるように、例えば、２．５ｋＶのＤＣ電圧を印加するとともに、さらにその上から例えば、１．５ｋＶのパルス状電圧を印加することで試料表面原子の電界蒸発化を利用したアトムプローブ分析を行なった。

アトムプローブ測定時には最表面にあるＴｉ膜２１から順に電界蒸発することになるが、Ｔｉの蒸発電界は２６Ｖ／ｍで、多層薄膜構成するＲｕ（４１Ｖ／ｍ）、Ｃｏ（３７Ｖ／ｍ）、或いは、Ｆｅ（３３Ｖ／ｍ）より低いので、最表面にあるＴｉ膜２１から順に電界蒸発が起こり精度の高い分析が可能になる。

また、この実施例２においても多層薄膜構造中にＳｉＯ₂ 膜１２が介在しており、シリコン基板１１と上部のＲｕ層１３、ＣｏＦｅＢ層１４、及び、Ｒｕ層が絶縁分離されているが、Ｔｉ膜２１を介して短絡させているので、電界蒸発した原子或いはクラスタがイオン化した後に表面に発生する電子がＴｉ膜２１を介してシリコン基板１１へ逃げるのでチャージアップが発生することがないので、通常の状態で分析を行うことができる。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、各実施例に記載した多層薄膜構造は単なる一例にすぎず、解析対象となるデバイスの多層薄膜構造に応じて適宜変更されるものである。

また、上記の実施例１においては、角錐台の形状を四角錐台としているが、四角錐台に限られるものではなく、三角錐台等の他の角錐台としても良いものである。

また、上記の各実施例においては、パルス電圧の他に固定バイアスとなるＤＣ電圧を重畳印加しているが、このＤＣ電界は必ずしも必要ではない。

また、上記各実施例においては、電圧しか印加していないものの、パルス電圧に同期させてレーザ光等のパルス電磁波を印加しても良いものであり、電磁波によるパルス電磁界により試料先端部における電界蒸発を容易に引き起こすことができ、特に、実施例１のように先端部のサイズが大きい角錐台状試料の場合に効果的である。

また、上記の実施例１においては、被覆導電膜としてＣｒを用いているが、実施例２と同様にＴｉ膜を用いても良いものであり、逆に、上記の実施例２においては、被覆導電膜としてＴｉを用いているが、実施例１と同様にＣｒ膜を用いても良いものである。

さらには、被覆導電膜は、Ｃｒ或いはＴｉに限られるものではなく、解析対象となる多層薄膜構造を構成する導電性物質よりも蒸発電界の低い導電性材料であれば良く、その場合には、チャージアップを確実に防止するためには、比抵抗値としては１０Ω・ｃｍ^-1以下の導電性材料を用いる必要がある。

また、上記各実施例においては、Ｃｒ或いはＴｉからなる被覆導電膜をスパッタリング法によって成膜しているが、スパッタリング法に限られるものではなく、真空蒸着法或いはＣＶＤ法等の他の成膜法を用いても良いものである。

また、上記の各実施例においては、多層薄膜構造を堆積させる基板として、機械的強度、加工容易性、導電性等を考慮してシリコン基板を用いているが、シリコン基板に限られるものではなく、ゲルマニウム基板等の他の半導体基板を用いても良いものであり、さらには、Ａｌ等の金属基板等を用いても良いものである。

さらに、実デバイスのＧＭＲ素子のように基板としてＡｌ₂ Ｏ₃ −ＴｉＣ等の絶縁性基板を用いた試料の場合には、例えば、絶縁性基板の側面及び裏面に導電膜を設け、この導電性膜と凸状試料部の導電性領域とを短絡するように被覆導電膜を形成すれば良い。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 凸状試料部２に少なくともパルス状電界またはパルス状レーザを印加して前記凸状試料部２の先端部を構成する物質を遊離させるナノレベル構造組成評価用試料において、前記凸状試料部２が少なくとも一部に絶縁層４が介在する多層薄膜構造３からなるとともに、前記凸状試料部２の先端部から少なくとも前記絶縁層４を跨ぐ表面領域全面を前記多層構造を構成する導電性物質５より蒸発電界の低い物質からなる導電性材料６により覆ったことを特徴とするナノレベル構造組成評価用試料。
（付記２） 上記凸状試料部２が角錐台状部からなることを特徴とする付記１記載のナノレベル構造組成評価用試料。
（付記３） 上記表面を覆う導電性材料６の比抵抗値が１０Ω・ｃｍ^-1以下であることを特徴とする付記１または２に記載のナノレベル構造組成評価用試料。
（付記４） 上記表面を覆う導電性材料６の膜厚が０．２ｎｍ〜１００ｎｍであることを特徴とする付記１または２に記載のナノレベル構造組成評価用試料。
（付記５） 絶縁層４が介在する多層薄膜構造３を設けた基板１を前記絶縁層４の下の層が露出するまで選択的に除去して凸状試料部２を形成したのち、前記凸状試料部２の先端部から少なくとも前記絶縁層４を跨ぐ表面領域全面を導電性材料６で被覆することを特徴とするナノレベル構造組成評価用試料の作製方法。
（付記６） 付記１乃至付記４のいずれか１に記載のナノレベル構造組成評価用試料の凸状試料部２に少なくともパルス状電界を印加して前記凸状試料部２の先端部を構成する物質を遊離させ、前記遊離した物質を検出することを特徴とするナノレベル構造組成評価方法。
（付記７） 上記凸状試料部２に、上記パルス状電界とともにレーザパルスを照射することを特徴とする付記６記載のナノレベル構造組成評価方法。

本発明の活用例としては、デバイスを構成する絶縁層が介在している多層薄膜積層構造の解析方法であるが、多層薄膜積層構造の解析方法に限られるものではなく、絶縁層が介在しており且つ多層構造の境界が明瞭ではない混在構造等からなる表面層の三次元構造の解析方法等にも適用されるものである。

本発明の原理的構成の説明図である。 本発明の実施例１のナノレベル構造組成評価用試料の作製方法の説明図である。 本発明の実施例１のナノレベル構造組成評価用試料の要部切り欠き斜視図である。 本発明の実施例２のナノレベル構造組成評価用試料の作製方法の説明図である。 本発明の実施例２のナノレベル構造組成評価用試料の要部切り欠き斜視図である。 アトムプローブ法の原理の説明図である。

符号の説明

１ 基板
２ 凸状試料部
３ 多層薄膜構造
４ 絶縁層
５ 導電性物質
６ 導電性材料
１１ シリコン基板
１２ ＳｉＯ₂ 膜
１３ Ｒｕ層
１４ ＣｏＦｅＢ層
１５ Ｒｕ層
１６ 多層薄膜構造
１７ 凸状試料部
１８ Ｃｒ膜
１９ Ｇａイオン
２０ 凸状試料部
２１ Ｔｉ膜
３１ 針状試料
３２ 構成物質
３３ 構成物質
３４ 測定器

Claims (5)

1. 凸状試料部に少なくともパルス状電界またはパルス状レーザを印加して前記凸状試料部の先端部を構成する物質を遊離させるナノレベル構造組成評価用試料において、前記凸状試料部が少なくとも一部に絶縁層が介在する多層薄膜構造からなるとともに、前記凸状試料部の先端部から少なくとも前記絶縁層を跨ぐ表面領域全面を前記凸状試料部を構成する導電性物質より蒸発電界の低い物質からなる導電性材料により覆ったことを特徴とするナノレベル構造組成評価用試料。
2. 上記凸状試料部が角錐台状部からなることを特徴とする請求項１記載のナノレベル構造組成評価用試料。
3. 上記表面を覆う導電性材料の膜厚が０．２ｎｍ〜１００ｎｍであることを特徴とする請求項１または２に記載のナノレベル構造組成評価用試料。
4. 絶縁層が介在する多層薄膜構造を設けた基板を前記絶縁層の下の層が露出するまで選択的に除去して凸状試料部を形成したのち、前記凸状試料部の先端部から少なくとも前記絶縁層を跨ぐ表面領域全面を導電性材料で被覆することを特徴とするナノレベル構造組成評価用試料の作製方法。
5. 請求項１乃至請求項３のいずれか１項に記載のナノレベル構造組成評価用試料の凸状試料部に少なくともパルス状電界を印加して前記凸状試料部の先端部を構成する物質を遊離させ、前記遊離した物質を検出することを特徴とするナノレベル構造組成評価方法。

Images