JP4459421B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体装置においては、一面にＩＣ、ＬＳＩ等の半導体素子が電気的に接続固定され、すなわち、実装され、他面に接続端子が配設された実装基板を有し、プリント配線板上に前記接続端子を介して実装されるようになっている。
【０００３】
図２は従来の半導体装置の構成の１例を示す概略断面図、図３は従来の半導体装置の構成における他の例を示す概略断面図、図４は従来の半導体装置をプリント配線板上に接続固定した状態を示す概略断面図である。
【０００４】
図２に示される半導体装置１０１Ａにおいては、ＩＣ、ＬＳＩ等の半導体素子１０２Ａが実装基板１０３上に実装される。ここで、前記半導体素子１０２Ａは、メモリ素子、ロジック回路素子等いかなる機能を発揮する素子であってもよい。また、前記実装基板１０３は、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有し、上面（図における上側の面）には前記半導体素子１０２Ａと電気的に接続するための図示されない接続端子を有し、下面（図における下側の面）には、後述されるプリント配線板１１０等に接続固定するための接続端子１０４を有する。なお、該接続端子１０４はいかなる形態のものであってもよいが、ＰＧＡ、ＱＦＰ、ＳＯＰ、ＳＯＪ、ＢＧＡ等の形態が一般的である。
【０００５】
そして、前記半導体素子１０２Ａの下面は半田、接着剤等の固着部材１０７によって前記実装基板１０３の上面に固着される。また、前記半導体素子１０２Ａの上面に形成された電極１０５Ａは、金、銅、アルミニウム等の金属からなる細線１０６によって、前記実装基板１０３の上面に形成された接続端子に電気的に接続される。さらに、前記半導体素子１０２Ａは樹脂１０８によって封止（モールド）される。
【０００６】
また、図３に示される半導体装置１０１Ｂにおいて、半導体素子１０２Ｂは下面に電極１０５Ｂを有し、該電極１０５Ｂが前記実装基板１０３の上面に形成された接続端子に半田等によって直接に接続固定される。なお、その他の構成は図２に示される半導体装置１０１Ａと同様である。
【０００７】
そして、図４に示されるように、前記半導体装置１０１Ａ、１０１Ｂと同様の構成を有する半導体装置１０１ａ〜１０１ｄは、プリント配線板１１０の上面に実装される。ここで、前記プリント配線板１１０は樹脂、プリプレグ等から成る誘電体層、アルミニウム、銅等の金属から成る配線１１１、該配線１１１に電気的に導通する接続端子等を有する。そして、前記半導体装置１０１ａ〜１０１ｄの接続端子は、前記プリント配線板１１０の接続端子に半田等によって接続固定される。これにより、前記半導体装置１０１ａ〜１０１ｄは前記配線１１１を介して互いに電気的に接続される。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置においては、前記プリント配線板１１０の表面に２次元的に実装するため、多数の半導体装置を実装する場合に、広い実装面積が必要となる。
【０００９】
一般に、コンピュータ、自動交換機、制御装置等においては、極めて多数の半導体装置が使用されている。例えば、比較的性能が低く、それほど多数の半導体装置を必要としない家庭用のパーソナルコンピュータであっても、数十個の半導体装置が使用される。そして、前記従来の半導体装置においては、広い実装面積が必要とされるため、前記家庭用のパーソナルコンピュータであっても、通常、プリント配線板の両面に半導体装置を実装するようになっていて、場合によっては、複数枚のプリント配線板を備えている。高性能な業務用、産業用のコンピュータ、自動交換機、制御装置等の場合は、数百〜数千の半導体装置が使用されるので、数十〜数百枚のプリント配線板が必要となってしまう。
【００１０】
そして、プリント配線板の枚数が多くなると、装置全体が大きくなり、コストが高くなってしまう。さらに、比較的大型のマザーボード上に比較的小型のドーターボードを取り付けたりするように、プリント配線板同士の接続が複雑になってしまう。また、プリント配線板に形成された配線の長さが長くなるので、前記半導体装置同士でやり取りする信号の伝送距離が長くなって、正確な信号の伝送が不可能となってしまう。
【００１１】
本発明は前記従来の半導体装置の問題点を解決して、複数の半導体装置を積み上げることを可能として、プリント配線板上に３次元的に実装することができ、広い実装面積を必要としない半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
そのために、本発明の半導体装置においては、半導体素子と、下面に接続端子を備え、前記半導体素子が上面に実装される下側実装基板と、該下側実装基板の上面に取り付けられ、前記半導体素子の周囲を囲む中間実装基板と、上面に接続端子を備え、前記中間実装基板の上面に取り付けられる上側実装基板と、前記中間実装基板と前記上側実装基板との間に配設されたテープとを有し、前記下側実装基板、前記中間実装基板及び前記上側実装基板によって画定される空間に充填された樹脂により、前記半導体素子は封止され、前記中間実装基板は、外側面に接続端子を備える。
【００１４】
本発明の更に他の半導体装置においては、さらに、前記半導体装置は複数積み上げられてスタックを形成する。
【００１５】
本発明の更に他の半導体装置においては、さらに、表面に電極を有する半導体素子と、第１配線と、前記半導体素子が配置される第１の面と該第１の面に対する第２の面とを有する第１の基板と、前記電極と前記第１配線とを電気的に接続する導体と、第２配線と、前記第１の面に面する第３の面と該第３の面に対する第４の面とを有する第２の基板と、前記第１配線及び前記第２配線を電気的に接続する第３配線を有するとともに、前記第１の基板と前記第２の基板との間に配置される第３の基板と、前記第２の面、及び前記第４の面に設けられ、前記第１配線、及び前記第２配線に接続される接続端子と、前記第３の基板と前記第２の基板との間に配設されたテープとを有し、前記第１の基板、前記第２の基板及び前記第３の基板によって画定される空間に充填された樹脂により、前記半導体素子は封止され、前記第３の基板は、前記半導体素子に面した第５の面と該第５の面に対する第６の面を有しており、該第６の面には、更に、前記第３配線に接続される接続端子が設けられている。
【００１９】
本発明の多層実装型半導体装置においては、表面に電極を有する半導体素子と、第１配線と、前記半導体素子が配置される第１の面と該第１の面に対する第２の面とを有する第１の基板と、前記電極と前記第１配線とを電気的に接続する導体と、第２配線と、前記第１の面に面する第３の面と該第３の面に対する第４の面とを有する第２の基板と、前記第１配線及び前記第２配線を電気的に接続する第３配線を有するとともに、前記第１の基板と前記第２の基板との間に配置される第３の基板と、前記第２の面、及び前記第４の面に設けられ、前記第１配線、及び前記第２配線に接続される接続端子と、前記第３の基板と前記第２の基板との間に配設されたテープとを有し、前記第１の基板、前記第２の基板及び前記第３の基板によって画定される空間に充填された樹脂により、前記半導体素子は封止されている半導体装置の複数個を接続することで構成される。
【００２０】
本発明の他の多層実装型半導体装置においては、さらに、前記多層実装型半導体装置を構成する前記半導体装置の前記第３の基板は、前記半導体素子に面した第５の面と該第５の面に対する第６の面を有しており、該第６の面には、更に、前記第３配線に接続される接続端子が設けられている。
【００２１】
本発明の更に他の多層実装型半導体装置においては、さらに、前記多層実装型半導体装置を構成する、前記半導体装置の一つの前記第１の基板と前記第２の基板と前記第３の基板には、更に、前記半導体装置の一つが有する前記電極に接続されない第４配線が形成されている。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２３】
図１は本発明の第１の実施の形態における半導体装置の構成を示す概略断面図、図５は本発明の第１の実施の形態における半導体装置の他の構成を示す概略断面図、図６は本発明の第１の実施の形態における半導体装置を組み立てる方法を示す斜視図、図７は本発明の第１の実施の形態における半導体装置を組み立てる方法を示す側面図、図８は本発明の第１の実施の形態における絶縁テープの平面図、図９は図８のＸ−Ｘ断面図である。
【００２４】
図において、１０はＩＣ、ＬＳＩ等の半導体素子１１を内部に有する半導体装置である。ここで、半導体素子１１は、一般的にチップ又はダイと呼称される素子であり、メモリ素子、ロジック回路素子等、いかなる機能を発揮する素子であってもよい。
【００２５】
そして、前記半導体素子１１は下側実装基板１２の上面（図１における上側の面）に電気的に接続固定される、すなわち実装される。ここで、前記下側実装基板１２は、四角形の平板状の形状であって、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有し、上面には、前記半導体素子１１と電気的に接続するための図示されない接続端子を有する。さらに、上面の周辺部分には、後述される中間実装基板１６と電気的に接続するための接続端子２２を有し、また、下面（図１における下側の面）には、後述されるプリント配線板、他の半導体装置等に接続固定するための接続端子１９を有する。なお、前記接続端子１９はいかなる形態のものであってもよいが、ＰＧＡ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、ＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）、ＬＧＡ（ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）等の形態が一般的である。
【００２６】
ここで、前記半導体素子１１の下面（図１における下側の面）は、半田、接着剤等の固着部材２０によって、前記下側実装基板１２の上面に固着される。また、前記半導体素子１１の上面（図１における上側の面）に形成された電極１３は、例えば、金、銅、アルミニウム等の金属から成る細線（ボンディングワイヤ）１５から成る導体によって、前記下側実装基板１２の上面に形成された接続端子に電気的に接続される。
【００２７】
また、図５に示される半導体装置１０においては、前記半導体素子１１は下面に例えば、バンプ１８によって形成される導体を有し、このバンプ１８等によって、前記下側実装基板１２の上面に、直接、接続固定される。なお、その他の構成は図１に示される半導体装置１０と同様である。
【００２８】
さらに、前記下側実装基板１２の上面には、前記半導体素子１１の周囲を取り囲む四角筒状の形状を有する中間実装基板１６が取り付けられる。該中間実装基板１６は、前記下側実装基板１２と同様に、四角形の平板状の形状であり、樹脂、セラミクス等の誘電体から成り、図１において上下方向に延びる複数の配線を内部に有する。また、図７に示されるように、前記中間実装基板１６の上面（図１における上側の面）及び下面（図１における下側の面）には接続端子２３が形成され、前記下面に形成された接続端子２３は、前記下側実装基板１２の上面に形成された接続端子２２と電気的に接続される。
【００２９】
また、前記中間実装基板１６の上面には、前記下側実装基板１２と同様の形状を有する上側実装基板１７が取り付けられる。つまり、上側実装基板１７と下側実装基板１２とは、この中間実装基板１６によって支持されている。該上側実装基板１７は、前記下側実装基板１２と同様に、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有し、上面（図１における上側の面）には他の半導体装置等に接続固定するための接続端子１９を有し、下面（図１における下側の面）の周辺部分には、接続端子２２を有する。該接続端子２２は前記中間実装基板１６の上面に形成された接続端子２３と電気的に接続される。これにより、前記上側実装基板１７の所定の配線は、前記中間実装基板１６の配線を介して、前記下側実装基板１２の所定の配線と接続される。
【００３０】
ここで、前記上側実装基板１７の上面の接続端子１９の中のいくつかは、前記半導体素子１１とは電気的に接続されずに、前記上側実装基板１７、中間実装基板１６及び下側実装基板１２の配線を介して、前記下側実装基板１２の下面の接続端子１９の中のいくつかに接続される。これらの接続端子１９は、後述されるように複数の半導体装置１０が積み上げられた場合、該当する半導体装置１０の上側に配設された半導体装置１０と下側に配設された半導体装置１０とを電気的に接続するためだけの配線として機能する。
【００３１】
なお、前記下側実装基板１２と中間実装基板１６との間、及び、前記上側実装基板１７と中間実装基板１６との間には、図７に示されるように、絶縁テープ２６が、それぞれ、介在する。該絶縁テープ２６は、樹脂等から成り、図８に示されるように、矩（く）形の鍔（つば）状の形状を有し、外周の形状及び寸法は、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７の外周の形状及び寸法とほぼ等しい。また、絶縁テープ２６は、前記接続端子２２、２３のそれぞれに対応する位置に、該接続端子２２、２３の外寸よりも大きい開口２７を有する。
【００３２】
そして、前記接続端子２２又は接続端子２３の上には半田ボール２５を付着させ、続いて、該半田ボール２５が溶融する程度の加熱条件下で、図７に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけることによって、前記接続端子２２と接続端子２３とが半田によって電気的に接合される。
【００３３】
このように、半田ボール２５によって、下側実装基板１２、中間実装基板１６及び上側実装基板１７を接続することで、大きな力を加えることなく、各基板間の電気的接続を得ることが可能となる。
【００３４】
また、半導体素子１１を含み、下側実装基板１２及び中間実装基板１６によって規定される領域には、封止用の樹脂２１が充填（てん）される。これにより、前記空隙の中の前記半導体素子１１、電極１３、細線１５等は、大気中の酸素、水分等から保護される。
【００３５】
また、本実施の形態において、四角形の平板状を有する下側実装基板１２を使用したが、必ずしも四角形である必要はなく、上面に半導体素子１１が搭載されるものであればよい。
【００３６】
次に、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を接続して半導体装置１０を組み立てる方法の他の例を説明する。
【００３７】
図１０は接続端子上に突起状部材を取り付けた例を示す図、図１１は接続端子を突起状に形成した例を示す図、図１２は絶縁テープに代えて異方性導電テープを使用した例を示す図である。
【００３８】
まず、図１０に示される例においては、下側実装基板１２及び上側実装基板１７の接続端子２２上に金属から成る突起状部材（バンプ）２７が半田、導電性接着剤等により固着される。一方、中間実装基板１６の接続端子２３上には導電性ペースト又は導電性テープから成る導電性接続材２８が付着される。そして、図１０に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけると、前記接続端子２２と接続端子２３とが電気的に接合される。なお、前記下側実装基板１２及び上側実装基板１７の接続端子２２上に導電性接続材２８を付着し、前記中間実装基板１６の接続端子２３上に突起状部材２７を固着してもよい。
【００３９】
この場合、図７に示される例のように半田ボール２５を溶融させなくてよいので、前記下側実装基板１２、上側実装基板１７、中間実装基板１６等を加熱する必要がない。つまり、熱を嫌う半導体素子を実装する場合に有効である。
【００４０】
次に、図１１に示される例においては、下側実装基板１２及び上側実装基板１７に、前記接続端子２２に代えて、突起状端子２９を形成する。一方、中間実装基板１６の接続端子２３上には導電性ペースト又は導電性テープから成る導電性接続材２８が付着される。そして、図１１に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけると、前記突起状端子２９と接続端子２３とが電気的に接合される。なお、前記下側実装基板１２及び上側実装基板１７の接続端子２２上に導電性接続材２８を付着し、前記中間実装基板１６に突起状端子２９を形成してもよい。
【００４１】
この場合、図７に示される例のように半田ボール２５を溶融させなくてよいので、前記下側実装基板１２、上側実装基板１７、中間実装基板１６等を加熱する必要がない。さらに、前記下側実装基板１２及び上側実装基板１７（又は中間実装基板１６）を製造する工程において突起状端子２９が形成されるので、図１０に示される例のように、接続端子２２上に突起状部材２７を固着する工程を必要とせず、工程数を削減し、コストを低くすることができる。
【００４２】
次に、図１２に示される例においては、前記下側実装基板１２と中間実装基板１６との間、及び、前記上側実装基板１７と中間実装基板１６との間に、樹脂等の絶縁性マトリックス中に金属粉のような導電性微粒子等を混入した異方性導電体から成る異方性導電テープ３０を、前記絶縁テープ２６に代えて、介在させる。なお、前記異方性導電テープ３０は、前記絶縁テープ２６と同様に、矩形の鍔状の形状を有し、外周の形状及び寸法が前記下側実装基板１２、中間実装基板１６及び上側実装基板１７の外周の形状及び寸法とほぼ等しいものである。しかし、前記異方性導電テープ３０は、前記絶縁テープ２６の有する開口２７のような開口を有しない。
【００４３】
そして、図１２に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけると、前記異方性導電テープ３０において、前記下側実装基板１２及び上側実装基板１７の接続端子２２と前記中間実装基板１６の接続端子２３とで挟まれる部分が強く圧縮されて導通する。したがって、前記接続端子２２と接続端子２３とが電気的に接合される。
【００４４】
この場合、図７に示される例のように半田ボール２５を溶融させなくてよいので、前記下側実装基板１２、上側実装基板１７、中間実装基板１６等を加熱する必要がない。さらに、図１０に示される例のように、接続端子２２、２３上に突起状部材２７を固着したり導電性接続部材２８を付着したりする必要がなく、また、図１１に示されるように突起状端子２９を形成する必要もないので、工程数を削減し、コストを低くすることができる。
【００４５】
次に、前記構成の半導体装置を互いに電気的に接続して積み上げてスタックを形成する方法を説明する。
【００４６】
図１３は本実施の形態の半導体装置を４つ積み上げてスタックを形成し、多層実装型半導体装置を構成する方法を示す図、図１４は本実施の形態の半導体装置を積み上げた上に従来の半導体装置を積み上げてスタックを形成し、他の多層実装型半導体装置を構成する方法を示す図、図１５は異なる大きさの半導体装置を積み上げた場合の配線のパターンを示す模式図である。
【００４７】
図１３に示される例においては、前記構成の半導体装置１０が、互いに電気的に接続されて、４つ積み上げられて、本実施の形態における多層実装型半導体装置を構成される。そして、前記４つの半導体装置１０ａ〜１０ｄは、それぞれ、図に模式的に示されるような配線３１を有し、接続端子１９によって、隣接する各半導体装置の下側実装基板１２と上側実装基板１７とが互いに接続固定される。また、前記配線３１のパターンは、適宜変更することができる。
【００４８】
なお、この場合積み上げる半導体装置１０の数はいくつであってもよく、例えば、半導体装置１０ｄの上に更に積み上げることもできる。
【００４９】
また、図１４に示されるように、本実施の形態の半導体装置１０を積み上げた上に従来の半導体装置１０１ａを積み上げてスタックを形成することもできる。この場合、半導体装置１０ｃの上側実装基板１７に、前記従来の半導体装置１０１ａの実装基板１０３が、接続端子１９によって接続固定される。
【００５０】
さらに、サイズの異なる半導体装置を適宜組み合わせて積み上げてスタックを形成することもできる。例えば、図１５に示されるように、比較的大型の半導体装置１０ａの上に半導体装置１０ｂを積み上げ、更にその上に、比較的小型の半導体装置１０ｃ及び半導体装置１０ｄを横に並べて、積み上げる。この場合配線パターン３２は、図に示されるようになる。
【００５１】
このように、本実施の形態における半導体装置１０は、上面に半導体素子１１が実装され下面に接続端子１９を備える下側実装基板１２と、該下側実装基板１２の上面に取り付けられた中間実装基板１６と、該中間実装基板１６上に取り付けられた上面に接続端子１９を備える上側実装基板１７とを有するので、複数の前記半導体装置１０を、互いに電気的に接続して、積み上げてスタックを形成することができる。
【００５２】
したがって、多数の前記半導体装置１０をプリント配線板上に３次元的に実装することができ、広い実装面積を必要とせず、プリント配線板の数を減らすことができる。これにより、コンピュータ等の装置全体を小さくすることができ、また、プリント配線板同士の接続が複雑にならず、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置１０同士でやり取りする信号の伝送距離を短くすることができる。
【００５３】
次に、本発明の第２の実施の形態について説明する。なお、前記第１の実施の形態と同じ構造のものについては、同じ符号を付することにより、その説明を省略する。
【００５４】
図１６は本実施の形態における半導体装置の構成を示す概略断面図である。
【００５５】
図において、３５は、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有する素子収容基板である。ここで、該素子収容基板３５は、四角形の平板状であり、上面（図１６において上側の面）に半導体素子１１が実装される下側部３６と、前記半導体素子１１の周囲を取り囲む四角筒状の形状を有する中間部３７とから成る。
【００５６】
そして、前記下側部３６と中間部３７は、前記第１の実施の形態の半導体装置１０の下側実装基板１２と中間実装基板１６に、それぞれ対応するものであるが、一体的に形成される。本実施の形態において、前記素子収容基板３５は、例えば、全体として、直方体の中央部分に直方体状のザグリ凹部３８が形成された角形の升のような形状を有する。
【００５７】
また、前記下側部３６は、下面（図１６において下側の面）に接続端子１９を有し、上面（図１６において上側の面）に前記半導体素子１１を電気的に接続するための図示されない接続端子を有する。
【００５８】
さらに、前記中間部３７は、内部に上下方向に延びる配線を備え、上面（図１６において上側の面）には図示されない接続端子を有する。そして、該接続端子は上側実装基板１７の下面（図１６において下側の面）に形成された接続端子と電気的に接続される。なお、前記上側実装基板１７は、上面（図１６において上側の面）には接続端子１９を有する。また、第２の実施の形態においても、先述の第１の実施の形態と同様、素子収容基板３５は必ずしも直方体である必要はない。
【００５９】
このように、本実施の形態における半導体装置１０は、前記第１の実施の形態における下側実装基板１２と中間実装基板１６に対応する下側部３６と中間部３７とを一体的に形成した素子収容基板３５を備えているので、前記下側実装基板１２と中間実装基板１６とを接続する工程が不要となり、製造が容易になる。
【００６０】
次に、本発明の第３の実施の形態について説明する。なお、前記第１及び第２のの実施の形態と同じ構造のものについては、同じ符号を付することにより、その説明を省略する。
【００６１】
図１７は本実施の形態における半導体装置の構成を示す概略断面図、図１８は本実施の形態の半導体装置を積み上げてスタックを形成し、多層実装型半導体装置を構成する方法を示す図である。
【００６２】
本実施の形態における半導体装置１０は、下側実装基板１２に対応する下側部３６の下面、上側実装基板１７の上面、及び、中間実装基板１６に対応する中間部３７の外側面に、すなわち全面に接続端子１９を有する。この場合、前記壁部材３７内部の配線は上下方向に延びる部分だけでなく、水平方向に延びる部分も有する。
【００６３】
なお、図１７に示される半導体装置１０は、下側部３６と中間部３７が一体的に形成された素子収容基板３５を有するものであるが、前記第１の実施の形態における半導体装置１０のように、個別に形成された下側実装基板１２と中間実装基板１６とを有するものであってもよい。
【００６４】
このように本実施の形態においては、半導体装置１０は全面に接続端子１９を有するので、積み上げることができるだけでなく、横方向に接続固定することもできる。
【００６５】
図１８においては、まず、本実施の形態の半導体装置１０ａ〜１０ｃを積み上げた上に従来の半導体装置１０１ａを積み上げてスタックを形成する。この場合、半導体装置１０ｃの上側実装基板１７に、前記従来の半導体装置１０１ａの実装基板１２が、接続端子１９によって接続固定される。一方、同様に半導体装置１０ｄ〜１０ｆを積み上げた上に従来の半導体装置１０１ｂを積み上げて別のスタックを形成する。
【００６６】
そして、図１８に示されるように、前記２つのスタックを横方向に接続固定する。この場合、互いに隣り合う半導体装置１０ａと半導体装置１０ｄ、半導体装置１０ｂと半導体装置１０ｅ、及び、半導体装置１０ｃと半導体装置１０ｆの中間部３７の外側面が接続端子１９によって、電気的に接続され固定される。
【００６７】
このように、本実施の形態における半導体装置１０は、全面に接続端子１９を有するので、積み上げることができるだけでなく、横方向に接続固定することもできる。
【００６８】
したがって、多数の前記半導体装置１０をプリント配線板の極めて狭い面積上に３次元的に高密度で実装することができ、プリント配線板の数を減らすことができる。そして、コンピュータ等の装置全体を小さくすることができ、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置１０同士でやり取りする信号の伝送距離を短くすることができる。
【００６９】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【００７０】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体装置においては、半導体素子と、下面に接続端子を備え、前記半導体素子が上面に実装される下側実装基板と、該下側実装基板の上面に取り付けられ、前記半導体素子の周囲を囲む中間実装基板と、上面に接続端子を備え、前記中間実装基板の上面に取り付けられる上側実装基板と、前記中間実装基板と前記上側実装基板との間に配設されたテープとを有し、前記下側実装基板、前記中間実装基板及び前記上側実装基板によって画定される空間に充填された樹脂により、前記半導体素子は封止されている。
【００７１】
この場合、複数の半導体装置を互いに電気的に接続して、積み上げてスタックを形成することができる。
【００７２】
したがって、多数の前記半導体装置をプリント配線板上に３次元的に実装することができ、広い実装面積を必要とせず、プリント配線板の数を減らすことができる。これにより、多数の半導体装置を使用するコンピュータ等の装置全体を小さくすることができ、また、プリント配線板同士の接続が複雑にならず、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置同士でやり取りする信号の伝送距離を短くすることができる。
【００７３】
また、他の半導体装置においては、さらに、前記中間実装基板は、外側面に接続端子を備える。
【００７４】
この場合、複数の半導体装置を積み上げることができるだけでなく、横方向に接続固定することもできる。
【００７５】
したがって、多数の前記半導体装置をプリント配線板の極めて狭い面積上に３次元的に高密度で実装することができ、プリント配線板の数を減らすことができる。そして、多数の半導体装置を使用する装置全体を小さくすることができ、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置同士でやり取りする信号の伝送距離を短くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の構成を示す概略断面図である。
【図２】従来の半導体装置における構成の１例を示す概略断面図である。
【図３】従来の半導体装置の構成の他の例を示す概略断面図である。
【図４】従来の半導体装置をプリント配線板上に接続固定した状態を示す概略断面図である。
【図５】本発明の第１の実施の形態における半導体装置の他の構成を示す概略断面図である。
【図６】本発明の第１の実施の形態における半導体装置を組み立てる方法を示す斜視図である。
【図７】本発明の第１の実施の形態における半導体装置を組み立てる方法を示す側面図である。
【図８】本発明の第１の実施の形態における絶縁テープの平面図である。
【図９】図８のＸ−Ｘ断面図である。
【図１０】接続端子上に突起状部材を取り付けた例を示す図である。
【図１１】接続端子を突起状に形成した例を示す図である。
【図１２】絶縁テープに代えて異方性導電テープを使用した例を示す図である。
【図１３】本実施の形態の半導体装置を４つ積み上げてスタックを形成し、多層実装型半導体装置を構成する方法を示す図である。
【図１４】本実施の形態の半導体装置を積み上げた上に従来の半導体装置を積み上げてスタックを形成し、他の多層実装型半導体装置を構成する方法を示す図である。
【図１５】異なる大きさの半導体装置を積み上げた場合の配線のパターンを示す模式図である。
【図１６】本実施の形態における半導体装置の構成を示す概略断面図である。
【図１７】本実施の形態における半導体装置の構成を示す概略断面図である。
【図１８】本実施の形態の半導体装置を積み上げてスタックを形成する方法を示す図である。
【符号の説明】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ 半導体装置
１１ 半導体素子
１２ 下側実装基板
１３ 電極
１９、２２、２３ 接続端子
１６ 中間実装基板
１７ 上側実装基板
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体装置においては、一面にＩＣ、ＬＳＩ等の半導体素子が電気的に接続固定され、すなわち、実装され、他面に接続端子が配設された実装基板を有し、プリント配線板上に前記接続端子を介して実装されるようになっている。
【０００３】
図２は従来の半導体装置の構成の１例を示す概略断面図、図３は従来の半導体装置の構成における他の例を示す概略断面図、図４は従来の半導体装置をプリント配線板上に接続固定した状態を示す概略断面図である。
【０００４】
図２に示される半導体装置１０１Ａにおいては、ＩＣ、ＬＳＩ等の半導体素子１０２Ａが実装基板１０３上に実装される。ここで、前記半導体素子１０２Ａは、メモリ素子、ロジック回路素子等いかなる機能を発揮する素子であってもよい。また、前記実装基板１０３は、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有し、上面（図における上側の面）には前記半導体素子１０２Ａと電気的に接続するための図示されない接続端子を有し、下面（図における下側の面）には、後述されるプリント配線板１１０等に接続固定するための接続端子１０４を有する。なお、該接続端子１０４はいかなる形態のものであってもよいが、ＰＧＡ、ＱＦＰ、ＳＯＰ、ＳＯＪ、ＢＧＡ等の形態が一般的である。
【０００５】
そして、前記半導体素子１０２Ａの下面は半田、接着剤等の固着部材１０７によって前記実装基板１０３の上面に固着される。また、前記半導体素子１０２Ａの上面に形成された電極１０５Ａは、金、銅、アルミニウム等の金属からなる細線１０６によって、前記実装基板１０３の上面に形成された接続端子に電気的に接続される。さらに、前記半導体素子１０２Ａは樹脂１０８によって封止（モールド）される。
【０００６】
また、図３に示される半導体装置１０１Ｂにおいて、半導体素子１０２Ｂは下面に電極１０５Ｂを有し、該電極１０５Ｂが前記実装基板１０３の上面に形成された接続端子に半田等によって直接に接続固定される。なお、その他の構成は図２に示される半導体装置１０１Ａと同様である。
【０００７】
そして、図４に示されるように、前記半導体装置１０１Ａ、１０１Ｂと同様の構成を有する半導体装置１０１ａ〜１０１ｄは、プリント配線板１１０の上面に実装される。ここで、前記プリント配線板１１０は樹脂、プリプレグ等から成る誘電体層、アルミニウム、銅等の金属から成る配線１１１、該配線１１１に電気的に導通する接続端子等を有する。そして、前記半導体装置１０１ａ〜１０１ｄの接続端子は、前記プリント配線板１１０の接続端子に半田等によって接続固定される。これにより、前記半導体装置１０１ａ〜１０１ｄは前記配線１１１を介して互いに電気的に接続される。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置においては、前記プリント配線板１１０の表面に２次元的に実装するため、多数の半導体装置を実装する場合に、広い実装面積が必要となる。
【０００９】
一般に、コンピュータ、自動交換機、制御装置等においては、極めて多数の半導体装置が使用されている。例えば、比較的性能が低く、それほど多数の半導体装置を必要としない家庭用のパーソナルコンピュータであっても、数十個の半導体装置が使用される。そして、前記従来の半導体装置においては、広い実装面積が必要とされるため、前記家庭用のパーソナルコンピュータであっても、通常、プリント配線板の両面に半導体装置を実装するようになっていて、場合によっては、複数枚のプリント配線板を備えている。高性能な業務用、産業用のコンピュータ、自動交換機、制御装置等の場合は、数百〜数千の半導体装置が使用されるので、数十〜数百枚のプリント配線板が必要となってしまう。
【００１０】
そして、プリント配線板の枚数が多くなると、装置全体が大きくなり、コストが高くなってしまう。さらに、比較的大型のマザーボード上に比較的小型のドーターボードを取り付けたりするように、プリント配線板同士の接続が複雑になってしまう。また、プリント配線板に形成された配線の長さが長くなるので、前記半導体装置同士でやり取りする信号の伝送距離が長くなって、正確な信号の伝送が不可能となってしまう。
【００１１】
本発明は前記従来の半導体装置の問題点を解決して、複数の半導体装置を積み上げることを可能として、プリント配線板上に３次元的に実装することができ、広い実装面積を必要としない半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
そのために、本発明の半導体装置においては、半導体素子と、下面に接続端子を備え、前記半導体素子が上面に実装される下側実装基板と、該下側実装基板の上面に取り付けられ、前記半導体素子の周囲を囲む中間実装基板と、上面に接続端子を備え、前記中間実装基板の上面に取り付けられる上側実装基板と、前記中間実装基板と前記上側実装基板との間に配設されたテープとを有し、前記下側実装基板、前記中間実装基板及び前記上側実装基板によって画定される空間に充填された樹脂により、前記半導体素子は封止され、前記中間実装基板は、外側面に接続端子を備える。
【００１４】
本発明の更に他の半導体装置においては、さらに、前記半導体装置は複数積み上げられてスタックを形成する。
【００１５】
本発明の更に他の半導体装置においては、さらに、表面に電極を有する半導体素子と、第１配線と、前記半導体素子が配置される第１の面と該第１の面に対する第２の面とを有する第１の基板と、前記電極と前記第１配線とを電気的に接続する導体と、第２配線と、前記第１の面に面する第３の面と該第３の面に対する第４の面とを有する第２の基板と、前記第１配線及び前記第２配線を電気的に接続する第３配線を有するとともに、前記第１の基板と前記第２の基板との間に配置される第３の基板と、前記第２の面、及び前記第４の面に設けられ、前記第１配線、及び前記第２配線に接続される接続端子と、前記第３の基板と前記第２の基板との間に配設されたテープとを有し、前記第１の基板、前記第２の基板及び前記第３の基板によって画定される空間に充填された樹脂により、前記半導体素子は封止され、前記第３の基板は、前記半導体素子に面した第５の面と該第５の面に対する第６の面を有しており、該第６の面には、更に、前記第３配線に接続される接続端子が設けられている。
【００１９】
本発明の多層実装型半導体装置においては、表面に電極を有する半導体素子と、第１配線と、前記半導体素子が配置される第１の面と該第１の面に対する第２の面とを有する第１の基板と、前記電極と前記第１配線とを電気的に接続する導体と、第２配線と、前記第１の面に面する第３の面と該第３の面に対する第４の面とを有する第２の基板と、前記第１配線及び前記第２配線を電気的に接続する第３配線を有するとともに、前記第１の基板と前記第２の基板との間に配置される第３の基板と、前記第２の面、及び前記第４の面に設けられ、前記第１配線、及び前記第２配線に接続される接続端子と、前記第３の基板と前記第２の基板との間に配設されたテープとを有し、前記第１の基板、前記第２の基板及び前記第３の基板によって画定される空間に充填された樹脂により、前記半導体素子は封止されている半導体装置の複数個を接続することで構成される。
【００２０】
本発明の他の多層実装型半導体装置においては、さらに、前記多層実装型半導体装置を構成する前記半導体装置の前記第３の基板は、前記半導体素子に面した第５の面と該第５の面に対する第６の面を有しており、該第６の面には、更に、前記第３配線に接続される接続端子が設けられている。
【００２１】
本発明の更に他の多層実装型半導体装置においては、さらに、前記多層実装型半導体装置を構成する、前記半導体装置の一つの前記第１の基板と前記第２の基板と前記第３の基板には、更に、前記半導体装置の一つが有する前記電極に接続されない第４配線が形成されている。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２３】
図１は本発明の第１の実施の形態における半導体装置の構成を示す概略断面図、図５は本発明の第１の実施の形態における半導体装置の他の構成を示す概略断面図、図６は本発明の第１の実施の形態における半導体装置を組み立てる方法を示す斜視図、図７は本発明の第１の実施の形態における半導体装置を組み立てる方法を示す側面図、図８は本発明の第１の実施の形態における絶縁テープの平面図、図９は図８のＸ−Ｘ断面図である。
【００２４】
図において、１０はＩＣ、ＬＳＩ等の半導体素子１１を内部に有する半導体装置である。ここで、半導体素子１１は、一般的にチップ又はダイと呼称される素子であり、メモリ素子、ロジック回路素子等、いかなる機能を発揮する素子であってもよい。
【００２５】
そして、前記半導体素子１１は下側実装基板１２の上面（図１における上側の面）に電気的に接続固定される、すなわち実装される。ここで、前記下側実装基板１２は、四角形の平板状の形状であって、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有し、上面には、前記半導体素子１１と電気的に接続するための図示されない接続端子を有する。さらに、上面の周辺部分には、後述される中間実装基板１６と電気的に接続するための接続端子２２を有し、また、下面（図１における下側の面）には、後述されるプリント配線板、他の半導体装置等に接続固定するための接続端子１９を有する。なお、前記接続端子１９はいかなる形態のものであってもよいが、ＰＧＡ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、ＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）、ＬＧＡ（ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）等の形態が一般的である。
【００２６】
ここで、前記半導体素子１１の下面（図１における下側の面）は、半田、接着剤等の固着部材２０によって、前記下側実装基板１２の上面に固着される。また、前記半導体素子１１の上面（図１における上側の面）に形成された電極１３は、例えば、金、銅、アルミニウム等の金属から成る細線（ボンディングワイヤ）１５から成る導体によって、前記下側実装基板１２の上面に形成された接続端子に電気的に接続される。
【００２７】
また、図５に示される半導体装置１０においては、前記半導体素子１１は下面に例えば、バンプ１８によって形成される導体を有し、このバンプ１８等によって、前記下側実装基板１２の上面に、直接、接続固定される。なお、その他の構成は図１に示される半導体装置１０と同様である。
【００２８】
さらに、前記下側実装基板１２の上面には、前記半導体素子１１の周囲を取り囲む四角筒状の形状を有する中間実装基板１６が取り付けられる。該中間実装基板１６は、前記下側実装基板１２と同様に、四角形の平板状の形状であり、樹脂、セラミクス等の誘電体から成り、図１において上下方向に延びる複数の配線を内部に有する。また、図７に示されるように、前記中間実装基板１６の上面（図１における上側の面）及び下面（図１における下側の面）には接続端子２３が形成され、前記下面に形成された接続端子２３は、前記下側実装基板１２の上面に形成された接続端子２２と電気的に接続される。
【００２９】
また、前記中間実装基板１６の上面には、前記下側実装基板１２と同様の形状を有する上側実装基板１７が取り付けられる。つまり、上側実装基板１７と下側実装基板１２とは、この中間実装基板１６によって支持されている。該上側実装基板１７は、前記下側実装基板１２と同様に、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有し、上面（図１における上側の面）には他の半導体装置等に接続固定するための接続端子１９を有し、下面（図１における下側の面）の周辺部分には、接続端子２２を有する。該接続端子２２は前記中間実装基板１６の上面に形成された接続端子２３と電気的に接続される。これにより、前記上側実装基板１７の所定の配線は、前記中間実装基板１６の配線を介して、前記下側実装基板１２の所定の配線と接続される。
【００３０】
ここで、前記上側実装基板１７の上面の接続端子１９の中のいくつかは、前記半導体素子１１とは電気的に接続されずに、前記上側実装基板１７、中間実装基板１６及び下側実装基板１２の配線を介して、前記下側実装基板１２の下面の接続端子１９の中のいくつかに接続される。これらの接続端子１９は、後述されるように複数の半導体装置１０が積み上げられた場合、該当する半導体装置１０の上側に配設された半導体装置１０と下側に配設された半導体装置１０とを電気的に接続するためだけの配線として機能する。
【００３１】
なお、前記下側実装基板１２と中間実装基板１６との間、及び、前記上側実装基板１７と中間実装基板１６との間には、図７に示されるように、絶縁テープ２６が、それぞれ、介在する。該絶縁テープ２６は、樹脂等から成り、図８に示されるように、矩（く）形の鍔（つば）状の形状を有し、外周の形状及び寸法は、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７の外周の形状及び寸法とほぼ等しい。また、絶縁テープ２６は、前記接続端子２２、２３のそれぞれに対応する位置に、該接続端子２２、２３の外寸よりも大きい開口２７を有する。
【００３２】
そして、前記接続端子２２又は接続端子２３の上には半田ボール２５を付着させ、続いて、該半田ボール２５が溶融する程度の加熱条件下で、図７に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけることによって、前記接続端子２２と接続端子２３とが半田によって電気的に接合される。
【００３３】
このように、半田ボール２５によって、下側実装基板１２、中間実装基板１６及び上側実装基板１７を接続することで、大きな力を加えることなく、各基板間の電気的接続を得ることが可能となる。
【００３４】
また、半導体素子１１を含み、下側実装基板１２及び中間実装基板１６によって規定される領域には、封止用の樹脂２１が充填（てん）される。これにより、前記空隙の中の前記半導体素子１１、電極１３、細線１５等は、大気中の酸素、水分等から保護される。
【００３５】
また、本実施の形態において、四角形の平板状を有する下側実装基板１２を使用したが、必ずしも四角形である必要はなく、上面に半導体素子１１が搭載されるものであればよい。
【００３６】
次に、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を接続して半導体装置１０を組み立てる方法の他の例を説明する。
【００３７】
図１０は接続端子上に突起状部材を取り付けた例を示す図、図１１は接続端子を突起状に形成した例を示す図、図１２は絶縁テープに代えて異方性導電テープを使用した例を示す図である。
【００３８】
まず、図１０に示される例においては、下側実装基板１２及び上側実装基板１７の接続端子２２上に金属から成る突起状部材（バンプ）２７が半田、導電性接着剤等により固着される。一方、中間実装基板１６の接続端子２３上には導電性ペースト又は導電性テープから成る導電性接続材２８が付着される。そして、図１０に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけると、前記接続端子２２と接続端子２３とが電気的に接合される。なお、前記下側実装基板１２及び上側実装基板１７の接続端子２２上に導電性接続材２８を付着し、前記中間実装基板１６の接続端子２３上に突起状部材２７を固着してもよい。
【００３９】
この場合、図７に示される例のように半田ボール２５を溶融させなくてよいので、前記下側実装基板１２、上側実装基板１７、中間実装基板１６等を加熱する必要がない。つまり、熱を嫌う半導体素子を実装する場合に有効である。
【００４０】
次に、図１１に示される例においては、下側実装基板１２及び上側実装基板１７に、前記接続端子２２に代えて、突起状端子２９を形成する。一方、中間実装基板１６の接続端子２３上には導電性ペースト又は導電性テープから成る導電性接続材２８が付着される。そして、図１１に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけると、前記突起状端子２９と接続端子２３とが電気的に接合される。なお、前記下側実装基板１２及び上側実装基板１７の接続端子２２上に導電性接続材２８を付着し、前記中間実装基板１６に突起状端子２９を形成してもよい。
【００４１】
この場合、図７に示される例のように半田ボール２５を溶融させなくてよいので、前記下側実装基板１２、上側実装基板１７、中間実装基板１６等を加熱する必要がない。さらに、前記下側実装基板１２及び上側実装基板１７（又は中間実装基板１６）を製造する工程において突起状端子２９が形成されるので、図１０に示される例のように、接続端子２２上に突起状部材２７を固着する工程を必要とせず、工程数を削減し、コストを低くすることができる。
【００４２】
次に、図１２に示される例においては、前記下側実装基板１２と中間実装基板１６との間、及び、前記上側実装基板１７と中間実装基板１６との間に、樹脂等の絶縁性マトリックス中に金属粉のような導電性微粒子等を混入した異方性導電体から成る異方性導電テープ３０を、前記絶縁テープ２６に代えて、介在させる。なお、前記異方性導電テープ３０は、前記絶縁テープ２６と同様に、矩形の鍔状の形状を有し、外周の形状及び寸法が前記下側実装基板１２、中間実装基板１６及び上側実装基板１７の外周の形状及び寸法とほぼ等しいものである。しかし、前記異方性導電テープ３０は、前記絶縁テープ２６の有する開口２７のような開口を有しない。
【００４３】
そして、図１２に示されるように、前記下側実装基板１２、中間実装基板１６及び上側実装基板１７を上下方向から互いに押しつけると、前記異方性導電テープ３０において、前記下側実装基板１２及び上側実装基板１７の接続端子２２と前記中間実装基板１６の接続端子２３とで挟まれる部分が強く圧縮されて導通する。したがって、前記接続端子２２と接続端子２３とが電気的に接合される。
【００４４】
この場合、図７に示される例のように半田ボール２５を溶融させなくてよいので、前記下側実装基板１２、上側実装基板１７、中間実装基板１６等を加熱する必要がない。さらに、図１０に示される例のように、接続端子２２、２３上に突起状部材２７を固着したり導電性接続部材２８を付着したりする必要がなく、また、図１１に示されるように突起状端子２９を形成する必要もないので、工程数を削減し、コストを低くすることができる。
【００４５】
次に、前記構成の半導体装置を互いに電気的に接続して積み上げてスタックを形成する方法を説明する。
【００４６】
図１３は本実施の形態の半導体装置を４つ積み上げてスタックを形成し、多層実装型半導体装置を構成する方法を示す図、図１４は本実施の形態の半導体装置を積み上げた上に従来の半導体装置を積み上げてスタックを形成し、他の多層実装型半導体装置を構成する方法を示す図、図１５は異なる大きさの半導体装置を積み上げた場合の配線のパターンを示す模式図である。
【００４７】
図１３に示される例においては、前記構成の半導体装置１０が、互いに電気的に接続されて、４つ積み上げられて、本実施の形態における多層実装型半導体装置を構成される。そして、前記４つの半導体装置１０ａ〜１０ｄは、それぞれ、図に模式的に示されるような配線３１を有し、接続端子１９によって、隣接する各半導体装置の下側実装基板１２と上側実装基板１７とが互いに接続固定される。また、前記配線３１のパターンは、適宜変更することができる。
【００４８】
なお、この場合積み上げる半導体装置１０の数はいくつであってもよく、例えば、半導体装置１０ｄの上に更に積み上げることもできる。
【００４９】
また、図１４に示されるように、本実施の形態の半導体装置１０を積み上げた上に従来の半導体装置１０１ａを積み上げてスタックを形成することもできる。この場合、半導体装置１０ｃの上側実装基板１７に、前記従来の半導体装置１０１ａの実装基板１０３が、接続端子１９によって接続固定される。
【００５０】
さらに、サイズの異なる半導体装置を適宜組み合わせて積み上げてスタックを形成することもできる。例えば、図１５に示されるように、比較的大型の半導体装置１０ａの上に半導体装置１０ｂを積み上げ、更にその上に、比較的小型の半導体装置１０ｃ及び半導体装置１０ｄを横に並べて、積み上げる。この場合配線パターン３２は、図に示されるようになる。
【００５１】
このように、本実施の形態における半導体装置１０は、上面に半導体素子１１が実装され下面に接続端子１９を備える下側実装基板１２と、該下側実装基板１２の上面に取り付けられた中間実装基板１６と、該中間実装基板１６上に取り付けられた上面に接続端子１９を備える上側実装基板１７とを有するので、複数の前記半導体装置１０を、互いに電気的に接続して、積み上げてスタックを形成することができる。
【００５２】
したがって、多数の前記半導体装置１０をプリント配線板上に３次元的に実装することができ、広い実装面積を必要とせず、プリント配線板の数を減らすことができる。これにより、コンピュータ等の装置全体を小さくすることができ、また、プリント配線板同士の接続が複雑にならず、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置１０同士でやり取りする信号の伝送距離を短くすることができる。
【００５３】
次に、本発明の第２の実施の形態について説明する。なお、前記第１の実施の形態と同じ構造のものについては、同じ符号を付することにより、その説明を省略する。
【００５４】
図１６は本実施の形態における半導体装置の構成を示す概略断面図である。
【００５５】
図において、３５は、樹脂、セラミクス等の誘電体から成り、内部に１層又は多層の配線層を有する素子収容基板である。ここで、該素子収容基板３５は、四角形の平板状であり、上面（図１６において上側の面）に半導体素子１１が実装される下側部３６と、前記半導体素子１１の周囲を取り囲む四角筒状の形状を有する中間部３７とから成る。
【００５６】
そして、前記下側部３６と中間部３７は、前記第１の実施の形態の半導体装置１０の下側実装基板１２と中間実装基板１６に、それぞれ対応するものであるが、一体的に形成される。本実施の形態において、前記素子収容基板３５は、例えば、全体として、直方体の中央部分に直方体状のザグリ凹部３８が形成された角形の升のような形状を有する。
【００５７】
また、前記下側部３６は、下面（図１６において下側の面）に接続端子１９を有し、上面（図１６において上側の面）に前記半導体素子１１を電気的に接続するための図示されない接続端子を有する。
【００５８】
さらに、前記中間部３７は、内部に上下方向に延びる配線を備え、上面（図１６において上側の面）には図示されない接続端子を有する。そして、該接続端子は上側実装基板１７の下面（図１６において下側の面）に形成された接続端子と電気的に接続される。なお、前記上側実装基板１７は、上面（図１６において上側の面）には接続端子１９を有する。また、第２の実施の形態においても、先述の第１の実施の形態と同様、素子収容基板３５は必ずしも直方体である必要はない。
【００５９】
このように、本実施の形態における半導体装置１０は、前記第１の実施の形態における下側実装基板１２と中間実装基板１６に対応する下側部３６と中間部３７とを一体的に形成した素子収容基板３５を備えているので、前記下側実装基板１２と中間実装基板１６とを接続する工程が不要となり、製造が容易になる。
【００６０】
次に、本発明の第３の実施の形態について説明する。なお、前記第１及び第２のの実施の形態と同じ構造のものについては、同じ符号を付することにより、その説明を省略する。
【００６１】
図１７は本実施の形態における半導体装置の構成を示す概略断面図、図１８は本実施の形態の半導体装置を積み上げてスタックを形成し、多層実装型半導体装置を構成する方法を示す図である。
【００６２】
本実施の形態における半導体装置１０は、下側実装基板１２に対応する下側部３６の下面、上側実装基板１７の上面、及び、中間実装基板１６に対応する中間部３７の外側面に、すなわち全面に接続端子１９を有する。この場合、前記壁部材３７内部の配線は上下方向に延びる部分だけでなく、水平方向に延びる部分も有する。
【００６３】
なお、図１７に示される半導体装置１０は、下側部３６と中間部３７が一体的に形成された素子収容基板３５を有するものであるが、前記第１の実施の形態における半導体装置１０のように、個別に形成された下側実装基板１２と中間実装基板１６とを有するものであってもよい。
【００６４】
このように本実施の形態においては、半導体装置１０は全面に接続端子１９を有するので、積み上げることができるだけでなく、横方向に接続固定することもできる。
【００６５】
図１８においては、まず、本実施の形態の半導体装置１０ａ〜１０ｃを積み上げた上に従来の半導体装置１０１ａを積み上げてスタックを形成する。この場合、半導体装置１０ｃの上側実装基板１７に、前記従来の半導体装置１０１ａの実装基板１２が、接続端子１９によって接続固定される。一方、同様に半導体装置１０ｄ〜１０ｆを積み上げた上に従来の半導体装置１０１ｂを積み上げて別のスタックを形成する。
【００６６】
そして、図１８に示されるように、前記２つのスタックを横方向に接続固定する。この場合、互いに隣り合う半導体装置１０ａと半導体装置１０ｄ、半導体装置１０ｂと半導体装置１０ｅ、及び、半導体装置１０ｃと半導体装置１０ｆの中間部３７の外側面が接続端子１９によって、電気的に接続され固定される。
【００６７】
このように、本実施の形態における半導体装置１０は、全面に接続端子１９を有するので、積み上げることができるだけでなく、横方向に接続固定することもできる。
【００６８】
したがって、多数の前記半導体装置１０をプリント配線板の極めて狭い面積上に３次元的に高密度で実装することができ、プリント配線板の数を減らすことができる。そして、コンピュータ等の装置全体を小さくすることができ、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置１０同士でやり取りする信号の伝送距離を短くすることができる。
【００６９】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【００７０】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体装置においては、半導体素子と、下面に接続端子を備え、前記半導体素子が上面に実装される下側実装基板と、該下側実装基板の上面に取り付けられ、前記半導体素子の周囲を囲む中間実装基板と、上面に接続端子を備え、前記中間実装基板の上面に取り付けられる上側実装基板と、前記中間実装基板と前記上側実装基板との間に配設されたテープとを有し、前記下側実装基板、前記中間実装基板及び前記上側実装基板によって画定される空間に充填された樹脂により、前記半導体素子は封止されている。
【００７１】
この場合、複数の半導体装置を互いに電気的に接続して、積み上げてスタックを形成することができる。
【００７２】
したがって、多数の前記半導体装置をプリント配線板上に３次元的に実装することができ、広い実装面積を必要とせず、プリント配線板の数を減らすことができる。これにより、多数の半導体装置を使用するコンピュータ等の装置全体を小さくすることができ、また、プリント配線板同士の接続が複雑にならず、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置同士でやり取りする信号の伝送距離を短くすることができる。
【００７３】
また、他の半導体装置においては、さらに、前記中間実装基板は、外側面に接続端子を備える。
【００７４】
この場合、複数の半導体装置を積み上げることができるだけでなく、横方向に接続固定することもできる。
【００７５】
したがって、多数の前記半導体装置をプリント配線板の極めて狭い面積上に３次元的に高密度で実装することができ、プリント配線板の数を減らすことができる。そして、多数の半導体装置を使用する装置全体を小さくすることができ、さらに、プリント配線板に形成された配線の長さを短くして、前記半導体装置同士でやり取りする信号の伝送距離を短くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の構成を示す概略断面図である。
【図２】従来の半導体装置における構成の１例を示す概略断面図である。
【図３】従来の半導体装置の構成の他の例を示す概略断面図である。
【図４】従来の半導体装置をプリント配線板上に接続固定した状態を示す概略断面図である。
【図５】本発明の第１の実施の形態における半導体装置の他の構成を示す概略断面図である。
【図６】本発明の第１の実施の形態における半導体装置を組み立てる方法を示す斜視図である。
【図７】本発明の第１の実施の形態における半導体装置を組み立てる方法を示す側面図である。
【図８】本発明の第１の実施の形態における絶縁テープの平面図である。
【図９】図８のＸ−Ｘ断面図である。
【図１０】接続端子上に突起状部材を取り付けた例を示す図である。
【図１１】接続端子を突起状に形成した例を示す図である。
【図１２】絶縁テープに代えて異方性導電テープを使用した例を示す図である。
【図１３】本実施の形態の半導体装置を４つ積み上げてスタックを形成し、多層実装型半導体装置を構成する方法を示す図である。
【図１４】本実施の形態の半導体装置を積み上げた上に従来の半導体装置を積み上げてスタックを形成し、他の多層実装型半導体装置を構成する方法を示す図である。
【図１５】異なる大きさの半導体装置を積み上げた場合の配線のパターンを示す模式図である。
【図１６】本実施の形態における半導体装置の構成を示す概略断面図である。
【図１７】本実施の形態における半導体装置の構成を示す概略断面図である。
【図１８】本実施の形態の半導体装置を積み上げてスタックを形成する方法を示す図である。
【符号の説明】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ 半導体装置
１１ 半導体素子
１２ 下側実装基板
１３ 電極
１９、２２、２３ 接続端子
１６ 中間実装基板
１７ 上側実装基板
Claims (6)
- （ａ）半導体素子と、
（ｂ）下面に接続端子を備え、前記半導体素子が上面に実装される下側実装基板と、
（ｃ）該下側実装基板の上面に取り付けられ、前記半導体素子の周囲を囲む中間実装基板と、
（ｄ）上面に接続端子を備え、前記中間実装基板の上面に取り付けられる上側実装基板と、
（ｅ）前記中間実装基板と前記上側実装基板との間に配設されたテープとを有し、
（ｆ）前記下側実装基板、前記中間実装基板及び前記上側実装基板によって画定される空間に充填された樹脂により、前記半導体素子は封止され、
（ｇ）前記中間実装基板は、外側面に接続端子を備えることを特徴とする半導体装置。 - 前記半導体装置は複数積み上げられてスタックを形成する請求項１に記載の半導体装置。
- （ａ）表面に電極を有する半導体素子と、
（ｂ）第１配線と、前記半導体素子が配置される第１の面と該第１の面に対する第２の面とを有する第１の基板と、
（ｃ）前記電極と前記第１配線とを電気的に接続する導体と、
（ｄ）第２配線と、前記第１の面に面する第３の面と該第３の面に対する第４の面とを有する第２の基板と、
（ｅ）前記第１配線及び前記第２配線を電気的に接続する第３配線を有するとともに、前記第１の基板と前記第２の基板との間に配置される第３の基板と、
（ｆ）前記第２の面、及び前記第４の面に設けられ、前記第１配線、及び前記第２配線に接続される接続端子と、
（ｇ）前記第３の基板と前記第２の基板との間に配設されたテープとを有し、
（ｈ）前記第１の基板、前記第２の基板及び前記第３の基板によって画定される空間に充填された樹脂により、前記半導体素子は封止され、
（ｉ）前記第３の基板は、前記半導体素子に面した第５の面と該第５の面に対する第６の面を有しており、該第６の面には、更に、前記第３配線に接続される接続端子が設けられていることを特徴とする半導体装置。 - （ａ）表面に電極を有する半導体素子と、
（ｂ）第１配線と、前記半導体素子が配置される第１の面と該第１の面に対する第２の面とを有する第１の基板と、
（ｃ）前記電極と前記第１配線とを電気的に接続する導体と、
（ｄ）第２配線と、前記第１の面に面する第３の面と該第３の面に対する第４の面とを有する第２の基板と、
（ｅ）前記第１配線及び前記第２配線を電気的に接続する第３配線を有するとともに、前記第１の基板と前記第２の基板との間に配置される第３の基板と、
（ｆ）前記第２の面、及び前記第４の面に設けられ、前記第１配線、及び前記第２配線に接続される接続端子と、
（ｇ）前記第３の基板と前記第２の基板との間に配設されたテープとを有し、
（ｈ）前記第１の基板、前記第２の基板及び前記第３の基板によって画定される空間に充填された樹脂により、前記半導体素子は封止されている半導体装置の複数個を接続することで構成されることを特徴とする多層実装型半導体装置。 - 前記多層実装型半導体装置を構成する前記半導体装置の前記第３の基板は、前記半導体素子に面した第５の面と該第５の面に対する第６の面を有しており、該第６の面には、更に、前記第３配線に接続される接続端子が設けられていることを特徴とする請求項４に記載の多層実装型半導体装置。
- 前記多層実装型半導体装置を構成する、前記半導体装置の一つの前記第１の基板と前記第２の基板と前記第３の基板には、更に、前記半導体装置の一つが有する前記電極に接続されない第４配線が形成されていることを特徴とする請求項４に記載の多層実装型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000316268A JP4459421B2 (ja) | 2000-10-17 | 2000-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000316268A JP4459421B2 (ja) | 2000-10-17 | 2000-10-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124628A JP2002124628A (ja) | 2002-04-26 |
| JP4459421B2 true JP4459421B2 (ja) | 2010-04-28 |
Family
ID=18795242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000316268A Expired - Fee Related JP4459421B2 (ja) | 2000-10-17 | 2000-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4459421B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608349B1 (ko) * | 2002-09-11 | 2006-08-09 | 주식회사 하이닉스반도체 | 요철 형상의 스택기판을 사용한 ｂｇａ 스택 패키지 및 그제조방법 |
| US7371607B2 (en) | 2003-05-02 | 2008-05-13 | Seiko Epson Corporation | Method of manufacturing semiconductor device and method of manufacturing electronic device |
| KR100688501B1 (ko) * | 2004-09-10 | 2007-03-02 | 삼성전자주식회사 | 미러링 구조를 갖는 스택 ｂｏｃ 패키지 및 이를 장착한양면 실장형 메모리 모듈 |
-
2000
- 2000-10-17 JP JP2000316268A patent/JP4459421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002124628A (ja) | 2002-04-26 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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| A521 | Request for written amendment filed |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| RD03 | Notification of appointment of power of attorney |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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|
| S531 | Written request for registration of change of domicile |
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|
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| R350 | Written notification of registration of transfer |
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