JP4449102B2

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Publication number: JP4449102B2
Application number: JP15166299A
Authority: JP
Inventors: 泰明武藤; 実香川; 智明大喜; 正明小林
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2010-04-14
Anticipated expiration: 2019-05-31
Also published as: JP2000338926A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶やプラズマディスプレイパネルといったマトリックス構造を持つディスプレイパネルに、所望の信号を与えるＰＬＬ回路を用いた画像表示装置に関するものである。
【０００２】
【従来の技術】
従来の技術については、例えば特開平６−２９１６５２号公報に示されている。図１２と図１３は、上記従来例について簡単に説明するものである。
【０００３】
まず、ＰＬＬ回路１１０について図１３を用いて説明する。ＰＬＬ回路１１０は電圧制御発振器（以下ＶＣＯ）１１２によって発振したクロックを分周器１１３によって分周したフィードバックパルスと、入力基準パルスとを位相比較器１１１によって位相比較するというフィードバックを繰り返すことにより、安定したクロックを発生させるものである。つまり、分周器１１３の分周比率を任意に設定することで、入力される基準パルスを分周比率によって分周したクロックが得られることになる。映像信号処理の場合、入力基準パルスとして水平同期信号が入力され、出力としてクロックと出力パルスが得られるのが一般的である。
【０００４】
このＰＬＬ１１０と同じ構成のものが、第１のＰＬＬ回路１０１と第２のＰＬＬ回路１０２である。上記従来例によれば、ＡＤ変換回路１０４へ入力された映像信号を一旦フレームメモリ１０８に取り込み、パネル信号処理回路１０７へ出力する構成となっており、フレームメモリ１０８の前後で二つのＰＬＬを持たせ、独立した周波数のクロックによって、フレームメモリ１０８への書き込み、読み出しを行うことによって、マトリクス構造を持つ液晶ディスプレイにおいてもマルチスキャン方式の表示装置が可能であるとしている。
【０００５】
この従来例のように二つのＰＬＬを用いた例について、図１４〜図１６に詳細に説明する。まず、図１４は図１２を少し発展させた例である。上記従来例の場合はフレームメモリでの具体的な処理に関しては、全く触れていなかったが、ここでは、マトリクス構造を持つディスプレイに所望の信号を入力するために行う処理について、Ｖレート変換と画素変換とを仮定する。
【０００６】
図１４中のＡＤ変換手段１０４’、パネル信号処理手段１０７’、第１のＰＬＬ回路１０１’、第２のＰＬＬ回路１０２’は、図１２と機能的には全く同じである。クロックの流れは、ＰＬＬ１１０１’からＡＤ変換手段１０４’、Ｖレート変換手段１０５、画素変換手段１０６の入力段へそれぞれ入力され、第２のＰＬＬ回路１０２’から画素変換手段１０６の出力段、およびパネル信号処理手段１０７’へそれぞれ入力される。Ｖレート変換手段１０５とは、垂直同期信号の周波数を変換するものであり、様々な垂直周波数で入力される信号に対して、例えば６０Ｈｚといった均一の垂直周波数に変換し、後段の信号処理やパネル駆動を容易にするためのものである。この変換を実現するためには、１垂直期間内の全信号を記憶し、異なる周波数で読み書きが可能なデュアルポートＲＡＭ等が必要となる。
【０００７】
また、画素変換手段１０６は、例えばＸＧＡ（水平１０２４×垂直７６８）のパネルに、ＶＧＡ（水平６４０×垂直４８０）の信号を入力した場合、パネルの画素にあうように信号を変換しなければならない。この場合は、図１５に示すように垂直方向の５画素に対して変換処理を行い、８画素分のデータを作成する５→８変換を行えば良い。この働きを担うのが、画素変換手段１０６である。これを実現するためには、数ライン分のラインメモリを用意し、フィルタをかけ、変換していく必要があり、変換比率と同じ比率の周波数を持つクロックで、書き込み、読み出しを行う。なお、垂直方向の画素数の変換は上述のように何らかのメモリ手段が必要となるが、水平方向の画素変換に関しては、上記画素変換手段１０６で垂直方向と同様の変換を行っても良いし、ＡＤ変換手段１０４’でのサンプリング周波数をパネル画素にあうように設定しても良い。
【０００８】
次に、図１４の具体例について、図１６において説明する。図１６中、図１４と同じ番号のものは全く同じ働きをするものである。二つのＰＬＬ中の位相比較器（図中ではＰＤと記す）１２１および１２４、ＶＣＯ１２２および１２５、分周器１２３および１２６は、図１３で説明した通りのものである。ここで、分周器１２３および分周期１２６の枠内の数字は分周比を表すものである。ＰＬＬ回路外の分周器１２７および分周器１２８は、それぞれクロックをカウントし、水平同期信号を作成するもの、水平同期信号をカウントし、垂直同期信号を作り出すものであり、枠内の数字は分周比である。パネル１３３をＸＧＡパネルとし、このシステムにＶＧＡの７５Ｈｚの信号（水平３７．５ｋＨｚ、垂直７５Ｈｚ）が入力された場合を考える。
【０００９】
まず、ＰＬＬ回路１０１’内の分周器１２３の分周比は水平１０２４画素のパネルに対応するため、また、有効表示画素と１水平期間内の全画素数との比率を考慮して、１３４４とする。よって、ＡＤ変換手段１０４’およびＶレート変換手段１０５の入力段へ入力されるクロックの周波数は５０．４ＭＨｚ、水平同期信号はもともとの水平同期信号と同じ周波数である３７．５ｋＨｚとなる。Ｖレート変換手段１０５の出力段および画素変換手段１０６の入力段へ入力されるクロックおよび水平同期周波数も、この場合は同じであるのが妥当である。パネル１３３への垂直周期は６０Ｈｚでなければならないことを仮定すると、このＶレート変換手段１０５で７５Ｈｚから６０Ｈｚに変換する必要がある。
【００１０】
次に画素変換手段１０６では図１５で示したように５→８変換を行う必要があるので、水平の全ライン数８／５倍とならなければならない。よって、分周器１２６と１２７の比率は８：５にしなければならない。パネルの画素数等を考慮して、満足する分周比の設定を行うと、画素変換手段１０６の出力段およびパネル信号処理手段１０７’へ入力されるクロックおよび水平周波数は、それぞれ６３ＭＨｚ、６０ｋＨｚとなる。これらの分周器の設定方法に関しての詳細は、後述する。なお、前提として、ＰＬＬ回路によって発生したクロックを用いたシステムの場合、そのシステムで用いる水平同期信号は、上記のクロックを分周したものを用いるべきである。これは、ジッタ等の映像品位に関わる問題であり、以後の説明もこれを前提とする。
【００１１】
【発明が解決しようとする課題】
しかしながら上記従来の技術では、図１６中のＰＬＬ回路１０２’のクロックおよび水平周波数が大きくなりすぎ、画素変換手段１０６やパネル信号処理手段１０７’に高速で動作するものが必要となってしまうという課題がある。
【００１２】
また、水平の画素数が大きい場合には、映像信号を表示画面上の左右の信号に分割し、それぞれ並列に処理する場合がある。この場合にも、上記従来の技術のように二つのＰＬＬを用いたシステムでは、画素変換手段１０６やパネル信号処理手段１０７’に高速で動作するものが必要となってしまうという課題がある。
【００１３】
また、１６：９のワイドパネルを用い、さらに上記の左右分割を行うシステムにおいて、４：３の画面表示をする場合、画面が切れたり、左右の無画部がうまく設定できないという課題も存在する。
【００１４】
さらに、上記のように４：３表示をする場合にも、画素変換手段やパネル信号処理部へ行くクロックや水平周波数が大きくなり、高速動作が求められるという課題も存在する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明は、ＰＬＬを３つ用いたものであり、ＡＤ変換手段とＶレート変換手段の入力段へは第１のＰＬＬ回路１から、Ｖレート変換手段の出力段と画素変換手段の入力段へは第２のＰＬＬ回路２から、画素変換手段の出力段以降へは第３のＰＬＬ回路３からクロックおよび水平同期信号を供給することにより、動作周波数を落とすことができる。
【００１６】
また、本発明は、左右の映像を分割する左右分割手段を導入したシステムにおいて、ＰＬＬを３つ用いたものであり、ＡＤ変換手段と左右分割手段の入力段へは第１のＰＬＬ回路１から、左右分割手段の出力段とＶレート変換手段の入力段へは第１のＰＬＬ回路１のクロックを２分周する分周器から、Ｖレート変換手段の出力段と画素変換手段の入力段へは第２のＰＬＬ回路２から、画素変換手段の出力段以降へは第３のＰＬＬ回路３からクロックおよび水平同期信号を供給することにより、動作周波数を落とすことができる。
【００１７】
また、本発明は、１６：９パネルを用いて、左右分割を行うシステムにおいて、ＰＬＬを３つ用いたものであり、ＡＤ変換手段と左右分割手段の入力段へは第１のＰＬＬ回路１から、左右分割手段の出力段とＶレート変換手段と画素変換手段の入力段へは第２のＰＬＬ回路２から、画素変換手段の出力段以降へは第３のＰＬＬ回路３からクロックおよび水平同期信号を供給することにより、４：３表示を可能にするものである。
【００１８】
また、本発明は、１６：９パネルを用いて、左右分割を行い、さらに４：３表示をするシステムにおいて、ＰＬＬを４つ用いたものであり、ＡＤ変換手段と左右分割手段の入力段へは第１のＰＬＬ回路１から、左右分割手段の出力段とＶレート変換手段の入力段へは第２のＰＬＬ２から、Ｖレート変換手段の出力段と画素変換手段の入力段へは第３のＰＬＬ回路３から、画素変換手段の出力段以降へは第４のＰＬＬ回路４からクロックおよび水平同期信号を供給することにより、動作周波数を落とすことができる。
【００１９】
【発明の実施の形態】
請求項１に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記Ｖレート変換手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関してのものであり、画素変換手段以降の信号処理の動作周波数を低減することができる。
【００２０】
請求項２に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記第１のＰＬＬ回路からのクロックを分周し、上記左右分割手段の出力側と上記Ｖレート変換手段の入力側へクロックを供給する分周手段と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関するものであり、左右分割を行うシステムにおいても、画素変換手段以降の信号処理の動作周波数を低減することができる。
【００２１】
請求項３に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記左右分割手段の出力側と上記Ｖレート変換手段と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関するものであり、１６：９パネルを用い、左右分割を行うシステムにおいても、４：３表示を可能にする。
【００２２】
請求項４に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記左右分割手段の出力側と上記Ｖレート変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第３のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第４のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関するものであり、１６：９パネルを用いて、左右分割を行い、さらに４：３表示をするシステムにおいても、画素変換手段以降の信号処理の動作周波数を低減することができる。
【００２３】
（実施の形態１）
本発明の画像表示装置の第１の実施の形態について図１〜図３を用いて説明する。
【００２４】
まず、図１に構成図を示す。１４ａはＡＤ変換手段、１５ａはＶレート変換手段、１６ａは画素変換手段、１７ａはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ａ、１２ａ、１３ａはＰＬＬ回路であり、第１のＰＬＬ回路１１ａからＡＤ変換手段１４ａとＶレート変換手段１５ａの入力段へ、第２のＰＬＬ回路１２ａからＶレート変換手段１５ａの出力段と画素変換手段１６ａの入力段へ、第３のＰＬＬ回路１３ａから画素変換手段１６ａの出力段とパネル信号処理１７ａへクロックおよび水平同期信号を供給する。また、１４ａ〜１７ａまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。
【００２５】
図１の詳細例を図２に示す。三つのＰＬＬ回路内部の２１ａ、２４ａ、２９ａは位相比較器（以下ＰＤ）、２２ａ、２５ａ、３０ａは電圧制御発信器（以下ＶＣＯ）、２３ａ、２６ａ、３１ａは分周器であり、図１３と同様のものである。また、２７ａ、３２ａはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ａは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。
【００２６】
パネルをＸＧＡ（１０２４×７６８）と仮定し、７５ＨｚのＶＧＡ信号が入力されたときを考える。入力される信号のスペックは、
全エリア水平８４０、垂直５２５
有効エリア水平６４０、垂直４８０
周波数水平３７．５ｋＨｚ、垂直７５Ｈｚ
である。ここで、各分周器の分周比を設定していくことを考える。
【００２７】
水平方向の拡大は、ＡＤ変換手段１４ａでのサンプリングで行うとすると、分周器２３ａは、
（水平パネル有効画素）×（水平全エリア）／（水平有効エリア）・・・（１）
＝１０２４×８４０／６４０＝１３４４
となる。
【００２８】
次に、分周器２８ａには、垂直有効ライン数（４８０）よりも大きな５００を設定し、分周器２９ａには、ＡＤ変換後の水平有効画素数（１０２４）よりも大きな１０５０を設定する。Ｖレート変換後の垂直周波数を６０Ｈｚとすると、分周器２６ａは
（Ｖレート後の垂直周波数）×（分周器２８ａの設定）×（分周器２９ａの設定）／（ＰＬＬ回路２１２ａへ入力される基準パルスの周波数）・・・（２）
＝６０×５００×１０５０／３７．５ｋ＝８４０
となる。
【００２９】
また、図１５に示すように、画素変換手段１６ａでは、垂直方向の５→８変換を行う。分周器３２ａと３１ａの設定値の比は、５：８でなければならない。そこで、分周器３２ａの設定値として、５で割り切れ、かつＡＤ変換後の水平方向の有効画素数（１０２４）よりも大きな１０５０を設定すると、分周器３１ａは、
（分周器３２ａの設定値）×（垂直方向の変換比）・・・（３）
＝１０５０×８／５＝１６８０
となる。
【００３０】
以上の分周器の設定によって、図２に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。この結果と従来例となる図１６とを比較すると、Ｖレート変換後のクロックおよび水平同期信号の周波数を小さくできることがわかる。
【００３１】
入力信号が安定している場合は良いが、例えばビデオの早送りや巻き戻しといった特殊再生のときは、垂直同期周波数が不安定となる。図２の場合、不安定な垂直周波数の影響をＶレート変換後も受けてしまう。これを防ぐために、図３のような例が考えられる。図３中のアポストロフィ（’）のついた番号は、図２と同じであるので、詳細は省略する。ここで、注目すべき点は、ＰＬＬ回路１１ａ’とＰＬＬ回路１２ａ’の間を完全な非同期とし、水晶発振子３４とＰＬＬ回路１２ａ’への基準パルスを作る分周器３５とを挿入した点である。これにより、入力の垂直周波数がふらついたとしても、Ｖレート変換後の垂直周波数を６０Ｈｚとすることができるため、安定した動作が可能となる。なお、図３の例の場合、水晶発振子３４を２０ＭＨｚとし、分周器３５の設定値を６６７としている。このＰＬＬ回路１１ａ’とＰＬＬ回路１２ａ’の間を完全な非同期とした場合も、３つのＰＬＬ回路から、図２と同様にクロックおよび水平周波数を供給しているため、請求項１の範囲を逸脱しない。
【００３２】
また、従来例の図１２では、各ＰＬＬ回路へ入力される基準パルスは、同一のものを用いている。本発明の（第１の実施の形態）の場合、各ＰＬＬ回路から出力されるパルスを次段のＰＬＬ回路の基準パルスとしている図を描いている。これは、ディレイ量等の設定時にこの方が都合が良い場合が多いためだけであり、従来例のように、同一のパルスを基準パルスとして用いても、全く問題はない。このとき、各分周比は再設定が必要となるが、本発明の範囲を逸脱するものではない。
【００３３】
（実施の形態２）
次に本発明の画像表示装置の第２の実施の形態について図４〜図６を用いて述べる。
【００３４】
まず、図４に画像表示装置の構成図を示す。１４ｂはＡＤ変換手段、１８ｂは左右分割手段、１５ｂはＶレート変換手段、１６ｂは画素変換手段、１７ｂはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ｂ、１２ｂ、１３ｂはＰＬＬ回路であり、ＰＬＬ回路１１ｂからＡＤ変換手段１４ｂと左右分割手段１８ｂの入力段へ、ＰＬＬ回路１１ｂを分周器１９によって分周したクロックが左右分割手段１８ｂの出力段とＶレート変換手段１５ｂの入力段へ、ＰＬＬ回路１２ｂからＶレート変換手段１５ｂの出力段と画素変換手段１６ｂの入力段へ、ＰＬＬ回路１３ｂから画素変換手段１６ｂの出力段とパネル信号処理１７ｂへクロックおよび水平同期信号を供給する。また、１４ｂ〜１７ｂまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。
【００３５】
表示パネルの画素数が大きくなると、信号処理のスピード等がついていかず、何らかの形で並列処理を行う必要が出てくる。その中で表示画面上を左右に２分割する左右分割処理を行うことも有効な手段である。左右分割手段１８ｂに関して図５に説明する。水平期間内の画素数が２０であった場合、その全画素を一度ラインメモリ等の記憶手段へ取り込み、１〜１０までを左画面用に、１１〜２０までを右画面用に取り出せば左右分割は成立する。このとき最も簡単に書き込み、読み出しを実現するためには、書き込みクロックの半分のクロックで読み出せば良いことになる。よって、分周器１９の設定値は２であれば良い。
【００３６】
次に図６に図４の詳細例を示す。三つのＰＬＬ回路内部の２１ｂ、２４ｂ、２９ｂは位相比較器（以下ＰＤ）、２２ｂ、２５ｂ、３０ｂは電圧制御発信器（以下ＶＣＯ）、２３ｂ、２６ｂ、３１ｂは分周器であり、図１３と同様のものである。また、２７ｂ、３２ｂはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ｂは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。ここで具体例として、パネル３３ｂに図２よりも水平画素数の大きなワイドＸＧＡ（１３６６×７６８）を仮定し、入力信号として７５ＨｚのＶＧＡ信号を全面に表示する場合を考える。左右別々に信号処理するので、左右分割後の水平有効画素は１３６６／２＝６８３となるが、後段の信号処理の都合上７６８として、第１の実施の形態と同様に各分周比の設定をしていく。まず、分周器２３ｂの設定は（１）式より、
１３６６×８４０／６４０＝１７９２．８７５
となるが、一番近い偶数として、１７９２を選択する。分周器２７ｂ、２８ｂの設定をそれぞれ８２０および５００とすると、分周器２６ｂの設定は、（２）式より、
６０×５００×８２０／３７．５ｋ＝６５６
となる。次に、分周器３２ｂの設定を８２０とすると、分周器３１ｂの設定は（３）式より、
８２０×８／５＝１３１２
となる。
【００３７】
以上の分周器の設定によって、図６に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。このように左右分割を行うシステムにおいても、クロックや水平同期信号が従来例のように大きくなることはなく、低く抑えられる。なお、図３に示すようにＰＬＬ回路１１１ｂとＰＬＬ回路２１２ｂの間が非同期であっても、従来例に示すように各ＰＬＬ回路への基準パルスに同一のものを用いても良いことは言うまでもない。
【００３８】
（実施の形態３）
本発明の画像表示装置の第３の実施の形態について図７〜図９を用いて説明する。
【００３９】
まず、（実施の形態２）の構成では、左右分割手段１８ｂの入力（書き込み）と出力（読み出し）のクロック周波数の比は２：１であった。この場合、ワイド（１６：９）パネルにそのまま１６：９の信号を出力する場合は問題ないが、１６：９の画面上、左端と右端が無画部となる信号となるような４：３信号を映す場合、不都合が生じる。その理由を図８を用いて説明する。
【００４０】
図８のように１水平期間内に１８個のデータが左右分割手段へ入力されたと仮定する。４：３信号の場合は左側映像の左端に、また右側映像の右端にブランキング期間を作らなければならない。よって、書き込みの半分の周波数で読み出し、映像期間のデータを間引くことなく出力しようとすると、（ａ）の網掛け部分のように、表示できない期間が発生してしまう。これを避けるためには、（ｂ）に示すように、書き込みの半分の周波数で読み出すのではなく、それ以上の周波数で読み出さなければ、ブランキング期間を設け、かつ映像信号を間引くことなく出力するのは不可能である。つまり、左右分割の入出力は、別々のＰＬＬ回路で発生させたクロックを用いる必要がある。
【００４１】
上記の課題を解決するための本発明の画像表示装置の３番目の実施例に関して図７にその構成図を示す。１４ｃはＡＤ変換手段、１８ｃは左右分割手段、１５ｃはＶレート変換手段、１６ｃは画素変換手段、１７ｃはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ｃ、１２ｃ、１３ｃはＰＬＬ回路であり、ＰＬＬ回路１１ｃからＡＤ変換手段１４ｃと左右分割手段１８ｃの入力段へ、ＰＬＬ回路１２ｂから左右分割手段１８ｃの出力段とＶレート変換手段１５ｃと画素変換手段１６ｃの入力段へ、ＰＬＬ回路１３ｃから画素変換手段１６ｃの出力段とパネル信号処理１７ｃへクロックおよび水平同期信号を供給する。また、１４ｃ〜１７ｃまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。このように、左右分割手段１８ｃの入出力で別々のＰＬＬ回路からのクロックおよび水平同期信号を用いている。
【００４２】
この図７の詳細例を図９に示す。三つのＰＬＬ回路内部の２１ｃ、２４ｃ、２９ｃは位相比較器（以下ＰＤ）、２２ｃ、２５ｃ、３０ｃは電圧制御発信器（以下ＶＣＯ）、２３ｃ、２６ｃ、３１ｃは分周器であり、図１３と同様のものである。また、２７ｃ、３２ｃはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ｃは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。ここで具体例として、ワイドＸＧＡ（１３６６×７６８）パネル３３ｃに、入力信号として７５ＨｚのＶＧＡ信号を左橋と右端とに無画部を設けた４：３表示で表示する場合を仮定する。実施の形態２の場合と同様に、左右別々に信号処理するので、左右分割後の水平有効画素は６８３となるが、後段の信号処理の都合上７６８として、各分周比の設定をしていく。有効水平画素数は、４：３表示であるので、１３６６をフルに使用するのではなく、真円率を保った１０２４となる。よって、（１）式より、分周器２３ｃの設定は、
１０２４×８４０／６４０＝１３４４
となる。左右分割手段では、１水平ラインずつ図８に示すような処理を行うので、クロックは異なる周波数であっても問題はないが、水平同期信号の周波数は入出力で同じにしなければならない。つまり、ＰＬＬ回路１１ｃから出力される水平同期信号とＰＬＬ回路１２ｃのクロックを分周して出力される水平同期信号は、全く同じ周波数であることが要求される。よって、Ｖレート変換後の垂直周波数を６０Ｈｚとすると、分周器２８ｃの設定は、
（システムへ入力される水平周波数）／（Ｖレート後の垂直周波数）・・（４）＝３７．５ｋ／６０＝６２５
となる。
【００４３】
分周器２７ｃの設定は水平画素数よりも大きな８２０とすると、分周器２６ｃの設定は、（２）式より、
６０×６２５×８２０／３７．５ｋ＝８２０
となる。ここで、分周器２６ｃおよび２７ｃの設定が同じであるので、この場合は分周器２７ｃを削除し、ＰＬＬ回路１２ｃ中のＰＤへ入力されるフィードバックパルスをそのまま水平同期信号として使用しても良い。
【００４４】
次に、分周器３２ｃの設定を８２０とすると、分周器３１ｃの設定は（３）式より、
８２０×８／５＝１３１２
となる。
【００４５】
以上の分周器の設定によって、図９に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。このように左右分割を行うシステムにおいても、３ＰＬＬ回路のシステムのまま、４：３表示を行うことを可能にしている。なお、従来例に示すように各ＰＬＬ回路への基準パルスに同一のものを用いても良いことは言うまでもない。
【００４６】
（実施の形態４）
次に本発明の画像表示装置の第４の実施の形態について図１０と図１１を用いて説明する。
【００４７】
まず、（実施の形態３）において、図９の構成の場合、ＡＤ変換手段１４ｃから画素変換手段１６ｃの入力まで水平同期信号の周波数が同じであるため、従来例の図１６と同様のクロックおよび水平同期周波数が高くなりすぎるという課題が発生してしまう。これを解決するためには、Ｖレート変換手段の前後でクロックおよび水平周波数を落とす必要がある。よって、１６：９パネルへ４：３表示を行う時、上記の課題解決を実現するためには、４つのＰＬＬ回路を用いれば良い。
【００４８】
図１０に本発明の画像表示装置の（第４の実施の形態）の構成図を示す。１４ｄはＡＤ変換手段、１８ｄは左右分割手段、１５ｄはＶレート変換手段、１６ｄは画素変換手段、１７ｄはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ｄ、１２ｄ、１３ｄ、２０ｄはＰＬＬ回路であり、ＰＬＬ回路１１ｄからＡＤ変換手段１４ｄと左右分割手段１８ｄの入力段へ、ＰＬＬ回路１２ｄから左右分割手段１８ｄの出力段とＶレート変換手段１５ｄの入力段へ、ＰＬＬ回路１３ｂからＶレート変換手段１５ｄの出力段と画素変換手段１６ｄの入力段へ、ＰＬＬ回路２０ｄから画素変換手段１６ｄの出力段とパネル信号処理１７ｄへクロックおよび水平同期信号を供給する。また、１４ｄ〜１７ｄまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。
【００４９】
次に図１１に図１０の詳細例を示す。四つのＰＬＬ回路内部の２１ｄ、２４ｄ、２９ｄ、３６ｄは位相比較器（以下ＰＤ）、２２ｄ、２５ｄ、３０ｄ、３７ｄは電圧制御発信器（以下ＶＣＯ）、２３ｄ、２６ｄ、３１ｄ、３８ｄは分周器であり、図１３と同様のものである。また、２７ｄ、３２ｄはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ｄは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。ここで具体例として、ワイドＸＧＡ（１３６６×７６８）パネル３３ｄに、入力信号として７５ＨｚのＶＧＡ信号を左橋と右端とに無画部を設けた４：３表示で表示する場合を仮定する。左右別々に信号処理するので、左右分割後の水平有効画素は６８３となるが、後段の信号処理の都合上７６８として、第１の実施の形態と同様に各分周比の設定をしていく。有効水平画素数は、４：３表示であるので、１３６６をフルに使用するのではなく、真円率を保った１０２４となる。よって、（１）式より、分周器２３ｄの設定は、
１０２４×８４０／６４０＝１３４４
となる。次に、分周器２６ｄの設定を水平の有効画素数よりも大きな８２０とする。また、Ｖレート返還後の垂直周波数が６０Ｈｚであるとすると、分周器２７ｄおよび２８ｄは、それぞれ水平有効画素、垂直有効画素よりもおおきな８２０および５００とすることができる。よって、分周器３１ｄの設定は、（２）式より、
６０×５００×８２０／３７．５ｋ＝６５６
となる。
【００５０】
次に、分周器３２ｂの設定を同様に８２０とすると、分周器３８ｄの設定は（３）式より、
８２０×８／５＝１３１２
となる。
【００５１】
以上の分周器の設定によって、図１１に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。このように左右分割を行い、かつ１６：９パネルへ４：３表示を行うシステムにおいても、クロックや水平同期信号が従来例のように大きくなることはなく、低く抑えられる。なお、図３に示すようにＰＬＬ回路１１１ｄとＰＬＬ回路２１２ｄの間が非同期であっても、従来例に示すように各ＰＬＬ回路への基準パルスに同一のものを用いても良いことは言うまでもない。
【００５２】
【発明の効果】
以上のように本発明の第１の実施の形態によれば、ＰＬＬ回路三つを有効に用いることによって、後段の回路のクロックおよび水平同期信号を落とすことができ、比較的安価に回路を構成することが可能になるため、その実用的効果は大きい。
【００５３】
また、本発明の第２の実施例によれば、左右の映像を分割する左右分割手段を導入したシステムにおいても、ＰＬＬ回路三つを有効に用いることによって、後段の回路のクロックおよび水平同期信号を落とすことができ、比較的安価に回路を構成することが可能になるため、その実用的効果は大きい。
【００５４】
また、本発明の第３の実施例によれば、１６：９パネルを用いて、左右分割を行うシステムにおいて、ＰＬＬ回路三つを有効に用いることによって、左端と右端に無画部のある真円率を保った４：３表示を可能にするものであり、その実用的効果は大きい。
【００５５】
また、本発明の第４の実施の形態によれば、１６：９パネルを用いて、左右分割を行い、さらに４：３表示をするシステムにおいて、ＰＬＬ回路四つを有効に用いることによって、後段の回路のクロックおよび水平同期信号を落とすことができ、比較的安価に回路を構成することが可能になるため、その実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の画像表示装置の第１の実施の形態を示す構成図
【図２】本発明の画像表示装置の第１の実施の形態の具体例を示す構成図
【図３】本発明の画像表示装置の第１の実施の形態の別の具体例を示す構成図
【図４】本発明の画像表示装置の第２の実施の形態を示す構成図
【図５】本発明の画像表示装置において左右分割手段の働きを説明するための図
【図６】本発明の画像表示装置の第２の実施の形態の具体例を示す構成図
【図７】本発明の画像表示装置の第３の実施の形態を示す構成図
【図８】画像表示装置の働きを説明するための４：３表示時の課題説明図
【図９】本発明の画像表示装置の第３の実施の形態の具体例を示す構成図
【図１０】本発明の画像表示装置の第４の実施の形態を示す構成図
【図１１】本発明の画像表示装置の第４の実施の形態の具体例を示す構成図
【図１２】従来の画像表示装置の第１の例を示す構成図
【図１３】ＰＬＬ回路の具体的構成図
【図１４】従来の画像表示装置の第２の例を示す構成図
【図１５】画素変換手段の働きを示す図
【図１６】従来の画像表示装置の第２の例の具体例を示す構成図
【符号の説明】
１１ａ第１のＰＬＬ回路
１２ａ第２のＰＬＬ回路
１３ａ第３のＰＬＬ回路
１４ａＡＤ変換手段
１５ａＶレート変換手段
１６ａ画素変換手段
１７ａパネル信号処理手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display apparatus using a PLL circuit that gives a desired signal to a display panel having a matrix structure such as a liquid crystal display or a plasma display panel.
[0002]
[Prior art]
The prior art is disclosed in, for example, Japanese Patent Laid-Open No. 6-291552. 12 and 13 briefly describe the above-described conventional example.
[0003]
First, the PLL circuit 110 will be described with reference to FIG. The PLL circuit 110 is stabilized by repeating feedback in which the phase of the feedback pulse obtained by dividing the clock oscillated by the voltage controlled oscillator (hereinafter referred to as VCO) 112 by the frequency divider 113 and the input reference pulse by the phase comparator 111 is repeated. The generated clock is generated. That is, by arbitrarily setting the frequency division ratio of the frequency divider 113, a clock obtained by dividing the input reference pulse by the frequency division ratio can be obtained. In the case of video signal processing, a horizontal synchronization signal is generally input as an input reference pulse, and a clock and an output pulse are generally obtained as output.
[0004]
The same configuration as the PLL 110 is a first PLL circuit 101 and a second PLL circuit 102. According to the above conventional example, the video signal input to the AD conversion circuit 104 is once taken into the frame memory 108 and output to the panel signal processing circuit 107, and has two PLLs before and after the frame memory 108. In addition, by performing writing to and reading from the frame memory 108 with an independent frequency clock, a multi-scan type display device is possible even in a liquid crystal display having a matrix structure.
[0005]
An example using two PLLs as in this conventional example will be described in detail with reference to FIGS. First, FIG. 14 is an example in which FIG. 12 is slightly developed. In the case of the above conventional example, the specific processing in the frame memory was not mentioned at all. However, here, regarding the processing performed for inputting a desired signal to the display having a matrix structure, V rate conversion and pixel processing are performed. Assume conversion.
[0006]
The AD conversion means 104 ′, the panel signal processing means 107 ′, the first PLL circuit 101 ′, and the second PLL circuit 102 ′ in FIG. 14 are functionally identical to those in FIG. The clock flow is input from the PLL 1101 ′ to the input stage of the AD converter 104 ′, the V rate converter 105, and the pixel converter 106, and the output stage of the pixel converter 106 and the panel from the second PLL circuit 102 ′. Each is input to the signal processing means 107 ′. The V rate conversion means 105 converts the frequency of the vertical synchronizing signal, converts a signal input at various vertical frequencies into a uniform vertical frequency such as 60 Hz, and performs subsequent signal processing and panel processing. This is to facilitate driving. In order to realize this conversion, a dual port RAM or the like that stores all signals within one vertical period and can read and write at different frequencies is required.
[0007]
In addition, when a VGA (horizontal 640 × vertical 480) signal is input to, for example, an XGA (horizontal 1024 × vertical 768) panel, the pixel conversion means 106 must convert the signal to match the panel pixels. . In this case, as shown in FIG. 15, conversion processing may be performed on 5 pixels in the vertical direction, and 5 → 8 conversion may be performed to create data for 8 pixels. The pixel converting means 106 is responsible for this function. In order to realize this, it is necessary to prepare line memories for several lines, apply filters, and perform conversion. Writing and reading are performed with a clock having the same frequency as the conversion ratio. Note that the conversion of the number of pixels in the vertical direction requires some memory means as described above, but regarding the pixel conversion in the horizontal direction, the pixel conversion means 106 may perform the same conversion as in the vertical direction, The sampling frequency in the AD conversion means 104 ′ may be set to match the panel pixel.
[0008]
Next, a specific example of FIG. 14 will be described with reference to FIG. In FIG. 16, the same reference numerals as those in FIG. 14 perform the same functions. Phase comparators 121 and 124, VCOs 122 and 125, and frequency dividers 123 and 126 in the two PLLs are the same as described with reference to FIG. Here, the numbers in the frame of the frequency divider 123 and the frequency division 126 represent the frequency division ratio. The frequency divider 127 and the frequency divider 128 outside the PLL circuit respectively count the clock and generate the horizontal synchronizing signal, and count the horizontal synchronizing signal and generate the vertical synchronizing signal. The division ratio. Assume that the panel 133 is an XGA panel, and a VGA 75 Hz signal (horizontal 37.5 kHz, vertical 75 Hz) is input to this system.
[0009]
First, since the frequency division ratio of the frequency divider 123 in the PLL circuit 101 ′ corresponds to a panel of horizontal 1024 pixels, and considering the ratio between the effective display pixel and the total number of pixels in one horizontal period, 1344 And Therefore, the frequency of the clock input to the input stage of the AD conversion unit 104 ′ and the V rate conversion unit 105 is 50.4 MHz, and the horizontal synchronization signal is 37.5 kHz, which is the same frequency as the original horizontal synchronization signal. In this case, it is appropriate that the clock and the horizontal synchronization frequency input to the output stage of the V rate conversion means 105 and the input stage of the pixel conversion means 106 are the same. Assuming that the vertical period to the panel 133 must be 60 Hz, the V rate conversion means 105 needs to convert from 75 Hz to 60 Hz.
[0010]
Next, since it is necessary for the pixel conversion means 106 to perform 5 → 8 conversion as shown in FIG. 15, the total number of horizontal lines must be 8/5 times. Therefore, the ratio between the frequency dividers 126 and 127 must be 8: 5. When a satisfactory division ratio is set in consideration of the number of pixels of the panel, the clock and horizontal frequency input to the output stage of the pixel conversion means 106 and the panel signal processing means 107 ′ are 63 MHz and 60 kHz, respectively. Become. Details regarding the setting method of these frequency dividers will be described later. As a premise, in the case of a system using a clock generated by a PLL circuit, the horizontal synchronizing signal used in the system should be a frequency-divided one of the above clocks. This is a problem related to video quality such as jitter, and the following description is also based on this.
[0011]
[Problems to be solved by the invention]
However, in the above conventional technique, the clock and horizontal frequency of the PLL circuit 102 ′ in FIG. 16 become too large, and the pixel conversion means 106 and the panel signal processing means 107 ′ need to operate at high speed. There is.
[0012]
If the number of horizontal pixels is large, the video signal may be divided into left and right signals on the display screen and processed in parallel. Even in this case, the system using two PLLs as in the above-described conventional technique has a problem that the pixel conversion unit 106 and the panel signal processing unit 107 ′ need to operate at high speed.
[0013]
In addition, in a system that uses a 16: 9 wide panel and further performs the above-described left and right division, when displaying a 4: 3 screen, there are problems that the screen is cut off and the left and right no-image portions cannot be set well. .
[0014]
Further, even when 4: 3 display is performed as described above, there is a problem that a clock and a horizontal frequency going to the pixel conversion means and the panel signal processing unit become large and high speed operation is required.
[0015]
[Means for Solving the Problems]
In order to solve the above problems, the present invention uses three PLLs, and the input stage of the AD conversion means and the V rate conversion means is connected from the first PLL circuit 1 to the output stage of the V rate conversion means. The operating frequency can be lowered by supplying a clock and a horizontal synchronizing signal from the second PLL circuit 2 to the input stage of the pixel converting means and from the third PLL circuit 3 to the output stage of the pixel converting means and beyond. .
[0016]
Further, the present invention uses three PLLs in a system in which left and right dividing means for dividing left and right images are introduced, and the input stage of the AD conversion means and the left and right dividing means is connected from the first PLL circuit 1. From the frequency divider that divides the clock of the first PLL circuit 1 by two to the output stage of the V rate conversion means and the input stage of the pixel conversion means to the output stage of the left and right dividing means and the input stage of the V rate conversion means The operating frequency can be lowered by supplying a clock and a horizontal synchronizing signal from the third PLL circuit 3 from the second PLL circuit 2 to the output stage of the pixel conversion means and the subsequent stages.
[0017]
In addition, the present invention uses three PLLs in a system that splits left and right using a 16: 9 panel, and the input stage of the AD conversion means and the left and right splitting means is connected from the first PLL circuit 1. The clock and horizontal sync signal are output from the second PLL circuit 2 to the output stage of the left and right dividing means, the input stage of the V rate conversion means and the pixel conversion means, and from the third PLL circuit 3 to the output stage of the pixel conversion means. Is provided to enable 4: 3 display.
[0018]
Further, the present invention uses four PLLs in a system that performs 16: 9 panel and performs left and right division and further displays 4: 3, to the input stage of AD conversion means and left and right division means. The second PLL 2 from the first PLL circuit 1 to the output stage of the left / right dividing means and the input stage of the V rate converting means, and the third stage from the second PLL 2 to the output stage of the V rate converting means and the input stage of the pixel converting means. By supplying a clock and a horizontal synchronizing signal from the fourth PLL circuit 4 from the PLL circuit 3 to the output stage after the pixel conversion means, the operating frequency can be lowered.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
According to the first aspect of the present invention, the video signal is converted into a desired signal form of the image display device, and AD conversion means for converting the analog video signal into digital and the frequency of the vertical synchronizing signal are converted. V rate conversion means, pixel conversion means for converting into a video signal corresponding to the number of pixels of an image display device having a matrix structure, and a first PLL for supplying a clock to the input side of the AD conversion means and the V rate conversion means Circuit, a second PLL circuit for supplying a clock to the output side of the V rate conversion means and the input side of the pixel conversion means, and a clock to the output side of the pixel conversion means and the panel signal processing means in the subsequent stage. And an image display device using a PLL circuit characterized by comprising a third PLL circuit that reduces the operating frequency of signal processing after the pixel conversion means It is possible.
[0020]
According to the second aspect of the present invention, the video signal is converted into a desired signal form of the image display device, AD conversion means for converting the analog video signal into digital, and the video signal on the left and right on the display screen. Divide every signal Left and right dividing means V rate conversion means for converting the frequency of the vertical synchronizing signal, pixel conversion means for converting the video signal corresponding to the number of pixels of the image display device having a matrix structure, input side of the AD conversion means and the left and right division means A first PLL circuit that supplies a clock to the first PLL circuit, and a frequency dividing means that divides the clock from the first PLL circuit and supplies the clock to the output side of the left and right dividing means and the input side of the V rate converting means A second PLL circuit for supplying a clock to the output side of the V rate conversion means and the input side of the pixel conversion means, and a clock to the output side of the pixel conversion means and the panel signal processing means in the subsequent stage. The present invention relates to an image display device using a PLL circuit, characterized by comprising a third PLL circuit, and in a system that divides left and right, the signal processing after pixel conversion means is also provided. It is possible to reduce the operating frequency.
[0021]
According to a third aspect of the present invention, the video signal is converted into a desired signal form of the image display device, AD conversion means for converting the analog video signal into digital, and the video signal on the left and right on the display screen. Divide every signal Left and right dividing means V rate conversion means for converting the frequency of the vertical synchronizing signal, pixel conversion means for converting the video signal corresponding to the number of pixels of the image display device having a matrix structure, input side of the AD conversion means and the left and right division means A first PLL circuit for supplying a clock to the output side of the left and right dividing means, a second PLL circuit for supplying a clock to the input side of the V rate converting means and the pixel converting means, and the pixel converting means The present invention relates to an image display device using a PLL circuit, characterized by comprising a third PLL circuit for supplying a clock to the output side and a panel signal processing means at the subsequent stage. Even in a system that performs division, 4: 3 display is enabled.
[0022]
According to a fourth aspect of the present invention, the video signal is converted into a desired signal form of the image display device, AD conversion means for converting the analog video signal into digital, and the video signal on the left and right on the display screen. Divide every signal Left and right dividing means V rate conversion means for converting the frequency of the vertical synchronizing signal, pixel conversion means for converting the video signal corresponding to the number of pixels of the image display device having a matrix structure, input side of the AD conversion means and the left and right division means A first PLL circuit for supplying a clock to the output, a second PLL circuit for supplying a clock to the output side of the left and right dividing means and the input side of the V rate converting means, the output side of the V rate converting means, and the above A third PLL circuit for supplying a clock to the input side of the pixel conversion means; and a fourth PLL circuit for supplying a clock to the output side of the pixel conversion means and the panel signal processing means at the subsequent stage. The pixel conversion means is also used in a system that performs a left-right division using a 16: 9 panel and further performs a 4: 3 display. It is possible to reduce the operating frequency of the signal processing of later.
[0023]
(Embodiment 1)
A first embodiment of an image display device of the present invention will be described with reference to FIGS.
[0024]
First, FIG. 1 shows a configuration diagram. Reference numeral 14a denotes an AD conversion means, 15a denotes a V rate conversion means, 16a denotes a pixel conversion means, and 17a denotes a panel signal processing means. Since the names of the conventional examples have the same functions as the same blocks, the details of the movement are omitted. Reference numerals 11a, 12a, and 13a denote PLL circuits. The first PLL circuit 11a transfers to the input stage of the AD conversion means 14a and the V rate conversion means 15a, and the second PLL circuit 12a outputs the output stage of the V rate conversion means 15a and the pixel. A clock and a horizontal synchronizing signal are supplied from the third PLL circuit 13a to the output stage of the pixel converting means 16a and the panel signal processing 17a to the input stage of the converting means 16a. The arrows 14a to 17a are the flow of the video signal, and the arrow between the PLL circuits is the reference pulse flow.
[0025]
A detailed example of FIG. 1 is shown in FIG. The three PLL circuits 21a, 24a, and 29a are phase comparators (hereinafter PD), 22a, 25a, and 30a are voltage control oscillators (hereinafter VCO), and 23a, 26a, and 31a are frequency dividers. It is the same thing. Reference numerals 27a and 32a denote frequency dividers that generate a horizontal synchronizing signal (H in the figure) from a clock (CLK in the figure), and reference numeral 28a denotes a divider that generates a vertical synchronizing signal (V in the figure) from the horizontal synchronizing signal.
[0026]
Assume that the panel is XGA (1024 × 768) and a VGA signal of 75 Hz is input. The spec of the input signal is
All areas Horizontal 840, Vertical 525
Effective area Horizontal 640, Vertical 480
Frequency Horizontal 37.5kHz, Vertical 75Hz
It is. Here, it is considered to set the frequency division ratio of each frequency divider.
[0027]
If the horizontal expansion is performed by sampling in the AD conversion means 14a, the frequency divider 23a
(Horizontal panel effective pixel) x (horizontal all area) / (horizontal effective area) (1)
= 1024 × 840/640 = 1344
It becomes.
[0028]
Next, 500 larger than the number of vertical effective lines (480) is set in the frequency divider 28a, and 1050 larger than the number of horizontal effective pixels (1024) after AD conversion is set in the frequency divider 29a. . Assuming that the vertical frequency after V-rate conversion is 60 Hz, the frequency divider 26a is
(Vertical frequency after V rate) × (setting of frequency divider 28a) × (setting of frequency divider 29a) / (frequency of reference pulse input to PLL circuit 212a) (2)
= 60 * 500 * 1050 / 37.5k = 840
It becomes.
[0029]
As shown in FIG. 15, the pixel conversion means 16a performs vertical 5 → 8 conversion. The ratio between the set values of the frequency dividers 32a and 31a must be 5: 8. Therefore, when the setting value of the frequency divider 32a is set to 1050 that is divisible by 5 and larger than the number of effective pixels (1024) in the horizontal direction after AD conversion, the frequency divider 31a
(Set value of frequency divider 32a) × (vertical conversion ratio) (3)
= 1050 × 8/5 = 1680
It becomes.
[0030]
With the above frequency divider setting, a clock, a horizontal synchronizing signal, and a vertical synchronizing signal as shown in FIG. 2 are supplied to each block. Comparing this result with the conventional example of FIG. 16, it can be seen that the frequency of the clock and the horizontal synchronizing signal after V-rate conversion can be reduced.
[0031]
It is good if the input signal is stable, but the vertical synchronization frequency becomes unstable during special playback such as fast-forwarding or rewinding video. In the case of FIG. 2, the influence of an unstable vertical frequency is received even after V rate conversion. In order to prevent this, an example as shown in FIG. 3 can be considered. The numbers with apostrophes (') in FIG. 3 are the same as those in FIG. Here, it should be noted that the PLL circuit 11a 'and the PLL circuit 12a' are completely asynchronous, and a crystal oscillator 34 and a frequency divider 35 for generating a reference pulse to the PLL circuit 12a 'are inserted. It is. As a result, even if the input vertical frequency fluctuates, the vertical frequency after V-rate conversion can be set to 60 Hz, so that stable operation is possible. In the case of the example of FIG. 3, the crystal oscillator 34 is set to 20 MHz, and the set value of the frequency divider 35 is set to 667. Even when the PLL circuit 11a ′ and the PLL circuit 12a ′ are completely asynchronous, the clock and the horizontal frequency are supplied from the three PLL circuits as in FIG. do not do.
[0032]
Further, in FIG. 12 of the conventional example, the same reference pulse is used as the reference pulse input to each PLL circuit. In the case of the (first embodiment) of the present invention, a diagram is shown in which a pulse output from each PLL circuit is used as a reference pulse for the next-stage PLL circuit. This is only because this is often convenient when setting the delay amount or the like, and there is no problem even if the same pulse is used as the reference pulse as in the conventional example. At this time, each frequency division ratio needs to be reset, but does not depart from the scope of the present invention.
[0033]
(Embodiment 2)
Next, a second embodiment of the image display device of the present invention will be described with reference to FIGS.
[0034]
First, FIG. 4 shows a configuration diagram of the image display apparatus. 14b is an AD conversion means, 18b is a left / right dividing means, 15b is a V rate conversion means, 16b is a pixel conversion means, and 17b is a panel signal processing means. Details are omitted. Reference numerals 11b, 12b, and 13b denote PLL circuits. A clock obtained by dividing the PLL circuit 11b by the frequency divider 19 from the PLL circuit 11b to the input stage of the AD converter 14b and the left and right dividing means 18b is an output stage of the left and right dividing means 18b. To the input stage of the V rate conversion means 15b, from the PLL circuit 12b to the output stage of the V rate conversion means 15b and the input stage of the pixel conversion means 16b, and from the PLL circuit 13b to the output stage of the pixel conversion means 16b and the panel signal processing 17b. Supply clock and horizontal sync signals. Moreover, the arrows from 14b to 17b are the flow of the video signal, and the arrow between the PLL circuits is the flow of the reference pulse.
[0035]
When the number of pixels of the display panel increases, the speed of signal processing does not follow, and it becomes necessary to perform parallel processing in some form. Among them, it is also an effective means to perform left and right division processing for dividing the display screen into left and right parts. The left and right dividing means 18b will be described with reference to FIG. If the number of pixels in the horizontal period is 20, all the pixels are once taken into a storage means such as a line memory, and 1 to 10 are taken out for the left screen and 11 to 20 are taken out for the right screen. Holds. At this time, in order to realize the simplest writing and reading, it is only necessary to read with half the clock of the writing clock. Therefore, the set value of the frequency divider 19 may be 2.
[0036]
Next, FIG. 6 shows a detailed example of FIG. The three PLL circuits 21b, 24b and 29b are phase comparators (hereinafter PD), 22b, 25b and 30b are voltage control oscillators (hereinafter VCO), and 23b, 26b and 31b are frequency dividers. It is the same thing. Reference numerals 27b and 32b denote frequency dividers that generate a horizontal synchronizing signal (H in the figure) from a clock (CLK in the figure), and 28b denotes a divider that generates a vertical synchronizing signal (V in the figure) from the horizontal synchronizing signal. Here, as a specific example, a case where a wide XGA (1366 × 768) having a larger number of horizontal pixels than that in FIG. 2 is assumed on the panel 33b and a 75-Hz VGA signal is displayed on the entire surface is considered. Since the left and right signal processing is performed separately, the horizontal effective pixel after the left and right division is 1366/2 = 683. However, for the convenience of the subsequent signal processing, as in the first embodiment, each division ratio is set as in the first embodiment. I will do it. First, the setting of the frequency divider 23b is from the equation (1):
1366 × 840/640 = 1792.875
However, 1792 is selected as the nearest even number. If the settings of the frequency dividers 27b and 28b are 820 and 500, respectively, the setting of the frequency divider 26b is
60 × 500 × 820 / 37.5k = 656
It becomes. Next, assuming that the setting of the frequency divider 32b is 820, the setting of the frequency divider 31b is as follows from the equation (3):
820 × 8/5 = 1313
It becomes.
[0037]
With the above setting of the frequency divider, a clock, a horizontal synchronizing signal, and a vertical synchronizing signal as shown in FIG. 6 are supplied to each block. Even in a system that performs left-right division in this way, the clock and horizontal synchronization signal do not become large as in the conventional example, and can be kept low. Needless to say, even when the PLL circuit 111b and the PLL circuit 212b are asynchronous as shown in FIG. 3, the same reference pulse to each PLL circuit may be used as shown in the conventional example. .
[0038]
(Embodiment 3)
A third embodiment of the image display apparatus of the present invention will be described with reference to FIGS.
[0039]
First, in the configuration of (Embodiment 2), the ratio of the clock frequency of input (write) and output (read) of the left / right dividing means 18b is 2: 1. In this case, there is no problem if a 16: 9 signal is output as it is to a wide (16: 9) panel, but 4: 3 such that the left end and the right end of the 16: 9 screen are non-image areas. When projecting a signal, inconvenience arises. The reason will be described with reference to FIG.
[0040]
Assume that 18 pieces of data are input to the left and right dividing means within one horizontal period as shown in FIG. In the case of 4: 3 signals, a blanking period must be created at the left end of the left video and at the right end of the right video. Therefore, if reading is performed at half the frequency of writing and data is output without thinning out the data of the video period, a period that cannot be displayed occurs, as in the shaded portion of (a). To avoid this, as shown in (b), instead of reading at half the frequency of writing, if it is not read at a frequency higher than that, a blanking period is provided and the video signal is output without being thinned out. It is impossible. That is, it is necessary to use clocks generated by separate PLL circuits for left and right divided input / output.
[0041]
FIG. 7 shows a configuration diagram of a third embodiment of the image display apparatus of the present invention for solving the above-mentioned problems. Reference numeral 14c is an AD conversion means, 18c is a left / right dividing means, 15c is a V rate conversion means, 16c is a pixel conversion means, and 17c is a panel signal processing means. Details are omitted. Reference numerals 11c, 12c, and 13c denote PLL circuits, which are connected from the PLL circuit 11c to the input stage of the AD conversion means 14c and the left / right dividing means 18c, from the PLL circuit 12b to the output stage of the left / right dividing means 18c, the V rate conversion means 15c, and the pixel conversion means. A clock and a horizontal synchronizing signal are supplied from the PLL circuit 13c to the output stage of the pixel conversion means 16c and the panel signal processing 17c to the input stage of 16c. The arrows 14c to 17c are the video signal flow, and the arrows between the PLL circuits are the reference pulse flow. As described above, the clock and the horizontal synchronizing signal from the separate PLL circuits are used at the input and output of the left and right dividing means 18c.
[0042]
A detailed example of FIG. 7 is shown in FIG. The three PLL circuits 21c, 24c, and 29c are phase comparators (hereinafter PD), 22c, 25c, and 30c are voltage control oscillators (hereinafter VCO), and 23c, 26c, and 31c are frequency dividers. It is the same thing. Reference numerals 27c and 32c denote frequency dividers for generating a horizontal synchronizing signal (H in the figure) from a clock (CLK in the figure), and 28c is a frequency divider for generating a vertical synchronizing signal (V in the figure) from the horizontal synchronizing signal. As a specific example, a case is assumed in which a wide XGA (1366 × 768) panel 33c displays a 75-Hz VGA signal as an input signal in a 4: 3 display in which a left bridge and a right end are provided with no image portions. As in the case of the second embodiment, since the left and right signals are separately processed, the horizontal effective pixel after the left and right division is 683. However, for the convenience of subsequent signal processing, each division ratio is set as 768. Go. Since the number of effective horizontal pixels is 4: 3 display, 1366 is not used fully, but is 1024 while maintaining the roundness. Therefore, from the equation (1), the setting of the frequency divider 23c is
1024 × 840/640 = 1344
It becomes. Since the left and right dividing means performs processing as shown in FIG. 8 for each horizontal line, there is no problem even if the clock has a different frequency, but the frequency of the horizontal synchronizing signal must be the same for input and output. That is, the horizontal synchronization signal output from the PLL circuit 11c and the horizontal synchronization signal output by dividing the clock of the PLL circuit 12c are required to have exactly the same frequency. Therefore, when the vertical frequency after V rate conversion is 60 Hz, the setting of the frequency divider 28c is
(Horizontal frequency input to system) / (Vertical frequency after V rate) (4) = 37.5k / 60 = 625
It becomes.
[0043]
Assuming that the setting of the frequency divider 27c is 820 larger than the number of horizontal pixels, the setting of the frequency divider 26c is:
60 × 625 × 820 / 37.5k = 820
It becomes. Here, since the settings of the frequency dividers 26c and 27c are the same, in this case, the frequency divider 27c may be deleted and the feedback pulse input to the PD in the PLL circuit 12c may be used as it is as the horizontal synchronization signal. good.
[0044]
Next, assuming that the setting of the frequency divider 32c is 820, the setting of the frequency divider 31c is as follows from the equation (3):
820 × 8/5 = 1313
It becomes.
[0045]
With the above frequency divider setting, a clock, a horizontal synchronizing signal, and a vertical synchronizing signal as shown in FIG. 9 are supplied to each block. In this way, even in a system that divides left and right, 4: 3 display can be performed with a 3PLL circuit system. Needless to say, the same reference pulse may be used for each PLL circuit as shown in the conventional example.
[0046]
(Embodiment 4)
Next, a fourth embodiment of the image display device of the present invention will be described with reference to FIGS.
[0047]
First, in the case of the configuration of FIG. 9 in (Embodiment 3), since the frequency of the horizontal synchronizing signal is the same from the AD conversion means 14c to the input of the pixel conversion means 16c, the same clock and The problem that the horizontal synchronization frequency becomes too high occurs. In order to solve this, it is necessary to reduce the clock and the horizontal frequency before and after the V rate conversion means. Therefore, when 4: 3 display is performed on a 16: 9 panel, four PLL circuits may be used in order to realize the above solution.
[0048]
FIG. 10 shows a configuration diagram of the image display apparatus according to the present invention (fourth embodiment). 14d is an AD conversion means, 18d is a left / right dividing means, 15d is a V rate conversion means, 16d is a pixel conversion means, and 17d is a panel signal processing means. Details are omitted. Reference numerals 11d, 12d, 13d, and 20d denote PLL circuits, which are input from the PLL circuit 11d to the input stage of the AD conversion means 14d and the left / right division means 18d, and from the PLL circuit 12d to the output stage of the left / right division means 18d and the input of the V rate conversion means 15d. A clock and a horizontal synchronizing signal are supplied from the PLL circuit 13b to the output stage of the V rate conversion means 15d and the input stage of the pixel conversion means 16d, and from the PLL circuit 20d to the output stage of the pixel conversion means 16d and the panel signal processing 17d. . Further, the arrows from 14d to 17d are the flow of the video signal, and the arrow between the PLL circuits is the flow of the reference pulse.
[0049]
FIG. 11 shows a detailed example of FIG. In the four PLL circuits, 21d, 24d, 29d, and 36d are phase comparators (hereinafter referred to as PD), 22d, 25d, 30d, and 37d are voltage controlled oscillators (hereinafter referred to as VCO), and 23d, 26d, 31d, and 38d are frequency dividers. This is the same as FIG. Reference numerals 27d and 32d denote frequency dividers for generating a horizontal synchronizing signal (H in the figure) from a clock (CLK in the figure), and 28d is a frequency divider for generating a vertical synchronizing signal (V in the figure) from the horizontal synchronizing signal. Here, as a specific example, a case is assumed in which a wide XGA (1366 × 768) panel 33d displays a 75-Hz VGA signal as an input signal in a 4: 3 display in which a non-image portion is provided on the left bridge and the right end. Since the left and right signal processing is performed separately, the horizontal effective pixel after the left and right division is 683. However, for the convenience of subsequent signal processing, each division ratio is set as in the first embodiment as 768. . Since the number of effective horizontal pixels is 4: 3 display, 1366 is not used fully, but is 1024 while maintaining the roundness. Therefore, from the equation (1), the setting of the frequency divider 23d is
1024 × 840/640 = 1344
It becomes. Next, the setting of the frequency divider 26d is set to 820 which is larger than the number of horizontal effective pixels. Also, assuming that the vertical frequency after V-rate return is 60 Hz, the frequency dividers 27d and 28d can be set to 820 and 500, which are larger than the horizontal effective pixel and the vertical effective pixel, respectively. Therefore, the setting of the frequency divider 31d is from the equation (2):
60 × 500 × 820 / 37.5k = 656
It becomes.
[0050]
Next, assuming that the setting of the frequency divider 32b is 820, the setting of the frequency divider 38d is
820 × 8/5 = 1313
It becomes.
[0051]
With the above frequency divider settings, a clock, a horizontal synchronizing signal, and a vertical synchronizing signal as shown in FIG. 11 are supplied to each block. Even in such a system that performs left-right division and 4: 3 display on a 16: 9 panel, the clock and the horizontal synchronization signal do not increase as in the conventional example, and can be kept low. Needless to say, even if the PLL circuit 111d and the PLL circuit 212d are asynchronous as shown in FIG. 3, the same reference pulse to each PLL circuit may be used as shown in the conventional example. .
[0052]
【The invention's effect】
As described above, according to the first embodiment of the present invention, by effectively using the three PLL circuits, the clock and the horizontal synchronization signal of the subsequent circuit can be dropped, and the circuit is configured at a relatively low cost. Therefore, its practical effect is great.
[0053]
Further, according to the second embodiment of the present invention, even in a system in which left and right dividing means for dividing left and right images are introduced, the clock and horizontal synchronization signal of the subsequent circuit can be obtained by effectively using three PLL circuits. Since the circuit can be constructed at a relatively low cost, its practical effect is great.
[0054]
In addition, according to the third embodiment of the present invention, in a system that splits left and right using a 16: 9 panel, by using three PLL circuits effectively, a true image having no image portions at the left end and the right end can be obtained. It is possible to display 4: 3 while maintaining the circle rate, and its practical effect is great.
[0055]
Further, according to the fourth embodiment of the present invention, in a system that performs a left and right division using a 16: 9 panel and further performs a 4: 3 display, by effectively using four PLL circuits, Since the clock and horizontal synchronizing signal of the circuit can be dropped and the circuit can be constructed at a relatively low cost, its practical effect is great.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a first embodiment of an image display device of the present invention;
FIG. 2 is a configuration diagram showing a specific example of the first embodiment of the image display device of the present invention;
FIG. 3 is a configuration diagram showing another specific example of the first embodiment of the image display device of the present invention;
FIG. 4 is a block diagram showing a second embodiment of the image display device of the present invention.
FIG. 5 is a diagram for explaining the function of the left and right dividing means in the image display apparatus of the present invention;
FIG. 6 is a configuration diagram showing a specific example of the second embodiment of the image display apparatus of the present invention.
FIG. 7 is a configuration diagram showing a third embodiment of the image display device of the present invention;
FIG. 8 is an explanatory diagram of a problem at the time of 4: 3 display for explaining the operation of the image display device.
FIG. 9 is a configuration diagram showing a specific example of the third embodiment of the image display apparatus of the present invention;
FIG. 10 is a block diagram showing a fourth embodiment of an image display device of the present invention.
FIG. 11 is a configuration diagram showing a specific example of the fourth embodiment of the image display apparatus of the present invention;
FIG. 12 is a configuration diagram showing a first example of a conventional image display device;
FIG. 13 is a specific configuration diagram of a PLL circuit.
FIG. 14 is a configuration diagram showing a second example of a conventional image display device;
FIG. 15 is a diagram showing the function of pixel conversion means.
FIG. 16 is a configuration diagram showing a specific example of a second example of a conventional image display device;
[Explanation of symbols]
11a First PLL circuit
12a Second PLL circuit
13a Third PLL circuit
14a AD conversion means
15a V rate conversion means
16a Pixel conversion means
17a Panel signal processing means

Claims

A video signal is converted into a desired signal form of the image display device, and an AD conversion means for converting an analog video signal into digital, a V rate conversion means for converting the frequency of a vertical synchronizing signal, and a matrix structure A pixel conversion unit that converts the image signal into a video signal corresponding to the number of pixels of the image display device; a first PLL circuit that supplies a clock to the input side of the AD conversion unit and the V rate conversion unit; and the V rate conversion unit A second PLL circuit for supplying a clock to the output side and the input side of the pixel conversion means; and a third PLL circuit for supplying a clock to the output side of the pixel conversion means and the panel signal processing means in the subsequent stage. An image display device characterized by that.

A converts the video signal to a desired signal form of the image display apparatus, an AD converter for converting an analog video signal into a digital left and right dividing means for dividing the left and right for each of the signals on the display screen a video signal V rate conversion means for converting the frequency of the vertical synchronizing signal, pixel conversion means for converting the video signal corresponding to the number of pixels of the image display device having a matrix structure, input side of the AD conversion means and the left and right division means A first PLL circuit that supplies a clock to the first PLL circuit, and a frequency dividing means that divides the clock from the first PLL circuit and supplies the clock to the output side of the left and right dividing means and the input side of the V rate converting means A second PLL circuit for supplying a clock to the output side of the V rate conversion means and the input side of the pixel conversion means, and the panel signal processing unit on the output side and the subsequent stage of the pixel conversion means. The image display apparatus characterized by comprising a third PLL circuit for supplying a clock to the.

AD converter means for converting a video signal into a desired signal form of an image display device, and converts an analog video signal into a digital signal, and a right / left dividing means for dividing the video signal into left and right signals on a display screen V rate conversion means for converting the frequency of the vertical synchronizing signal, pixel conversion means for converting the video signal corresponding to the number of pixels of the image display device having a matrix structure, input side of the AD conversion means and the left and right division means A first PLL circuit for supplying a clock to the output side of the left and right dividing means, a second __PLL circuit for supplying a clock to the input side of the V rate converting means and the pixel converting means, and the pixel converting means And a third PLL circuit for supplying a clock to the panel signal processing means at the subsequent stage.

AD converter means for converting a video signal into a desired signal form of an image display device, and converts an analog video signal into a digital signal, and a right / left dividing means for dividing the video signal into left and right signals on a display screen V rate conversion means for converting the frequency of the vertical synchronizing signal, pixel conversion means for converting the video signal corresponding to the number of pixels of the image display device having a matrix structure, input side of the AD conversion means and the left and right division means A first PLL circuit for supplying a clock to the output, a second PLL circuit for supplying a clock to the output side of the left and right dividing means and the input side of the V rate converting means, the output side of the V rate converting means, and the above A third PLL circuit for supplying a clock to the input side of the pixel conversion means, and a fourth PLL circuit for supplying a clock to the output side of the pixel conversion means and the panel signal processing means at the subsequent stage. The image display apparatus characterized by comprising and.