JP3567679B2

JP3567679B2 - Horizontal display width adjustment circuit

Info

Publication number: JP3567679B2
Application number: JP16380597A
Authority: JP
Inventors: 博文石井
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 2004-09-22
Anticipated expiration: 2017-06-20
Also published as: JPH1115428A

Description

【０００１】
【発明の属する技術分野】
本発明は水平表示幅調整回路に係り、映像の水平表示幅を拡大・縮小する場合に映像が乱れないようにするものに関する。
【０００２】
【従来の技術】
プラズマディスプレイパネルあるいは液晶パネル等のディジタル表示デバイスを用いる表示装置では、例えば、図１０に示すように、映像信号をＡ／Ｄ変換部１でディジタル信号に変換し、２つのフィールドメモリ２に１フィールドずつ交互に書込み、交互に読出してディジタル映像処理部３に入力し、水平周波数の倍速化（飛越走査を線順次走査に変換）および垂直ライン数の拡大・縮小等の処理を行い、表示デバイスに印加する。この場合、ディジタル信号の１データは表示デバイスの１画素に対応するので、映像の水平表示幅はディジタル変換時の１水平ラインのサンプリング数によって決まる。従って、水平表示幅を変化させるにはＰＬＬ（位相同期ループ）部６よりＡ／Ｄ変換部１に印加するサンプリング用のクロックの周波数を変化させればよい。
ＰＬＬ部６の出力クロックの周波数は入力される水平同期信号（Ｈ−ｓｙｎｃ）の周波数×Ｎ（Ｎは１／Ｎ分周器１０の分周値）であり、この分周値Ｎを可変すればよい。すなわち、１／Ｎ分周器１０にて、ＶＣＯ９の出力クロックを計数し、計数値が所定値Ｘ（比較信号の周期＝分周値）になったときセット・リセット型フリップフロップ（Ｓ−Ｒ−ＦＦ）回路をセットし、計数値が所定値Ｙ（比較信号のデューティー比）になったときＳ−Ｒ−ＦＦ回路をリセットするようにし、上記Ｘすなわち分周値Ｎを設定し直すことによってクロック周波数を可変し、１水平ラインの画素数を可変し、映像の水平表示幅を可変する。
【０００３】
【発明が解決しようとする課題】
ところが、分周値Ｎを設定し直す場合、設定し直しでＰＬＬの動作が乱れ、再度ＰＬＬがロックして安定するまでの間、画面（映像）が乱れ、見苦しいものとなる。すなわち、水平の表示幅を変化させる都度、映像に乱れが生じる。
本発明の課題は、クロック周波数を可変して映像の水平表示幅を可変する際に映像が乱れないようにすることにある。
【０００４】
【課題を解決するための手段】
本発明は上述の課題を解決するため、アナログの映像信号をディジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換のサンプリングクロックを生成するＰＬＬ部と、前記Ａ／Ｄ変換部よりの映像信号の水平周波数を倍速化および垂直ライン数の拡大・縮小等を行うためのフィールドメモリおよびディジタル映像処理部と、前記フィールドメモリの書込み・読出しを制御するメモリ制御部とからなるものに、前記フィールドメモリの書込みの制御信号をオン・オフするスイッチと、前記ＰＬＬ部の分周器の分周値を入力する設定データ入力部と、前記分周器に設定データ入力部よりの分周値を設定する設定クロック入力部と、設定クロック入力部より任意のタイミングで入力される設定クロックを前記スイッチがオフされた後までシフトする設定クロックタイミングシフト部と、前記ＰＬＬ部のロックを検出するロック検出部と、前記スイッチを前記設定クロックの入力にてオフし、ロック検出部よりの信号にてオンするスイッチ制御部とを設けてなる水平表示幅調整回路を提供するものである。
【０００５】
【発明の実施の形態】
本発明による水平表示幅調整回路では、映像信号をＰＬＬ部で生成されるサンプリングクロックを用いてＡ／Ｄ変換部でディジタル信号に変換し、メモリ制御部よりの信号で制御されるフィールドメモリに入力し、ディジタル映像処理部とで水平周波数の倍速化および垂直ライン数の拡大若しくは縮小等を行い、ディジタル表示デバイスに入力する。任意のタイミングで入力される設定クロックを設定クロックタイミングシフト部で前記スイッチがオフされた後までシフトし、ＰＬＬ部に印加し、設定データ入力部より入力したＰＬＬ部の分周器の分周値を設定する。フィールドメモリを制御するメモリ制御部よりの信号をオン・オフするスイッチと、ＰＬＬ部のロックを検出するロック検出部とを設け、設定クロックの入力にてスイッチ制御部を介し前記スイッチをオフし、ロック検出部よりの信号にてスイッチ制御部を介しスイッチをオンする。
【０００６】
【実施例】
以下、図面に基づいて本発明による水平表示幅調整回路の実施例を詳細に説明する。図１は本発明による水平表示幅調整回路の一実施例の要部ブロック図である。図において、１はＡ／Ｄ変換部で、アナログの映像信号をディジタル信号に変換する。２は２つのフィールドメモリで、Ａ／Ｄ変換部１よりの映像信号を１フィールドずつ交互に記録する。３はディジタル映像処理部で、フィールドメモリ２よりの信号を、水平周波数の倍速化（飛越走査信号を線順次走査信号に変換）および垂直ライン数の拡大若しくは縮小等を行い、ディジタル表示デバイスに入力する。４はメモリ制御部で、フィールドメモリ２の書込み・読出しを制御する。５はスイッチで、メモリ制御部４よりの書込みの制御信号をオン・オフする。６はＰＬＬ部で、位相比較器７、低域濾波器（ＬＰＦ）８、電圧制御発振器（ＶＣＯ）９および１／Ｎ分周器10で構成され、入力される水平同期信号に同期したクロックを生成する。11は１／Ｎ分周器10の分周値Ｎの設定データを入力する端子、12は設定データ入力端子11よりの分周値Ｎを設定するための設定クロックを入力する端子である。13は設定クロックタイミングシフト部で、任意のタイミングで入力される端子12よりの設定クロックをスイッチ５がオフされた後までシフトする。14はロック検出部で、ＰＬＬ部６のロックを検出する。15はスイッチ（ＳＷ）制御部で、端子12よりの設定クロックの入力にてスイッチ５をオフし、ロック検出部14よりの信号にてオンする。
【０００７】
次に、本発明による水平表示幅調整回路の動作を説明する。アナログの映像信号をＡ／Ｄ変換部１でディジタル信号に変換し、メモリ制御部４よりの制御信号で２つのフィールドメモリ２に１フィールドずつ交互に書込み、交互に読出し、ディジタル映像処理部３に入力する。映像の水平表示幅を広げる、あるいは縮める場合、ＰＬＬ部６を構成する１／Ｎ分周器１０の分周値Ｎを変更し、ＶＣＯ９より出力されるクロックの周波数を可変し、Ａ／Ｄ変換のサンプリング数を可変する。すなわち、まず、１／Ｎ分周器１０の分周値Ｎの設定データを端子１１より入力し、１／Ｎ分周器１０をこの分周値Ｎに設定するための設定クロックを端子１２より入力する。設定クロックは任意のタイミングで入力されるため、入力のタイミングがフィールドの途中（映像画面内）の場合、フィールドの途中でＰＬＬ部６のロックが外れ、映像に乱れが生じる。この乱れを防止するため、設定クロック（１２）の入力にてＳＷ制御部１５を介しスイッチ５をオフし、フィールドメモリ２の映像データの書込みを停止する。これにより、フィールドメモリ２からは同一の映像データが繰り返し読出され、表示デバイスには静止画像が表示される。そして、ＰＬＬ部６のロック後、スイッチ５をオンし、分周値Ｎに対応する水平表示幅の動画像の表示を開始する。
【０００８】
ＳＷ制御部１５は、例えば、図２に示す如くに構成する。図３は図２に示す回路のタイムチャートで、任意のタイミングで入力される設定クロックで第２ＳＲ型フリップフロップ（Ｓ−Ｒ−ＦＦと記す）回路２１をセットし、第２Ｓ−Ｒ−ＦＦ回路２１よりの信号を入力される垂直同期信号（Ｖ−ｓｙｎｃ）と共に第１論理積回路２２で演算し、第１論理積回路２２よりの信号の立下りエッジを第１立下りエッジ検出部２３で検出し、この信号で第２Ｓ−Ｒ−ＦＦ回路２１をリセットする。そして、第１論理積回路２２よりの信号で第３Ｓ−Ｒ−ＦＦ回路２４をセットし、Ｈレベルの信号を出力し、ロック検出部１４よりの信号でリセットし、出力信号をＬレベルとする。スイッチ５は第３Ｓ−Ｒ−ＦＦ回路２４よりのＨレベルの信号でオフし、Ｌレベルの信号でオンするので、フィールドメモリ２は設定クロックの入力された直後のＶ−ｓｙｎｃのタイミングで映像データの書込みが停止され、表示デバイスは静止画像表示となり、その次のＶ−ｓｙｎｃ以降のＰＬＬ部６がロックしたタイミングで書込み停止を解除し、分周値Ｎに対応する水平表示幅の動画像の表示を開始する。
【０００９】
または、ＳＷ制御部１５を、例えば、第１モノマルチバイブレータ回路を設けて端子１２よりの設定クロックの位相をＰＬＬ部６の収束に要する時間シフトし、端子１２よりの設定クロックにてスイッチ５をオフし、第１モノマルチバイブレータよりの信号でオンするように構成してもよく、また、端子１２よりの設定クロックでセットされ、ロック検出部１４よりの信号でリセットされる第１Ｓ−Ｒ−ＦＦ回路で構成し、第１Ｓ−Ｒ−ＦＦ回路のセットでＨレベルの信号を出力し、スイッチ５をオフし、リセットでＬレベルの信号を出力し、スイッチ５をオンするようにしてもよい。
【００１０】
設定クロックタイミングシフト部１３は、例えば、図４に示す如くに構成する。図５は図４の回路のタイムチャートで、端子１２よりの設定クロックで第４Ｓ−Ｒ−ＦＦ回路３１をセットし、出力信号（Ｈレベル）を第２論理積回路３２に入力し、Ｖ−ｓｙｎｃとで演算し、この出力（設定クロック入力後の最初のＶ−ｓｙｎｃにてＨレベルを出力）を第１Ｄ型フリップフロップ（Ｄ−ＦＦと記す）回路３３にクロックとして入力し、第１Ｄ−ＦＦ回路３３よりの反転出力を第２Ｄ−ＦＦ回路３４にクロックとして入力し、前記Ｖ−ｓｙｎｃ、第１Ｄ−ＦＦ回路３３よりの反転出力信号および第２Ｄ−ＦＦ回路３４よりの非反転出力信号を第３論理積回路３５に入力し、第３論理積回路３５よりの出力、すなわち、設定クロックが入力されてから２つ目のＶ−ｓｙｎｃで出力される信号（シフトされた設定クロック）をＰＬＬ部６に印加する。これにより、設定クロック入力後の１つ目のＶ−ｓｙｎｃでフィールドメモリ２の書込みを停止し、２つ目のＶ−ｓｙｎｃでＰＬＬ部６に新たな分周値Ｎを設定するようになる。なお、上記第３論理積回路３５よりの信号の立下りエッジを第２立下りエッジ検出部３６で検出し、この信号で第４Ｓ−Ｒ−ＦＦ回路３１、第１Ｄ−ＦＦ回路３３および第２Ｄ−ＦＦ回路３４をクリアし、次の設定クロックの入力を待機する。
【００１１】
あるいは、設定クロックタイミングシフト部１３を、例えば、ＳＷ制御部１５よりの信号（Ｈレベル）の立下りエッジを第３立下りエッジ検出部を設けて検出し、この信号を第２モノマルチバイブレータを設けてＰＬＬ部６の収束に要する時間シフトし、このシフトされた信号をＰＬＬ部６に印加するようにしてもよく、また、第３モノマルチバイブレータを設け、端子１２よりの設定クロックをスイッチ５がオフされた後までシフトさせ、ＰＬＬ部６に印加するようにしてもよい。
【００１２】
なお、図１の端子１１（設定データ入力用）に所要のレジスタを介挿し、端子１２よりの設定クロックをクロックとして印加し、レジスタの出力を１／Ｎ分周器１０に入力するようにしてもよい。これにより、設定クロックタイミングシフト部１３よりの設定クロックと設定データの位相を合わせることができる。
【００１３】
図６および図８はロック検出部１４の構成例で、図６の例（動作のタイムチャートを図７に示す）では、入力されるＨ−ｓｙｎｃの立上りエッジをロック判定部４１のエッジ検出部４２で検出し、Ｄ−ＦＦ回路４２にクロックとして印加し、一方、ＰＬＬ部６の１／Ｎ分周器１０からのＨ−ｖａｒｉ（比較信号）の立上りエッジをゲートパルス生成部４４のエッジ検出部４５で検出し、この信号でカウンタ４６をクリアし、ＰＬＬ部６よりのクロックを計数し、Ｓ−Ｒ−ＦＦ回路４９をエッジ検出部４５よりの信号でクリアし、ａカウントデコーダ４７よりの所要値ａの計数信号でセットし、ｂカウントデコーダ４８よりの所要値ｂの計数信号でリセットする。これにより、Ｓ−Ｒ−ＦＦ回路４９よりＨ−ｖａｒｉの立上りエッジを挟むＨレベルの信号が出力される。この信号をゲートパルスとして前記ロック判定部４１のＤ−ＦＦ回路４３に入力し、ゲートパルスをＨ−ｓｙｎｃの立上りエッジでラッチし、ゲートパルスとＨ−ｓｙｎｃの位相を検出し、Ｈ−ｓｙｎｃの立上りエッジがゲートパルス（Ｈレベル）の期間にあればロック、なければアンロックを判定し、この信号を前記ＳＷ制御部１５に入力する。
【００１４】
上記の場合、ゲートパルスとＨ−ｓｙｎｃの位相がずれたとき即ロック外れと判定することになり、判定が敏感すぎ、判別を誤る場合が生じる。そこで、図８に示す例（動作のタイムチャートを図９に示す）の如く、判定結果積算部５１を設け、位相ずれがＸ回（Ｈ−ｓｙｎｃがＸ回）検出されたときアンロック、位相ずれなしの状態がＸ回続いたときロックを判別するようにしてもよい。すなわち、エッジ検出部４２よりのＨ−ｓｙｎｃの立上りエッジとＤ−ＦＦ回路４３の反転出力とを論理積回路５２で演算し、出力を積算カウンタ５４で積算し、所要回数（Ｘ回）になったときＸカウントデコーダ５５より信号出力し、Ｓ−Ｒ−ＦＦ回路５８をセットし、反転出力端子よりＬレベルの信号、すなわちアンロックの信号を出力し、他方、エッジ検出部４２よりのＨ−ｓｙｎｃの立上りエッジとＤ−ＦＦ回路４３の非反転出力とを論理積回路５３で演算し、出力を積算カウンタ５６で積算し、所要回数（Ｘ回）になったときＸカウントデコーダ５７より信号出力し、Ｓ−Ｒ−ＦＦ回路５８をリセットし、反転出力端子よりＨレベルの信号、すなわちロックの信号を出力するようにする。なお、積算カウンタ５４は反転回路６０を介してのＸカウントデコーダ５７よりの信号でクリアされ、積算カウンタ５６は反転回路５９を介してのＸカウントデコーダ５５よりの信号でクリアされ、これらにより、Ｘカウントデコーダ５５および５７は、それぞれ積算カウンタ５４および５６よりのＸ＋１個目のＨ−ｓｙｎｃの立上りエッジにてリセットされるようにする。
【００１５】
【発明の効果】
以上に説明したように、本発明による水平表示幅調整回路によれば、水平表示幅を変化させるためＡ／Ｄ変換のサンプリングクロックを生成するＰＬＬ部の分周値を可変する際、分周値の設定直前にフィールドメモリの制御（映像データの書込み）を停止し、分周値の設定（可変）でＰＬＬ部がロックしてから制御を再開するものであるから、表示デバイスには一瞬静止画像が表示されるもののＰＬＬ部のロック外れによる映像の乱れは画面に現れず、次の瞬間には新たな水平表示幅の映像が表示されるもので、不自然さを感じさせないものである。
【図面の簡単な説明】
【図１】本発明による水平表示幅調整回路の一実施例の要部ブロック図である。
【図２】本発明による水平表示幅調整回路のＳＷ制御部の一例の要部ブロック図である。
【図３】ＳＷ制御部の動作説明のタイムチャートである。
【図４】本発明による水平表示幅調整回路の設定クロックタイミングシフト部の一例の要部ブロック図である。
【図５】設定クロックタイミングシフト部の動作説明のタイムチャートである。
【図６】本発明による水平表示幅調整回路のロック検出部の一例の要部ブロック図である。
【図７】ロック検出部の一例の動作説明のタイムチャートである。
【図８】ロック検出部の他の例の要部ブロック図である。
【図９】ロック検出部の他の例の動作説明のタイムチャートである。
【図１０】従来の水平表示幅調整回路の一例の要部ブロック図である。
【符号の説明】
１Ａ／Ｄ変換部
２フィールドメモリ
３ディジタル映像処理部
４メモリ制御部
５スイッチ
６ＰＬＬ部
７位相比較器
９ＶＣＯ
１０１／Ｎ分周器
１１端子（Ｎ値設定データ入力用）
１２端子（設定クロック入力用）
１３設定クロックタイミングシフト部
１４ロック検出部
１５ＳＷ（スイッチ）制御部
２１、２４、３１、４９、５８Ｓ−Ｒ−ＦＦ回路
２２、３２、３５、５２、５３論理積回路
２３、３６立下りエッジ検出部
３３、３４、４３Ｄ−ＦＦ回路
４２、４５エッジ検出部
４６カウンタ
４７、４８カウントデコーダ
５４、５６積算カウンタ
５５、５７Ｘカウントデコーダ
５９、６０反転回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a horizontal display width adjusting circuit, and more particularly to a horizontal display width adjusting circuit for preventing a video from being disturbed when the horizontal display width of the video is enlarged or reduced.
[0002]
[Prior art]
In a display device using a digital display device such as a plasma display panel or a liquid crystal panel, for example, an image signal is converted into a digital signal by an A / D converter 1 as shown in FIG. The data is alternately written, read alternately, and input to the digital video processing unit 3 to perform processing such as doubling the horizontal frequency (converting interlaced scanning into line sequential scanning) and enlarging / reducing the number of vertical lines. Apply. In this case, since one data of the digital signal corresponds to one pixel of the display device, the horizontal display width of the video is determined by the sampling number of one horizontal line at the time of digital conversion. Therefore, in order to change the horizontal display width, the frequency of the sampling clock applied to the A / D converter 1 from the PLL (phase locked loop) unit 6 may be changed.
The frequency of the output clock of the PLL unit 6 is the frequency of the input horizontal synchronizing signal (H-sync) × N (N is the frequency division value of the 1 / N frequency divider 10), and this frequency division value N can be varied. Just fine. That is, the output clock of the VCO 9 is counted by the 1 / N divider 10, and when the counted value reaches a predetermined value X (cycle of the comparison signal = divided value), the set / reset type flip-flop (SR) -FF) circuit is set, the SR-FF circuit is reset when the count value reaches a predetermined value Y (duty ratio of the comparison signal), and the above X, that is, the frequency division value N is reset. The clock frequency is varied, the number of pixels in one horizontal line is varied, and the horizontal display width of the video is varied.
[0003]
[Problems to be solved by the invention]
However, when the frequency division value N is reset, the operation of the PLL is disturbed by the resetting, and the screen (video) is disturbed until the PLL is locked and stabilized again, which makes the image unsightly. That is, every time the horizontal display width is changed, the image is disturbed.
It is an object of the present invention to prevent the image from being disturbed when the clock frequency is changed to change the horizontal display width of the image.
[0004]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention provides an A / D conversion unit that converts an analog video signal into a digital signal, a PLL unit that generates a sampling clock for A / D conversion, and an A / D conversion unit. A field memory and a digital video processing unit for doubling the horizontal frequency of the video signal and enlarging / reducing the number of vertical lines, and a memory control unit for controlling writing / reading of the field memory; A switch for turning on / off a control signal for writing to the field memory; a setting data input section for inputting a frequency division value of a frequency divider of the PLL section; and a frequency division value from the setting data input section to the frequency divider. A setting clock input section to be set, and a setting clock for shifting a setting clock input at an arbitrary timing from the setting clock input section until after the switch is turned off. A clock timing shift unit, a lock detection unit that detects lock of the PLL unit, and a switch control unit that turns off the switch when the set clock is input and turns on the switch by a signal from the lock detection unit are provided. A horizontal display width adjustment circuit is provided.
[0005]
BEST MODE FOR CARRYING OUT THE INVENTION
In the horizontal display width adjustment circuit according to the present invention, the video signal is converted into a digital signal by the A / D conversion unit using the sampling clock generated by the PLL unit, and is input to the field memory controlled by the signal from the memory control unit. Then, the horizontal frequency is doubled and the number of vertical lines is increased or reduced with the digital video processing unit, and the result is input to the digital display device. A setting clock input at an arbitrary timing is shifted until after the switch is turned off by a setting clock timing shift unit, applied to a PLL unit, and a frequency division value of a frequency divider of the PLL unit input from a setting data input unit. Set. A switch for turning on / off a signal from a memory control unit for controlling a field memory, and a lock detection unit for detecting lock of a PLL unit are provided, and the switch is turned off via a switch control unit upon input of a set clock; The switch is turned on via a switch control unit by a signal from the lock detection unit.
[0006]
【Example】
Hereinafter, an embodiment of a horizontal display width adjusting circuit according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of a main part of an embodiment of a horizontal display width adjusting circuit according to the present invention. In the figure, reference numeral 1 denotes an A / D converter, which converts an analog video signal into a digital signal. Reference numeral 2 denotes two field memories for alternately recording the video signal from the A / D converter 1 on a field-by-field basis. Reference numeral 3 denotes a digital video processing unit which doubles a horizontal frequency (converts an interlaced scanning signal into a line-sequential scanning signal) and enlarges or reduces the number of vertical lines of a signal from the field memory 2, and inputs the signal to a digital display device. I do. Reference numeral 4 denotes a memory control unit which controls writing / reading of the field memory 2. A switch 5 turns on / off a write control signal from the memory control unit 4. Reference numeral 6 denotes a PLL unit, which includes a phase comparator 7, a low-pass filter (LPF) 8, a voltage-controlled oscillator (VCO) 9, and a 1 / N frequency divider 10. The clock is synchronized with an input horizontal synchronization signal. Generate. Reference numeral 11 denotes a terminal for inputting setting data of the frequency division value N of the 1 / N frequency divider 10, and reference numeral 12 denotes a terminal for inputting a setting clock for setting the frequency dividing value N from the setting data input terminal 11. Reference numeral 13 denotes a set clock timing shift unit which shifts a set clock input from the terminal 12 at an arbitrary timing until after the switch 5 is turned off. Reference numeral 14 denotes a lock detection unit that detects lock of the PLL unit 6. A switch (SW) control unit 15 turns off the switch 5 when a set clock is input from the terminal 12 and turns on the switch 5 when a signal from the lock detection unit 14 is turned on.
[0007]
Next, the operation of the horizontal display width adjustment circuit according to the present invention will be described. The analog video signal is converted into a digital signal by the A / D converter 1, and the control signal from the memory controller 4 alternately writes and reads alternately one field at a time in the two field memories 2. input. When expanding or reducing the horizontal display width of an image, the frequency division value N of the 1 / N frequency divider 10 constituting the PLL unit 6 is changed, the frequency of the clock output from the VCO 9 is varied, and A / D conversion is performed. Is varied. That is, first, the setting data of the frequency division value N of the 1 / N frequency divider 10 is input from the terminal 11, and the setting clock for setting the 1 / N frequency divider 10 to the frequency division value N is supplied from the terminal 12. input. Since the set clock is input at an arbitrary timing, if the input timing is in the middle of the field (in the video screen), the PLL unit 6 is unlocked in the middle of the field, and the video is disturbed. In order to prevent this disturbance, the switch 5 is turned off via the SW control unit 15 when the set clock (12) is input, and writing of the video data in the field memory 2 is stopped. As a result, the same video data is repeatedly read from the field memory 2, and a still image is displayed on the display device. Then, after the PLL unit 6 is locked, the switch 5 is turned on to start displaying a moving image having a horizontal display width corresponding to the frequency division value N.
[0008]
The SW control unit 15 is configured, for example, as shown in FIG. FIG. 3 is a time chart of the circuit shown in FIG. 2, in which a second SR flip-flop (referred to as SR-FF) circuit 21 is set by a setting clock input at an arbitrary timing, and a second SR-FF circuit is set. The first AND circuit 22 calculates the signal from the first AND circuit 21 together with the input vertical synchronizing signal (V-sync), and the falling edge of the signal from the first AND circuit 22 is detected by the first falling edge detector 23. The second SR-FF circuit 21 is reset by this signal. Then, the third S-R-FF circuit 24 is set by a signal from the first AND circuit 22, a high-level signal is output, and a reset is performed by a signal from the lock detection unit 14, and the output signal is set to the low level. . The switch 5 is turned off by the H-level signal from the third SR-FF circuit 24 and turned on by the L-level signal, so that the field memory 2 stores the video data at the timing of V-sync immediately after the input of the set clock. Is stopped, the display device displays a still image, the writing stop is released at the timing when the PLL unit 6 after V-sync is locked, and the moving image of the horizontal display width corresponding to the frequency dividing value N is released. Start display.
[0009]
Alternatively, the SW control unit 15 may be provided with, for example, a first monomultivibrator circuit to shift the phase of the set clock from the terminal 12 by the time required for the convergence of the PLL unit 6, and switch the switch 5 with the set clock from the terminal 12. It may be configured to be turned off and turned on by a signal from the first mono-multivibrator, or to be set by a set clock from the terminal 12 and reset by a signal from the lock detector 14. The first S-R-FF circuit may be configured to output an H-level signal, turn off the switch 5, output a L-level signal upon reset, and turn on the switch 5. .
[0010]
The setting clock timing shift unit 13 is configured, for example, as shown in FIG. FIG. 5 is a time chart of the circuit of FIG. 4. The fourth SR-FF circuit 31 is set by the set clock from the terminal 12, the output signal (H level) is input to the second AND circuit 32, and the V- This output (the H level is output at the first V-sync after the input of the set clock) is input to the first D-type flip-flop (referred to as D-FF) circuit 33 as a clock, and the first D-type The inverted output from the FF circuit 33 is input to the second D-FF circuit 34 as a clock, and the V-sync, the inverted output signal from the first D-FF circuit 33, and the non-inverted output signal from the second D-FF circuit 34 are output. The signal input to the third AND circuit 35 and the output from the third AND circuit 35, that is, the signal (shifted setting clock) output at the second V-sync after the setting clock is input is referred to as P. It applied to the L section 6. Thus, the writing of the field memory 2 is stopped at the first V-sync after the input of the set clock, and a new frequency division value N is set in the PLL unit 6 at the second V-sync. Note that the falling edge of the signal from the third AND circuit 35 is detected by the second falling edge detection unit 36, and the fourth SR-FF circuit 31, the first D-FF circuit 33, and the second D -Clear the FF circuit 34 and wait for the input of the next set clock.
[0011]
Alternatively, the set clock timing shift unit 13 detects, for example, the falling edge of the signal (H level) from the SW control unit 15 by providing a third falling edge detection unit, and detects this signal by the second monomultivibrator. It may be provided to shift the time required for the convergence of the PLL unit 6 and apply the shifted signal to the PLL unit 6. Also, a third monomultivibrator is provided, and the clock set from the terminal 12 is switched by the switch 5. May be shifted until after is turned off and applied to the PLL unit 6.
[0012]
A required register is inserted into a terminal 11 (for setting data input) in FIG. 1, a setting clock from a terminal 12 is applied as a clock, and an output of the register is input to a 1 / N frequency divider 10. Is also good. Thereby, the phase of the setting clock from the setting clock timing shift unit 13 and the phase of the setting data can be matched.
[0013]
FIGS. 6 and 8 are configuration examples of the lock detection unit 14. In the example of FIG. 6 (the operation time chart is shown in FIG. 7), the rising edge of the input H-sync is detected by the edge detection unit of the lock determination unit 41. 42, and is applied as a clock to the D-FF circuit 42. On the other hand, the rising edge of the H-vari (comparison signal) from the 1 / N frequency divider 10 of the PLL unit 6 is detected by the gate pulse generation unit 44. The signal is detected by the unit 45, the counter 46 is cleared by this signal, the clock from the PLL unit 6 is counted, the SR-FF circuit 49 is cleared by the signal from the edge detection unit 45, and the It is set by the count signal of the required value a and reset by the count signal of the required value b from the b count decoder 48. As a result, an H-level signal sandwiching the rising edge of H-vari is output from the SR-FF circuit 49. This signal is input to the D-FF circuit 43 of the lock determination unit 41 as a gate pulse, the gate pulse is latched at the rising edge of H-sync, the phases of the gate pulse and H-sync are detected, and the H-sync signal is detected. If the rising edge is in the period of the gate pulse (H level), lock is determined, and if not, unlock is determined, and this signal is input to the SW control unit 15.
[0014]
In the above case, when the phase of the gate pulse and the phase of the H-sync deviate from each other, it is immediately determined that the lock has been lost. Therefore, as shown in the example shown in FIG. 8 (the operation time chart is shown in FIG. 9), the determination result integrating unit 51 is provided, and when the phase shift is detected X times (H-sync is X times), the unlocking and the phase are performed. Locking may be determined when the state without displacement continues X times. In other words, the rising edge of H-sync from the edge detection unit 42 and the inverted output of the D-FF circuit 43 are calculated by the AND circuit 52, and the output is integrated by the integration counter 54 to obtain the required number of times (X times). Then, a signal is output from the X count decoder 55, the SR-FF circuit 58 is set, and an L level signal, that is, an unlock signal is output from the inverted output terminal. The rising edge of sync and the non-inverted output of the D-FF circuit 43 are calculated by the AND circuit 53, and the output is integrated by the integration counter 56. When the required number of times (X times) is reached, the signal output from the X count decoder 57 is output. Then, the S-R-FF circuit 58 is reset, and an H-level signal, that is, a lock signal is output from the inverted output terminal. The integration counter 54 is cleared by a signal from an X count decoder 57 via an inversion circuit 60, and the integration counter 56 is cleared by a signal from an X count decoder 55 via an inversion circuit 59. The count decoders 55 and 57 are reset at the rising edge of the (X + 1) th H-sync from the integration counters 54 and 56, respectively.
[0015]
【The invention's effect】
As described above, according to the horizontal display width adjustment circuit according to the present invention, when the frequency division value of the PLL unit that generates the sampling clock for A / D conversion is changed to change the horizontal display width, the frequency division value is changed. Immediately before the setting, the control of the field memory (writing of video data) is stopped, and the control is resumed after the PLL section is locked by setting (variable) the frequency division value. Is displayed, but the disturbance of the image due to the unlocking of the PLL unit does not appear on the screen, and the image of the new horizontal display width is displayed at the next moment, so that the unnaturalness is not felt.
[Brief description of the drawings]
FIG. 1 is a main part block diagram of an embodiment of a horizontal display width adjusting circuit according to the present invention.
FIG. 2 is a main block diagram of an example of a SW control unit of the horizontal display width adjustment circuit according to the present invention.
FIG. 3 is a time chart for explaining the operation of the SW control unit.
FIG. 4 is a main part block diagram of an example of a set clock timing shift unit of the horizontal display width adjustment circuit according to the present invention.
FIG. 5 is a time chart for explaining the operation of a setting clock timing shift unit.
FIG. 6 is a main block diagram of an example of a lock detection unit of the horizontal display width adjustment circuit according to the present invention.
FIG. 7 is a time chart for explaining the operation of an example of the lock detection unit.
FIG. 8 is a main part block diagram of another example of the lock detection unit.
FIG. 9 is a time chart for explaining the operation of another example of the lock detection unit.
FIG. 10 is a block diagram of a main part of an example of a conventional horizontal display width adjustment circuit.
[Explanation of symbols]
Reference Signs List 1 A / D conversion unit 2 Field memory 3 Digital video processing unit 4 Memory control unit 5 Switch 6 PLL unit 7 Phase comparator 9 VCO
10 1 / N frequency divider 11 terminal (for inputting N value setting data)
12 terminals (for setting clock input)
13 Set clock timing shift unit 14 Lock detection unit 15 SW (switch) control unit 21, 24, 31, 49, 58 SR-FF circuit 22, 32, 35, 52, 53 AND circuit 23, 36 Falling edge Detectors 33, 34, 43 D-FF circuits 42, 45 edge detectors 46 counters 47, 48 count decoders 54, 56 integrating counters 55, 57 X count decoders 59, 60 inverting circuits

Claims

An A / D conversion unit for converting an analog video signal into a digital signal; a PLL unit for generating a sampling clock for A / D conversion; a double frequency and a vertical line for a horizontal frequency of the video signal from the A / D conversion unit A field memory and a digital video processing unit for enlarging / reducing the number, and a memory control unit for controlling writing / reading of the field memory are turned on / off by a control signal for writing the field memory. A setting data input unit for inputting a frequency division value of a frequency divider of the PLL unit; a setting clock input unit for setting a frequency division value from the setting data input unit to the frequency divider; A setting clock timing shift unit that shifts a setting clock input from the unit at an arbitrary timing until after the switch is turned off; A lock detector for detecting the locking of the PLL unit, and turns off the switch at the input of the setting clock, horizontal display width adjustment circuit formed by providing a switch control unit which turns on by the signal of the lock detector.

A first monomultivibrator circuit for shifting the phase of the set clock for a time required for convergence of the PLL unit, and the switch control unit turning off the switch by the input of the set clock; 2. The horizontal display width adjusting circuit according to claim 1, wherein the horizontal display width adjusting circuit is turned on by a signal.

The switch control unit includes a first SR flip-flop circuit that is set by the setting clock and reset by a signal from the lock detection unit, and the switch is turned off by setting the first SR flip-flop circuit. 2. The horizontal display width adjusting circuit according to claim 1, wherein said horizontal display width adjusting circuit is turned on by reset.

A second SR type flip-flop circuit set by the set clock, a first AND circuit for calculating a signal from the second SR type flip-flop circuit and a vertical synchronizing signal inputted thereto, A first falling edge detector for detecting the falling edge of the signal from the integrated circuit and resetting the second SR flip-flop circuit; and setting the signal by the signal from the second SR flip-flop circuit to turn off the switch. 2. The horizontal display width adjustment circuit according to claim 1, further comprising a third SR flip-flop circuit which is reset by a signal from said lock detection unit and turns on said switch.

A fourth SR flip-flop circuit set by the setting clock, a second AND circuit for calculating a signal from the fourth SR flip-flop circuit and a vertical synchronization signal input thereto, A first D-type flip-flop circuit for inverting the polarity of an output signal with a signal from a two-AND circuit, a second D-type flip-flop circuit for outputting a signal at the rise of a signal from the first D-type flip-flop circuit, A third AND circuit for calculating a synchronizing signal, an inverted output signal from the first D-type flip-flop circuit, and a non-inverted output signal from the second D-type flip-flop circuit; and a falling edge of the signal from the third AND circuit. Detecting the fourth SR flip-flop circuit and resetting the first D flip-flop circuit and the second D flip-flop circuit. 5. The horizontal display width adjustment circuit according to claim 1, further comprising a second falling edge detection section for clearing an flip-flop circuit, and outputting a signal from the third AND circuit. .

The set clock timing shift unit includes a third falling edge detecting unit that detects a falling edge of a signal from the switch control unit, and a time required for convergence of the signal from the third falling edge detecting unit by the PLL unit. 5. The horizontal display width adjustment circuit according to claim 1, wherein the horizontal display width adjustment circuit comprises a second monomultivibrator circuit for shifting, and outputs a signal from the second monomultivibrator.

The horizontal clock according to any one of claims 1 to 4, wherein the set clock timing shift unit comprises a third monomultivibrator, and shifts and outputs the set clock until after the switch is turned off. Display width adjustment circuit.

A register for shifting a phase with reference to the set clock is provided at an input end of frequency division value setting data for determining a frequency division value of the frequency divider of the PLL unit, and frequency division value setting data input to the frequency divider and 8. The horizontal display width adjusting circuit according to claim 1, wherein a phase of a clock from said set clock timing shift unit is made to match.