JP3567679B2 - Horizontal display width adjustment circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は水平表示幅調整回路に係り、映像の水平表示幅を拡大・縮小する場合に映像が乱れないようにするものに関する。
【0002】
【従来の技術】
プラズマディスプレイパネルあるいは液晶パネル等のディジタル表示デバイスを用いる表示装置では、例えば、図10に示すように、映像信号をA/D変換部1でディジタル信号に変換し、2つのフィールドメモリ2に1フィールドずつ交互に書込み、交互に読出してディジタル映像処理部3に入力し、水平周波数の倍速化(飛越走査を線順次走査に変換)および垂直ライン数の拡大・縮小等の処理を行い、表示デバイスに印加する。この場合、ディジタル信号の1データは表示デバイスの1画素に対応するので、映像の水平表示幅はディジタル変換時の1水平ラインのサンプリング数によって決まる。従って、水平表示幅を変化させるにはPLL(位相同期ループ)部6よりA/D変換部1に印加するサンプリング用のクロックの周波数を変化させればよい。
PLL部6の出力クロックの周波数は入力される水平同期信号(H−sync)の周波数×N(Nは1/N分周器10の分周値)であり、この分周値Nを可変すればよい。すなわち、1/N分周器10にて、VCO9の出力クロックを計数し、計数値が所定値X(比較信号の周期=分周値)になったときセット・リセット型フリップフロップ(S−R−FF)回路をセットし、計数値が所定値Y(比較信号のデューティー比)になったときS−R−FF回路をリセットするようにし、上記Xすなわち分周値Nを設定し直すことによってクロック周波数を可変し、1水平ラインの画素数を可変し、映像の水平表示幅を可変する。
【0003】
【発明が解決しようとする課題】
ところが、分周値Nを設定し直す場合、設定し直しでPLLの動作が乱れ、再度PLLがロックして安定するまでの間、画面(映像)が乱れ、見苦しいものとなる。すなわち、水平の表示幅を変化させる都度、映像に乱れが生じる。
本発明の課題は、クロック周波数を可変して映像の水平表示幅を可変する際に映像が乱れないようにすることにある。
【0004】
【課題を解決するための手段】
本発明は上述の課題を解決するため、アナログの映像信号をディジタル信号に変換するA/D変換部と、A/D変換のサンプリングクロックを生成するPLL部と、前記A/D変換部よりの映像信号の水平周波数を倍速化および垂直ライン数の拡大・縮小等を行うためのフィールドメモリおよびディジタル映像処理部と、前記フィールドメモリの書込み・読出しを制御するメモリ制御部とからなるものに、前記フィールドメモリの書込みの制御信号をオン・オフするスイッチと、前記PLL部の分周器の分周値を入力する設定データ入力部と、前記分周器に設定データ入力部よりの分周値を設定する設定クロック入力部と、設定クロック入力部より任意のタイミングで入力される設定クロックを前記スイッチがオフされた後までシフトする設定クロックタイミングシフト部と、前記PLL部のロックを検出するロック検出部と、前記スイッチを前記設定クロックの入力にてオフし、ロック検出部よりの信号にてオンするスイッチ制御部とを設けてなる水平表示幅調整回路を提供するものである。
【0005】
【発明の実施の形態】
本発明による水平表示幅調整回路では、映像信号をPLL部で生成されるサンプリングクロックを用いてA/D変換部でディジタル信号に変換し、メモリ制御部よりの信号で制御されるフィールドメモリに入力し、ディジタル映像処理部とで水平周波数の倍速化および垂直ライン数の拡大若しくは縮小等を行い、ディジタル表示デバイスに入力する。任意のタイミングで入力される設定クロックを設定クロックタイミングシフト部で前記スイッチがオフされた後までシフトし、PLL部に印加し、設定データ入力部より入力したPLL部の分周器の分周値を設定する。フィールドメモリを制御するメモリ制御部よりの信号をオン・オフするスイッチと、PLL部のロックを検出するロック検出部とを設け、設定クロックの入力にてスイッチ制御部を介し前記スイッチをオフし、ロック検出部よりの信号にてスイッチ制御部を介しスイッチをオンする。
【0006】
【実施例】
以下、図面に基づいて本発明による水平表示幅調整回路の実施例を詳細に説明する。図1は本発明による水平表示幅調整回路の一実施例の要部ブロック図である。図において、1はA/D変換部で、アナログの映像信号をディジタル信号に変換する。2は2つのフィールドメモリで、A/D変換部1よりの映像信号を1フィールドずつ交互に記録する。3はディジタル映像処理部で、フィールドメモリ2よりの信号を、水平周波数の倍速化(飛越走査信号を線順次走査信号に変換)および垂直ライン数の拡大若しくは縮小等を行い、ディジタル表示デバイスに入力する。4はメモリ制御部で、フィールドメモリ2の書込み・読出しを制御する。5はスイッチで、メモリ制御部4よりの書込みの制御信号をオン・オフする。6はPLL部で、位相比較器7、低域濾波器(LPF)8、電圧制御発振器(VCO)9および1/N分周器10で構成され、入力される水平同期信号に同期したクロックを生成する。11は1/N分周器10の分周値Nの設定データを入力する端子、12は設定データ入力端子11よりの分周値Nを設定するための設定クロックを入力する端子である。13は設定クロックタイミングシフト部で、任意のタイミングで入力される端子12よりの設定クロックをスイッチ5がオフされた後までシフトする。14はロック検出部で、PLL部6のロックを検出する。15はスイッチ(SW)制御部で、端子12よりの設定クロックの入力にてスイッチ5をオフし、ロック検出部14よりの信号にてオンする。
【0007】
次に、本発明による水平表示幅調整回路の動作を説明する。アナログの映像信号をA/D変換部1でディジタル信号に変換し、メモリ制御部4よりの制御信号で2つのフィールドメモリ2に1フィールドずつ交互に書込み、交互に読出し、ディジタル映像処理部3に入力する。映像の水平表示幅を広げる、あるいは縮める場合、PLL部6を構成する1/N分周器10の分周値Nを変更し、VCO9より出力されるクロックの周波数を可変し、A/D変換のサンプリング数を可変する。すなわち、まず、1/N分周器10の分周値Nの設定データを端子11より入力し、1/N分周器10をこの分周値Nに設定するための設定クロックを端子12より入力する。設定クロックは任意のタイミングで入力されるため、入力のタイミングがフィールドの途中(映像画面内)の場合、フィールドの途中でPLL部6のロックが外れ、映像に乱れが生じる。この乱れを防止するため、設定クロック(12)の入力にてSW制御部15を介しスイッチ5をオフし、フィールドメモリ2の映像データの書込みを停止する。これにより、フィールドメモリ2からは同一の映像データが繰り返し読出され、表示デバイスには静止画像が表示される。そして、PLL部6のロック後、スイッチ5をオンし、分周値Nに対応する水平表示幅の動画像の表示を開始する。
【0008】
SW制御部15は、例えば、図2に示す如くに構成する。図3は図2に示す回路のタイムチャートで、任意のタイミングで入力される設定クロックで第2SR型フリップフロップ(S−R−FFと記す)回路21をセットし、第2S−R−FF回路21よりの信号を入力される垂直同期信号(V−sync)と共に第1論理積回路22で演算し、第1論理積回路22よりの信号の立下りエッジを第1立下りエッジ検出部23で検出し、この信号で第2S−R−FF回路21をリセットする。そして、第1論理積回路22よりの信号で第3S−R−FF回路24をセットし、Hレベルの信号を出力し、ロック検出部14よりの信号でリセットし、出力信号をLレベルとする。スイッチ5は第3S−R−FF回路24よりのHレベルの信号でオフし、Lレベルの信号でオンするので、フィールドメモリ2は設定クロックの入力された直後のV−syncのタイミングで映像データの書込みが停止され、表示デバイスは静止画像表示となり、その次のV−sync以降のPLL部6がロックしたタイミングで書込み停止を解除し、分周値Nに対応する水平表示幅の動画像の表示を開始する。
【0009】
または、SW制御部15を、例えば、第1モノマルチバイブレータ回路を設けて端子12よりの設定クロックの位相をPLL部6の収束に要する時間シフトし、端子12よりの設定クロックにてスイッチ5をオフし、第1モノマルチバイブレータよりの信号でオンするように構成してもよく、また、端子12よりの設定クロックでセットされ、ロック検出部14よりの信号でリセットされる第1S−R−FF回路で構成し、第1S−R−FF回路のセットでHレベルの信号を出力し、スイッチ5をオフし、リセットでLレベルの信号を出力し、スイッチ5をオンするようにしてもよい。
【0010】
設定クロックタイミングシフト部13は、例えば、図4に示す如くに構成する。図5は図4の回路のタイムチャートで、端子12よりの設定クロックで第4S−R−FF回路31をセットし、出力信号(Hレベル)を第2論理積回路32に入力し、V−syncとで演算し、この出力(設定クロック入力後の最初のV−syncにてHレベルを出力)を第1D型フリップフロップ(D−FFと記す)回路33にクロックとして入力し、第1D−FF回路33よりの反転出力を第2D−FF回路34にクロックとして入力し、前記V−sync、第1D−FF回路33よりの反転出力信号および第2D−FF回路34よりの非反転出力信号を第3論理積回路35に入力し、第3論理積回路35よりの出力、すなわち、設定クロックが入力されてから2つ目のV−syncで出力される信号(シフトされた設定クロック)をPLL部6に印加する。これにより、設定クロック入力後の1つ目のV−syncでフィールドメモリ2の書込みを停止し、2つ目のV−syncでPLL部6に新たな分周値Nを設定するようになる。なお、上記第3論理積回路35よりの信号の立下りエッジを第2立下りエッジ検出部36で検出し、この信号で第4S−R−FF回路31、第1D−FF回路33および第2D−FF回路34をクリアし、次の設定クロックの入力を待機する。
【0011】
あるいは、設定クロックタイミングシフト部13を、例えば、SW制御部15よりの信号(Hレベル)の立下りエッジを第3立下りエッジ検出部を設けて検出し、この信号を第2モノマルチバイブレータを設けてPLL部6の収束に要する時間シフトし、このシフトされた信号をPLL部6に印加するようにしてもよく、また、第3モノマルチバイブレータを設け、端子12よりの設定クロックをスイッチ5がオフされた後までシフトさせ、PLL部6に印加するようにしてもよい。
【0012】
なお、図1の端子11(設定データ入力用)に所要のレジスタを介挿し、端子12よりの設定クロックをクロックとして印加し、レジスタの出力を1/N分周器10に入力するようにしてもよい。これにより、設定クロックタイミングシフト部13よりの設定クロックと設定データの位相を合わせることができる。
【0013】
図6および図8はロック検出部14の構成例で、図6の例(動作のタイムチャートを図7に示す)では、入力されるH−syncの立上りエッジをロック判定部41のエッジ検出部42で検出し、D−FF回路42にクロックとして印加し、一方、PLL部6の1/N分周器10からのH−vari(比較信号)の立上りエッジをゲートパルス生成部44のエッジ検出部45で検出し、この信号でカウンタ46をクリアし、PLL部6よりのクロックを計数し、S−R−FF回路49をエッジ検出部45よりの信号でクリアし、aカウントデコーダ47よりの所要値aの計数信号でセットし、bカウントデコーダ48よりの所要値bの計数信号でリセットする。これにより、S−R−FF回路49よりH−variの立上りエッジを挟むHレベルの信号が出力される。この信号をゲートパルスとして前記ロック判定部41のD−FF回路43に入力し、ゲートパルスをH−syncの立上りエッジでラッチし、ゲートパルスとH−syncの位相を検出し、H−syncの立上りエッジがゲートパルス(Hレベル)の期間にあればロック、なければアンロックを判定し、この信号を前記SW制御部15に入力する。
【0014】
上記の場合、ゲートパルスとH−syncの位相がずれたとき即ロック外れと判定することになり、判定が敏感すぎ、判別を誤る場合が生じる。そこで、図8に示す例(動作のタイムチャートを図9に示す)の如く、判定結果積算部51を設け、位相ずれがX回(H−syncがX回)検出されたときアンロック、位相ずれなしの状態がX回続いたときロックを判別するようにしてもよい。すなわち、エッジ検出部42よりのH−syncの立上りエッジとD−FF回路43の反転出力とを論理積回路52で演算し、出力を積算カウンタ54で積算し、所要回数(X回)になったときXカウントデコーダ55より信号出力し、S−R−FF回路58をセットし、反転出力端子よりLレベルの信号、すなわちアンロックの信号を出力し、他方、エッジ検出部42よりのH−syncの立上りエッジとD−FF回路43の非反転出力とを論理積回路53で演算し、出力を積算カウンタ56で積算し、所要回数(X回)になったときXカウントデコーダ57より信号出力し、S−R−FF回路58をリセットし、反転出力端子よりHレベルの信号、すなわちロックの信号を出力するようにする。なお、積算カウンタ54は反転回路60を介してのXカウントデコーダ57よりの信号でクリアされ、積算カウンタ56は反転回路59を介してのXカウントデコーダ55よりの信号でクリアされ、これらにより、Xカウントデコーダ55および57は、それぞれ積算カウンタ54および56よりのX+1個目のH−syncの立上りエッジにてリセットされるようにする。
【0015】
【発明の効果】
以上に説明したように、本発明による水平表示幅調整回路によれば、水平表示幅を変化させるためA/D変換のサンプリングクロックを生成するPLL部の分周値を可変する際、分周値の設定直前にフィールドメモリの制御(映像データの書込み)を停止し、分周値の設定(可変)でPLL部がロックしてから制御を再開するものであるから、表示デバイスには一瞬静止画像が表示されるもののPLL部のロック外れによる映像の乱れは画面に現れず、次の瞬間には新たな水平表示幅の映像が表示されるもので、不自然さを感じさせないものである。
【図面の簡単な説明】
【図1】本発明による水平表示幅調整回路の一実施例の要部ブロック図である。
【図2】本発明による水平表示幅調整回路のSW制御部の一例の要部ブロック図である。
【図3】SW制御部の動作説明のタイムチャートである。
【図4】本発明による水平表示幅調整回路の設定クロックタイミングシフト部の一例の要部ブロック図である。
【図5】設定クロックタイミングシフト部の動作説明のタイムチャートである。
【図6】本発明による水平表示幅調整回路のロック検出部の一例の要部ブロック図である。
【図7】ロック検出部の一例の動作説明のタイムチャートである。
【図8】ロック検出部の他の例の要部ブロック図である。
【図9】ロック検出部の他の例の動作説明のタイムチャートである。
【図10】従来の水平表示幅調整回路の一例の要部ブロック図である。
【符号の説明】
1 A/D変換部
2 フィールドメモリ
3 ディジタル映像処理部
4 メモリ制御部
5 スイッチ
6 PLL部
7 位相比較器
9 VCO
10 1/N分周器
11 端子(N値設定データ入力用)
12 端子(設定クロック入力用)
13 設定クロックタイミングシフト部
14 ロック検出部
15 SW(スイッチ)制御部
21、24、31、49、58 S−R−FF回路
22、32、35、52、53 論理積回路
23、36 立下りエッジ検出部
33、34、43 D−FF回路
42、45 エッジ検出部
46 カウンタ
47、48 カウントデコーダ
54、56 積算カウンタ
55、57 Xカウントデコーダ
59、60 反転回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a horizontal display width adjusting circuit, and more particularly to a horizontal display width adjusting circuit for preventing a video from being disturbed when the horizontal display width of the video is enlarged or reduced.
[0002]
[Prior art]
In a display device using a digital display device such as a plasma display panel or a liquid crystal panel, for example, an image signal is converted into a digital signal by an A /
The frequency of the output clock of the
[0003]
[Problems to be solved by the invention]
However, when the frequency division value N is reset, the operation of the PLL is disturbed by the resetting, and the screen (video) is disturbed until the PLL is locked and stabilized again, which makes the image unsightly. That is, every time the horizontal display width is changed, the image is disturbed.
It is an object of the present invention to prevent the image from being disturbed when the clock frequency is changed to change the horizontal display width of the image.
[0004]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention provides an A / D conversion unit that converts an analog video signal into a digital signal, a PLL unit that generates a sampling clock for A / D conversion, and an A / D conversion unit. A field memory and a digital video processing unit for doubling the horizontal frequency of the video signal and enlarging / reducing the number of vertical lines, and a memory control unit for controlling writing / reading of the field memory; A switch for turning on / off a control signal for writing to the field memory; a setting data input section for inputting a frequency division value of a frequency divider of the PLL section; and a frequency division value from the setting data input section to the frequency divider. A setting clock input section to be set, and a setting clock for shifting a setting clock input at an arbitrary timing from the setting clock input section until after the switch is turned off. A clock timing shift unit, a lock detection unit that detects lock of the PLL unit, and a switch control unit that turns off the switch when the set clock is input and turns on the switch by a signal from the lock detection unit are provided. A horizontal display width adjustment circuit is provided.
[0005]
BEST MODE FOR CARRYING OUT THE INVENTION
In the horizontal display width adjustment circuit according to the present invention, the video signal is converted into a digital signal by the A / D conversion unit using the sampling clock generated by the PLL unit, and is input to the field memory controlled by the signal from the memory control unit. Then, the horizontal frequency is doubled and the number of vertical lines is increased or reduced with the digital video processing unit, and the result is input to the digital display device. A setting clock input at an arbitrary timing is shifted until after the switch is turned off by a setting clock timing shift unit, applied to a PLL unit, and a frequency division value of a frequency divider of the PLL unit input from a setting data input unit. Set. A switch for turning on / off a signal from a memory control unit for controlling a field memory, and a lock detection unit for detecting lock of a PLL unit are provided, and the switch is turned off via a switch control unit upon input of a set clock; The switch is turned on via a switch control unit by a signal from the lock detection unit.
[0006]
【Example】
Hereinafter, an embodiment of a horizontal display width adjusting circuit according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of a main part of an embodiment of a horizontal display width adjusting circuit according to the present invention. In the figure,
[0007]
Next, the operation of the horizontal display width adjustment circuit according to the present invention will be described. The analog video signal is converted into a digital signal by the A /
[0008]
The
[0009]
Alternatively, the
[0010]
The setting clock
[0011]
Alternatively, the set clock
[0012]
A required register is inserted into a terminal 11 (for setting data input) in FIG. 1, a setting clock from a terminal 12 is applied as a clock, and an output of the register is input to a 1 /
[0013]
FIGS. 6 and 8 are configuration examples of the
[0014]
In the above case, when the phase of the gate pulse and the phase of the H-sync deviate from each other, it is immediately determined that the lock has been lost. Therefore, as shown in the example shown in FIG. 8 (the operation time chart is shown in FIG. 9), the determination result integrating unit 51 is provided, and when the phase shift is detected X times (H-sync is X times), the unlocking and the phase are performed. Locking may be determined when the state without displacement continues X times. In other words, the rising edge of H-sync from the
[0015]
【The invention's effect】
As described above, according to the horizontal display width adjustment circuit according to the present invention, when the frequency division value of the PLL unit that generates the sampling clock for A / D conversion is changed to change the horizontal display width, the frequency division value is changed. Immediately before the setting, the control of the field memory (writing of video data) is stopped, and the control is resumed after the PLL section is locked by setting (variable) the frequency division value. Is displayed, but the disturbance of the image due to the unlocking of the PLL unit does not appear on the screen, and the image of the new horizontal display width is displayed at the next moment, so that the unnaturalness is not felt.
[Brief description of the drawings]
FIG. 1 is a main part block diagram of an embodiment of a horizontal display width adjusting circuit according to the present invention.
FIG. 2 is a main block diagram of an example of a SW control unit of the horizontal display width adjustment circuit according to the present invention.
FIG. 3 is a time chart for explaining the operation of the SW control unit.
FIG. 4 is a main part block diagram of an example of a set clock timing shift unit of the horizontal display width adjustment circuit according to the present invention.
FIG. 5 is a time chart for explaining the operation of a setting clock timing shift unit.
FIG. 6 is a main block diagram of an example of a lock detection unit of the horizontal display width adjustment circuit according to the present invention.
FIG. 7 is a time chart for explaining the operation of an example of the lock detection unit.
FIG. 8 is a main part block diagram of another example of the lock detection unit.
FIG. 9 is a time chart for explaining the operation of another example of the lock detection unit.
FIG. 10 is a block diagram of a main part of an example of a conventional horizontal display width adjustment circuit.
[Explanation of symbols]
Reference Signs List 1 A / D conversion unit 2
10 1 / N frequency divider 11 terminal (for inputting N value setting data)
12 terminals (for setting clock input)
13 Set clock
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16380597A JP3567679B2 (en) | 1997-06-20 | 1997-06-20 | Horizontal display width adjustment circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16380597A JP3567679B2 (en) | 1997-06-20 | 1997-06-20 | Horizontal display width adjustment circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1115428A JPH1115428A (en) | 1999-01-22 |
JP3567679B2 true JP3567679B2 (en) | 2004-09-22 |
Family
ID=15781048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16380597A Expired - Fee Related JP3567679B2 (en) | 1997-06-20 | 1997-06-20 | Horizontal display width adjustment circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3567679B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006098532A (en) * | 2004-09-28 | 2006-04-13 | Sharp Corp | Display device |
JP4612536B2 (en) | 2005-12-14 | 2011-01-12 | Necディスプレイソリューションズ株式会社 | Video equipment and video processing method |
JP5146318B2 (en) * | 2006-09-27 | 2013-02-20 | 日本電気株式会社 | Display method, display system, portable communication terminal, and display controller |
-
1997
- 1997-06-20 JP JP16380597A patent/JP3567679B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1115428A (en) | 1999-01-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040607 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080625 Year of fee payment: 4 |
|
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