JP4446791B2 - Daコンバータシステムにおける校正装置および校正方法 - Google Patents
Daコンバータシステムにおける校正装置および校正方法 Download PDFInfo
- Publication number
- JP4446791B2 JP4446791B2 JP2004132040A JP2004132040A JP4446791B2 JP 4446791 B2 JP4446791 B2 JP 4446791B2 JP 2004132040 A JP2004132040 A JP 2004132040A JP 2004132040 A JP2004132040 A JP 2004132040A JP 4446791 B2 JP4446791 B2 JP 4446791B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- offset
- calibration
- converter
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
デジタル的方法は、ボリュームを絞った場合、DAコンバータの残留ノイズは絞られず耳障りなノイズが残る。
しかし、アナログ的方法では、デジタル入力信号にオフセットが無くても、DAコンバータのオフセットとアナログボリューム回路のオフセットとのオフセット差が存在するため、無音状態におけるボリュームの変更時、オフセット差も増幅あるいは減衰され、いわゆる“ボツ音”と呼ばれる段差ノイズが発生するという問題がある。
半導体集積回路外部にコンデンサ素子を付加するのは、小型化を常に目指すポータブル用途のオーディオ装置にとって、大きなディスアドバンテージである。
図17は、そのオフセット差を校正する手段からなる従来のシステム構成(特許文献1参照)の1例を示す。
前記デジタルノイズシェーパと前記DA変換回路との間に、前記デジタル入力信号のビット位置を制御するランダマイザを設けてもよい。
本発明の第1の実施の形態を、図1〜図3に基づいて説明する。
(構成)
図1は、本発明に係るDAコンバータシステム1の構成例を示す。
調整信号発生回路31は、ゲイン制御回路15へ動作点調整信号40を出力する。
CPU30は、DSP等の制御回路からなる。
検出回路32は、コンパレータ等からなる。
この検出回路32は、校正期間中には、アナログボリューム回路3からゲイン制御されたアナログ制御信号23を受けて、オフセット比較結果としてHかLかを検出し、この検出結果をCPU30に送る。
なお、このオフセット校正情報60は、校正回路4の外部に設けた記憶デバイス等に記憶させてもよい。
以下、本DAコンバータシステム1の動作について説明する。
図2の校正回路4のオフセット校正処理について説明する。
さらに、CPU201は、校正期間を意図する校正指示信号41をDAコンバータ2へ出力する。
本発明の第2の実施の形態を、図4〜図11に基づいて説明する。なお、前述した第1の例と同一部分については、その説明を省略し、同一符号を付す。
図4は、DAコンバータシステム1の構成を示す。
以下、本システムの動作について説明する。
本システムのオフセット校正処理を具体的に説明する。
まず、通常状態の動作について説明する。
図5において、デジタル入力信号20は、例えば2の補数表現の16ビット、44.1KHzのオーディオデジタル信号で、無信号状態のコードはミッドスケールコード(すなわち、オールゼロコード)で表現される。
入力素子は8系統あり、デジタルノイズシェーパ11から出力される各信号の「1」あるいは「0」に対応した電荷がクロックに同期して入力される。
簡単のためボリューム設定は2段階で、通常状態ではスイッチS3はオフであり、スイッチS1あるいはスイッチS2のいずれか一方をオンすることにより、入力側抵抗値と出力側抵抗値の比によってゲインが設定されたアナログ信号を出力する。
次に、校正期間の動作について説明する。
通常の8ビット入力を校正期間には、校正回路4から出力される制御信号(CAL)101が変化し、8ビット中4ビットをHレベル信号に、残りの4ニットをLレベル信号に強制的にスイッチして出力する。
これにより、校正動作が完了し、以降の通常状態においては校正期間に記憶したオフセット校正情報60に基づく電圧をゲイン制御回路15の動作点を調整するためにオペアンプ95の非反転入力端子に与える。
本発明の第3の実施の形態を、図12〜図16に基づいて説明する。なお、前述した各例と同一部分については、その説明を省略し、同一符号を付す。
図12は、DAコンバータシステム1の構成を示す。
以下、通常状態の動作は前述した第1および第2の例と同じであるのでその説明は省略し、異なる部分であるランダマイザ73の動作についてのみ説明する。
これにより、DA変換回路12から出力されるアナログ信号22aは、個体差による2つのグループ間の容量差に対応したノイズを含むが、クロック周期の2倍の周期のレートという高周波ノイズのため、アナログローパスフィルタ71において大幅に減衰される。その結果、DAコンバータ2からは、レベル変動のないほぼ静止したオフセット電圧のアナログ出力信号22が出力される。
半数を「1」、半数を「0」とするあるコードと、全ての「1」と「0」を入れ替えた逆のコードの2つを交互に繰り返してDA変換回路12に入力して作られるアナログ信号22aは、DA変換回路12の各入力素子の個体差による高周波成分を含むが、アナログローパスフィルタ71において高周波成分は除去された無信号状態に静止したアナログ出力信号22となるので、正確な校正を行うことができる。
2 DAコンバータ
3 アナログボリューム回路
4 校正回路
11 デジタルノイズシェーパ
12 DA変換回路
13 コードパターン発生部
14 スイッチ部
15 ゲイン制御回路
20 デジタル入力信号
21,21a デジタル信号
22,22a アナログ出力信号
23 アナログ制御信号
30 CPU
31 調整信号発生回路
32 検出回路
33 記憶回路
40 動作点調整信号
41 校正指示信号
50,51 基準オフセット信号
60 オフセット校正情報
70 デジタルインターポレーションフィルタ
71 アナログローパスフィルタ
100 システム
101 デジタル加算ブロック
102 コンバータ
103 利得制御回路
104 校正回路
105 オフセットレジスタ
110 デジタル入力信号
120 アナログ出力信号
130 デジタル信号
Claims (16)
- デジタル入力信号をDAコンバータのノイズシェーパ、DA変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するDAコンバータシステムにおいて、
前記DAコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正装置であって、
前記オフセット差の校正期間において、
前記DAコンバータの前記DA変換回路に、前記ノイズシェーパから出力されるデジタル信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する入力制御手段と、
前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する動作点調整信号発生手段と、
前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出するオフセット差検出手段と、
前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報を記憶する記憶手段と、
前記DAコンバータおよび前記アナログボリューム回路の動作期間において、
前記校正期間に記憶した前記オフセット校正情報に基づいて、前記DAコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記DAコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする調整手段と
を具えたことを特徴とする校正装置。 - 前記デジタル入力信号は、
2のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項1記載の校正装置。 - デジタル入力信号をDAコンバータのデジタルインターポレーションフィルタ、ノイズシェーパ、DA変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するDAコンバータシステムにおいて、
前記DAコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正装置であって、
前記オフセット差の校正期間において、
前記DAコンバータの前記DA変換回路に、前記ノイズシェーパから出力されるデジタル信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する入力制御手段と、
前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する動作点調整信号発生手段と、
前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出するオフセット差検出手段と、
前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報を記憶する記憶手段と、
前記DAコンバータおよび前記アナログボリューム回路の動作期間において、
前記校正期間に記憶した前記オフセット校正情報に基づいて、前記DAコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記DAコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする調整手段と
を具えたことを特徴とする校正装置。 - 前記デジタル入力信号は、2のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない、複数のビット数のデジタル信号であり、
該デジタル信号を前記デジタルインターポレーションフィルタにより補間し、
該補間されたデジタル信号をノイズシェイプし前記ノイズシェーパから出力されるデジタル信号は、前記デジタル入力信号のビット数よりもビット数の少ない2のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項3記載の校正装置。 - 前記ノイズシェーパから出力されるデジタル信号は、
等価な重みを有する複数のビット数のデジタル信号であることを特徴とする請求項1ないし4のいずれかに記載の校正装置。 - 前記校正期間中に前記DA変換回路に入力する前記基準オフセット信号は、
単一のコードからなるコードパターンであることを特徴とする請求項1ないし5のいずれかに記載の校正装置。 - 前記校正期間中に前記DA変換回路に入力する前記基準オフセット信号は、
少なくとも2つ以上のコードを予め設定されたパターンで繰り返すコードパターンであることを特徴とする請求項1ないし5のいずれかに記載の校正装置。 - 前記デジタルノイズシェーパと前記DA変換回路との間に、前記デジタル入力信号のビット位置を制御するランダマイザを設けたことを特徴とする請求項1ないし7のいずれかに記載の校正装置。
- デジタル入力信号をDAコンバータのノイズシェーパ、DA変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するに際して、
前記DAコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正方法であって、
前記オフセット差の校正期間において、
前記DAコンバータの前記DA変換回路に、前記ノイズシェーパから出力されるデジタル信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する工程と、
前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する工程と、
前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出する工程と、
前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報をメモリに記憶する工程と、
前記DAコンバータおよび前記アナログボリューム回路の動作期間において、
前記校正期間に記憶した前記オフセット校正情報に基づいて、前記DAコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記DAコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする工程と
を具えたことを特徴とする校正方法。 - 前記デジタル入力信号は、
2のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項9記載の校正方法。 - デジタル入力信号をDAコンバータのデジタルインターポレーションフィルタ、ノイズシェーパ、DA変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するに際して、
前記DAコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正方法であって、
前記オフセット差の校正期間において、
前記DAコンバータの前記DA変換回路に、前記ノイズシェーパから出力されるデジタル信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する工程と、
前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する工程と、
前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出する工程と、
前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報をメモリに記憶する工程と、
前記DAコンバータおよび前記アナログボリューム回路の動作期間において、
前記校正期間に記憶した前記オフセット校正情報に基づいて、前記DAコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記DAコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする工程と
を具えたことを特徴とする校正方法。 - 前記デジタル入力信号は、2のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない、複数のビット数のデジタル信号であり、
該デジタル信号を前記デジタルインターポレーションフィルタにより補間し、
該補間されたデジタル信号をノイズシェイプし前記ノイズシェーパから出力されるデジタル信号は、前記デジタル入力信号のビット数よりもビット数の少ない2のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項11記載の校正方法。 - 前記ノイズシェーパから出力されるデジタル信号は、
等価な重みを有する複数のビット数のデジタル信号であることを特徴とする請求項9ないし12のいずれかに記載の校正方法。 - 前記校正期間中に前記DA変換回路に入力する前記基準オフセット信号は、
単一のコードからなるコードパターンであることを特徴とする請求項9ないし13のいずれかに記載の校正方法。 - 前記校正期間中に前記DA変換回路に入力する前記基準オフセット信号は、
少なくとも2つ以上のコードを予め設定されたパターンで繰り返すコードパターンであることを特徴とする請求項9ないし13のいずれかに記載の校正方法。 - 前記デジタルノイズシェーパと前記DA変換回路との間に接続されたランダマイザによって、前記デジタル入力信号のビット位置を制御することを特徴とする請求項9ないし15のいずれかに記載の校正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004132040A JP4446791B2 (ja) | 2004-04-27 | 2004-04-27 | Daコンバータシステムにおける校正装置および校正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004132040A JP4446791B2 (ja) | 2004-04-27 | 2004-04-27 | Daコンバータシステムにおける校正装置および校正方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005318123A JP2005318123A (ja) | 2005-11-10 |
JP4446791B2 true JP4446791B2 (ja) | 2010-04-07 |
Family
ID=35445128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004132040A Expired - Fee Related JP4446791B2 (ja) | 2004-04-27 | 2004-04-27 | Daコンバータシステムにおける校正装置および校正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4446791B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI355807B (en) * | 2008-06-26 | 2012-01-01 | Realtek Semiconductor Corp | Digital-to-analog converter for converting 1-bit s |
US10382049B1 (en) * | 2018-09-06 | 2019-08-13 | Globalfoundaries Inc. | On-chip calibration circuit and method with half-step resolution |
TW202207213A (zh) * | 2020-08-13 | 2022-02-16 | 香港商吉達物聯科技股份有限公司 | 雜訊整型式音量調整系統、方法 |
TW202207215A (zh) * | 2020-08-13 | 2022-02-16 | 香港商吉達物聯科技股份有限公司 | 雜訊重塑式數字自動增益控制系統、方法 |
-
2004
- 2004-04-27 JP JP2004132040A patent/JP4446791B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005318123A (ja) | 2005-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2994497B2 (ja) | D/aコンバータのdcオフセットキャリブレーション方法とd/aコンバータのdcオフセットキャリブレーションシステム | |
US5034744A (en) | Deglitching circuit | |
JP4636926B2 (ja) | マルチビットδς変調型daコンバータ | |
JP3580555B2 (ja) | 補聴器装置 | |
US6459394B1 (en) | Multi-bank flash ADC array with uninterrupted operation during offset calibration and auto-zero | |
US20070176810A1 (en) | Pulse width modulation in digital power amplifier | |
JPH06104754A (ja) | 梯子型抵抗をトリミングするための既埋設修正データメモリを備えた多段アナログデジタル変換器 | |
JP6102521B2 (ja) | Sarアナログ・デジタル変換方法およびsarアナログ・デジタル変換回路 | |
JP2008017367A (ja) | オートゲインコントロール回路 | |
US4618851A (en) | Apparatus for reproducing signals pre-stored in a memory | |
CN106253901B (zh) | 模拟数字转换装置及相关的校准方法及校准模块 | |
JP4446791B2 (ja) | Daコンバータシステムにおける校正装置および校正方法 | |
US7898451B2 (en) | Analog-to-digital converter, optical disk reproduction device, and receiver device | |
JP2012244521A (ja) | 比較器及びad変換器 | |
JP4526919B2 (ja) | A/d変換装置 | |
JPH11122112A (ja) | 波形整形装置およびσδ型d/a変換装置 | |
JP2683705B2 (ja) | ディジタル/アナログ変換装置 | |
JP4899271B2 (ja) | アナログ制御方法、アナログ制御装置、agc、及びagcの制御方法 | |
JP4446792B2 (ja) | Daコンバータシステムにおける校正装置および校正方法 | |
US7079069B2 (en) | Analog-digital converter and method for analog-digital converting | |
JP3556066B2 (ja) | 歪み検出装置および歪み補正装置および歪み補正方法 | |
JP3312538B2 (ja) | 音響信号処理装置 | |
GB2444986A (en) | Digital to analogue converter | |
JP3336823B2 (ja) | 音響信号処理装置 | |
JP5541113B2 (ja) | デルタシグマ型変調回路を用いたda変換器、da変換方法、及びプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061130 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090716 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100115 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4446791 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |