JP2005318123A - Ｄａコンバータシステムにおける校正装置および校正方法 - Google Patents

Abstract

【課題】 回路規模が小さく、かつ、正確な校正動作が可能なノイズシェーパーを含むＤＡコンバータシステムを提供すること。
【解決手段】 ノイズシェーパ１１を含むＤＡコンバータシステムにおいて、校正期間中において、ＤＡ変換回路１２に予め定められたオフセット調整用の基準オフセット信号５０，５１を入力し、ＤＡ変換された基準オフセット信号に対して動作点調整信号４０を比較し、オフセット差がゼロ値となる時点での動作点調整信号４０の値を検出し、検出した動作点調整信号４０に対応するオフセット校正情報６０をメモリ３３に記憶し、動作期間において、校正期間に記憶したオフセット校正情報６０に基づいてＤＡコンバータ１２の動作点又はアナログボリューム回路３のゲイン制御回路１５の動作点を調整する。
【選択図】 図１

Description

本発明は、デジタル信号を入力としてゲイン制御されたアナログ信号を出力するＤＡコンバータシステムおよび校正方法に関し、特に、校正期間中に正確な校正操作が行われ、通常動作期間中（非校正期間中）のゲイン変更時にボツ音の発生を防止可能な、ノイズシェーパを有するＤＡコンバータシステムおよび校正方法に関する。

ＣＤプレーヤやＤＶＤプレーヤなどのデジタルオーディオシステムでは、メディアから抽出されたデジタル信号をＤＡコンバータによりアナログ信号とし、スピーカやヘッドホンを鳴らすことが行われるが、ボリューム設定（すなわち、ゲイン制御）して適切な音量で音楽等を聴くことがなさる。

ボリューム設定には、デジタル信号に係数を乗じて行うデジタル的方法と、アナログ信号をアナログボリューム回路を介して制御するアナログ的方法との２種類がある。
デジタル的方法は、ボリュームを絞った場合、ＤＡコンバータの残留ノイズは絞られず耳障りなノイズが残る。

これに対して、アナログ的方法は、ＤＡコンバータの残留ノイズがアナログボリューム回路で絞られるため、ノイズも小さくなり、無音時のノイズはより好ましい状態となる。
しかし、アナログ的方法では、デジタル入力信号にオフセットが無くても、ＤＡコンバータのオフセットとアナログボリューム回路のオフセットとのオフセット差が存在するため、無音状態におけるボリュームの変更時、オフセット差も増幅あるいは減衰され、いわゆる“ボツ音”と呼ばれる段差ノイズが発生するという問題がある。

そこで、ボツ音の発生をなくすためのオフセット差を解消する代表的な手段として、ＤＡコンバータとアナログボリューム回路との間に、コンデンサを直列に挿入してＤＣ信号成分を遮断する手段と、オフセットを校正する校正期間を設け、この校正期間中にオフセット差を無くすような操作を行う手段とがある。

前者の遮断する手段の場合には、通常０．１ｕＦから１０ｕＦ程度のコンデンサが必要となり、半導体集積回路にはとても集積し得ない。
半導体集積回路外部にコンデンサ素子を付加するのは、小型化を常に目指すポータブル用途のオーディオ装置にとって、大きなディスアドバンテージである。

特表平９−５００２５０号公報

したがって、後者の校正期間を設け、この校正期間中にオフセット差を無くすような操作を行う手段を、半導体回路で適切に実施することが最も強く望まれる。このオフセット差を校正する手段として、以下に示すような手段が記載されている。
図１７は、そのオフセット差を校正する手段からなる従来のシステム構成（特許文献１参照）の１例を示す。

このオフセット差を校正するシステム１００は、デジタル加算ブロック１０１と、コンバータ１０２（ＤＡＣ）と、利得制御回路１０３と、校正回路１０４と、オフセットレジスタ１０５とからなる。

この構成では、校正回路１０４は、校正期間中においては、利得制御回路１０３（すなわち、アナログボリューム回路）から出力されるアナログ出力信号１２０の一部を抽出して、そのアナログ出力信号１２０に含まれるオフセットを検出する。

また、校正回路１０４は、非校正期間である通常動作状態においては、デジタル入力信号１１０とアナログ出力信号１２０とのオフセット差を相殺するデジタル信号１３０をデジタル入力信号１１０に加算する処理を行う。

しかし、このような校正処理では、加えられるオフセット差を相殺するデジタル信号１３０によりＤＡコンバータ１０２の入力は上位ビット側に演算ビット幅を拡張する必要があり、ＤＡコンバータ１０２自体の回路規模が大きくなってしまうという問題がある。

さらに、特許文献１のシステムでは、ノイズシェーパを有するＤＡコンバータシステムにおけるＤＡコンバータ１０２の校正動作については何ら詳細に述べておらず、ノイズシェーパーを含むＤＡコンバータ１０２の場合の校正動作時に克服すべき重要な問題点、すなわち、ノイズシェ−ピングによる局所的な信号ピークに対する対策は何らなされていない。

そこで、本発明の目的は、ノイズシェーパを含むＤＡコンバータシステムにおいて、ＤＡコンバータおよびアナログボリューム回路の回路規模を増大させることなく小型で、かつ、通常の動作期間中においてボリューム無切替え時のボツ音を発生せず、ノイズシェ−ピングによる局所的な信号ピークに対しても正確な校正動作が可能な、ＤＡコンバータシステムおよび校正方法を提供することにある。

本発明は、デジタル入力信号をＤＡコンバータのノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するＤＡコンバータシステムにおいて、前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正装置であって、前記オフセット差の校正期間において、前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する入力制御手段と、前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する動作点調整信号発生手段と、前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出するオフセット差検出手段と、前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報を記憶する記憶手段と、前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする調整手段とを具えることによって、校正装置を構成する。

ここで、前記デジタル入力信号は、２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号としてもよい。

本発明は、デジタル入力信号をＤＡコンバータのデジタルインターポレーションフィルタ、ノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するＤＡコンバータシステムにおいて、前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正装置であって、前記オフセット差の校正期間において、前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する入力制御手段と、前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する動作点調整信号発生手段と、前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出するオフセット差検出手段と、前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報を記憶する記憶手段と、前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする調整手段とを具えることによって、校正装置を構成する。

前記デジタル入力信号は、２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない、複数のビット数のデジタル信号であり、該デジタル信号を前記デジタルインターポレーションフィルタにより補間し、該補間されたデジタル信号を前記ノイズシェーパによりノイズシェイプした前記デジタル入力信号のビット数よりもビット数の少ない２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号としてもよい。

前記ノイズシェーパの出力信号は、等価な重みを有する複数のビット数のデジタル信号としてもよい。

前記校正期間中に前記ＤＡ変換回路に入力する前記基準オフセット信号は、単一のコードからなるコードパターンとしてもよい。

前記校正期間中に前記ＤＡ変換回路に入力する前記基準オフセット信号は、少なくとも２つ以上のコードを予め設定されたパターンで繰り返すコードパターンとしてもよい。
前記デジタルノイズシェーパと前記ＤＡ変換回路との間に、前記デジタル入力信号のビット位置を制御するランダマイザを設けてもよい。

本発明は、デジタル入力信号をＤＡコンバータのノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するに際して、前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正方法であって、前記オフセット差の校正期間において、前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する工程と、前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する工程と、前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出する工程と、前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報をメモリに記憶する工程と、前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする工程とを具えることによって、校正方法を提供する。

本発明は、デジタル入力信号をＤＡコンバータのデジタルインターポレーションフィルタ、ノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するに際して、前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正方法であって、前記オフセット差の校正期間において、前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する工程と、前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する工程と、前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出する工程と、前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報をメモリに記憶する工程と、前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする工程とを具えることによって、校正方法を提供する。

本発明によれば、ノイズシェーパを含むＤＡコンバータシステムにおいて、校正期間中において、ＤＡ変換回路に予め定められたオフセット調整用の基準オフセット信号を入力し、ＤＡ変換された基準オフセット信号に対してオフセット比較信号を比較し、オフセット差がゼロ値となる時点でのオフセット比較信号の値を検出し、検出したオフセット比較信号をオフセット校正情報として記憶しておき、動作期間において、校正期間に記憶したオフセット校正情報に基づいて記ＤＡコンバータの動作点又はアナログボリューム回路のゲイン制御回路の動作点を調整するようにしたので、該動作期間におけるＤＡコンバータのアナログ出力信号とアナログボリューム回路のアナログ制御信号との間でのオフセット差を無くすことができ、これにより、ＤＡコンバータおよびアナログボリューム回路の回路規模を増大させることなく小型で、かつ、ノイズシェ−ピングによる局所的な信号ピークに対しても正確な校正動作を行うことができる。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。

［第１の例］
本発明の第１の実施の形態を、図１〜図３に基づいて説明する。
（構成）
図１は、本発明に係るＤＡコンバータシステム１の構成例を示す。

本ＤＡコンバータシステム１は、ＤＡコンバータ２と、アナログボリューム回路３と、校正回路４とから構成される。

ＤＡコンバータ２は、デジタル入力信号２０が入力されるデジタルノイズシェーパ１１と、ノイズシェイプされたデジタル信号２１が入力されるＤＡ変換回路１２と、コードパターン発生部１３と、入力信号の切替えを行うスイッチ部１４とからなる。

デジタル入力信号２０は、２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号である。

アナログボリューム回路３は、ゲイン制御回路１５を有する。このゲイン制御回路１５は、ＤＡ変換回路１２によりＤＡ変換されたアナログ出力信号２２が入力され、この信号をゲイン制御したアナログ制御信号２３を出力する。

コードパターン発生部１３は、校正期間中にＤＡ変換回路１２に入力する基準オフセット信号を発生する回路である。

本例では、基準オフセット信号として、単一のコードからなるコードパターン５０が用いられる。

図２は、校正回路４の内部構成を示す。

校正回路４は、ＣＰＵ３０と、調整信号発生回路３１と、検出回路３２と、記憶回路３３とからなる。

この校正回路４は、ＤＡコンバータ２から出力されるアナログ出力信号２２と、アナログボリューム回路３から出力されるアナログ制御信号２３とのオフセット差を校正する。
調整信号発生回路３１は、ゲイン制御回路１５へ動作点調整信号４０を出力する。
ＣＰＵ３０は、ＤＳＰ等の制御回路からなる。

この調整信号発生回路３１は、ＤＡコンバータ２のスイッチ部１４へ校正指示信号４１を出力することにより、校正指示信号４１に基づいてスイッチ部１４の切替え動作がなされ、ノイズシェイプされたデジタル信号２１又はコードパターン５０がＤＡ変換回路１２に入力される。
検出回路３２は、コンパレータ等からなる。
この検出回路３２は、校正期間中には、アナログボリューム回路３からゲイン制御されたアナログ制御信号２３を受けて、オフセット比較結果としてＨかＬかを検出し、この検出結果をＣＰＵ３０に送る。

記憶回路３３は、ＳＲＡＭ回路やフリップフロップ等の記憶素子からなり、検出結果をオフセット校正情報６０として記憶する。
なお、このオフセット校正情報６０は、校正回路４の外部に設けた記憶デバイス等に記憶させてもよい。

（動作）
以下、本ＤＡコンバータシステム１の動作について説明する。

図１において、２のべき乗の重み付けをされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号からなるデジタル入力信号２０がＤＡコンバータ２に入力されると、その入力信号はノイズシェーパ１１によってノイズシェープされたデジタル信号２１に変換される。

この場合、デジタル入力信号２０と、デジタルノイズシェーパ１１から出力されたデジタル信号２１とは同じレートである。従って、このデジタルノイズシェーパ１１に入力されたデジタル入力信号２０は、同じ信号レートのデジタル信号２１として出力され、ＤＡ変換回路１２に導入される。

ＤＡ変換回路１２は、ノイズシェープされたデジタル信号２１をＤＡ変換してアナログ出力信号２２に変換し、アナログボリューム回路３に出力する。

アナログボリューム回路３では、アナログ出力信号２２をゲイン制御回路１５にてゲイン制御し、アナログ制御信号２３を出力する。このアナログ制御信号２３は、オフセット校正用として校正回路４にも導入される。

（オフセット校正処理）
図２の校正回路４のオフセット校正処理について説明する。

ＣＰＵ２０１は、アナログ信号である動作点調整信号４０の値を徐々に変化させるように調整信号発生回路３１を制御し、検出回路３２からの検出結果が変化した時（すなわち、オフセット差がゼロ値となる時点であって、オフセット調整が完了した時点）に、動作点調整信号４０を変化させる制御を終了する。

また、ＣＰＵ２０１は、そのオフセット調整が完了した時点における動作点調整信号４０に対応したオフセット校正情報６０を記憶回路３３に書き込む。
さらに、ＣＰＵ２０１は、校正期間を意図する校正指示信号４１をＤＡコンバータ２へ出力する。

ＣＰＵ３０は、非校正期間（通常の動作期間）には、記憶回路３３から校正期間中に記憶しておいたオフセット調整が完了した時点に相当するオフセット校正情報６０を読み出し、このオフセット校正情報６０に従ってオフセット差を解消するための動作点調整信号４０を調整信号発生回路３１から発生させてゲイン制御回路１５へ送る。

図３は、本システムにおけるオフセット校正処理の手順をフローチャートとしてまとめたものである。

ステップＳ１では、校正期間中或いは通常の動作期間中か否かが判定される。校正期間中のときは、ステップＳ２に進む。一方、通常の動作期間中のときは、ステップＳ５に飛ぶ。

ステップＳ２では、校正指示信号４１をＤＡコンバータ２のスイッチ部１４に出力してスイッチの切替えを行う。この入力切替え動作により、それまでデジタルノイズシェーパ１１から出力されたデジタル信号２１に代わって、コードパターン発生部１３により発生させた単一のコードパターン５０（基準オフセット信号）が、ＤＡ変換回路１２に入力される。

また、これと同時に、校正回路４から、オフセット差がゼロ値となる動作点を検出するためのオフセット調整用の動作点調整信号４０（オフセット比較信号）が、ゲイン制御回路１５へ出力される。

例えば、後述する図６に示すＤＡ変換回路１２において、オペアンプ９０の非反転入力端子（＋）に与える電圧を調整することによって、校正することができる。

ステップＳ３では、ゲイン制御回路１５においてアナログ変換されたコードパターン５０に対して、動作点調整信号４０を比較する。

この比較結果は、図２に示す校正回路４の検出回路３２に送られて判定される。この判定では、それら両方の信号４０，５０の大きさが同一となる時点、すなわち、オフセット差がゼロ値となる時点での動作点調整信号４０の値を検出する。

ステップＳ４では、その検出したオフセット差がゼロ値となる時点での動作点調整信号４０に対応するオフセット校正情報６０を記憶回路３３に記憶する。

ステップＳ５では、通常の動作期間中において、校正期間中に記憶したオフセット校正情報６０に基づいて動作点調整信号４０を生成し、この動作点調整信号４０をアナログボリューム回路３のゲイン制御回路１５に入力してその動作点を調整する。

このようなオフセット校正処理によって、動作期間中においては、ＤＡコンバータ２のアナログ出力信号２２のオフセットと、アナログボリューム回路３のアナログ制御信号２３のオフセットとの間で、オフセット差が生じないような調整することができる。

以上述べたように、局所的に大きなノイズとなるシェーピングノイズを含まない単一のコードからなるコードパターン５０をＤＡ変換したアナログ出力信号２２に基づいて校正処理が行うことができるので、簡単な回路構成で正確な校正処理を行うことが可能となり、本システムの動作期間中におけるボツ音（オフセット段差）の発生を無くすことができる。

［第２の例］
本発明の第２の実施の形態を、図４〜図１１に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。

（構成）
図４は、ＤＡコンバータシステム１の構成を示す。

本例のＤＡコンバータシステム１では、ＤＡコンバータ２は、デジタルインターポレーションフィルタ７０と、デジタルノイズシェーパ１１と、ＤＡ変換回路１２と、アナログローパスフィルタ７１とが順次接続して構成され、デジタル入力信号２０をアナログ出力信号２２に変換して出力する。

デジタル入力信号２０は、２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない、少なくとも１６ビット以上のビット数をもつデジタル信号である。

デジタルノイズシェーパ１１は、ノイズシェープした１６ビットよりもビット数の少ない、高速な２のべき乗の重み付けをされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビットのデジタル信号に変換する。

コードパターン発生部１３が発生する基準オフセット信号は、２つのコードを交互に繰り返すパターンからなるコードパターン５１である。このコードパターン５１は、校正回路４から出力される校正指示信号４１に基づいて、校正期間中にＤＡ変換回路１２に入力される。

なお、その他の構成は、図１の構成と同様である。

（動作）
以下、本システムの動作について説明する。

本ＤＡコンバータシステム１では、入力される例えば１６ビットというようなビット数の多いデジタル入力信号２０は、デジタルインターポレーションフィルタ７０により補間される。

このデジタルインターポレーションフィルタ７０に入力されたデジタル入力信号２０は、入力された信号レートより速い信号レートのデジタル信号として出力され、その速い信号レートのデジタル信号がデジタルノイズシェーパ１１に入力される。

デジタルノイズシェーパ１１は、その入力された速い信号レートのデジタル信号を、デジタルノイズシェーパ１１によりノイズシェープし、また、その入力された速い信号レートと同じレートのデジタル信号として出力し、ＤＡ変換回路１２に導入する。

従って、デジタル入力信号２０と、デジタルノイズシェーパ１１から出力されたノイズシェイプされたデジタル信号２１とは、異なるレートとなっている。

（オフセット校正処理）
本システムのオフセット校正処理を具体的に説明する。

＜非校正期間：通常状態の動作＞
まず、通常状態の動作について説明する。
図５において、デジタル入力信号２０は、例えば２の補数表現の１６ビット、４４．１ＫＨｚのオーディオデジタル信号で、無信号状態のコードはミッドスケールコード（すなわち、オールゼロコード）で表現される。

デジタルインターポレーションフィルタ７０は、デジタル入力信号２０を８倍のレートで補間し、さらに、その１６倍のレート（すなわち、ＤＡコンバータ２への入力に対して１２８倍のレート）で１６回同じデータを出力する。

このデジタルインターポレーションフィルタ７０から出力されるデジタル信号は、入力と同じ程度の解像度を得るため、１６ビット或いは１６ビット以上のビット数を有するデジタル信号である。

デジタルノイズシェーパ１１は、例えば３次のデルタシグマ変調器であり、このブロックに入力される信号レートと同じレート（すなわち、ＤＡコンバータ２への入力に対して１２８倍のレート）の出力を行う。

本例では、このデジタルノイズシェーパ１１からの出力は、８ビットの重み付けされていない等価な８ビット（すなわち、８レベル）の信号であり、「コード０」から「コード７」の８レベルで表現される。

また、３ビット（すなわち８レベル）の信号８０は、図５に示されるような関係で重み付けされていない等価な８ビットの信号８１に変換され、ＤＡ変換回路１２に導入される。

ＤＡ変換回路１２は、８ビットにされたデジタルノイズシェーパ１１から出力されたデジタル信号２１に従ってアナログ信号２２を発生する。

図６は、スイッチドキャパシター回路からなるＤＡ変換回路１２の構成を示す。
入力素子は８系統あり、デジタルノイズシェーパ１１から出力される各信号の「１」あるいは「０」に対応した電荷がクロックに同期して入力される。

すなわち、クロックがＨレベルのときＰ１で指されるスイッチはオンとなり、Ｐ２で指されるスイッチはオフとなる。また、クロックがＬレベルのときＰ１で指されるスイッチはオフとなり、Ｐ２で指されるスイッチはオンとなる。

各入力素子の容量をＣとすると、デジタルノイズシェーパ１１から出力されるデジタル信号２１の各ビットが、「１」の場合は電荷量（（＋ＶＲＥＦ）−（ＶＧＮＤ））×Ｃが、「０」の場合は電荷量（（−ＶＲＥＦ）−（ＶＧＮＤ））×Ｃが、一回のクロック周期ごとに入力される。

このクロックは、デジタルノイズシェーパから出力されたデジタル信号２１のレートと等しくすることができ、また、（＋ＶＲＥＦ）は正電源電圧、（−ＶＲＥＦ）は負電源電圧または接地電位、（ＶＧＮＤ）は（＋ＶＲＥＦ）と（−ＶＲＥＦ）の中点電圧とすることができる。

そして、図６のＤＡ変換回路１２の出力段に接続されたオペアンプ９０の出力端子９１からアナログ信号２２ａが出力される。

図４のアナログローパスフィルタ７１は、図６のＤＡ変換回路１２の帰還容量ＣｆｂおよびスイッチトキャパシタＣ２によってでも実現されるが、図７に示すオペアンプ９３を有するスムージングフィルタとして構成し、より高周波成分が除去されたアナログ信号として出力することもできる。

図８は、ゲイン制御回路１５としてのアナログボリューム回路の１例を示す。
簡単のためボリューム設定は２段階で、通常状態ではスイッチＳ３はオフであり、スイッチＳ１あるいはスイッチＳ２のいずれか一方をオンすることにより、入力側抵抗値と出力側抵抗値の比によってゲインが設定されたアナログ信号を出力する。

すなわち、Ｓ１がオンの時ゲインは−Ｒ７３／（Ｒ７１＋Ｒ７２）であり、Ｓ２がオンの時ゲインは−（Ｒ７２＋Ｒ７３）／Ｒ７１である。

そして、図８のゲイン制御回路１５の出力段に接続されたオペアンプ９５の出力端子９６からアナログ制御信号２３が出力される。

このようなＤＡコンバータシステム１では、ＤＡコンバータ２から出力されたアナログ出力信号２２のオフセットと、ゲイン制御回路１５から出力されたゲイン制御されたアナログ制御信号２３のオフセットにオフセット差があると、オフセット差の電圧もゲイン変更に伴い増幅或いは減衰されるため、無音状態でゲイン変更するとゲイン制御回路の出力電圧に段差が発生し、ボツ音（段差ノイズ）となる。

そこで、通常状態に先立って、以下に示すような校正期間を設けて、校正回路４を用いてオフセット差を無くす校正を行う。

＜校正期間＞
次に、校正期間の動作について説明する。

校正期間においては、例えばＤＡコンバータ２がオフセット電圧を出力するようにし、アナログボリューム回路３から出力されるゲイン制御されたアナログ制御信号２３のオフセットを調整し、オフセット差を無くす処理を行う。

ＤＡコンバータ２の入力を、無信号入力を意味するミッドスケールコード入力にすると、図９に示すように、無信号状態に相当するデジタルノイズシェーパ１１から出力されたデジタル信号２１の出力レベルは、「コード４」であるが、シェーピングノイズを含むため、「コード３」あるいは「コード５」が混ざった状態となる。

このデジタル信号２１をＤＡ変換回路１２およびアナログローパスフィルタ７１を介してアナログ信号に変換しても、図９中の破線１００に示すように局所的なピークを持ってしまう。従って、その局所的なピークの部分において校正動作が行われると、正しい校正が行われないことになる。

そこで、本発明においては、校正期間においては、ＤＡ変換回路１２へ入力される信号を、例えば、固定コードからなるコードパターン５１（基準オフセット信号）とする。本例では、コードパターン発生部１３から出力される基準オフセット信号として、２つのコードを交互に繰り返すパターンからなるコードパターン５１とする。

図１０は、コードパターン５１を発生するコードパターン発生部１３の構成例を示す。
通常の８ビット入力を校正期間には、校正回路４から出力される制御信号（ＣＡＬ）１０１が変化し、８ビット中４ビットをＨレベル信号に、残りの４ニットをＬレベル信号に強制的にスイッチして出力する。

また、前述した図５のコード名に従い、「コード４」の場合はＤＡ変換回路１２に４個の「１」信号と、４個の「０」信号が与えられる。これにより、ＤＡ変換回路１２から出力されるアナログ信号２２ａは、シェ−ピングノイズを含まず、静止したＤＡコンバータ２のオフセット電圧として出力される。

図１１は、コードパターン５１の１例を示す。

アナログローパスフィルタ７１から出力されるアナログ出力信号２２は、破線１０５のように、局所的なピークを持たない。

このように局所的なピークを持たずにＤＡコンバータ２から出力されるアナログ出力信号２２のオフセット電圧と、アナログボリューム回路３のゲイン制御回路１５のオフセット電圧とのオフセット差が無いように調整する。この調整の感度を高めるために、ゲイン制御回路１５のゲインは、できるだけ高い設定とすることが望ましい。

本例では、図８のゲイン制御回路１５を構成するボリューム回路のスイッチＳ１とスイッチＳ２とをオフにして、スイッチＳ３をオンにし、入力信号をオペアンプ９５の反転入力端子（−）に接続する。

これにより、オペアンプ９５はコンパレータとして動作し、オペアンプ９５の非反転入力端子（＋）と入力信号の大小関係にしたがってＬレベル或いはＨレベルの論理信号を出力する。

オペアンプ９５の非反転入力端子に与えられる電圧は校正回路４で発生され、低い電圧から徐々に高い電圧に変化させていき、オペアンプ９５の出力を校正回路４がモニタする。

始め与えられる電圧が低い場合には、オペアンプ９５の出力はＬレベルであり、オフセット差がなくなったところでＨレベルとなる。これらのＬレベル、Ｈレベルの検出は、校正回路４の検出回路３２によって行うことができる。

校正回路４は、Ｈレベルとなる瞬間にオペアンプ９５の非反転入力端子に与える電圧或いはその電圧を与える回路構成を、ＤＡコンバータ２から出力されるアナログ出力信号２２のオフセットと、ゲイン制御回路１５によりゲイン制御されたアナログ制御信号２３のオフセットとのオフセット差を解消するオフセット校正情報６０として、ＳＲＡＭ回路やフリップフロップ等からなる記憶回路３３あるいは外部の記憶デバイスに記憶する。
これにより、校正動作が完了し、以降の通常状態においては校正期間に記憶したオフセット校正情報６０に基づく電圧をゲイン制御回路１５の動作点を調整するためにオペアンプ９５の非反転入力端子に与える。

本例では、ＤＡコンバータ２から出力されるアナログ出力信号２２のオフセットと、ゲイン制御回路１５によりゲイン制御されたアナログ制御信号２３のオフセットとのオフセット差の調整は、ゲイン制御回路１５中のオペアンプ９５の非反転入力端子に与える電圧を調整することにより行ったが、ＤＡコンバータ２の図６に示すＤＡ変換回路１２のオペアンプ９０の非反転入力端子、あるいは、図７に示すアナログローパスフィルタ７１のオペアンプ９３の非反転入力端子に与える電圧を調整し、ＤＡコンバータ２の動作点を調整することによっても同様に校正することが可能である。

以上説明したように、本システムの構成によれば、ＤＡコンバータ２に加えて、前置されるデジタルインターポレーションフィルタ７０および後置されるアナログローパスフィルタ７１があるＤＡコンバータシステムの場合、局所的に大きなノイズとなるシェーピングノイズを含まないコードパターン５１（基準オフセット信号）をＤＡ変換したアナログ出力信号２２によって校正動作が行われるので、正確な校正を行うことができる。

また、本システムは、デジタルノイズシェーパ１１から出力されたデジタル信号１１が、同じ重みを有する複数ビットの信号である場合、局所的に大きなノイズとなるシェーピングノイズを含まないコードパターン５１をＤＡ変換したアナログ出力信号２２によって校正動作が行われるので、正確な校正を行うことができる。

また、本システムは、校正期間中にＤＡ変換回路１２に入力する予め定められたコードパターン５１が、単一のコードである場合、デジタルノイズシェーパ１１からの無信号出力（すなわち、動作中心を意味する信号出力）に対応したコードが一意に決まるときに特に有効であり、無信号出力に対応したコードをＤＡ変換回路１２に入力させ、無信号状態に静止したアナログ出力信号２２によって校正動作を行うことができるので、正確な校正を行うことができる。

［第３の例］
本発明の第３の実施の形態を、図１２〜図１６に基づいて説明する。なお、前述した各例と同一部分については、その説明を省略し、同一符号を付す。

（構成）
図１２は、ＤＡコンバータシステム１の構成を示す。

本例のＤＡコンバータシステム１では、デジタルノイズシェーパ１１とＤＡ変換回路１２との間に、ランダマイザ７３を設ける。

ランダマイザ７３は、デジタルノイズシェーパ１１から出力されるデジタル信号２１が、マルチビット出力で、重み付けされていない複数のビット信号として出力される場合には、ＤＡ変換回路１２の複数のＤＡ変換素子の個体差による歪の発生を緩和するための手段として有効である。

また、固定コードからなるコードパターン５０，５１等の基準オフセット信号の出力は、前述した図１および図４に示したように、ＤＡコンバータ２内で作成することに限るものではない。

（動作）
以下、通常状態の動作は前述した第１および第２の例と同じであるのでその説明は省略し、異なる部分であるランダマイザ７３の動作についてのみ説明する。

ランダマイザ７３は、デジタルノイズシェーパ１１から出力される重み付けされていない等価な８ビットのデジタル信号２１が入力され、やはり重み付けされていない等価な８ビットのデジタル信号２１ａを出力する。

図１３は、ランダマイザ７３から出力されるデジタル信号２１ａのタイミングチャートである。

デジタル信号２１ａとしては、例えば「１」信号が各サンプリング時刻（Ｔ０、Ｔ１、Ｔ２……）毎に循環してゆくようにビット位置が制御される。

同じ「コード４」が続いた場合でも、デジタル信号２１ａは、「１」の位置が循環するので、これにより満遍なく全てのＤＡ変換回路１２内の各ＤＡ変換素子を使うことになり、各ＤＡ変換素子の固体ばらつきを平均化でき、平均的には正しいオフセットのアナログ信号２２ａを発生できるようになる。

この動作についてさらに説明する。

「１」はビット番号の順番につながって存在し、各サンプリング周期で、その次の周期では前の周期で最後の「１」であったビットの次を基点として「１」が並ぶ。ただし、ビット８は常に「０」であるので、「１」の循環はビット１からビット７の７ビットで行われる。

本例の場合、校正動作は、校正期間においてランダマイザ７３から出力されるデジタル信号１２ａを例えば無信号状態に対応する「１」が４個と「０」が４個のパターンであるが、各ビットは「１」と「０」を交互に繰り返す処理をする。

図１４は、そのような「１」、「０」のパターンを発生する発生回路７４を示す。

この発生回路７４は、ランダマイザ７３からＤＡ変換回路１２の前段の信号経路中に挿入される。

校正期間を意図する信号ＣＡＬをＨレベルにすることで、（１１１１００００）というコードと、（００００１１１１）というコードとを、ＣＬＫの周期で交互に繰り返して出力する。

図１５は、ランダマイザ７３から回路７４を介して、各サンプリング時刻（Ｔ０、Ｔ１、Ｔ２・・・）毎に出力されるデジタル信号２１ａのタイミングチャートを示す。
これにより、ＤＡ変換回路１２から出力されるアナログ信号２２ａは、個体差による２つのグループ間の容量差に対応したノイズを含むが、クロック周期の２倍の周期のレートという高周波ノイズのため、アナログローパスフィルタ７１において大幅に減衰される。その結果、ＤＡコンバータ２からは、レベル変動のないほぼ静止したオフセット電圧のアナログ出力信号２２が出力される。

図１６に示すように、無信号状態に相当するデジタルノイズシェーパ１１から出力されたデジタル信号２１の出力レベルに対して、アナログローパスフィルタ７１から出力されるアナログ出力信号２２は、破線１１０のように局所的なピークを持たない。従って、正確な校正動作が行われる。

なお、ＤＡコンバータ２から出力されたアナログ出力信号２２のオフセットと、ゲイン制御回路１５から出力されたゲイン制御されたアナログ制御信号２３のオフセットとにオフセット差が無いように調整する手順については、前述した第１の例および第２の例と同様である。

また、本例でのシステムは、校正期間中にＤＡ変換回路１２に入力する予め定められたコードパターンが、２つのコードを交互に繰り返すパターンである場合、デジタルノイズシェーパ１１からの無信号出力（すなわち、動作中心を意味する信号出力）に対応したコードが、２つのコードの中間にあるときに特に有効である。

この２つのコードを交互に繰り返してＤＡ変換回路１２に入力して作られるアナログ信号２２ａは、高周波成分を含むが、アナログローパスフィルタ７１で高周波成分は除去された無信号状態に静止したアナログ出力信号２２となるので、ほぼ静止したアナログ信号によって校正動作が行われ、正確な校正を行うことができる。

また、デジタルノイズシェーパ１１から出力されるデジタル信号２１が、同じ重みを有する複数ビットの信号であり、無信号出力（すなわち動作中心を意味する信号出力）に対応したコードが一意に決まり、「１」と「０」の個数が等しい時に特にも有効である。
半数を「１」、半数を「０」とするあるコードと、全ての「１」と「０」を入れ替えた逆のコードの２つを交互に繰り返してＤＡ変換回路１２に入力して作られるアナログ信号２２ａは、ＤＡ変換回路１２の各入力素子の個体差による高周波成分を含むが、アナログローパスフィルタ７１において高周波成分は除去された無信号状態に静止したアナログ出力信号２２となるので、正確な校正を行うことができる。

本発明の第１の実施の形態である、ＤＡコンバータシステムの構成を示すブロック図である。 校正回路の構成を示すブロック図である。 オフセット校正処理を示すフローチャートである。 本発明の第２の実施の形態である、ＤＡコンバータシステムの構成を示すブロック図である。 デジタルノイズシェーパからＤＡ変換回路に導入される信号の対応関係を示す説明図である。 ＤＡ変換回路の回路図である。 アナログローパスフィルタの回路図である。 アナログボリューム回路の回路図である。 従来の校正時の各信号を比較例として示すタイムチャートである。 固定コードを発生するコードパターン発生部の構成例を示す回路図である。 本発明の校正時の各信号を示すタイムチャートである。 本発明の第３の実施の形態である、ＤＡコンバータシステムの構成を示すブロック図である。 ランダマイザの動作を示す説明図である。 パターンを発生する信号制御回路の構成例を示す回路図である。 ランダマイザの動作を示す説明図である。 本発明の校正時の各信号を示すタイムチャートである。 オフセット差を校正する手段からなる従来のシステム構成を示すブロック図である。

符号の説明

１ ＤＡコンバータシステム
２ ＤＡコンバータ
３ アナログボリューム回路
４ 校正回路
１１ デジタルノイズシェーパ
１２ ＤＡ変換回路
１３ コードパターン発生部
１４ スイッチ部
１５ ゲイン制御回路
２０ デジタル入力信号
２１，２１ａ デジタル信号
２２，２２ａ アナログ出力信号
２３ アナログ制御信号
３０ ＣＰＵ
３１ 調整信号発生回路
３２ 検出回路
３３ 記憶回路
４０ 動作点調整信号
４１ 校正指示信号
５０，５１ 基準オフセット信号
６０ オフセット校正情報
７０ デジタルインターポレーションフィルタ
７１ アナログローパスフィルタ
１００ システム
１０１ デジタル加算ブロック
１０２ コンバータ
１０３ 利得制御回路
１０４ 校正回路
１０５ オフセットレジスタ
１１０ デジタル入力信号
１２０ アナログ出力信号
１３０ デジタル信号

Claims (16)

1. デジタル入力信号をＤＡコンバータのノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するＤＡコンバータシステムにおいて、
   前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正装置であって、
   前記オフセット差の校正期間において、
   前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する入力制御手段と、
   前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する動作点調整信号発生手段と、
   前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出するオフセット差検出手段と、
   前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報を記憶する記憶手段と、
   前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、
   前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする調整手段と
   を具えたことを特徴とする校正装置。
2. 前記デジタル入力信号は、
   ２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項１記載の校正装置。
3. デジタル入力信号をＤＡコンバータのデジタルインターポレーションフィルタ、ノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するＤＡコンバータシステムにおいて、
   前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正装置であって、
   前記オフセット差の校正期間において、
   前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する入力制御手段と、
   前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する動作点調整信号発生手段と、
   前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出するオフセット差検出手段と、
   前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報を記憶する記憶手段と、
   前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、
   前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする調整手段と
   を具えたことを特徴とする校正装置。
4. 前記デジタル入力信号は、２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない、複数のビット数のデジタル信号であり、
   該デジタル信号を前記デジタルインターポレーションフィルタにより補間し、
   該補間されたデジタル信号を前記ノイズシェーパによりノイズシェイプした前記デジタル入力信号のビット数よりもビット数の少ない２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項３記載の校正装置。
5. 前記ノイズシェーパの出力信号は、
   等価な重みを有する複数のビット数のデジタル信号であることを特徴とする請求項１ないし４のいずれかに記載の校正装置。
6. 前記校正期間中に前記ＤＡ変換回路に入力する前記基準オフセット信号は、
   単一のコードからなるコードパターンであることを特徴とする請求項１ないし５のいずれかに記載の校正装置。
7. 前記校正期間中に前記ＤＡ変換回路に入力する前記基準オフセット信号は、
   少なくとも2つ以上のコードを予め設定されたパターンで繰り返すコードパターンであることを特徴とする請求項１ないし５のいずれかに記載の校正装置。
8. 前記デジタルノイズシェーパと前記ＤＡ変換回路との間に、前記デジタル入力信号のビット位置を制御するランダマイザを設けたことを特徴とする請求項１ないし７のいずれかに記載の校正装置。
9. デジタル入力信号をＤＡコンバータのノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するに際して、
   前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正方法であって、
   前記オフセット差の校正期間において、
   前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する工程と、
   前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する工程と、
   前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出する工程と、
   前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報をメモリに記憶する工程と、
   前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、
   前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする工程と
   を具えたことを特徴とする校正方法。
10. 前記デジタル入力信号は、
    ２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項９記載の校正方法。
11. デジタル入力信号をＤＡコンバータのデジタルインターポレーションフィルタ、ノイズシェーパ、ＤＡ変換回路に順次入力してアナログ出力信号に変換し、該アナログ出力信号をアナログボリューム回路のゲイン制御回路に入力してゲイン制御されたアナログ制御信号を出力するに際して、
    前記ＤＡコンバータから出力される前記アナログ出力信号のオフセットと、前記アナログボリューム回路から出力される前記アナログ制御信号のオフセットとのオフセット差を校正する校正方法であって、
    前記オフセット差の校正期間において、
    前記ＤＡコンバータの前記ＤＡ変換回路に、前記デジタル入力信号に代わって、所定のオフセット調整用の基準オフセット信号を入力させるための校正指示信号を入力する工程と、
    前記基準オフセット信号に対するオフセット差がゼロ値となる時点を検出するためのオフセット調整用の動作点調整信号を順次作成し、該動作点調整信号を前記ゲイン制御回路に入力する工程と、
    前記基準オフセット信号に対して前記動作点調整信号を順次比較して該信号間のオフセット差を求め、該オフセット差がゼロ値となる時点での動作点調整信号の値を検出する工程と、
    前記検出したオフセット差がゼロ値となる時点での動作点調整信号に対応するオフセット校正情報をメモリに記憶する工程と、
    前記ＤＡコンバータおよび前記アナログボリューム回路の動作期間において、
    前記校正期間に記憶した前記オフセット校正情報に基づいて、前記ＤＡコンバータの動作点又は前記アナログボリューム回路の前記ゲイン制御回路の動作点を調整することによって、該動作期間における前記ＤＡコンバータから出力されるアナログ出力信号と前記校正期間における前記アナログボリューム回路から出力されるアナログ制御信号との間でオフセット差が生じないようにする工程と
    を具えたことを特徴とする校正方法。
12. 前記デジタル入力信号は、２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない、複数のビット数のデジタル信号であり、
    該デジタル信号を前記デジタルインターポレーションフィルタにより補間し、
    該補間されたデジタル信号を前記ノイズシェーパによりノイズシェイプした前記デジタル入力信号のビット数よりもビット数の少ない２のべき乗の重み付けされたデジタル信号、又は、等価な重みをもつ重み付けされていない複数のビット数のデジタル信号であることを特徴とする請求項１１記載の校正方法。
13. 前記ノイズシェーパの出力信号は、
    等価な重みを有する複数のビット数のデジタル信号であることを特徴とする請求項９ないし１２のいずれかに記載の校正方法。
14. 前記校正期間中に前記ＤＡ変換回路に入力する前記基準オフセット信号は、
    単一のコードからなるコードパターンであることを特徴とする請求項９ないし１３のいずれかに記載の校正方法。
15. 前記校正期間中に前記ＤＡ変換回路に入力する前記基準オフセット信号は、
    少なくとも２つ以上のコードを予め設定されたパターンで繰り返すコードパターンであることを特徴とする請求項９ないし１３のいずれかに記載の校正方法。
16. 前記デジタルノイズシェーパと前記ＤＡ変換回路との間に接続されたランダマイザによって、前記デジタル入力信号のビット位置を制御することを特徴とする請求項９ないし１５のいずれかに記載の校正方法。
    

Images