JP4433028B2 - 電気光学素子の駆動方法、駆動装置及び電子機器 - Google Patents

Description

本発明は、パルス幅変調を用いて、電気光学素子である画素を駆動する画素の駆動方法、駆動装置及び電子機器に関する。

従来、マトリクス状に配置された複数の画素を、該画素を選択するための走査信号及び前記画素が表示すべき階調を規定するためのデータ信号を用いて駆動するという画素の駆動方法が用いられている。該画素の駆動方法のうち、表示画像の画質を向上させる等のために、１フレーム内に設けられている複数の期間（以下、「サブフィールド」という。）の各期間に、前記データ信号の印加を全ての画素について行うというサブフィールド駆動が提案されている。

該サブフィールド駆動によれば、前記各サブフィールドで、各画素に前記データ信号としてオン（例えば、黒）を表すための電圧（例えば、ハイパルス）又はオフ（例えば、白）を表すための電圧（ローパルス）のうちのいずれかを印加し、これにより、１フレーム内で各画素に前記データ信号によりパルス幅変調を施し、その結果として、前記画素に、例えば６４階調のうちの一つの階調を表示させることができる。

しかしながら、従来の２^Ｎ階調でＮ個のサブフィールドで駆動するような場合、前記フレームに含まれる前記複数のサブフィールドの中から、前記オンの電圧を印加すべきサブフィールドが何ら規則性無く選択されることから、例えば、本来同一階調を表示しなければならないにも拘わらず、選択された前記サブフィールド同士の位置関係の無規則性に起因して、異なる階調を表示するという問題があった。

また、２^Ｎ階調で（２^Ｎ−１）個のサブフィールドで駆動するような場合、サブフィールド数が多く、１フレーム期間に画素に電圧を書き込む回数が増加し、消費電力が増える。
さらに、階調の数を増加させること、即ち、多階調化に伴い各サブフィールドの長さをより短くしなければならないことから、前記データ信号の印加を時間的な制約の下に行わなければならず、前記データ信号の印加を高精度に制御することが困難であるという問題もあった。

上記問題を解決するために、本発明の目的は、不規則に選択されるサブフィールドの位置に起因する階調の相違を回避することができる画素の駆動方法、駆動装置及び電子機器を提供することにある。

本発明に係る電気光学素子の駆動方法は、電気光学素子がフレーム期間を通じて表示すべき階調を規定する階調データに対応する期間の間、前記電気光学素子をオン状態にすることにより、前記電気光学素子に前記階調を表示させる電気光学素子の駆動方法であって、１フレームを複数のサブフィールド期間に分割し、前記階調データに対応し相互に連続した複数のサブフィールド期間を有する第１のサブフィールド群と、当該第１のサブフィールド群の前又は後に位置し、当該第１のサブフィールド群の合計期間の長さに実質的に相当するかまたは前記合計期間の長さ以上の長さに相当するサブフィールド期間を複数有する第２のサブフィールド群とを有し、前記第１のサブフィールド群及び前記第２のサブフィールド群の境界から最も離れて位置する前記第１のサブフィールド群の内の１つの方向及び該境界から最も離れて位置する前記第２のサブフィールド群の内の１つの方向に前記階調データに従って順次サブフィールド期間を選択する選択ステップと、選択された前記サブフィールド期間の間、前記電気光学素子をオン状態にする駆動ステップとを含み、前記駆動ステップは、前記階調データに拘わらず、前記電気光学素子をオン状態にする期間を前記境界に挿入することを特徴とする。

本発明に係る電気光学素子の駆動装置は、電気光学素子がフレーム期間を通じて表示すべき階調を規定する階調データに対応する期間の間、前記電気光学素子をオン状態にすることにより、前記電気光学素子に前記階調を表示させる電気光学素子の駆動装置であって、１フレームを複数のサブフィールド期間に分割し、前記階調データに対応し相互に連続した複数のサブフィールド期間を有する第１のサブフィールド群と、当該第１のサブフィールド群の前または後に位置し、当該第１のサブフィールド群の合計期間の長さに実質的に相当するかまたは前記合計期間の長さ以上の長さに相当するサブフィールド期間を複数有する第２のサブフィールド群とを有し、前記第１のサブフィールド群及び前記第２のサブフィールド群の境界から最も離れて位置する前記第１のサブフィールド群の内の１つの方向及び該境界から最も離れて位置する前記第２のサブフィールド群の内の１つの方向に前記階調データに従って順次サブフィールド期間を選択する選択回路と、選択された前記サブフィールド期間の間、前記電気光学素子をオン状態にする駆動回路とを含み、前記駆動回路は、前記階調データに拘わらず、前記電気光学素子をオン状態にする期間を前記境界に挿入することを特徴とする。

本発明に係る電子機器は、マトリクス状に配置された複数の電気光学素子を含み、電子機器に関連する画像を表示するための表示装置と、上記電気光学素子の駆動装置とを備えることを特徴とする。

以下、本発明の実施の形態について、図面を参照して説明する。
［第１の実施の形態］
本発明に係る画素の駆動方法であるサブフィールド駆動方法を用いた電気光学装置について説明する。
図１は、第１の実施の形態の電気光学装置の構成を示す。該電気光学装置は、素子基板及び対向基板間に複数の画素をマトリクス状に備えており、１フレーム、即ち１フレームの期間に、行方向（Ｘ）に並ぶ所定数の画素を同時に選択することを垂直方向に順次行う、即ち、線順次を行うと共に、階調を規定するための信号、即ち、０又は±Ｖを画素に印加することにより、各画素に前記階調を表示させる。より詳しくは、前記電気光学装置は、例えば、一の行に配列された所定数の画素を、１フレームを構成する複数のサブフィールドの各サブフィールド毎に選択する。いずれのサブフィールドで前記画素に電圧を印加するかにより、１フレーム内で前記画素にパルス幅変調を施す。これにより、前記画素に印加する電圧実効値を変え、前記画素に１フレーム間に階調を表示させることができる。
以下、±Ｖを印加することを“オン”といい、０を印加することを“オフ”という。なお、液晶は交流駆動を必要とすることから、＋Ｖの印加と−Ｖの印加とは、階調の観点からは実質的に同義である。

図１０は、サブフィールドを示す。１フレーム（１Ｆ）は、図１０に示されるように、サブフィールドＳＦ１〜ＳＦ７から構成されている。サブフィールドＳＦ１〜ＳＦ３の長さの重み付けは小さく設定されており、他方、サブフィールドＳＦ５〜ＳＦ７の長さの重み付けは、大きく設定されている。例えば、電気光学装置に供給される、画素が表示すべき階調を規定する階調データが４ビットにより１６階調を定めることを想定すると、サブフィールドＳＦ１〜ＳＦ３の長さは、「１」階調に相当し、他方、サブフィールドＳＦ５〜ＳＦ７の長さは、「４」階調に相当する。即ち、サブフィールドＳＦ５〜ＳＦ７の長さは、３つのサブフィールドＳＦ１〜ＳＦ３の合計の長さと、これらのうちの１つのサブフィールドの長さとを合計した長さに実質的に相当する。液晶の駆動に関する閾値電圧Ｖｔｈを与えるために、前記サブフィールドＳＦ１〜ＳＦ３及び前記サブフィールドＳＦ５〜ＳＦ７の間の設けられているサブフィールドＳＦ４を、階調に拘らず常時オン状態にする。

サブフィールドＳＦ５〜ＳＦ７（における画素）のオン／オフ状態は、上記４ビットの階調データの上位２ビットにより定める。換言すれば、サブフィールドＳＦ５〜ＳＦ７は、前記上位２ビットに従って、サブフィールドＳＦ５からサブフィールドＳＦ７の方向に沿って順次選択される。例えば、上位２ビットが“００”のときは、サブフィールドＳＦ５〜ＳＦ７の全てをオフ状態にし、“０１”のときは、サブフィールドＳＦ５のみをオン状態にし、“１０”のときは、サブフィールドＳＦ５及びＳＦ６をオン状態にし、“１１”のときは、サブフィールドＳＦ５〜ＳＦ７の全てをオン状態にする。

サブフィールドＳＦ１〜ＳＦ３のオン／オフ状態は、上記４ビットの階調データの下位２ビットにより定める。換言すれば、サブフィールドＳＦ１〜ＳＦ３は、前記下位２ビットに従って、サブフィールドＳＦ３からサブフィールドＳＦ１の方向に沿って順次選択される。例えば、下位２ビットが“００”のときは、サブフィールドＳＦ１〜ＳＦ３の全てをオフ状態にし、“０１”のときは、サブフィールドＳＦ３のみをオン状態にし、“１０”のときは、サブフィールドＳＦ２及びＳＦ３をオン状態にし、“１１”のときは、サブフィールドＳＦ１〜ＳＦ３の全てをオン状態にする。

サブフィールドＳＦ５〜ＳＦ７及びサブフィールドＳＦ１〜ＳＦ３のオン／オフ常態についてより詳述すれば、例えば、階調データが「９」階調を規定する“１００１”であるとき、図１０に示されるように、サブフィールドＳＦ５及びＳＦ６をオン状態にし、かつサブフィールドＳＦ３をオン状態にする。また、例えば、階調データが「１４」階調を規定する“１１１０”であるとき、図１０に示されるように、サブフィールドＳＦ５〜７の全てをオン状態にし、かつサブフィールドＳＦ２及びＳＦ３をオン状態にする。

ここで、２のＮ乗（Ｎは、２以上の整数）の階調数の階調を規定するＮビットの階調データを上位Ｍビット（Ｍは、Ｎより小さい正の整数）と下位（Ｎ−Ｍ）ビットとに分けることを想定すると、前記下位（Ｎ−Ｍ）ビットに対応する複数の第１のサブフィールドの個数、及び前記上位Ｍビットに対応する複数の前記第２のサブフィールドの個数は、それぞれ、（２^Ｎ−Ｍ−１）個、（２^Ｍ−１）個であり、さらに、前記第１のサブフィールドの重み付けがαであることを想定すると、前記第２のサブフィールドの重み付けは、α２^Ｎ−Ｍになる。

上記したように、前記階調データに応じて、相互に連続する複数のサブフィールド（ＳＦ５〜ＳＦ７）と、相互に連続する複数のサブフィールド（ＳＦ１〜ＳＦ３）とを、実質的に相互に隣接するサブフィールドＳＦ５及びＳＦ３間の境界（基準点）から、換言すれば、サブフィールドＳＦ４（の後端）から、サブフィールドＳＦ１またはサブフィールドＳＦ７の方向に順番に選択する。すなわち、上記サブフィールドＳＦ１〜ＳＦ３、サブフィールドＳＦ５〜ＳＦ７を、フレーム期間の中央から外側へ順次選択する。したがって、階調データの値に拘わらず、オン状態にすべきサブフィールドを連続的に選択することができ、これにより、サブフィールドの非連続性に起因する階調の不具合いの発生を回避することが可能になる。

また、上位ビットのサブフィールドと下位ビットのサブフィールドとの境界に常時オンとすべきサブフィールドＳＦ４を設けることにより、上記の連続性を維持した上で、液晶の特性に応じた電圧実効値を液晶に印加することができることから、階調制御を的確に行なうことができる。

図１に戻り、電気光学装置は、図１に示されるように、表示部１０１ａと、発振回路１５０と、タイミング信号生成回路２００と、データ変換回路３００と、走査線駆動回路１３０と、データ線駆動回路１４０とを含む。

表示部１０１ａには、前記複数の画素１１０がｍ行×ｎ列に配置されており、該複数の画素１１０を選択するための走査線１１２がＸ(行）方向に延在して形成され、他方、前記複数の画素１１０に前記階調を規定するデータ信号を供給するためのデータ線１１４がＹ（列）方向に延在して形成されている。

タイミング信号生成回路２００には、上位装置（図示せず）から供給される垂直同期信号Ｖｓ、水平同期信号Ｈｓおよび入力階調データＤ０〜Ｄ３のドットクロック信号ＤＣＬＫ、並びに発振回路１５０から供給される読み出しタイミングの基本クロックＲＣＬＫに基づき、図１に示されるような信号ＬＣＯＭ、ＦＲ、ＤＹ、ＣＬＹ、ＬＰ、及びＣＬＸを生成する。

駆動信号ＬＣＯＭは、前記複数の画素１１０を駆動するために対向基板の対向電極に印加される一定電位（零電位）である。交流化信号ＦＲは、１フレーム毎に、液晶への印加電圧を極性反転するタイミングを指し示す。スタートパルスＤＹは、各サブフィールドＳＦ１〜ＳＦ７の位置を指し示す。クロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定するために用いられる。ラッチパルスＬＰは、水平走査期間（１Ｈ）を規定する。クロック信号ＣＬＸは、表示用のドットクロック信号である。

データ変換回路３００は、４ビットで１６階調を規定する階調データＤ０〜Ｄ３を供給される。ここで、例えば、Ｄ３は、最上位ビットであり、他方、Ｄ０は、最下位ビットである。データ変換回路３００は、前記階調データＤ０〜Ｄ３に基づきデータ信号Ｄｓを生成し、該データ信号Ｄｓをデータ線駆動回路１４０に出力する。

走査線駆動回路１３０は、前記表示部１０１ａに含まれるｍ本の走査線１１２に、前記タイミング信号生成回路２００から出力される信号ＤＹ及びＣＬＹに基づき、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍをそれぞれ供給して、水平走査期間１Ｈの期間に前記ｍ本の走査線１１２のそれぞれを複数回選択し、より具体的には、１フレームが図１０に示す７個のサブフィールドから構成されているときには、１フレーム内で各走査線１１２を７回選択する。データ線駆動回路１４０は、選択された走査線１１２に係る１行分の画素１１０に、前記タイミング信号生成回路２００から出力される信号ＦＲ、ＬＰ及びＣＬＸ、並びに前記データ変換回路３００から出力されるデータ信号Ｄｓに基づき、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎを、ｎ本のデータ線１１４を介してそれぞれ供給する。

図２（ａ）は、表示部に設けられている画素の構成を示す。図に示されるように、薄膜トランジスタ（ＴＦＴ）１１６のゲート、ソース及びドレインが前記走査線１１２、前記データ線１１４、及び画素電極１１８にそれぞれ接続されており、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟持されている。画素電極１１８と対向電極１０８との間には電荷を保持するための蓄積容量１１９が形成されている。

画素電極１１８への印加電圧及びデータ線１１４への印加電圧の間のオフセット電圧を軽減するためには、図２（ａ）に示された構成の画素より、図２（ｂ）に示された、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを相補的に組み合わせた構成の画素が望ましい。図２（ａ）に示すように、一方のチャンネル型のトランジスタが用いられている場合は、オフセット電圧が必要になる。

図３（ａ）、（ｂ）は、電気光学装置の構造を示す。該電気光学装置１００は、図１に示された構成要素に加えて、例えば、シール材１０４、遮光膜１０６、偏向板、配向膜及びカラーフィルタを備えている。

図４は、データ線駆動回路の構成を示す。図１に示したデータ線駆動回路１４０は、図４に示されるように、Ｘシフトレジスタ１４０２と、第１のラッチ回路１４０４と、第２のラッチ回路１４０６と、電位選択回路１４０８とから構成されている。
Ｘシフトレジスタ１４０２は、タイミング信号生成回路２００から供給されるラッチパルスＬＰを、前記タイミング信号生成回路２００から供給されるクロック信号ＣＬＸに従ってラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして第１のラッチ回路１４０４に順次供給する。

１のラッチ回路１４０４は、データ変換回路３００から出力される前記データ信号Ｄｓを、前記ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎの立ち下がりで順次ラッチする。第２のラッチ回路１４０６は、第１のラッチ回路１４０４によりラッチされた前記データ信号Ｄｓを前記ラッチパルスＬＰの立ち下がりで一斉にラッチし、電位選択回路１４０８に転送する。

電位選択回路１４０８は、タイミング信号生成回路２００から出力される前記交流化信号ＦＲに基づき、前記ラッチしたデータ信号Ｄｓをデータ信号ｄ１、ｄ２、ｄ３、…ｄｎに変換し、データ線１１４に印加する。すなわち、交流化信号ＦＲがＬレベルであるときは、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎのＨレベルを＋Ｖ１に変換し、他方、交流化信号ＦＲがＨレベルであるときには、データ信号ｄ１、ｄ２、ｄ３、…ｄｎのＨレベルを−Ｖ１に変換する。交流化信号ＦＲがＬであるかＨであるかに拘わらず、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎのＬレベルを０電位に変換する。

図５は、スタートパルス発生回路の構成を示し、また、図６は、スタートパルス発生回路の動作を示すタイムチャートである。スタートパルス発生回路２１０は、図１に示したタイミング信号生成回路２００に設けられており、スタートパルスＤＹを生成する。

スタートパルス発生回路２１０は、図５に示されるように、カウンタ２１１、コンパレータ２１２、マルチプレクサ２１３、リングカウンタ２１４、Ｄフリップフロップ２１５、およびオア回路２１６から構成されている。
カウンタ２１１は、クロック信号ＣＬＹに同期するラインクロック信号ＬＣＬＫをカウントし、そのカウント値は、オア回路２１６の出力信号によってリセットされる。

リングカウンタ２１４は、スタートパルスＤＹの数をカウントし、マルチプレクサ２１３は、リングカウンタ２１４のカウント結果Ｓ２１４に基づいて、サブフィールドＳＦ１〜ＳＦ７の時間を示す計数データＤｃ１、Ｄｃ２、…、Ｄｃ７を選択出力する。
コンパレータ２１２は、カウンタ２１１のカウント値Ｓ２１１とマルチプレクサ２１３の出力データ値Ｓ２１３とを比較し、両者が一致するとき、Ｈレベルである一致信号Ｓ２１２を出力する。コンパレータ２１２は、カウンタ２１１のカウント値Ｓ２１１が、サブフィールドの区切りに達すると一致信号Ｓ２１２を出力する。該一致信号は、オア回路２１６を介してカウンタ２１１のリセット端子にフイードバックされることから、カウンタ２１１は、サブフィールドの区切りから再びカウントを開始する。

Ｄフリップフロップ２１５は、オア回路２１６の出力信号を、ラインクロック信号ＬＣＬＫによってラッチして、スタートパルスＤＹを生成する。オア回路２１６の一方の入力端には、フレームの開始時に、ラインクロック信号ＬＣＬＫの１周期の期間だけＨレベルとなるリセット信号ＲＥＳＥＴが供給される。これにより、カウンタ２１１のカウント値は、フレームの開始時点にリセットされる。

一致信号Ｓ２１２が立ち上がると、まず、ラインクロック信号ＬＣＬＫの立ち上がりタイミングで、スタートパルスＤＹが立ち上がる。一方、前記ラインクロック信号ＬＣＬＫの立上りによって、カウント値Ｓ２１１と出力データ値Ｓ２１３とが一致しなくなることから、一致信号Ｓ２１２は、Ｌレベルになる。従って、次にラインクロック信号ＬＣＬＫが立ち上がったときに、該Ｌレベルである一致信号Ｓ２１２がＤフリップフロップ２１５にラッチされることから、スタートパルスＤＹがＬレベルになる。このようにして、各サブフィールドの最初にスタートパルスＤＹが出力される。

図７は、データ変換回路の構成を示す。図１に示したデータ変換回路３００は、書き込みアドレス制御部３１０、デコーダ３１２、複数のメモリブロック３２１〜３２７、表示アドレス制御部３３０、及びオア回路３３２を含む。デコーダ３１２は、階調データＤ０〜Ｄ３が入力されると、前記階調データＤ０〜Ｄ３を各サブフィールドＳＦ１〜ＳＦ３、ＳＦ５〜ＳＦ７のオン／オフ状態に対応するビットデータであるサブフィールドデータＳＤ１〜ＳＤ３、ＳＤ５〜ＳＤ７に変換する。メモリブロック３２１〜３２７は、各々サブフィールドデータＳＤ１〜ＳＤ３、ＳＤ５〜ＳＤ７を記憶するために設けられており、素子基板１０１の表示領域（ｍ行×ｎ列）に対応して各々ｍ×ｎビットのメモリ空間を有する。メモリブロック３２１〜３２７は、書き込みおよび読み出し動作を非同期に、かつ独立して実行する。

書き込みアドレス制御部３１０は、垂直同期信号Ｖｓ、水平同期信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して、ライトイネーブル信号ＷＥおよび書き込みアドレスＷＡＤを各メモリブロックに供給する。すなわち、書き込みアドレス制御部３１０は、ドットクロック信号ＤＣＬＫをカウントアップし、このカウント結果を書き込みアドレスＷＡＤとして出力するとともに、書き込みアドレスＷＡＤの値が確定する毎にライトイネーブル信号ＷＥを出力する。また、書き込みアドレス制御部３１０のカウント結果は、垂直同期信号Ｖｓが入力される毎にリセットされる。これにより、各メモリブロック３２１〜３２７には、そのｍ×ｎビットのメモリ空間を順次アクセスする書き込みアドレスＷＡＤが供給され、サブフィールドデータＳＤ１〜ＳＤ３、ＳＤ５〜ＳＤ７は対応するメモリブロック内の表示位置に応じたアドレスに順次格納される。

表示アドレス制御部３３０は、上記各サブフィールド期間が開始されると、対応する表示行のビットデータをアクセスするアドレス信号ＲＡＤを出力する。アドレス信号ＲＡＤは、クロック信号ＣＬＸに同期し表示列数に応じて「ｎ−１」回インクリメントされる。これにより、対応する表示行に対して第１列〜第ｎ列のビットを順次アクセスするようなアドレス信号ＲＡＤが出力される。

読出し信号ＲＤ１〜３、ＲＤ５〜７は、各々対応するサブフィールドＳＦ１〜ＳＦ３、ＳＦ５〜ＳＦ７の期間中は常にイネーブル状態になり、それ以外のサブフィールド期間においてはオフ状態にされる。これにより、各サブフィールドＳＦ１〜ＳＦ３、ＳＦ５〜ＳＦ７で、対応する一つのメモリブロックのみが読出し可能な状態になり、他のメモリブロックは読出し禁止状態になる。これにより、サブフィールドＳＦ１が開始されると、メモリブロック３２１から、ｍ行×ｎ列のサブフィールドデータＳＤ１が順次読み出される。

サブフィールドＳＦ２、ＳＦ３においても、同様にメモリブロック３２２、３２３がアクセスされ、各々ｍ行×ｎ列のサブフィールドデータＳＤ２、ＳＤ３が順次読み出される。次に、サブフィールドＳＦ４においては、オン信号Ｓ＿ｏｎがＨレベルに保持される。なお、オン信号Ｓ＿ｏｎは、サブフィールドＳＦ４以外の期間においてはＬレベルに保持される。次に、サブフィールドＳＦ５〜ＳＦ７においても、同様にメモリブロック３２５〜３２７がアクセスされ、各々ｍ行×ｎ列のサブフィールドデータＳＤ５〜ＳＤ７が順次読み出される。オア回路３３２は、これらサブフィールドデータＳＤ１〜ＳＤ３、ＳＤ５〜ＳＤ７およびオン信号Ｓ＿ｏｎの論理和をデータ信号Ｄｓとして出力する。

図８は、デコーダが用いる真理値表を示す。デコーダ３１２が用いる該真理値表は、階調データと、サブフィールドＳＦ１〜ＳＦ３、ＳＦ５〜ＳＦ７のオン／オフを規定する、サブフィールドデータ（ＳＤ１〜ＳＤ３、ＳＤ５〜ＳＤ７）中の１または０との対応関係を示す。例えば、「５」階調（０１０１）を表すためには、サブフィールドデータＳＤ３及びＳＤ５が１であることから、サブフィールドＳＦ３及びＳＦ５をオン状態にする。

図９は、第１の実施の形態の信号の波形を示す。交流化信号ＦＲがＬレベルとなる１フレーム（１Ｆ）において、スタートパルスＤＹが供給されると、走査線駆動回路１３０によるクロック信号ＣＬＹに従う転送によって、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが期間（ｔ）に順次排他的に出力される。期間（ｔ）は、最も短いサブフィールドＳＦ１よりもさらに短い期間に設定されている。

走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に対応する走査信号Ｇ１は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される構成となっている。したがって、スタートパルスＤＹが供給されてから、走査信号Ｇ１が出力されるまでに、ラッチパルスＬＰの１ショット（Ｇ０）がデータ線駆動回路１４０に供給される。

まず、このラッチパルスＬＰの１ショット（Ｇ０）がデータ線駆動回路１４０に供給されると、データ線駆動回路１４０におけるクロック信号ＣＬＸにしたがった転送によって、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが、水平走査期間（１Ｈ）に順次排他的に出力される。なお、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有する。

図４における第１のラッチ回路１４０４は、ラッチ信号Ｓ１の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチし、以下、同様に、上から数えて１本目の走査線１１２と、左から数えてｎ本目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチする。

これにより、まず、図１において上から１本目の走査線１１２との交差に対応する画素１行分のデータ信号Ｄｓが、第１のラッチ回路１４０４により点順次的にラッチされる。なお、データ変換回路３００は、第１のラッチ回路１４０４によるラッチのタイミングに合わせて、各画素の階調データＤ０〜Ｄ３をデータ信号Ｄｓに変換して出力する。

次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ１が出力されると、図１において上から数えて１本目の走査線１１２が選択される結果、当該走査線１１２との交差に対応する画素１１０のトランジスタ１１６がすべてオンとなる。一方、当該クロック信号ＣＬＹの立ち下がりによってラッチパルスＬＰが出力される。そして、このラッチパルスＬＰの立ち下がりタイミングにおいて、第２のラッチ回路１４０６は、第１のラッチ回路１４０４によって点順次的にラッチされたデータ信号Ｄｓを、電位選択回路１４０８を介して、対応するデータ線１１４の各々にデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎとして一斉に供給する。このため、上から数えて１行目の画素１１０においては、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎの書込が同時に行われる。

この書込と並行して、図１において上から２本目の走査線１１２との交差に対応する画素１行分のデータ信号Ｄｓが、第１のラッチ回路１４０４により点順次的にラッチされる。そして、以降同様な動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉ（ｉは、１＜ｉ＜ｍを満たす整数）が出力される１水平走査期間（１Ｈ）においては、ｉ本目の走査線１１２に対応する画素１１０の１行分に対するデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎの書込と、（ｉ＋１）本目の走査線１１２に対応する画素１１０の１行分に対するデータ信号Ｄｓの点順次的なラッチとが並行して行われる。なお、画素１１０に書き込まれたデータ信号は、次のサブフィールドＳＦ２における書込まで保持される。

以下同様な動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。さらに、１フレーム経過後、交流化信号ＦＲがＨレベルに反転した場合においても、各サブフィールドにおいて同様な動作が繰り返される。

［第１の実施の形態の応用］
上述した第１の実施の形態では、各サブフィールドの開始時においてオンを指示する電圧＋Ｖ１または−Ｖ１のデータ信号を、トランジスタ１１６のオンにより画素電極１１８に印加（オン画素書込）しても、画素電極１１８と対向電極１０８との間に液晶１０５を挟持したことによる一種の容量性のために、当該画素電極１１８の電圧は、実際には、直ちに当該データ信号の電圧とはならない。しかも、各サブフィールにおけるトランジスタ１１６のオン期間は、１フレームにおいて垂直走査を１回する通常の駆動と比較して、極めて短い。このため、オンさせるべき画素の画素電極１１８における電圧は、１回の書込動作では、＋Ｖ１または−Ｖ１に達しない状態となる可能性が高い。換言すれば、１フレームにおけるオン画素書込の回数が多くなるにつれて、画素電極１１８の電圧は、＋Ｖ１または−Ｖ１に近づくことが想定される。
このため、画素の階調は、理想的には、１フレームにおいてオンするサブフィールドの総期間だけに依存すべきであるが、実際には、１フレーム当たりにおけるオン画素書込の回数にも依存する傾向が強い。

しかしながら、第１の実施の形態において、１フレームにおけるオン画素書込の回数は、図１０において、各サブフィールドの開始期間において縦太線にて示されるように、階調０、１、２、３では、それぞれ１回、２回、３回、４回であって、階調にしたがって順番に１回ずつ増加するのに対し、階調３よりも１レベル高い階調４では２回になって、逆に２回分減少に転じ、その後、階調５、６、７では、再び階調にしたがって順番に１回ずつ増加する。同様に、階調７では５回であるのに対して階調８では３回になり、階調１１では６回であるのに対して階調１２では４回になり、それぞれ２回分減少してしまう。
すなわち、第１の実施の形態では、１フレーム当たりにおけるオン画素書込の回数は、階調に応じて一様に増加する訳ではない。

このため、第１の実施の形態において、画素に対して指示した階調（指示階調）と、実際の画素による階調（透過率または反射率）とは、図１３（ａ）に示されるように、部分的に平坦に近い部分を有する階段状となってしまう場合がある。詳細には、指示階調３、４とでは、透過率または反射率にほとんど差がなくなる現象が発生する。同様な現象は、指示階調７、８同士と、指示階調１１、１２同士とでも発生する。そして、このような現象は、指示した階調と実際の階調とに差を生じさせるので、表示装置としての階調再現特性を低下させてしまう。

このような階調再現特性の低下を防止するため、本応用例では、各画素のオンオフ期間を規定するサブフィールの設定を次のように改善する。
すなわち、階調データを上位ビットおよび下位ビットに分割したときに、当該上位ビットの最下位ビットの重みに相当する期間長を有するとともに、当該上位ビットにより表現可能な最大値に相当する個数の第２のサブフィールドを２以上に分割して、分割したサブフィールドでは、同一内容の書込動作を実行するように改善した。

このような応用例を、４ビットの階調データを下位２ビットおよび上位２ビットに分割した上記第１の実施の形態に適用すると、図１１に示されるように、サブフィールドＳＦ１〜ＳＦ３の期間長を「１」としたときに「４」の期間長を有するサブフィールドＳＦ５を、例えば「１」および「３」の期間長を有するサブフィールドＳＦ５ａおよびＳＦ５ｂに２分割するとともに、分割したサブフィールドでは、同一内容の書込動作を実行する。同様に、サブフィールドＳＦ６とＳＦ７との各々についても、サブフィールドＳＦ６ａ、ＳＦ６ｂと、ＳＦ７ａ、ＳＦ７ｂとにそれぞれ分割するとともに、分割したサブフィールドでは、同一内容の書込動作を実行する。

このようにサブフィールドを設定すると、１フレームにおけるオン画素書込の回数は、例えば、階調３よりも１レベル高い階調４では３回になって、減少分が１回で済む。同様に、階調７では６回であるのに対して階調８では５回になり、また、階調１１では８回であるのに対して階調１２では７回になり、それぞれ１回分の減少で収まる。
したがって、この応用例では、実際の階調における書込回数の依存性（実際の階調が、１フレームにおいてオンするサブフィールドの総期間のみならず、オン画素書込の回数にも依存してしまう性質）を少なくすることができる。
この結果、指示階調と、実際の画素による階調とは、図１３（ｂ）に示されるように、部分的な平坦であった部分が解消されて、階調再現特性の低下を防止することが可能となる。

ここで、サブフィールドの分割は、スタートパルス発生回路２１０を、図１２に示されるような構成として、分割したサブフィールドの期間の開始時に、上述したスタートパルスＤＹをそれぞれ出力する構成によって容易に達成される。
すなわち、マルチプレクサ２１３に、図５の計数データＤｃ５、Ｄｃ６、Ｄｃ７に換えて、サブフィールドＳＦ５ａ、ＳＦ５ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ７ａ、ＳＦ７ｂの各時間を示す計数データＤＣ５ａ、Ｄｃ５ｂ、Ｄｃ６ａ、Ｄｃ６ｂ、Ｄｃ７ａ、ＤＣ７ｂを供給して、コンパレータ２１２が、カウンタ２１１のカウント値Ｓ２１１とマルチプレクサ２１３の出力データ値Ｓ２１３とを比較し、両者が一致するとき、Ｈレベルである一致信号Ｓ２１２を出力する構成とすれば良い。
また、サブフィールドＳＦ５ａ、ＳＦ５ｂにおいては、それぞれ分割前のサブフィールドＳＦ５と同一のデータ信号Ｄｓを供給すれば良いので、表示アドレス制御部３３０は、サブフィールドＳＦ５ａ、ＳＦ５ｂにわたって、メモリブロック３２５に２回、アドレス信号ＲＡＤを出力すれば良い。同様に、表示アドレス制御部３３０は、サブフィールドＳＦ６ａ、ＳＦ６ｂにわたってメモリブロック３２６に２回、サブフィールドＳＦ７ａ、ＳＦ７ｂにわたってメモリブロック３２７に２回、それぞれアドレス信号ＲＡＤを出力すれば良い。

なお、階調データのうち上位２ビットで表される重み付けに対応する前記第２のサブフィールド期間ＳＦ５、ＳＦ６及びＳＦ７のそれぞれを２分割することに代えて、例えば、３分割してもよい。また、第２のサブフィールド期間を一律に２分割することに代えて、例えば、ある第２のサブフィールド期間を２分割し、他のサブフィールド期間を３分割するように、第２のサブフィールド期間同士で互いに異なる分割数にしてもよい。
分割数を、第２のサブフィールド期間同士で異ならせる場合には、当該上位ビットのうち、あるビットに対応するサブフィールドの分割数については、それよりも下位のビットに対応するサブフィールドの分割数よりも大きく設定しないことが望ましい。換言すれば、第２のサブフィールドの分割数については、第１のサブフィールドとの境界（基準点）に近いほど（すなわち、対応するビットの重みが小さいほど）大きくなるように設定することが望ましい。

例えば、上記応用例において、サブフィールドＳＦ５、ＳＦ６、ＳＦ７の分割数については、図１４において例示されるように、これらサブフィールドの分割数を、ＳＦ５≧ＳＦ６≧ＳＦ７と設定することが望ましい。ここで、図１４において、サブフィールドＳＦ１〜ＳＦ３の期間長を「１」としたときに「４」の期間長を有するサブフィールドＳＦ５は、それぞれ「１」、「１」および「２」の期間長を有するサブフィールドＳＦ５ａ、ＳＦ５ｂおよびＳＦ５ｃに３分割されている。サブフィールドＳＦ６、ＳＦ７についても同様に３分割されている。このように３分割するには、上述した応用例で説明したように、スタートパルス発生回路２１０においてマルチプレクサ２１３に供給する計数データを変更するとともに、表示アドレス制御部３３０におけるアクセスを制御することで可能である。

このように、第２のサブフィールドの分割数を、第１のサブフィールドとの境界に近いほど大きくなるように設定する理由は、以下の通りである。すなわち、各サブフィールにおけるトランジスタ１１６のオン期間は、１フレームにおいて垂直走査を１回する通常の駆動と比較して、極めて短い。このため、オンさせるべき画素の画素電極１１８における電圧は、１回の書込動作では、＋Ｖ１または−Ｖ１に達しない状態となり、特に低温状態で発生する場合がある。換言すれば、１フレームにおけるオン画素書込の回数が多くなるにつれて、画素電極１１８の電圧は、＋Ｖ１または−Ｖ１に近づき、ある回数で飽和することが想定される。このため、第２サブフィールドの境界に近い方で分割数を大きくして、ほぼ飽和する書込み回数になればそれ以上書込み回数を増やさなくても良い。

なお、第２のサブフィールドの分割については、必ずしも上記理由を考慮しなくても良い。例えば、図１５に示されるように、第２のサブフィールド期間ＳＦ５〜ＳＦ７のうち中間に位置する第２のサブフィールド期間ＳＦ６のみを分割するとともに残りの第２のサブフィールド期間ＳＦ５及びＳＦ７を分割せず、または、前記第２のサブフィールド期間ＳＦ５〜ＳＦ７のうち前記境界から最も離れた第２のサブフィールド期間ＳＦ７のみを分割するとともに残りの第２のサブフィールド期間ＳＦ５及びＳＦ６を分割しないようにしてもよい。即ち、第２のサブフィールド期間ＳＦ５〜ＳＦ７のうち任意の第２のサブフィールド期間のみを分割しても良い。

第２のサブフィールドの分割比率については、図１１、図１４および図１５以外であっても良い。例えば、例えば「４」の期間長を有するサブフィールドを、「１．２」および「２．８」のように２分割しても良い。ただし、サブフィールドＳＦ１〜ＳＦ４の期間長が「１」であることとの関係上、この期間を整数倍した期間長に、サブフィールドＳＦ５ａ、ＳＦ５ｂ等の期間を設定する方が、すなわち、第２のサブフィールドの分割期間は、第１のサブフィールド期間のいずれかを単位とする方が、マルチプレクサ２１３に小数を伴う計数データを供給しないで済む点において有利と考える。

［第２の実施の形態］
第２の実施の形態の電気光学装置について、図１６〜図１９を参照して説明する。
図１９は、第２の実施の形態のサブフィールドを示す。図１９と第１の実施の形態のサブフィールドを示す図１０との比較から明らかであるように、第２の実施の形態のフレーム１Ｆには、階調データに拘わらずオフ状態にするサブフィールドＳＦ８が追加されている。

図１６は、第２の実施の形態のスタートパルス発生回路の構成を示し、図１７は、第２の実施の形態のデータ変換回路の構成を示し、図１８は、第２の実施の形態の信号の波形を示す。第２の実施の形態の電気光学装置は、上記サブフィールドＳＦ８を用いて動作すべく、図１６に示されたスタートパルス発生回路２１０及び図１７に示されたデータ変換回路３００を有する。スタートパルス発生回路２１０では、図１６に示されるように、サブフィールドＳＦ８に対応する期間を発生するための計数データＤｃ８がマルチプレクサ２１３ａに供給される。データ変換回路３００では、図１７に示すように、表示アドレス制御部３３０ａが、スタートパルスＤＹがサブフィールドＳＦ８を指し示すときのみＳ＿ｏｆｆ信号を出力する。

第２の実施の形態の電気光学装置によれば、階調を微調整するためにサブフィールドＳＦ１〜ＳＦ７の何れかの期間を多少増減する必要が生じたとき、他のサブフィールドＳＦ１〜ＳＦ３、ＳＦ５〜ＳＦ７の長さを増減することなく、サブフィールドＳＦ８の期間のみを前記増減を要する長さだけ増減することにより前記階調を微調整することができることから、前記階調の微調整を容易に行うことが可能になる。

［第３の実施の形態］
第３の実施の形態の電気光学装置は、第１及び第２の実施形態の電気光学装置より一層の多階調を表示することを特徴とする。第３の実施の形態の電気光学装置について、図２０〜図２３を参照して説明する。

図２３は、第３の実施の形態のサブフィールドを示す。第３の実施の形態の電気光学装置では、該電気光学装置に入力される６ビットの階調データＤ０〜Ｄ５が規定する６４階調を表示すべく、１フレーム（１Ｆ）は、図２３に示されるように、７個のサブフィールドＳＦ１〜ＳＦ７、７個のサブフィールドＳＦ９〜ＳＦ１５、及びサブフィールドＳＦ８を有する。サブフィールドＳＦ１〜ＳＦ７の長さは、「１」階調の重み付けを有し、サブフィールドＳＦ９〜ＳＦ１５の長さは、「８」階調の重み付けを有する。液晶の動作特性により規定される閾値電圧Ｖｔｈを与えるべく、サブフィールドＳＦ８を、階調に拘らず常時オン状態にされる。

サブフィールドＳＦ１〜ＳＦ７のオン／オフ状態は、階調データＤ０〜Ｄ５の下位３ビット（Ｄ０〜Ｄ２）により規定され、他方、サブフィールドＳＦ９〜ＳＦ１５のオン／オフ状態は、階調データＤ０〜Ｄ５の上位３ビット（Ｄ３〜Ｄ５）により規定される。例えば、階調データＤ０〜Ｄ５が、「１０」階調を示す「００１０１０」であるとき、サブフィールドＳＦ６及びＳＦ７をオン状態にし、かつサブフィールドＳＦ９をオン状態にし、また、階調データＤ０〜Ｄ５が、「２８」階調を示す「０１１１００」であるとき、サブフィールドＳＦ４〜ＳＦ７をオン状態し、かつサブフィールドＳＦ９〜ＳＦ１１をオン状態にする。

このように、サブフィールドＳＦ１〜ＳＦ７、及びサブフィールドＳＦ９〜ＳＦ１５を、下位ビット（Ｄ０〜Ｄ２）の値の増加及び上位ビット（Ｄ３〜Ｄ５）の値の増加に従って、サブフィールドＳＦ７及びＳＦ９間の実質的な境界を基点としてフレームの外側の方向へ順々に選択することにより、第１の実施の形態と同様に、選択されるサブフィールドの連続性を確保することが可能になる。
なお、６ビットの階調データＤ０〜Ｄ５を３ビットずつに分割することに代えて、例えば、上位２ビット及び下位４ビットに分割することも可能である。

図２０は、第３の実施の形態のスタートパルス発生回路の構成を示し、図２１は、第３の実施の形態のデータ変換回路の構成を示し、図２２は、第３の実施の形態の電気光学装置の動作を示す。上記の動作を行うべく、第３の実施の形態の電気光学装置は、図２０に示されたスタートパルス発生回路、及び図２１に支援されたデータ変換回路を有する。
スタートパルス発生回路２１０では、図２０に示されるように、サブフィールドＳＦ１〜ＳＦ１５に対応する期間を発生するための計数データＤｃ１〜Ｄｃ１５がマルチプレクサ２１３ｂに供給される。データ変換回路３００では、図２１に示されるように、デコーダ３１２ｂは、階調データＤ０〜Ｄ６を供給され、サブフィールドデータＳＤ１〜ＳＤ７、ＳＤ９〜ＳＤ１５を出力し、また、表示アドレス制御部３３０ｂは、スタートパルスＤＹがサブフィールドＳＦ１〜ＳＦ１５を指し示す毎に、読出し信号ＲＤ１〜ＲＤ７、ＲＤ９〜ＲＤ１５を出力する。

［第４の実施の形態］
第４の実施の形態の電気光学装置について図２４を参照して説明する。
図２４は、第４の実施の形態のサブフィールドを示す。第４の実施の形態の電気光学装置は、図２４に示されるように、第１の実施の形態で説明した、階調データに拘わらず常時オン状態にすべきサブフィールドＳＦ４を、原則としてオン状態にし、他方、前記階調データが００００のときのみ、オフ状態にする。これにより、コントラストを上げ画質を向上することが可能になる。

［第５の実施の形態］
第５の実施の形態の電気光学装置について図２５を参照して説明する。
図２５は、第５の実施の形態のサブフィールドを示す。第５の実施の形態の電気光学装置は、図２５に示されるように、階調に従って選択すべきサブフィールドを、相互に隣接するフレーム間の境界Ｆで連続させる。言い換えれば、第１のサブフィールドと第２のサブフィールドとを階調に応じて順番に選択する際の境界（基準点）Ｐと、フレームの境界Ｆとが一致するようにサブフィールドが構成されている。

このようにすると、第１のサブフィールド（ＳＦ１〜ＳＦ３）は当該境界から時間軸に対し後方方向に、第２のサブフィールド（ＳＦ５〜ＳＦ７）は当該境界から時間軸に対し前方方向に、それぞれ第１の実施の形態とは反対方向に、階調に応じて順番に選択される。すなわち、第５の実施の形態では、サブフィールドの選択方向が、見掛け上、前フレームおよび後フレームの中央に向かうことになる。
したがって、この第５の実施の形態では、選択されるサブフィールドが相隣接する２つのフレームに跨る点において他の実施の形態とは相違するものの、連続性については確保されるので、他の実施の形態と同様に、階調の不具合いの発生を回避することが可能になる。

なお、この第５の実施の形態に、上述した第１の実施の形態の応用例に係る技術（すなわち、第２のサブフィールド同士を２以上に分割する技術）を適用したときのサブフィールドは、例えば図２６に示される通りとなる。すなわち、第２のサブフィールドの分割数については、第１のサブフィールドとの境界Ｐに近いほど大きくなるように設定されるので、時間軸方向からみれば逆になるが、サブフィールドＳＦ５、ＳＦ６、ＳＦ７の分割数は、上記応用例と同様に、それぞれ例えば３回、２回、１回となる。

［第６の実施の形態］
第６の実施の形態の電気光学装置について説明する。第６の実施の形態の電気光学装置は、上記した第１〜第５の実施の形態で説明した、選択されるサブフィールドの連続性を確保する技術と、ＦＲＣ（Frame Rate Control）変調とを組み合わせることを特徴とする。

ＦＲＣ変調とは、１つのフレーム期間を通じて階調を表示するのではなく、相互に連続する複数のフレームを通じて階調を表示することをいう。例えば、２つの連続するフレームを用いて６４階調のうちの「１１」階調を表示しようとするときには、１番めのフレームで、「６」階調を表示し、２番めのフレームで「５」階調を表示する。また、例えば、３つの連続するフレームを用いて６４階調のうちの「１１」階調を表示しようとするときには、１番めのフレームで「４」階調を表示し、２番めのフレームで「４」階調を表示し、３番めのフレームで「３」階調を表示する。表示すべき階調が、６４階調、１２８階調、２５６階調のように一層大きくなることに伴い、低階調を表示するためのサブフィールド、例えば、「１」階調に相当する長さを有するサブフィールドの長さが短くならざるを得ないことから、ＦＲＣ変調は、特に、低階調を表示するためのサブフィールドのオン／オフを高精度に制御することに適する。

ここで、階調データを構成するＮビットが、上位Ｍビット（Ｍは、Ｎより小さい正の整数）及び下位（Ｎ−Ｍ）ビットからなり、第１のサブフィールドが、前記下位（Ｎ−Ｍ）ビット中の最下位ビットの重み付けに相当する第１の重み付けを有し、第２のサブフィールドが、前記上位Ｍビット中の最下位ビットの重み付けに相当する第２の重み付けを有し、前記複数のフレームの数がＦ個であることを想定すると、
各フレームにおける第１のサブフィールドの個数ｂおよび第２のサブフィールドの個数ｃは、それぞれ
ｂ＝（２^Ｎ−Ｍ−１）／Ｆ …(1)、
ｃ＝（２^Ｍ−１） …(2)
で示される。ただし、(1)式において、２Ｎ−Ｍ−１がＦで割り切れないとき（余りが生じるとき）、例外として、個数ｂを、当該商の整数部分に１を加えた数とする。
さらに、第１の重み付けがαであることを想定すると、第２の重み付けβは、
β＝α２^Ｎ−Ｍ／Ｆ …(3)
で示される。

また、１つのフレームについてみて、第１および第２のサブフィールドの選択／非選択の組み合わせを示す選択パターンの数Ｚは、
Ｚ＝２^Ｍ（ｂ＋１） …(4)
で示される。さらに、前記第１及び前記第２のサブフィールド数の合計が最小となるＭの最適解に基づいて、前記階調データを上位ビット及び下位ビットに分割することが望ましい。
なお、上記式(1)、(2)および(4)については、上述した常時オン状態にすべきサブフィールド及び常時オフ常態にすべきサブフィールドを考慮していない。

以下、６ビットの階調データによって規定される６４階調を、３つの連続するフレームを用いて表示する６４階調３ＦＲＣについて、当該階調データを上位２ビット及び下位４ビットに分割した場合を例にとって説明する。
この場合、Ｎ＝６、Ｍ＝２、Ｆ＝３であるので、上記式(1)よりｂ＝５、上記式(2)よりｃ＝３、上記式(3)よりβ＝５．３３α、上記式(4)よりＺ＝２４となる。
この状態について図３０を参照して説明すると、３つのフレームを通じて、階調データの下位４ビットで表現すべき１６階調表示用の１５個のサブフィールドを当該３つのフレームに分散させた結果、最下位ビットの重み付けを有する５個（ｂ＝５）のサブフィールドＳＦ１〜ＳＦ５が各フレームに設けられている。
一方、階調データの上位２ビットのうち、最下位ビットの重み付けに相当する３個（ｃ＝３）のサブフィールドＳＦ７〜ＳＦ９が各フレームに設けられている。詳細には、階調データの最下位ビットの重み付けを「１」としたとき、階調データの上位２ビットのうち、最下位ビットの重み付けは「１６」となり、これを３つのフレームに分散させた結果、サブフィールドＳＦ７〜ＳＦ９の期間長は、「５．３３」となる（サブフィールドＳＦ１〜ＳＦ５の期間長を「１」としたとき）。
結局、各フレームには、下位４ビットに対応するサブフィールドＳＦ１〜ＳＦ５、上位２ビットに対応するＳＦ７〜ＳＦ９、及び、常時オンとすべきサブフィールドＳＦ６の合計９個のサブフィールドが設けられている。

図３０では、下位ビットに対応するサブフィールドＳＦ１〜ＳＦ５の個数が５であり、他方、上位ビットに対応するサブフィールドＳＦ７〜ＳＦ９の個数が３個であることから、選択パターンが２４（＝（５＋１）×（３＋１））種類であることが示されている。この点は、Ｚ＝２４であることからも明らかである。

図３１は、６４階調３ＦＲＣとする場合に、各フレームにおいて選択すべき選択パターンを示す図表である。例えば、階調データが「７」階調（０００１１１）を示すときには、１番めのフレームでは、該１番めのフレームに含まれるサブフィールドのうち、図３０に示した選択パターン３を構成するために必要なサブフィールドを選択し、即ち、サブフィールドＳＦ３〜ＳＦ５を選択し、２番めのフレームでは、該２番めのフレームに含まれるサブフィールドのうち、図３０に示した選択パターン２を構成するために必要なサブフィールドを選択し、即ちサブフィールドＳＦ４及びＦ５を選択し、３番めのフレームでもまた、該３番めのフレームに含まれるサブフィールドのうち、選択パターン２を構成するために必要なサブフィールドを選択する、即ち、サブフィールドＳＦ４及びＳＦ５を選択する。

図２７は、６４階調３ＦＲＣのためのデータ変換回路の構成を示す図である。この図に示されるように、データ変換回路３００ｓは、上記した第１の実施の形態と同様に、書き込みアドレス制御部３１０ｓ、表示アドレス制御部３３０ｓ、フレームメモリ３２１ｓ、及びデコーダ３１２ｓを有する。

階調データＤ０〜Ｄ５は、フレームメモリ３１２ｓの記憶領域のうち、書き込みアドレスＷＡＤで示されるアドレスにて一旦書き込まれた後、読み出しアドレスＲＡＤで示されるアドレスから読み出されて、デコーダ３１２ｓに出力される。
デコーダ３１２ｓは、信号ＦＲＤ０・ＦＲＤ１により特定されるフレーム番号のうち、信号ＳＦＤ０〜ＳＦＤ３により特定されるサブフィールド番号で規定されたサブフィールド期間に応じて（詳細には図２８に示される真理値表にしたがって）、当該階調データをデータ信号Ｄｓにデコードする。
このデータ変換回路３００ｓによれば、例えば、「１」階調を示す階調データ（０００００１）は、３つのフレームのうち、信号ＦＲＤ０・ＦＲＤ１によって１番目のフレームＦＲ１が特定され、さらに、サブフィールドＳＦ１〜ＳＦ９のうち、信号ＳＦＤ０〜ＳＦＤ３によってサブフィールドＳＦ５が特定されたとき、画素をオンとすべき旨を指示する「１」のデータ信号Ｄｓに変換される。

図２９は、６４階調３ＦＲＣの信号の波形を示す。図２９に示される信号の波形は、第１の実施の形態の信号の波形と概ね同一である。

次に、６ビットの階調データによって規定される６４階調を、２つのフレームを用いて表示する６４階調２ＦＲＣについて、当該階調データを上位３ビット及び下位３ビットに分割した場合について説明する。
この場合、Ｎ＝６、Ｍ＝３、Ｆ＝２となるので、上記式(1)の例外によってｂ＝４、上記式(2)よりｃ＝７、上記式(3)よりβ＝４α、上記式(4)よりＺ＝４０となる。
この状態について図３３を参照して説明すると、階調データの最下位ビットの重み付けを有する４個（ｂ＝４）のサブフィールドＳＦ１〜ＳＦ４が各フレームに設けられている一方、階調データの上位３ビットのうちの最下位ビットの重み付けに相当する７個（ｃ＝７）のサブフィールドＳＦ６〜ＳＦ１２が各フレームに設けられている。
なお、サブフィールドＳＦ１〜ＳＦ４の各期間長を「１」としたとき、サブフィールドＳＦ６〜ＳＦ１２の各期間長は、「４」となる。
結局、各フレームには、下位３ビットに対応する３個のサブフィールドＳＦ１〜ＳＦ４、上位３ビットに対応する７個のＳＦ６〜ＳＦ１２、及び、常時オンとすべきサブフィールドＳＦ５の合計１２個のサブフィールドが設けられている。このため、１フレームでの選択パターンは、図３３に示されるように、４０（＝（４＋１）×（７＋１））種類となる。この点は、Ｚ＝４０であることからも明らかである。

図３４は、６４階調２ＦＲＣとする場合に、各フレームにおいて選択すべき選択パターンを示す図表である。例えば、階調データが「６」階調（０００１１０）を示すとき、１番めのフレームでは、該１番めのフレームに含まれるサブフィールドのうち、図３３に示した選択パターン４を構成するために必要なサブフィールドＳＦ１〜ＳＦ４を選択し、２番めのフレームでは、該２番めのフレームに含まれるサブフィールドのうち、図３３に示した選択パターン３を構成するために必要なサブフィールドＳＦ２〜ＳＦ４を選択する。

なお、第６の実施の形態については、６ビットの階調データを用いた６４階調のほか、８ビットの階調データを用いた２５６階調なども当然に可能である。

以上説明したように、第６の実施の形態によれば、ＦＲＣ変調を用いることにより、各フレームに設けるべき、重み付けの小さいサブフィールドの個数を低減することができ、これにより、前記重み付けの小さいサブフィールドの期間を長くすることができることから、画素への書き込み時間を延ばすことができる。これにより、液晶へのデータ信号を高精度に印加することが容易になる。

なお、第１の実施の形態の応用例として図１１を用いて上述した動作を行うことにより、本第６の実施の形態であるＦＲＣにおいても、第２のサブフィールドを複数に分割して駆動することが可能である。

［第７の実施の形態］
第７の実施の形態の電子機器について説明する。
図３５は、第７の実施の形態の電子機器の構成を示す。該電子機器は、図３５に示されるように、主に、画像信号などの表示情報を出力する表示情報出力源１０００と、前記表示情報からデジタル信号を順次生成する表示情報処理回路１００２と、上記各実施の形態で説明した電気光学装置１００１と、該電気光学装置１００１を駆動する、上述した走査線駆動回路１３０及びデータ線駆動回路１４０を含む駆動回路１００４と、クロック発生回路１００８と、電源回路１０１０とを備えている。第１０の実施の形態の代表的な電子機器として、プロジェクタ、モバイル型コンピュータ、及び携帯電話器がある。

図３６（ａ）はプロジェクタの構成を、図３６（ｂ）はモバイル型のコンピュータの構成を、図３６（ｃ）は携帯電話器の構成を、それぞれ示す。プロジェクタ１４３０は、図３６（ａ）に示されるように、液晶光変調装置１００Ｒ、１００Ｇ、１００Ｂとして、上記電気光学装置を有し、モバイル型のコンピュータ１２００は、図３６（ｂ）に示されるように、表示ユニット１２０６として、上記した電気光学装置１００及びバックライトを備えており、携帯電話器１３００は、図３６（ｃ）に示されるように、表示部として、上記の電気光学装置を備えている。

なお、上記の例で設定した各サブフィールドの重み付けは、液晶の特性等を考慮して調整することも可能である。また、上記の例では、液晶表示装置について説明したが、エレクトロルミネッセンス（ＥＬ）ディスプレイ、プラズマディスプレイやデジタルマイクロミラーデバイス（ＤＭＤ）ディスプレイ等の電気光学素子にも適用可能である。

第１の実施の形態の電気光学装置の構成を示す図である。 第１の実施の形態の表示部に設けられている画素の構成を示す図である。 第１の実施の形態の電気光学装置の構造を示す図である。 第１の実施の形態のデータ線駆動回路の構成を示す図である。 第１の実施の形態のスタートパルス発生回路の構成を示す図である。 第１の実施の形態のスタートパルス発生回路の動作を示すタイムチャートである。 第１の実施の形態のデータ変換回路の構成を示す図である。 第１の実施の形態のデコーダが用いる真理値表を示す図である。 第１の実施の形態の信号の波形を示すタイムチャートである。 第１の実施の形態のサブフィールドを示す図である。 第１の実施の形態の応用例に係るサブフィールドを示す図である。 第１の実施の形態の応用例のスタートパルス発生回路の構成を示す図である。 （ａ）は、第１の実施の形態の階調−透過率特性を示す図であり、（ｂ）は、応用例の階調−透過率特性を示す図である。 応用例において分割数を均一でない場合を例示する図である。 応用例において分割すべきサブフィールドを相違させる場合を例示する図である。 第２の実施の形態のスタートパルス発生回路の構成を示す図である。 第２の実施の形態のデータ変換回路の構成を示す図である。 第２の実施の形態の信号の波形を示すタイムチャートである。 第２の実施の形態のサブフィールドを示す図である。 第３の実施の形態のスタートパルス発生回路の構成を示す図である。 第３の実施の形態のデータ変換回路の構成を示す図である。 第３の実施の形態の電気光学装置の動作を示す図である。 第３の実施の形態のサブフィールドを示す図である。 第４の実施の形態のサブフィールドを示す図である。 第５の実施の形態のサブフィールドを示す図である。 第５の実施の形態において分割数を均一でない場合を例示する図である。 第６の実施の形態のデータ変換回路の構成を示す図である。 第６の実施の形態のデコーダが用いる真理値表を示す図である。 第６の実施の形態の信号の波形を示すタイムチャートである。 第６の実施の形態のサブフィールドを示す図である。 第６の実施の形態の各フレームでの選択パターンを示す図である。 第６の実施の形態のデータ変換回路の構成を示す図である。 第６の実施の形態のサブフィールドを示す図である。 第６の実施の形態の各フレームでの選択パターンを示す図である。 第７の実施の形態の電子機器の構成を示す図である。 プロジェクタ、モバイル型のコンピュータ、及び携帯電話器の構成を示す図である。

符号の説明

１０１ａ 表示部
１５０ 発振回路
２００ タイミング信号生成回路
３００ データ変換回路
１３０ 走査線駆動回路
１４０ データ線駆動回路

Claims (7)

1. 電気光学素子がフレーム期間を通じて表示すべき階調を規定する階調データに対応する期間の間、前記電気光学素子をオン状態にすることにより、前記電気光学素子に前記階調を表示させる電気光学素子の駆動方法であって、
   １フレームを複数のサブフィールド期間に分割し、
   前記階調データに対応し相互に連続した複数のサブフィールド期間を有する第１のサブフィールド群と、当該第１のサブフィールド群の前又は後に位置し、当該第１のサブフィールド群の合計期間の長さに実質的に相当するかまたは前記合計期間の長さ以上の長さに相当するサブフィールド期間を複数有する第２のサブフィールド群とを有し、前記第１のサブフィールド群及び前記第２のサブフィールド群の境界から最も離れて位置する前記第１のサブフィールド群の内の１つの方向及び該境界から最も離れて位置する前記第２のサブフィールド群の内の１つの方向に前記階調データに従って順次サブフィールド期間を選択する選択ステップと、
   選択された前記サブフィールド期間の間、前記電気光学素子をオン状態にする駆動ステップと
   を含み、前記駆動ステップは、前記階調データに拘わらず、前記電気光学素子をオン状態にする期間を前記境界に挿入する
   ことを特徴とする電気光学素子の駆動方法。
2. 前記第１のサブフィールド群及び前記第２のサブフィールド群は、同一のフレーム期間に含まれる
   ことを特徴とする請求項１記載の電気光学素子の駆動方法。
3. 前記第１のサブフィールド群及び前記第２のサブフィールド群の一部のサブフィールド期間は、連続する２つのフレーム期間のうちの一方のフレーム期間に含まれ、他部のサブフィールド期間は、他方のフレーム期間に含まれる
   ことを特徴とする請求項１記載の電気光学素子の駆動方法。
4. 上記階調データは、２のＮ乗の種類を有する前記階調を規定するためのＮ個のビット（Ｎは、２以上の整数）からなり、
   前記Ｎ個のビットのうちの上位側Ｍ個のビットは、前記複数の第２のサブフィールド群が表示すべき階調を規定し、
   前記Ｎ個のビットのうちの下位側（Ｎ−Ｍ）個のビットは、前記複数の第１のサブフィールド群が表示すべき階調を規定し、
   前記Ｍは、前記フレーム期間が（２^Ｎ−Ｍ−１）個の第１のサブフィールド群を含むことを想定したときに与えられるＭの最適解である
   ことを特徴とする請求項１記載の電気光学素子の駆動方法。
5. 上記階調データは、２のＮ乗の種類を有する前記階調を規定するためのＮ個のビット（Ｎは、２以上の整数）からなり、
   前記各第２のサブフィールド群の長さは、前記Ｎ個のビットに含まれる上位側Ｍ個のビットのうちの最下位ビットが規定する階調を表すための期間の長さに相当し、
   前記複数の第２のサブフィールド群の個数は、前記Ｍ個のビットにより表される最大の数に相当し、
   前記各第１のサブフィールド群の長さは、前記Ｎ個のビットに含まれる下位側（Ｎ−Ｍ）個のビットのうちの最下位ビットが規定する階調を表すための期間の長さに相当し、
   前記複数の第１のサブフィールド群の個数は、前記（Ｎ−Ｍ）個のビットにより表される最大の数に相当する
   ことを特徴とする請求項１記載の電気光学素子の駆動方法。
6. 電気光学素子がフレーム期間を通じて表示すべき階調を規定する階調データに対応する期間の間、前記電気光学素子をオン状態にすることにより、前記電気光学素子に前記階調を表示させる電気光学素子の駆動装置であって、
   １フレームを複数のサブフィールド期間に分割し、
   前記階調データに対応し相互に連続した複数のサブフィールド期間を有する第１のサブフィールド群と、当該第１のサブフィールド群の前または後に位置し、当該第１のサブフィールド群の合計期間の長さに実質的に相当するかまたは前記合計期間の長さ以上の長さに相当するサブフィールド期間を複数有する第２のサブフィールド群とを有し、前記第１のサブフィールド群及び前記第２のサブフィールド群の境界から最も離れて位置する前記第１のサブフィールド群の内の１つの方向及び該境界から最も離れて位置する前記第２のサブフィールド群の内の１つの方向に前記階調データに従って順次サブフィールド期間を選択する選択回路と、
   選択された前記サブフィールド期間の間、前記電気光学素子をオン状態にする駆動回路と
   を含み、前記駆動回路は、前記階調データに拘わらず、前記電気光学素子をオン状態にする期間を前記境界に挿入する
   ことを特徴とする電気光学素子の駆動装置。
7. マトリクス状に配置された複数の電気光学素子を含み、電子機器に関連する画像を表示するための表示装置と、
   請求項６記載の電気光学素子の駆動装置と
   を備えることを特徴とする電子機器。

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