JP4428778B2

JP4428778B2 - Arithmetic device, arithmetic method, and computing device

Info

Publication number: JP4428778B2
Application number: JP35663499A
Authority: JP
Inventors: 英男山下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-12-15
Filing date: 1999-12-15
Publication date: 2010-03-10
Anticipated expiration: 2019-12-15
Also published as: JP2001175456A

Description

【０００１】
【発明の属する技術分野】
本発明は演算装置及び演算方法並びに計算装置に係り、特に、浮動小数点演算を行う演算装置及び演算方法並びに計算装置に関する。
現在、浮動小数点演算には、ディジット単精度浮動小数点形式、ディジット倍精度浮動小数点形式、ＩＥＥＥ単精度浮動小数点形式など複数の浮動小数点演算形式が存在する。これら複数の浮動小数点演算形式は、指数演算幅、指数の基数、丸め演算の有無等が異なる。
【０００２】
このため、複数の浮動小数点演算を一つの浮動小数点演算回路では対応できなかった。複数の浮動小数点演算形式に対応できる演算装置を実現しようとすると、それぞれの浮動小数点演算形式に対応した演算回路を設ける必要があり、回路規模が大きくなる。よって、複数の浮動小数点形式を回路規模を大きくすることなく演算できるようにすることが望まれている。
【０００３】
【従来の技術】
浮動小数点数は、数値を指数及び仮数で表す数値表現方法である。例えば、数値をｘ、仮数をｍ、指数をｅ、基数をＢとすると、
ｘ＝ｍ×Ｂ^e ・・・（１）
で表される。浮動小数点数は、科学技術計算、コンピュータグラフィックスの分野の演算で広く使用される。
【０００４】
図１は浮動小数点を２進数での表現を説明するための図を示す。
浮動小数点数値１は、符号部２、指数部３、仮数部４から構成される。
符号部２には、数値１の正又は負を識別するための符号が２進数で格納される。例えば、符号部２が「０」であれば正、符号部２が「１」であれば負を示す。
指数部３には、式（１）の「ｅ」に対応する数値が２進数で格納される。
【０００５】
仮数部４には、式（１）の「ｍ」に対応する数値が２進数で格納される。
この浮動小数点数には、様々な表現形式がある。主なものに、ディジット浮動小数点形式及びＩＥＥＥ（The Institute of Electrical and Electronic Engineers）浮動小数点形式がある。
ディジット浮動小数点形式は、数値ｘ₁₆が
ｘ₁₆＝ｍ×１６^e ・・・（２）
で表される形式である。
【０００６】
また、ＩＥＥＥ浮動小数点形式は、数値ｘ_IEEEが
ｘ_IEEE＝ｍ×２^e ・・・（３）
で表される形式である。
次に、ディジット浮動小数点形式、ＩＥＥＥ浮動小数点形式をビット表現した場合について説明する。
【０００７】
まず、ディジット浮動小数点形式をビット表現した場合について説明する。
ディジット浮動小数点形式は、それをビット表現した場合の表現形式としては、例えば、単精度表現形式又は倍精度表現形式、拡張精度表現方式などがある。
図２はディジット浮動小数点形式の数値をビット表現したとき場合を説明するための図である。図２（Ａ）はディジット単精度浮動小数点形式、図２（Ｂ）はディジット倍精度浮動小数点形式を示す。
【０００８】
ディジット単精度浮動小数点形式のビット列５は、図２（Ａ）に示すように１ビットの符号部６、７ビットの指数部７、２４ビットの仮数部８の計３２ビットのビット列で表現される。
ディジット倍精度浮動小数点形式のビット列９は、図２（Ｂ）に示すように１ビットの符号部１０、７ビットの指数部１１、５６ビットの仮数部１２の計６４ビットのビット列で表現される。
【０００９】
なお、ディジット浮動小数点形式では、演算処理により桁合わせ等で表現できなくなった値についてはそれを切り捨てた値が結果となる。
次に、ＩＥＥＥ浮動小数点形式をビット表現した場合について説明する。
ＩＥＥＥ浮動小数点形式は、それをビット表現した場合の表現形式としては、例えば、単精度表現形式、倍精度表現形式、拡張精度表現方式などがある。
【００１０】
図３はＩＥＥＥ浮動小数点形式の数値をビット表現したとき場合を説明するための図である。図３（Ａ）はＩＥＥＥ単精度浮動小数点形式、図３（Ｂ）はＩＥＥＥ倍精度浮動小数点形式を示す。
ＩＥＥＥ単精度浮動小数点形式のビット列１３は、図３（Ａ）に示すように１ビットの符号部１４、８ビットの指数部７、２３ビットの仮数部１５の計３２ビットのビット列で表現される。
【００１１】
ＩＥＥＥ倍精度浮動小数点形式のビット列１７は、図３（Ｂ）に示すように１ビットの符号部１８、１１ビットの指数部１９、５２ビットの仮数部２０の計６４ビットのビット列で表現される。
なお、ＩＥＥＥ浮動小数点形式では、演算処理により桁合わせ等で表現できなくなった値については切り捨てるのではなく、指定されたモードで丸め処理を行ったものを結果とする。このため、ＩＥＥＥ浮動小数点形式の方がディジット浮動小数点形式に比べて演算誤差が少なくなる。このように、ＩＥＥＥ浮動小数点形式を処理する演算装置では、ディジット浮動小数点形式では必要のないビット単位シフタ、丸め演算回路等が必要となる。
【００１２】
一方、従来のディジット浮動小数点形式のみを扱う計算機においては、指数演算部の演算幅は、７ビットでよい。また、演算後の丸め処理も必要なかった。しかし、ディジット浮動小数点形式は、演算誤差が多い。さらに、近年ＪＡＶＡなどのプログラムにおいてはＩＥＥＥ浮動小数点形式が標準となっている。このため、ディジット浮動小数点形式の他に、精度の高いＩＥＥＥ浮動小数点形式を扱える計算機が望まれている。
【００１３】
そこで、従来のディジット浮動小数点形式を扱う浮動小数点演算装置に、指数演算部の演算幅を拡張するとともに、仮数桁合わせビットシフタ及び丸め回路を追加し、ＩＥＥＥ浮動小数点形式の処理を可能とした演算装置が開発されている。
ここで、まず、従来の浮動小数点加減算装置について説明する。
【００１４】
図４は、従来の浮動小数点加減算装置の一例のブロック図を示す。
浮動小数点加減算装置２１は、ディジット浮動小数点形式の加減算及びＩＥＥＥ浮動小数点形式の数値の加減算を行うものである。
浮動小数点加減算装置２１は、入力部２２、２３、指数比較部２４、指数差検出部２５、桁合部２６、加算部２７、正規化数カウント部２８、正規化部２９、指数補正部３０、選択部３１〜３４、出力部３５、桁溢れビット保持部３６、丸め演算部３７、制御部３８から構成される。
【００１５】
入力部２２、２３には、浮動小数点形式の数値が供給される。入力部２２、２３は、ディジット浮動小数点形式とＩＥＥＥ浮動小数点形式とで指数ビット桁数と仮数ビット桁数とが切り換えられる。
入力部２２、２３から入力された数値のうち指数ビットは、指数比較部２４、指数差検出部２５、選択部３１に供給される。また、仮数ビットは、選択部３２、３３に供給される。
【００１６】
指数比較部２４は、入力部２２からの指数ビットと入力部２３からの指数ビットとを比較し、選択部３１、３２、３３を制御する。選択部３１は、大きい方の指数ビットを選択し、指数補正部３０に供給する。
選択部３２は、指数ビットの小さい方の数値の仮数ビットを選択し、桁合部２６に供給する。選択部３３は、指数ビットの大きい方の数値の仮数ビットを選択し、加算部２７に供給する。
【００１７】
指数差検出部２５は、入力部２２からの指数ビットと入力部２３からの指数ビットとの指数差を検出し、桁合部２６に供給する。桁合部２６は、選択部３２から供給された仮数ビットを指数差検出部２５から供給された指数差に応じてシフトし、桁合わせを行う。桁合部２６で桁合わせされた仮数ビットは、加算部２７に供給される。なお、桁合部２６は、ＩＥＥＥ浮動小数点形式で加減算を行うときには、桁溢れビット保持部３６に桁溢れビットを保持する。
【００１８】
加算部２７は、桁合部２６からの仮数ビットと選択部３３からの仮数ビットとを加算する。加算部２７で加算された仮数ビットは、正規化部２９及び選択部３４に供給される。また、加算部２７は、正規化カウント部２８に正規化の必要な数を設定する。
正規化カウント部２８は、加算部２７から設定された数に応じて正規化部２９を制御する。正規化部２９は、加算部２７から加算結果が供給され、正規化カウント部２８に設定された数だけ加算結果を正規化をする。なお、正規化部２９は、ＩＥＥＥ浮動小数点形式の演算を行うときには、ビット単位で桁合わせシフトを行う。
【００１９】
正規化部２９で正規化された仮数ビットは、選択部３４に供給される。選択部３４は、正規化カウント部２８により正規化部２９からの仮数ビット又は加算部２９からの仮数ビットのいずれかを選択し、出力部３５に供給する。選択部３４は、正規化カウント部２８で正規化が必要ないと判断された場合には、加算部２７からの仮数ビットを選択出力し、正規化カウント部２８で正規化が必要であると判断された場合には、正規化部２９で正規化された仮数ビットを選択出力する。
【００２０】
また、正規化カウント部２８は、加算部２７から設定された数に応じた補正値を指数補正部３０に供給する。指数補正部３０は、選択部３１からの指数ビットを正規化カウント部２８からの補正値に応じて補正する。丸め演算部３７は、ディジット浮動小数点形式の数値の加減算を行うときには、選択部３４からの仮数ビットをそのまま出力部３５に供給する。丸め演算部３７は、ＩＥＥＥ浮動小数点形式の数値の加減算を行うときには、桁溢れビット保持部３６に保持された桁溢れビットに応じて丸め演算を行い、丸め演算結果を出力部３５に供給する。
【００２１】
出力部３５は、指数補正部３０からの指数ビットと選択部３４からの仮数ビットとを合成して演算結果として出力する。
制御部３８は、ディジット浮動小数点形式とＩＥＥＥ浮動小数点形式とで指数ビットと仮数ビットとの桁数及び桁溢れビット保持部３６での桁溢れビット保持動作並びに丸め演算部３７での演算を制御する。
【００２２】
次に、浮動小数点乗算装置について説明する。
図５は従来の浮動小数点乗算装置の一例のブロック図を示す。
浮動小数点乗算装置３９は、入力部４０、４１、指数演算部４２、仮数乗算部４３、正規化カウント部４４、正規化部４５、指数補正部４６、丸め演算部４７、出力部４８、制御部４９から構成される。
【００２３】
入力部４０、４１は、図４の入力部２２、２３と同様に入力された浮動小数点の数値を指数と仮数に分割する。入力部４０、４１で分割された指数は、指数演算部４２に供給される。
指数演算部４２は、入力部４０、４１からの指数を加算する。指数演算部４２で加算された指数は、指数補正部４６に供給される。
【００２４】
また、入力部４０、４１で分割された仮数は、仮数乗算部４３に供給される。仮数乗算部４３は、入力部４０、４１から供給された仮数を乗算する。仮数乗算部４３での乗算結果は、正規化部４５に供給される。また、仮数乗算部４３は、乗算結果、必要な正規化の回数を正規化カウント部４４に供給する。
正規化カウント部４４は、仮数乗算部４３から供給された正規化回数に応じて正規化部４５の正規化数を制御するとともに、指数補正部４６に指数補正値を供給する。
【００２５】
正規化部４５は、仮数乗算部４３からの乗算結果を正規化カウント部４４からの正規化回数分だけ正規化して、その結果を丸め演算部４７に供給する。また、正規化部４５は、正規化が不要なときには、仮数乗算部４３からの乗算結果をそのまま出力する。なお、正規化部４５は、ＩＥＥＥ浮動小数点で演算を行うときには、ビット単位で桁合せシフトを行う。
【００２６】
丸め演算部４７は、正規化部４５からの正規化結果を丸め演算する。丸め演算部４７は、制御部４９によってＩＥＥＥ浮動小数点演算時に丸め演算を行い、ディジット浮動小数点演算時には正規部４５の出力をそのまま出力する。丸め演算部４７の出力は、出力部４８に供給される。
出力部４８には、指数補正部４６から指数が供給され、丸め演算部４７から仮数が供給される。出力部４８は、指数補正部４６からの指数と丸め演算部４７からの仮数を合成して出力する。
【００２７】
次に、従来の浮動小数点除算装置について説明する。
図６は従来の浮動小数点除算装置の一例のブロック構成図を示す。
浮動小数点除算装置５０は、入力部５１、５２、指数演算部５３、仮数除算部５４、正規化カウント部５５、正規化部５６、指数補正部５７、丸め演算部５８、出力部５９、制御部６０から構成される。
【００２８】
入力部５１、５２は、図４に示す入力部２２、２３、図５に示す入力部４０、４１と同様に、浮動小数点を指数と仮数とに分割する。指数演算部５３には、入力部５１、５２から指数が供給される。指数演算部５３は、指数の減算を行う。指数演算部５３での演算結果は、指数補正部５７に供給される。
仮数除算部５４には、入力部４０、４１から仮数が供給される。仮数除算部５４は、入力部４０からの仮数を入力部４０からの仮数で除算する。仮数除算部５４の除算結果は、正規化部５６に供給される。また、仮数除算部５４は、除算結果に応じて必要な正規化の回数を正規化カウント部５５に供給する。
【００２９】
正規化カウント部５５は、図５の正規化カウント部４４と同様に仮数除算部５４から供給された正規化回数に応じて正規化部５６の正規化数を制御するとともに、指数補正部５７に指数補正値を供給する。
また、指数補正部５７は、図５の指数補正部４６と同様に、指数演算部５３からの指数を正規化カウント部５５からの指数補正値により補正する。指数補正部５７で補正された指数は、出力部５９に供給される。
【００３０】
丸め演算部５８は、図５の丸め演算部４７と同様に、正規化部５５からの正規化結果を丸め演算する。丸め演算部５８は、制御部６０によってＩＥＥＥ浮動小数点演算時に丸め演算を行い、ディジット浮動小数点演算時には正規部５８の出力をそのまま出力する。丸め演算部５８の出力は、出力部５９に供給される。
出力部５９には、指数補正部５７から指数が供給され、丸め演算部５８から仮数が供給される。出力部５９は、図５の出力部４７と同様に、指数補正部５７からの指数と丸め演算部５８からの仮数を合成して出力する。
【００３１】
【発明が解決しようとする課題】
しかるに、従来のディジット形式とＩＥＥＥ形式とでは、指数演算幅、指数の基数が相違する。この相違によりディジット形式の演算装置でＩＥＥＥ形式の演算を行う場合には、演算前後のビット単位の桁合わせシフト、演算後の丸め演算が必要となる。
【００３２】
従来、ディジット形式の演算装置でＩＥＥＥ形式の演算を行えるようにするために加減算、乗算、除算の各演算装置にそれぞれにビット単位の桁合わせシフタ、丸め演算回路を設けていた。このため、ゲート数が多くなるなどの問題点があった。
本発明は上記の点に鑑みてなされたもので、簡単な構成で複数のデータ形式のデータの演算が行える演算装置及び計算装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】
本発明の演算装置は、それぞれが演算内容の異なる演算を実行するとともに、指数の基数が相違する複数の異なる浮動小数点の表現形式の入力データに対して複数の浮動小数点表現形式で共通の演算を行なう複数の演算手段と、演算手段に入力する入力データの浮動小数点表現形式を判定する判定手段と、複数の演算手段に共有して用いられ、複数の演算手段による演算結果が入力し、判定手段での判定結果に応じて、所定の浮動小数点表現形式のデータに対する演算結果に対し、複数の演算手段に共通の付加的処理を行なう処理手段とを有するものである。
【００３４】
また、本発明は、演算手段の出力と処理手段の出力とを選択的に出力する選択手段を更に備えるものである。さらに、本発明の判定手段は、複数の演算手段のそれぞれに設けられるものである。
【００３５】
また、本発明の処理手段は、複数の演算手段による演算結果に対するビットシフト或いは丸め演算を行うものである。
【００３６】
さらに、本発明は、指数の基数が相違する複数の異なる浮動小数点の表現形式の入力データに対して演算を行なう演算回路を有する計算装置において、前記演算回路は、複数の異なる浮動小数点表現形式の入力データに対して共通の演算を行なう、それぞれ演算内容の異なる複数の演算部と、前記演算回路に入力する入力データの浮動小数点表現形式を判定する判定部と、前記複数の演算部に共有に用いられ、前記判定部での判定結果に応じて、前記演算部から出力される所定の浮動小数点表現形式のデータに対する演算結果に対し、前記複数の演算部に共通の付加的処理を行なう処理部とを有するものである。
【００３７】
本発明によれば、複数の演算手段それぞれで共通の付加的処理を行う必要がないので、回路構成を簡略化できる。
また、複数の演算手段では、予め決められた処理を実行すればよいので、複数の演算手段で付加的処理による遅延が生じることがなく、処理を効率よく行える。
【００３８】
【発明の実施の形態】
図７は本発明の計算装置の一実施例の概略ブロック構成図を示す。
本実施例の計算装置１００は、命令制御ユニット１０１、演算ユニット１０２、記憶制御ユニット１０３から構成される。命令制御ユニット１０１は、外部から供給される命令に応じて演算ユニット１０２、記憶制御ユニット１０３を制御する。
【００３９】
演算ユニット１０２は、浮動小数点演算ユニット１０４を含む構成とされている。浮動小数点演算ユニット１０４は、後述するような構成とされており、複数の浮動小数点形式のデータの演算が可能とされている。記憶制御ユニット１０４は、入力データ、演算結果を外部に接続されたメモリに記憶する。
次に、本実施例の浮動小数点演算ユニットについて詳細に説明する。
【００４０】
図８に本発明の計算装置の一実施例の浮動小数点演算ユニットのブロック構成図を示す。
浮動小数点演算ユニット１０４は、入力レジスタ１０５、１０６、加減算部１０７、乗算部１０８、除算部１０９、ＩＥＥＥ後処理部１１０、結果選択部１１１、結果レジスタ１１２から構成される。
【００４１】
入力レジスタ１０５、１０６には、浮動小数点形式の数値が供給され、供給された数値を一時的に保持する。入力レジスタ１０５、１０６に保持された数値は、加減算部１０７、乗算部１０８、除算部１０９に供給される。
加減算部１０７は、後述するように入力レジスタ１０５、１０６から供給された数値を加減算する。乗算部１０８は、後述するように入力レジスタ１０５、１０６から供給された数値を乗算する。除算部１０９は、後述するように入力レジスタ１０５、１０６から供給された数値を除算する。
【００４２】
ＩＥＥＥ後処理部１１０は、加減算部１０７、乗算部１０８、除算部１０９で共通して設けられており、ＩＥＥＥ浮動小数点形式の数値を演算するときに必要な正規化ビットシフト及び丸め演算を加減算、乗算、除算で共通して行う。
次に、本実施例の加減算部１０７について詳細に説明する。
図９は本発明の計算装置の一実施例の加減算部のブロック構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００４３】
本実施例の加減算部１０７は、図４の加減算装置２１で丸め演算部３７をなくし、形式判定部１１３、形式補正部１１４、ＩＥＥＥ制御部１１５を設けてなる。
形式判定部１１３には、命令制御ユニット１０１から命令制御信号が供給される。形式判定部１１３は、命令制御ユニット１０１から供給される命令制御信号に応じて演算する浮動小数点の形式がディジット形式か、ＩＥＥＥ形式かを判定する。形式判定部１１３の判定結果は、形式補正部１１４及びＩＥＥＥ制御部１１５に供給される。
【００４４】
形式補正部１１４は、形式判定部１１３からの判定結果がディジット形式であると判定された場合には、ディジット形式の指数部の７ビットが指数差検出部２５に供給されるようにビット長を補正する。また、形式補正部１１４は、形式判定部１１３からの判定結果がＩＥＥＥ単精度形式であると判定された場合には、ＩＥＥＥ単精度形式の指数部の９ビットが指数差検出部２５に供給されるようにビット長を補正し、ＩＥＥＥ倍精度形式であると判定された場合には、ＩＥＥＥ倍精度形式の指数部の１２ビットが指数差検出部２５に供給されるようにビット長を補正する。
【００４５】
ＩＥＥＥ制御部１１５は、形式判定部１１３からの判定結果に応じた情報をＩＥＥＥ後処理部１１０に出力する。ＩＥＥＥ後処理部１１０は、ＩＥＥＥ制御部１１５からの情報がＩＥＥＥ形式のときには動作し、ディジット形式のときには動作が停止するように制御される。
また、図４では正規化部２９の出力は、選択部３４にのみ供給されていたが、本実施例では正規化部２９の出力をＩＥＥＥ後処理部１１０に直接供給可能にしている。さらに、図４では指数補正部３０の出力は、出力部３５にのみ供給されていたが、本実施例では指数補正部３０をＩＥＥＥ後処理部１１０に直接供給可能にしている。また、本実施例では桁溢れビット保持部３６に保持された桁溢れビットはＩＥＥＥ後処理部１１０に直接供給される。
【００４６】
次に、乗算部１０８について詳細に説明する。
図１０は本発明の計算装置の一実施例の乗算部のブロック構成図を示す。同図中、図５、図９と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の乗算部１０８は、図５に示す乗算部３９の丸め演算部４７を削除し、図９に示す形式判定部１１３、形式補正部１１４、ＩＥＥＥ制御部１１５を設た構成とされている。また、乗算部１０８は、指数補正部４６、正規化部４５の出力を直接ＩＥＥＥ後処理部１１０に供給可能とされている。
【００４７】
次に、除算部１０９について詳細に説明する。
図１１は本発明の計算装置の一実施例の除算部のブロック構成図を示す。同図中、図６、図９と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の除算部１０９は、図６に示す除算部５０の丸め演算部５８を削除し、図９に示す形式判定部１１３、形式補正部１１４、ＩＥＥＥ制御部１１５が設けられている。また、除算部１０９は、指数補正部５７、正規化部５６の出力が直接ＩＥＥＥ後処理部１１０に供給可能となっている。
【００４８】
次に、ＩＥＥＥ後処理部１１０について詳細に説明する。
図１２は本発明の計算装置の一実施例のＩＥＥＥ後処理部のブロック構成図を示す。
ＩＥＥＥ後処理部１１０は、制御部１１６、選択部１１７、１１８、ビットシフト数カウント回路１１９、ビットシフタ１２０、指数補正部１２１、１２２、丸め演算部１２３、出力部１２４から構成される。
【００４９】
制御部１１６には、加減算部１０７、乗算部１０８、除算部１０９のＩＥＥＥ制御部１１５から演算形式を示す制御情報が供給される。制御部１１６は、制御情報に応じて選択部１１７、１１８及び出力部１２４を制御する。
選択部１１７には、加減算部１０７、乗算部１０８、除算部１０９の指数補正部３０、４６、５７から指数が供給される。選択部１１７は、制御部１１６からの制御信号に応じて指数補正部３０、４６、５７からの指数を択一的に出力する。選択部１１７から出力された指数は、指数補正部１２１に供給される。
【００５０】
選択部１１８には、加減算部１０７、乗算部１０８、除算部１０９の正規化部２９、４５、５６から仮数が供給される。選択部１１８は、制御部１１６からの制御信号に応じて正規化部２９、４５、５６からの仮数を択一的に出力する。選択部１１８から出力された仮数は、ビットシフト数カウント回路１１９、ビットシフタ１２０に供給される。
【００５１】
ビットシフト数カウント回路１１９は、選択部１１８からの仮数に対して行われるビットシフトの残りのビットシフト数をカウントする。また、ビットシフタ１２０は、供給された仮数に対してビットシフトを行う。
図１３に本発明の計算機の一実施例のビットシフトの動作を説明するための図を示す。図１３（Ａ）は各形式の符号部、指数部、仮数部のビット位置を示す図、図１３（Ｂ）はビットシフトの動作を説明するための図を示す。
【００５２】
図１３（Ａ）に示すようにＩＥＥＥ単精度形式では０ビットが符号、１〜８ビットが指数、９〜１３ビットが仮数となる。
このとき、図１３（Ｂ）に示すようにＩＥＥＥ単精度形式の場合は、９ビット目の「８ビット」が最上位有効ビットとなるように左シフトが行われ、ＩＥＥＥ倍精度形式の場合は、１２ビット目の「１１ビット」が最上位有効ビットとなるように右シフトが行われる。ビットシフタ１２０の出力は、丸め演算部１２３に供給される。
【００５３】
丸め演算部１２３は、ビットシフタ１２０から供給された仮数に丸め演算を行う。丸め演算は、ビットシフトなどにより溢れた桁を所定のビットに丸め込む演算処理である。丸め演算部１２３には、命令制御ユニット１０１から制御信号が供給される。丸め演算部１２３は、制御信号に応じて動作がオン・オフされる。丸め演算部１２３の出力仮数は、出力部１２４に供給される。
【００５４】
また、指数補正部１２１には、ビットシフト数カウント回路１１９のカウント値が供給される。指数補正部１２１は、ビットシフト数カウント回路１１９からのカウント値を選択部１１７で選択された指数にシフト方向に応じて加算又は減算し、指数の補正を行う。
指数補正部１２１で補正された指数は、指数補正部１２２に供給される。指数補正部１２２は、丸め演算部１２３に接続され、丸め演算部１２３から指数補正値が供給される。丸め演算部１２３は、丸め演算時に桁溢れが生じた場合に桁溢れに応じた補正値を指数補正部１２２に供給する。指数補正部１２２は、丸め演算部１２３から供給された補正値を指数補正部１２１からの指数に加減算することにより指数補正部１２１からの指数を補正する。指数補正部１２２の出力指数は、出力部１２４に供給される。
【００５５】
出力部１２４には、指数補正部１２２から指数が供給されるとともに、丸め演算部１２３から仮数が供給される。出力部１２４は、指数補正部１２２からの指数と丸め演算部１２３からの仮数とを合成して出力する。出力部１２４には、制御部１１６から制御信号が供給される。出力部１２４は、制御部１１６からの制御信号がディジット形式を示す信号のときには出力を停止する。出力部１２４の出力がＩＥＥＥ後処理部１１０の出力となる。ＩＥＥＥ後処理部１１０の出力は、選択部１１１に供給される。
【００５６】
選択部１１１には、加減算部１０７の出力部３５の出力、乗算部１０８の出力部４８の出力、除算部１０９の出力部５９の出力、ＩＥＥＥ後処理部１１０の出力部１２４の出力が供給され、命令制御ユニット１０１から供給される制御信号に応じて何れかの出力を択一的に出力する。
選択部１１１は、ディジット形式の加減算のときには、加減算部１０７からのデータを出力し、ディジット形式の乗算のときには、乗算部１０８からのデータを出力し、ディジット形式の除算のときには、除算部１０８からのデータを出力する。また、選択部１１１は、ＩＥＥＥ形式の演算のときににはＩＥＥＥ後処理部１１０からのデータを出力する。
【００５７】
選択部１１１から出力されたデータは、結果レジスタ１１２に供給される。結果レジスタ１１２は、選択部１１１からのデータを保持する。
本実施例によれば、ＩＥＥＥ形式の演算のビットシフト及び丸め演算は、ＩＥＥＥ後処理部１１０でまとめて行われるので、加減算部１０７、乗算部１０８、除算部１０９には、ビットシフタ及び丸め演算部が不要となる。よって、演算装置の構成を簡略化できる。
【００５８】
また、加減算部１０７、乗算部１０８、除算部１０９は、加減算、乗算、除算のみを行えばよいので、演算時にビットシフト、丸め演算処理により遅延が発生することがなく、効率よく演算を行うことができる。
次に、演算の具体例について図面とともに説明する。
図１４は本発明の計算機の一実施例のＩＥＥＥ単精度形式の加減算の計算経過を示す図を示す。図１４において左欄２０１は加算時の計算経過、右欄２０２は減算時の計算経過を示す。図１５は本発明の計算機の一実施例のＩＥＥＥ倍精度形式の加算の計算経過を示す図を示す。図１６は本発明の計算機の一実施例のＩＥＥＥ倍精度形式の減算の計算経過を示す図を示す。
【００５９】
図１４、図１５、図１６において、第１行Ｌ１は、入力部２２、２３への入力データを示す。第２行Ｌ２は、指数補正部１１４の出力を示す。第３行Ｌ３は、指数差検出部２５の出力を示す。第４行Ｌ４は、桁合部２６の出力を示す。第５行Ｌ５は、桁溢れビット保持部３６の保持データを示す。第６行Ｌ６は、仮数加減算部２７の入出力を示す。第７行Ｌ７は、正規化数カウント部２８の出力を示す。第８行Ｌ８は、正規化部２９の出力を示す。第９行Ｌ９は、指数補正部３０の出力を示す。第１０行Ｌ１０は、指数補正部３０からＩＥＥＥ後処理部１１０に供給される指数データ及び正規化部２９からＩＥＥＥ後処理部１１０に供給される仮数データを示す。
【００６０】
第１１行Ｌ１１は、ビットシフト数カウント部１１９の出力を示す。第１２行Ｌ１２は、ビットシフタ１２０の出力を示す。第１３行Ｌ１３は、指数補正部１２２の出力を示す。第１４行Ｌ１４は、丸め演算部１２３の出力を示す。第１５行Ｌ１５は、出力部１２４の出力を示す。
図１７は本発明の計算機の一実施例のＩＥＥＥ単精度形式の乗算の計算経過を示す図、図１８は本発明の計算機の一実施例のＩＥＥＥ倍精度形式の乗算の計算経過を示す図を示す。
【００６１】
図１７、図１８において、第１行Ｌ１は、入力部４０、４１への入力データを示す。第２行Ｌ２は、指数補正部１１４の出力を示す。第３行Ｌ３は、指数差検出部４２の出力を示す。第４行Ｌ４は、仮数乗算部４３の出力を示す。第５行Ｌ５は、正規化カウント部４４の出力を示す。第６行Ｌ６は、正規化部４５の出力を示す。第７行Ｌ７は、指数補正部４６の出力を示す。第８行Ｌ８は、指数補正部４６及び正規化部４５の出力を示す。第９行Ｌ９は、ビットシフト数カウント部１１９の出力を示す。第１０行Ｌ１０は、ビットシフタ１２０の出力を示す。第１１行Ｌ１１は、指数補正部１２２の出力を示す。第１２行Ｌ１２は、丸め演算部１２３の出力を示す。第１３行Ｌ１３は、出力部１２４の出力を示す。
【００６２】
図１９は本発明の計算機の一実施例のＩＥＥＥ単精度形式の除算の計算経過を示す図、図２０は本発明の計算機の一実施例のＩＥＥＥ倍精度形式の除算の計算経過を示す図を示す。
図１９、図２０において、第１行Ｌ１は、入力部５１、５２への入力データを示す。第２行Ｌ２は、指数補正部１１４の出力を示す。第３行Ｌ３は、指数差検出部５３の出力を示す。第４行Ｌ４は、仮数除算部５４の出力を示す。第５行Ｌ５は、正規化カウント部５５の出力を示す。第６行Ｌ６は、正規化部５６の出力を示す。第７行Ｌ７は、指数補正部５７の出力を示す。第８行Ｌ８は、指数補正部５７及び正規化部５６の出力を示す。第９行Ｌ９は、ビットシフト数カウント部１１９の出力を示す。第１０行Ｌ１０は、ビットシフタ１２０の出力を示す。第１１行Ｌ１１は、指数補正部１２２の出力を示す。第１２行Ｌ１２は、丸め演算部１２３の出力を示す。第１３行Ｌ１３は、出力部１２４の出力を示す。
【００６３】
【発明の効果】
上述の如く、本発明によれば、複数の演算手段それぞれで付加的処理を行う必要がないので、回路構成を簡略化できる等の特長を有する。
また、本発明によれば、複数の演算手段では、予め決められた処理を実行すればよいので、複数の演算手段で付加的処理による遅延が生じることがなく、処理を効率よく行える等の特長を有する。
【図面の簡単な説明】
【図１】浮動小数点を２進数での表現を説明するための図である。
【図２】ディジット浮動小数点形式の数値をビット表現した場合を説明するための図である。
【図３】ＩＥＥＥ浮動小数点形式の数値をビット表現した場合を説明するための図である。
【図４】従来の浮動小数点加減算装置の一例のブロック図である。
【図５】従来の浮動小数点乗算装置の一例のブロック図である。
【図６】従来の浮動小数点除算装置の一例のブロック構成図である。
【図７】本発明の計算装置の一実施例の概略ブロック構成図である。
【図８】本発明の計算装置の一実施例の浮動小数点演算ユニットのブロック構成図である。
【図９】本発明の計算装置の一実施例の加減算部のブロック構成図である。
【図１０】本発明の計算装置の一実施例の乗算部のブロック構成図である。
【図１１】本発明の計算装置の一実施例の除算部のブロック構成図である。
【図１２】本発明の計算装置の一実施例のＩＥＥＥ後処理部のブロック構成図である。
【図１３】本発明の計算機の一実施例のビットシフトの動作を説明するための図である。
【図１４】本発明の計算機の一実施例のＩＥＥＥ単精度形式の加減算の計算経過を示す図である。
【図１５】本発明の計算機の一実施例のＩＥＥＥ倍精度形式の加算の計算経過を示す図である。
【図１６】本発明の計算機の一実施例のＩＥＥＥ倍精度形式の減算の計算経過を示す図である。
【図１７】本発明の計算機の一実施例のＩＥＥＥ単精度形式の乗算の計算経過を示す図である。
【図１８】本発明の計算機の一実施例のＩＥＥＥ倍精度形式の乗算の計算経過を示す図である。
【図１９】本発明の計算機の一実施例のＩＥＥＥ単精度形式の除算の計算経過を示す図である。
【図２０】本発明の計算機の一実施例のＩＥＥＥ倍精度形式の除算の計算経過を示す図である。
【符号の説明】
１００計算装置
１０１命令制御ユニット
１０２演算ユニット
１０３記憶制御ユニット
１０４浮動小数点ユニット
１０５、１０６入力レジスタ
１０７加減算部
１０８乗算部
１０９除算部
１１０ＩＥＥＥ後処理部
１１１結果選択部
１１２結果レジスタ
１１３形式判定部
１１４形式補正部
１１５ＩＥＥＥ制御部
１１６制御部
１１７、１１８選択部
１１９ビットシフト数カウント部
１２０ビットシフタ
１２１、１２２指数補正部
１２３丸めビット演算部
１２４出力部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an arithmetic device, an arithmetic method, and a computing device, and more particularly, to an arithmetic device, an arithmetic method, and a computing device that perform floating point arithmetic.
Currently, there are a plurality of floating point arithmetic formats for floating point arithmetic, such as a digit single precision floating point format, a digit double precision floating point format, and an IEEE single precision floating point format. These multiple floating-point arithmetic formats differ in the exponent operation width, the exponent radix, the presence or absence of rounding operations, and the like.
[0002]
For this reason, a plurality of floating point operations cannot be handled by a single floating point operation circuit. In order to realize an arithmetic device capable of supporting a plurality of floating-point arithmetic formats, it is necessary to provide arithmetic circuits corresponding to the respective floating-point arithmetic formats, which increases the circuit scale. Therefore, it is desired to be able to calculate a plurality of floating point formats without increasing the circuit scale.
[0003]
[Prior art]
A floating-point number is a numerical expression method for expressing a numerical value by an exponent and a mantissa. For example, if the numerical value is x, the mantissa is m, the exponent is e, and the radix is B,
x = m × B^e                                            ... (1)
It is represented by Floating point numbers are widely used in scientific and computer computing operations.
[0004]
FIG. 1 is a diagram for explaining the floating point representation in binary.
A floating-point value 1 includes a sign part 2, an exponent part 3, and a mantissa part 4.
The sign part 2 stores a sign for identifying positive or negative of the numerical value 1 as a binary number. For example, if the sign part 2 is “0”, it is positive, and if the sign part 2 is “1”, it is negative.
In the exponent part 3, a numerical value corresponding to “e” in the equation (1) is stored in binary.
[0005]
In the mantissa part 4, a numerical value corresponding to “m” in the equation (1) is stored in binary.
There are various representation formats for this floating-point number. The main ones are the digit floating point format and the IEEE (The Institute of Electrical and Electronic Engineers) floating point format.
The digit floating point format is numeric x₁₆But
x₁₆= M x 16^e                                        ... (2)
It is a form represented by.
[0006]
The IEEE floating point format is a numeric value x._IEEEBut
x_IEEE= M x 2^e                                        ... (3)
It is a form represented by.
Next, the case where the digit floating-point format and the IEEE floating-point format are expressed in bits will be described.
[0007]
First, the case where the digit floating-point format is expressed in bits will be described.
The digit floating-point format includes, for example, a single-precision representation format, a double-precision representation format, and an extended-precision representation format when the bit floating-point format is represented in bits.
FIG. 2 is a diagram for explaining a case where a numerical value in the digit floating point format is expressed in bits. 2A shows a digit single precision floating point format, and FIG. 2B shows a digit double precision floating point format.
[0008]
As shown in FIG. 2A, the bit string 5 in the digit single-precision floating-point format is expressed by a 32-bit bit string including a 1-bit sign part 6, a 7-bit exponent part 7, and a 24-bit mantissa part 8. .
As shown in FIG. 2B, the bit string 9 in the digit double-precision floating point format is expressed by a 64-bit bit string including a 1-bit sign part 10, a 7-bit exponent part 11, and a 56-bit mantissa part 12. .
[0009]
In the digit floating point format, the value obtained by truncating the value that cannot be expressed by digit alignment or the like by the arithmetic processing is the result.
Next, a case where the IEEE floating point format is expressed in bits will be described.
The IEEE floating-point format includes, for example, a single-precision representation format, a double-precision representation format, and an extended-precision representation method as a representation format when the bit representation is used.
[0010]
FIG. 3 is a diagram for explaining a case where a numerical value in the IEEE floating point format is expressed in bits. 3A shows the IEEE single precision floating point format, and FIG. 3B shows the IEEE double precision floating point format.
As shown in FIG. 3A, the bit string 13 in the IEEE single-precision floating-point format is expressed by a 32-bit bit string, which includes a 1-bit sign part 14, an 8-bit exponent part 7, and a 23-bit mantissa part 15. .
[0011]
The bit string 17 in the IEEE double-precision floating-point format is expressed by a 64-bit bit string in total of a 1-bit sign part 18, an 11-bit exponent part 19, and a 52-bit mantissa part 20 as shown in FIG. .
In the IEEE floating point format, a value that cannot be expressed by digit alignment or the like due to arithmetic processing is not rounded down, but a result of rounding in a designated mode is the result. For this reason, the IEEE floating point format has fewer calculation errors than the digit floating point format. As described above, an arithmetic unit that processes the IEEE floating point format requires a bit unit shifter, a rounding arithmetic circuit, and the like that are not required in the digit floating point format.
[0012]
On the other hand, in a computer that handles only the conventional digit floating point format, the calculation width of the exponent operation unit may be 7 bits. In addition, rounding after the operation was not necessary. However, the digit floating point format has a lot of calculation errors. Further, in recent years, IEEE floating point format has become a standard in programs such as JAVA. For this reason, in addition to the digit floating point format, a computer that can handle a high precision IEEE floating point format is desired.
[0013]
Therefore, an arithmetic unit capable of processing the IEEE floating-point format by expanding the arithmetic range of the exponent operation unit to the conventional floating-point arithmetic unit that handles the digit floating-point format and adding a mantissa digit alignment bit shifter and a rounding circuit. Has been developed.
Here, first, a conventional floating point adder / subtracter will be described.
[0014]
FIG. 4 is a block diagram showing an example of a conventional floating point adder / subtracter.
The floating point addition / subtraction device 21 performs addition / subtraction in the digit floating point format and addition / subtraction in the IEEE floating point format.
The floating point adder / subtracter 21 includes an input unit 22, 23, an exponent comparison unit 24, an exponent difference detection unit 25, a digit alignment unit 26, an addition unit 27, a normalized number count unit 28, a normalization unit 29, an exponent correction unit 30, A selection unit 31 to 34, an output unit 35, an overflow bit holding unit 36, a rounding operation unit 37, and a control unit 38 are included.
[0015]
The input units 22 and 23 are supplied with numerical values in a floating-point format. In the input units 22 and 23, the number of exponent bit digits and the number of mantissa bits digits are switched between the digit floating point format and the IEEE floating point format.
Of the numerical values input from the input units 22 and 23, the exponent bit is supplied to the exponent comparison unit 24, the exponent difference detection unit 25, and the selection unit 31. The mantissa bits are supplied to the selection units 32 and 33.
[0016]
The exponent comparison unit 24 compares the exponent bit from the input unit 22 with the exponent bit from the input unit 23 and controls the selection units 31, 32, and 33. The selection unit 31 selects the larger exponent bit and supplies it to the exponent correction unit 30.
The selection unit 32 selects the mantissa bit of the numerical value with the smaller exponent bit and supplies it to the digit unit 26. The selector 33 selects the mantissa bit of the numerical value having the larger exponent bit and supplies the selected mantissa bit to the adder 27.
[0017]
The exponent difference detection unit 25 detects the exponent difference between the exponent bit from the input unit 22 and the exponent bit from the input unit 23 and supplies it to the digit unit 26. The digit alignment unit 26 shifts the mantissa bits supplied from the selection unit 32 according to the exponent difference supplied from the exponent difference detection unit 25 and performs digit alignment. The mantissa bits digit-aligned by the digit alignment unit 26 are supplied to the addition unit 27. The digit unit 26 holds an overflow bit in the overflow bit holding unit 36 when performing addition / subtraction in the IEEE floating point format.
[0018]
The adding unit 27 adds the mantissa bits from the digit unit 26 and the mantissa bits from the selector 33. The mantissa bits added by the addition unit 27 are supplied to the normalization unit 29 and the selection unit 34. Further, the adding unit 27 sets the number necessary for normalization in the normalization counting unit 28.
The normalization count unit 28 controls the normalization unit 29 according to the number set from the addition unit 27. The normalization unit 29 is supplied with the addition result from the addition unit 27, and normalizes the addition result by the number set in the normalization count unit 28. Note that the normalizing unit 29 performs digit shift in bit units when performing an IEEE floating point format operation.
[0019]
The mantissa bits normalized by the normalization unit 29 are supplied to the selection unit 34. The selection unit 34 selects either the mantissa bit from the normalization unit 29 or the mantissa bit from the addition unit 29 by the normalization count unit 28 and supplies the selected mantissa bit to the output unit 35. When the normalization count unit 28 determines that normalization is not necessary, the selection unit 34 selectively outputs the mantissa bits from the addition unit 27 and the normalization count unit 28 determines that normalization is necessary. If it is, the mantissa bits normalized by the normalizing unit 29 are selected and output.
[0020]
Further, the normalization count unit 28 supplies a correction value corresponding to the number set from the addition unit 27 to the exponent correction unit 30. The exponent correction unit 30 corrects the exponent bit from the selection unit 31 according to the correction value from the normalization count unit 28. The rounding operation unit 37 supplies the mantissa bits from the selection unit 34 to the output unit 35 as they are when performing addition / subtraction of numerical values in the digit floating point format. When performing addition / subtraction of numerical values in the IEEE floating point format, the rounding operation unit 37 performs rounding operation according to the overflow bit held in the overflow bit holding unit 36 and supplies the rounding operation result to the output unit 35.
[0021]
The output unit 35 combines the exponent bit from the exponent correction unit 30 and the mantissa bit from the selection unit 34 and outputs the result as a calculation result.
The control unit 38 controls the number of digits of the exponent bit and the mantissa bit in the digit floating point format and the IEEE floating point format, the overflow bit holding operation in the overflow bit holding unit 36, and the calculation in the rounding calculation unit 37. .
[0022]
Next, the floating point multiplier will be described.
FIG. 5 shows a block diagram of an example of a conventional floating-point multiplier.
The floating-point multiplier 39 includes input units 40 and 41, an exponent operation unit 42, a mantissa multiplication unit 43, a normalization count unit 44, a normalization unit 45, an exponent correction unit 46, a rounding operation unit 47, an output unit 48, and a control unit. 49.
[0023]
The input units 40 and 41 divide the input floating-point numbers into exponents and mantissas as in the input units 22 and 23 of FIG. The exponents divided by the input units 40 and 41 are supplied to the exponent calculation unit 42.
The exponent operation unit 42 adds the exponents from the input units 40 and 41. The exponent added by the exponent calculation unit 42 is supplied to the exponent correction unit 46.
[0024]
The mantissa divided by the input units 40 and 41 is supplied to the mantissa multiplication unit 43. The mantissa multiplication unit 43 multiplies the mantissa supplied from the input units 40 and 41. The multiplication result in the mantissa multiplication unit 43 is supplied to the normalization unit 45. The mantissa multiplication unit 43 supplies the multiplication result and the necessary number of normalizations to the normalization count unit 44.
The normalization count unit 44 controls the normalization number of the normalization unit 45 according to the number of normalizations supplied from the mantissa multiplication unit 43 and supplies an exponent correction value to the exponent correction unit 46.
[0025]
The normalization unit 45 normalizes the multiplication result from the mantissa multiplication unit 43 by the number of times of normalization from the normalization count unit 44 and supplies the result to the rounding operation unit 47. Further, when normalization is not required, the normalization unit 45 outputs the multiplication result from the mantissa multiplication unit 43 as it is. Note that the normalization unit 45 performs digit shift in units of bits when performing an operation in the IEEE floating point.
[0026]
The rounding calculator 47 rounds the normalized result from the normalizer 45. The rounding calculation unit 47 performs rounding calculation at the time of IEEE floating point calculation by the control unit 49 and outputs the output of the normal unit 45 as it is at the time of digit floating point calculation. The output of the rounding calculator 47 is supplied to the output unit 48.
An exponent is supplied from the exponent correction unit 46 and a mantissa is supplied from the rounding calculation unit 47 to the output unit 48. The output unit 48 synthesizes and outputs the exponent from the exponent correction unit 46 and the mantissa from the rounding calculation unit 47.
[0027]
Next, a conventional floating point division apparatus will be described.
FIG. 6 is a block diagram showing an example of a conventional floating point division apparatus.
The floating-point division device 50 includes input units 51 and 52, an exponent operation unit 53, a mantissa division unit 54, a normalization count unit 55, a normalization unit 56, an exponent correction unit 57, a rounding operation unit 58, an output unit 59, and a control unit. 60.
[0028]
Similar to the input units 22 and 23 shown in FIG. 4 and the input units 40 and 41 shown in FIG. 5, the input units 51 and 52 divide the floating point into an exponent and a mantissa. An exponent is supplied to the exponent calculation unit 53 from the input units 51 and 52. The exponent operation unit 53 performs exponent subtraction. The calculation result in the exponent calculation unit 53 is supplied to the exponent correction unit 57.
The mantissa division unit 54 is supplied with mantissas from the input units 40 and 41. The mantissa division unit 54 divides the mantissa from the input unit 40 by the mantissa from the input unit 40. The division result of the mantissa division unit 54 is supplied to the normalization unit 56. Further, the mantissa division unit 54 supplies the normalization count unit 55 with the number of times of normalization necessary according to the division result.
[0029]
The normalization count unit 55 controls the normalization number of the normalization unit 56 according to the number of normalizations supplied from the mantissa division unit 54 as in the normalization count unit 44 of FIG. Supply exponential correction value.
Further, the exponent correction unit 57 corrects the exponent from the exponent calculation unit 53 with the exponent correction value from the normalization count unit 55, similarly to the exponent correction unit 46 of FIG. The exponent corrected by the exponent correction unit 57 is supplied to the output unit 59.
[0030]
The rounding calculation unit 58 rounds the normalized result from the normalization unit 55 in the same manner as the rounding calculation unit 47 in FIG. The rounding calculation unit 58 performs rounding calculation at the time of IEEE floating point calculation by the control unit 60, and outputs the output of the normalization unit 58 as it is at the time of digit floating point calculation. The output of the rounding operation unit 58 is supplied to the output unit 59.
The output unit 59 is supplied with an exponent from the exponent correction unit 57 and a mantissa from the rounding calculation unit 58. The output unit 59 synthesizes the exponent from the exponent correction unit 57 and the mantissa from the rounding calculation unit 58 and outputs the result, as in the output unit 47 of FIG.
[0031]
[Problems to be solved by the invention]
However, the exponent digit width and the exponent radix are different between the conventional digit format and the IEEE format. Due to this difference, when an arithmetic operation in the IEEE format is performed by an arithmetic device in the digit format, a digit alignment shift before and after the operation and a rounding operation after the operation are required.
[0032]
Conventionally, in order to enable a digit-type arithmetic unit to perform an IEEE-type arithmetic operation, a bit-wise digit shifter and a rounding arithmetic circuit are provided in each of the addition / subtraction, multiplication, and division arithmetic units. For this reason, there are problems such as an increase in the number of gates.
The present invention has been made in view of the above points, and an object of the present invention is to provide an arithmetic device and a calculation device that can perform calculation of data in a plurality of data formats with a simple configuration.
[0033]
[Means for Solving the Problems]
  The arithmetic device of the present invention each performs an operation with different operation contents,Index base is differentSeveral differentFloating point representationMultiple input formatsFloating point representationA plurality of computing means that perform common computations in a format, and input data that is input to the computing means.Floating point representationThe determination means for determining the format and the plurality of calculation means are used in common, and the calculation results by the plurality of calculation means are input, and depending on the determination result by the determination means, a predeterminedFloating point representationAnd processing means for performing additional processing common to a plurality of arithmetic means on the arithmetic result of the format data.
[0034]
  The present invention further includes selection means for selectively outputting the output of the calculation means and the output of the processing means. Furthermore, the determination means of the present invention is provided for each of the plurality of calculation means..
[0035]
  The processing means of the present invention performs a bit shift or rounding operation on the operation results obtained by the plurality of operation means.
[0036]
  Furthermore, the present invention providesIndex base is differentSeveral differentFloating point representationIn a calculation device having an arithmetic circuit that performs an operation on input data in a format, the arithmetic circuit includes a plurality of differentFloating point representationA common operation is performed on input data in a format, a plurality of operation units each having different operation contents, and input data to be input to the operation circuitFloating point representationA determination unit that determines a format and a predetermined output that is used by the plurality of calculation units and is output from the calculation unit according to a determination result in the determination unitFloating point representationA processing unit that performs additional processing common to the plurality of calculation units on the calculation result of the format data.
[0037]
According to the present invention, it is not necessary to perform a common additional process in each of the plurality of arithmetic means, so that the circuit configuration can be simplified.
In addition, since a plurality of calculation means only need to execute a predetermined process, a delay due to additional processing does not occur in the plurality of calculation means, and the processing can be performed efficiently.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 7 shows a schematic block diagram of an embodiment of the computing device of the present invention.
The computing device 100 according to this embodiment includes an instruction control unit 101, an arithmetic unit 102, and a storage control unit 103. The instruction control unit 101 controls the arithmetic unit 102 and the storage control unit 103 in accordance with an instruction supplied from the outside.
[0039]
The arithmetic unit 102 is configured to include a floating point arithmetic unit 104. The floating point arithmetic unit 104 is configured as will be described later, and can calculate a plurality of floating point format data. The storage control unit 104 stores input data and calculation results in an externally connected memory.
Next, the floating point arithmetic unit of this embodiment will be described in detail.
[0040]
FIG. 8 is a block diagram of a floating point arithmetic unit of an embodiment of the computing device of the present invention.
The floating point arithmetic unit 104 includes input registers 105 and 106, an addition / subtraction unit 107, a multiplication unit 108, a division unit 109, an IEEE post-processing unit 110, a result selection unit 111, and a result register 112.
[0041]
The input registers 105 and 106 are supplied with numerical values in a floating-point format, and temporarily hold the supplied numerical values. The numerical values held in the input registers 105 and 106 are supplied to the adder / subtractor 107, the multiplier 108, and the divider 109.
The addition / subtraction unit 107 adds / subtracts the numerical values supplied from the input registers 105 and 106 as will be described later. The multiplier 108 multiplies the numerical values supplied from the input registers 105 and 106 as will be described later. The division unit 109 divides the numerical values supplied from the input registers 105 and 106 as will be described later.
[0042]
The IEEE post-processing unit 110 is provided in common by the addition / subtraction unit 107, the multiplication unit 108, and the division unit 109, and performs addition / subtraction of normalized bit shift and rounding operations necessary when calculating numeric values in the IEEE floating point format. Common to multiplication and division.
Next, the addition / subtraction unit 107 of this embodiment will be described in detail.
FIG. 9 is a block diagram of the addition / subtraction unit of an embodiment of the calculation apparatus of the present invention. In the figure, the same components as those in FIG.
[0043]
The addition / subtraction unit 107 of this embodiment is configured by eliminating the rounding operation unit 37 in the addition / subtraction device 21 of FIG. 4 and providing a format determination unit 113, a format correction unit 114, and an IEEE control unit 115.
A command control signal is supplied from the command control unit 101 to the format determination unit 113. The format determination unit 113 determines whether the floating-point format to be calculated according to the command control signal supplied from the command control unit 101 is a digit format or an IEEE format. The determination result of the format determination unit 113 is supplied to the format correction unit 114 and the IEEE control unit 115.
[0044]
The format correction unit 114 sets the bit length so that 7 bits of the exponent part of the digit format are supplied to the exponent difference detection unit 25 when the determination result from the format determination unit 113 is determined to be the digit format. to correct. If the determination result from the format determination unit 113 is determined to be in IEEE single precision format, the format correction unit 114 supplies 9 bits of the exponent part of the IEEE single precision format to the exponent difference detection unit 25. The bit length is corrected so that the 12 bits of the exponent part of the IEEE double precision format are supplied to the exponent difference detection unit 25 when the IEEE double precision format is determined. .
[0045]
The IEEE control unit 115 outputs information corresponding to the determination result from the format determination unit 113 to the IEEE post-processing unit 110. The IEEE post-processing unit 110 is controlled to operate when the information from the IEEE control unit 115 is in the IEEE format, and is stopped when the information is in the digit format.
In FIG. 4, the output of the normalization unit 29 is supplied only to the selection unit 34, but in this embodiment, the output of the normalization unit 29 can be directly supplied to the IEEE post-processing unit 110. Further, although the output of the exponent correction unit 30 is supplied only to the output unit 35 in FIG. 4, the exponent correction unit 30 can be directly supplied to the IEEE post-processing unit 110 in this embodiment. In this embodiment, the overflow bit held in the overflow bit holding unit 36 is directly supplied to the IEEE post-processing unit 110.
[0046]
Next, the multiplication unit 108 will be described in detail.
FIG. 10 is a block diagram of the multiplication unit of an embodiment of the calculation apparatus of the present invention. In the figure, the same components as those in FIGS. 5 and 9 are denoted by the same reference numerals, and the description thereof is omitted.
The multiplication unit 108 of the present embodiment is configured such that the rounding calculation unit 47 of the multiplication unit 39 shown in FIG. 5 is deleted, and a format determination unit 113, a format correction unit 114, and an IEEE control unit 115 shown in FIG. 9 are provided. Yes. Further, the multiplication unit 108 can directly supply the outputs of the exponent correction unit 46 and the normalization unit 45 to the IEEE post-processing unit 110.
[0047]
Next, the division unit 109 will be described in detail.
FIG. 11 is a block diagram of the division unit of an embodiment of the calculation apparatus of the present invention. In the figure, the same components as those in FIGS. 6 and 9 are denoted by the same reference numerals, and the description thereof is omitted.
The division unit 109 of this embodiment deletes the rounding operation unit 58 of the division unit 50 shown in FIG. 6, and is provided with a format determination unit 113, a format correction unit 114, and an IEEE control unit 115 shown in FIG. Further, the division unit 109 can directly supply the outputs of the exponent correction unit 57 and the normalization unit 56 to the IEEE post-processing unit 110.
[0048]
Next, the IEEE post-processing unit 110 will be described in detail.
FIG. 12 is a block diagram of the IEEE post-processing unit of an embodiment of the computing device of the present invention.
The IEEE post-processing unit 110 includes a control unit 116, selection units 117 and 118, a bit shift number counting circuit 119, a bit shifter 120, exponent correction units 121 and 122, a rounding operation unit 123, and an output unit 124.
[0049]
Control information indicating the calculation format is supplied to the control unit 116 from the IEEE control unit 115 of the addition / subtraction unit 107, the multiplication unit 108, and the division unit 109. The control unit 116 controls the selection units 117 and 118 and the output unit 124 according to the control information.
The selection unit 117 is supplied with exponents from the exponent correction units 30, 46, and 57 of the addition / subtraction unit 107, multiplication unit 108, and division unit 109. The selection unit 117 alternatively outputs the exponents from the exponent correction units 30, 46, and 57 in accordance with the control signal from the control unit 116. The exponent output from the selection unit 117 is supplied to the exponent correction unit 121.
[0050]
The mantissa is supplied to the selection unit 118 from the addition / subtraction unit 107, the multiplication unit 108, and the normalization units 29, 45, and 56 of the division unit 109. The selection unit 118 alternatively outputs the mantissa from the normalization units 29, 45, and 56 according to the control signal from the control unit 116. The mantissa output from the selection unit 118 is supplied to the bit shift number counting circuit 119 and the bit shifter 120.
[0051]
The bit shift number counting circuit 119 counts the remaining bit shift number of the bit shift performed on the mantissa from the selection unit 118. The bit shifter 120 performs a bit shift on the supplied mantissa.
FIG. 13 is a diagram for explaining the bit shift operation of one embodiment of the computer of the present invention. FIG. 13A is a diagram showing the bit positions of the sign part, exponent part, and mantissa part of each format, and FIG. 13B is a diagram for explaining the operation of bit shift.
[0052]
As shown in FIG. 13A, in the IEEE single precision format, 0 bit is a sign, 1 to 8 bits are exponents, and 9 to 13 bits are mantissas.
At this time, in the case of the IEEE single precision format as shown in FIG. 13B, the left shift is performed so that the “8 bits” of the ninth bit becomes the most significant bit, and in the case of the IEEE double precision format, The right shift is performed so that the “11th bit” of the 12th bit becomes the most significant bit. The output of the bit shifter 120 is supplied to the rounding calculator 123.
[0053]
The rounding operation unit 123 performs a rounding operation on the mantissa supplied from the bit shifter 120. The rounding operation is an arithmetic processing for rounding a digit overflowed by bit shift or the like to a predetermined bit. A control signal is supplied from the instruction control unit 101 to the rounding operation unit 123. The operation of the rounding calculator 123 is turned on / off according to the control signal. The output mantissa of the rounding operation unit 123 is supplied to the output unit 124.
[0054]
The exponent correction unit 121 is supplied with the count value of the bit shift number counting circuit 119. The exponent correction unit 121 corrects the exponent by adding or subtracting the count value from the bit shift number counting circuit 119 to the exponent selected by the selection unit 117 according to the shift direction.
The exponent corrected by the exponent correction unit 121 is supplied to the exponent correction unit 122. The exponent correction unit 122 is connected to the rounding calculation unit 123, and the exponent correction value is supplied from the rounding calculation unit 123. The rounding operation unit 123 supplies a correction value corresponding to the overflow to the exponent correction unit 122 when an overflow occurs during the rounding operation. The exponent correction unit 122 corrects the exponent from the exponent correction unit 121 by adding or subtracting the correction value supplied from the rounding calculation unit 123 to the exponent from the exponent correction unit 121. The output exponent of the exponent correction unit 122 is supplied to the output unit 124.
[0055]
The output unit 124 is supplied with an exponent from the exponent correction unit 122 and a mantissa from the rounding calculation unit 123. The output unit 124 combines the exponent from the exponent correction unit 122 and the mantissa from the rounding calculation unit 123 and outputs the result. A control signal is supplied from the control unit 116 to the output unit 124. The output unit 124 stops outputting when the control signal from the control unit 116 is a signal indicating a digit format. The output of the output unit 124 becomes the output of the IEEE post-processing unit 110. The output of the IEEE post-processing unit 110 is supplied to the selection unit 111.
[0056]
The selection unit 111 is supplied with the output of the output unit 35 of the addition / subtraction unit 107, the output of the output unit 48 of the multiplication unit 108, the output of the output unit 59 of the division unit 109, and the output of the output unit 124 of the IEEE post-processing unit 110. Any one of the outputs is alternatively output according to the control signal supplied from the instruction control unit 101.
The selector 111 outputs data from the adder / subtractor 107 during digit format addition / subtraction, outputs data from the multiplier 108 during digit format multiplication, and from the division unit 108 during digit format division. Output the data. In addition, the selection unit 111 outputs data from the IEEE post-processing unit 110 when performing an IEEE-format operation.
[0057]
Data output from the selection unit 111 is supplied to the result register 112. The result register 112 holds data from the selection unit 111.
According to the present embodiment, the bit shift and rounding operations of the IEEE format operations are performed collectively by the IEEE post-processing unit 110. Therefore, the addition / subtraction unit 107, the multiplication unit 108, and the division unit 109 include a bit shifter and a rounding operation unit. Is no longer necessary. Therefore, the configuration of the arithmetic device can be simplified.
[0058]
Further, the addition / subtraction unit 107, the multiplication unit 108, and the division unit 109 need only perform addition / subtraction, multiplication, and division, so that a delay is not caused by the bit shift and rounding operation processing, and the calculation can be performed efficiently. Can do.
Next, a specific example of calculation will be described with reference to the drawings.
FIG. 14 is a diagram showing a calculation process of addition / subtraction in IEEE single precision format according to an embodiment of the computer of the present invention. In FIG. 14, the left column 201 shows the calculation progress at the time of addition, and the right column 202 shows the calculation progress at the time of subtraction. FIG. 15 is a diagram showing a calculation process of addition in the IEEE double precision format according to an embodiment of the computer of the present invention. FIG. 16 is a diagram showing a calculation process of subtraction in the IEEE double precision format according to an embodiment of the computer of the present invention.
[0059]
14, 15, and 16, the first row L <b> 1 indicates input data to the input units 22 and 23. The second row L2 shows the output of the exponent correction unit 114. The third row L3 shows the output of the exponent difference detection unit 25. The fourth row L4 indicates the output of the digit unit 26. The fifth row L5 shows the data held in the overflow bit holding unit 36. The sixth line L6 indicates input / output of the mantissa addition / subtraction unit 27. The seventh line L7 shows the output of the normalized number counting unit 28. The eighth line L8 shows the output of the normalization unit 29. The ninth line L9 shows the output of the exponent correction unit 30. The tenth row L10 shows exponent data supplied from the exponent correction unit 30 to the IEEE post-processing unit 110 and mantissa data supplied from the normalization unit 29 to the IEEE post-processing unit 110.
[0060]
The eleventh row L11 shows the output of the bit shift number counting unit 119. The 12th row L12 shows the output of the bit shifter 120. The thirteenth row L13 shows the output of the exponent correction unit 122. The fourteenth row L14 shows the output of the rounding operation unit 123. The 15th line L15 indicates the output of the output unit 124.
FIG. 17 is a diagram illustrating a calculation process of multiplication in IEEE single precision format according to an embodiment of the computer of the present invention. FIG. 18 is a diagram illustrating a calculation process of multiplication in IEEE double precision format according to the embodiment of the computer of the present invention. Show.
[0061]
17 and 18, the first row L1 indicates input data to the input units 40 and 41. The second row L2 shows the output of the exponent correction unit 114. The third row L3 shows the output of the exponent difference detection unit 42. The fourth row L4 shows the output of the mantissa multiplication unit 43. The fifth row L5 shows the output of the normalization counting unit 44. The sixth line L6 shows the output of the normalization unit 45. The seventh row L7 shows the output of the exponent correction unit 46. The eighth row L8 shows the outputs of the exponent correction unit 46 and the normalization unit 45. The ninth row L9 shows the output of the bit shift number counting unit 119. The tenth row L10 shows the output of the bit shifter 120. The eleventh row L11 shows the output of the exponent correction unit 122. The 12th row L12 shows the output of the rounding operation unit 123. The thirteenth row L13 indicates the output of the output unit 124.
[0062]
FIG. 19 is a diagram showing the progress of division in IEEE single precision format according to an embodiment of the computer of the present invention, and FIG. 20 is a diagram showing the progress of division in IEEE double precision format in the embodiment of the computer of the present invention. Show.
19 and 20, the first row L1 indicates input data to the input units 51 and 52. The second row L2 shows the output of the exponent correction unit 114. The third row L3 shows the output of the exponent difference detection unit 53. The fourth row L4 shows the output of the mantissa division unit 54. The fifth row L5 shows the output of the normalization counting unit 55. The sixth line L6 shows the output of the normalization unit 56. The seventh row L7 shows the output of the exponent correction unit 57. The eighth row L8 shows the outputs of the exponent correction unit 57 and the normalization unit 56. The ninth row L9 shows the output of the bit shift number counting unit 119. The tenth row L10 shows the output of the bit shifter 120. The eleventh row L11 shows the output of the exponent correction unit 122. The 12th row L12 shows the output of the rounding operation unit 123. The thirteenth row L13 indicates the output of the output unit 124.
[0063]
【The invention's effect】
As described above, according to the present invention, since it is not necessary to perform additional processing in each of the plurality of arithmetic means, there is a feature that the circuit configuration can be simplified.
In addition, according to the present invention, since a plurality of calculation means only need to execute a predetermined process, there are no delays due to additional processing in the plurality of calculation means, and the processing can be performed efficiently. Have
[Brief description of the drawings]
BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a diagram for explaining a floating point representation in binary number.
FIG. 2 is a diagram for explaining a case where a numeric value in a digit floating point format is expressed in bits.
FIG. 3 is a diagram for explaining a case where a numerical value in IEEE floating-point format is expressed in bits.
FIG. 4 is a block diagram of an example of a conventional floating point adder / subtracter.
FIG. 5 is a block diagram of an example of a conventional floating point multiplication apparatus.
FIG. 6 is a block diagram of an example of a conventional floating-point division device.
FIG. 7 is a schematic block diagram of an embodiment of a computing device of the present invention.
FIG. 8 is a block configuration diagram of a floating point arithmetic unit of an embodiment of the computing device of the present invention.
FIG. 9 is a block configuration diagram of an addition / subtraction unit of an embodiment of the calculation apparatus of the present invention.
FIG. 10 is a block configuration diagram of a multiplication unit of an embodiment of the computing device of the present invention.
FIG. 11 is a block configuration diagram of a division unit of an embodiment of the computing device of the present invention.
FIG. 12 is a block configuration diagram of an IEEE post-processing unit of an embodiment of the computing device of the present invention.
FIG. 13 is a diagram for explaining the bit shift operation of the computer according to the embodiment of the present invention.
FIG. 14 is a diagram showing a calculation process of addition / subtraction in IEEE single precision format according to an embodiment of the computer of the present invention;
FIG. 15 is a diagram illustrating a calculation process of addition in IEEE double precision format according to an embodiment of the computer of the present invention;
FIG. 16 is a diagram showing a calculation process of subtraction in IEEE double precision format according to an embodiment of the computer of the present invention;
FIG. 17 is a diagram showing a calculation process of multiplication in IEEE single precision format according to an embodiment of the computer of the present invention;
FIG. 18 is a diagram showing a calculation process of multiplication in IEEE double precision format according to an embodiment of the computer of the present invention;
FIG. 19 is a diagram showing a calculation process of division in IEEE single precision format according to an embodiment of the computer of the present invention;
FIG. 20 is a diagram illustrating a calculation process of division in IEEE double precision format according to an embodiment of the computer of the present invention;
[Explanation of symbols]
100 calculator
101 Command control unit
102 arithmetic unit
103 Storage control unit
104 Floating point unit
105, 106 input registers
107 Addition / subtraction unit
108 Multiplier
109 Division
110 IEEE post-processing section
111 Result selection part
112 Result register
113 Type determination unit
114 Format correction unit
115 IEEE Control Unit
116 control unit
117, 118 selection unit
119 bit shift count section
120-bit shifter
121, 122 Index correction unit
123 Rounding bit operation part
124 Output unit

Claims

A plurality of computing means for performing computations having different computation contents, and performing a common computation in the plurality of data formats on input data in a plurality of different floating-point representation formats having different exponent bases ;
Determining means for determining a floating-point representation format of input data input to the arithmetic means;
The calculation results of the plurality of calculation means are input and used in common with the plurality of calculation means, and according to the determination result of the determination means, the calculation result for the data in a predetermined floating-point expression format , An arithmetic unit having processing means for performing additional processing common to the plurality of arithmetic means.

The computing device according to claim 1, further comprising selection means for selectively outputting the output of the computing means and the output of the processing means.

The arithmetic unit according to claim 1, wherein the determination unit is provided in each of the plurality of arithmetic units.

The arithmetic unit according to any one of claims 1 to 3, wherein the processing unit performs a bit shift or a rounding operation on a calculation result obtained by the plurality of calculation units.

In a computing device having an arithmetic circuit that performs an operation on input data in a plurality of different floating-point representation formats having different radixes of exponents ,
The arithmetic circuit performs a common operation on input data in a plurality of different floating-point representation formats, each of a plurality of operation units having different operation contents;
A determination unit for determining a floating-point expression format of input data input to the arithmetic circuit;
Commonly used by the plurality of arithmetic units for the arithmetic result of data in a predetermined floating point representation format output from the arithmetic unit according to the determination result of the determination unit. And a processing unit for performing additional processing.