JP4413361B2

JP4413361B2 - Liquid crystal display

Info

Publication number: JP4413361B2
Application number: JP2000053914A
Authority: JP
Inventors: 正樹宮武
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2000-02-29
Filing date: 2000-02-29
Publication date: 2010-02-10
Anticipated expiration: 2020-02-29
Also published as: JP2001242487A

Description

【０００１】
【発明の属する技術分野】
この発明は、アクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示装置に代表される平面表示装置は、薄型、軽量であることに加えて低消費電力であることから、各種機器の表示装置として用いられている。中でも、マトリクス状に配置された表示画素毎に薄膜トランジスタ（ＴＦＴ）からなる画素スイッチング素子を設けたアクティブマトリクス型の液晶表示装置（以下、ＴＦＴ−ＬＣＤ）は、画質が鮮明で、かつＣＲＴと同等かそれ以上の高密度の表示性能を備えていることから、高精細な表示画像が要求される分野で使用されている。
【０００３】
特に近年では、同一面積の透明絶縁基板上での有効画面領域を広げるとともに、製造コストの低減を図るために、駆動回路を内蔵した薄膜トランジスタ方式の液晶表示装置が開発されている。これは、画素スイッチング素子に走査線を介して走査信号を供給する走査線駆動回路と、同じく画素スイッチング素子に信号線を介して映像信号を供給する信号線駆動回路を、表示画素が形成された透明絶縁基板上に一体に形成したものである。その中でも、シフトレジスタなどで構成されるタイミング制御回路によりサンプリングを制御し、信号線を介して供給される映像信号を信号線容量に保持した後に画素容量に書き込むサンプルホールド（Ｓ／Ｈ）型駆動回路内蔵のＴＦＴ−ＬＣＤの開発が進められている。
【０００４】
図１１は、一般的なＳ／Ｈ型駆動回路内蔵のＴＦＴ−ＬＣＤの回路構成図である。このＴＦＴ−ＬＣＤ１００は、光透過型の液晶パネルとして構成された表示部１１０と、走査線駆動回路１２０及び信号線駆動回路１３０とを備えており、図示しない透明絶縁基板（アレイ基板）上に一体に形成されている。
【０００５】
表示部１１０には、複数本の信号線１１１、及びこれと交差する複数本の走査線１１２がマトリクス状に配置されており、両線の交点近傍には画素スイッチング素子となる薄膜トランジスタ１１３が配設されている。この薄膜トランジスタ１１３のソース電極は信号線１１１に接続され、ドレイン電極は画素電極１１４に接続されている。画素電極１１４と対向電極１１５の間には液晶層１１６が狭持され、液晶容量Ｃｌｃを形成している。また、液晶層１１６と並列に補助容量部１１７が接続され、補助容量Ｃｓを形成している。信号線１１１を通じて書き込まれる映像信号は、所定期間、液晶容量Ｃｌｃと補助容量Ｃｓにより保持される。対向電極１１５は、図示しない対向電極駆動回路に接続され、所定のコモン電位（Ｖｃｏｍ）が与えられている。
【０００６】
走査線駆動回路１２０は、複数組のシフトレジスタ（Ｓ／Ｒ）１２１及び走査線駆動バッファ１２２により構成され、図示しない外部駆動回路から供給される垂直同期信号（ＩＮ２）及び垂直クロック信号（ＣＬＫ２）に基づいて、各走査線１１２に順次走査信号を出力する。
【０００７】
信号線駆動回路１３０は、複数のシフトレジスタ（Ｓ／Ｒ）１３１、サンプリングスイッチ駆動バッファ１３２、ビデオバス１３３及びサンプリングスイッチ１３４により構成されている。各サンプリングスイッチ１３４はそれぞれ信号線１１１に接続されており、シフトレジスタ１３１は、前記外部駆動回路から供給される水平同期信号（ＩＮ１）及び水平クロック信号（ＣＬＫ１）に基づいて、サンプリングスイッチ駆動バッファ１３２及びサンプリングスイッチ制御線１３５を介してサンプリングスイッチ１３４を制御し、前記外部駆動回路から供給される映像信号（Ｖｉｄｅｏ１、２・・・Ｎ）を、所定のタイミングで信号線１１１にサンプリングする。
【０００８】
符号１４０は、前記透明絶縁基板の表面エリアから表示部１１０を除いたエリア（走査線駆動回路１２０や信号線駆動回路１３０などの配置されるエリア）である額縁部を示している。
【０００９】
上記のように構成されたＴＦＴ−ＬＣＤ１００では、駆動回路（１２０、１３０）を表示部１１０と同様の製造工程で作製することができ、また安価なガラス基板等の透明絶縁基板上に一体形成できることから、駆動回路をＴＡＢ方式で実装したＴＦＴ−ＬＣＤと比較して、低コストで作製することが可能となる。
【００１０】
【発明が解決しようとする課題】
ところで、図１１に示すようなＴＦＴ−ＬＣＤ１００では、駆動回路（１２０、１３０）を表示部１１０と同じ透明絶縁基板上に形成するため、駆動回路をＴＡＢ方式で実装したものと比べると、額縁部１４０の面積が大きくなる傾向にある。一方、市場においては、同じ表示画面サイズであれば、全体のサイズがよりコンパクトなものが求められており、額縁部１４０の面積を小さくするために、駆動回路を構成する薄膜トランジスタの回路規模を小さくする必要に迫られている。しかし、近年は液晶表示装置の大型化が進み、透明絶縁基板も大型化しつつあり、また一枚の透明絶縁基板から多くのパネルを作製することから、透明絶縁基板の大型化が進んでいる。このような大型の透明絶縁基板では、基板のシュリンク（伸び縮み）、透明絶縁基板内での加工バラツキが大きくなるうえ、透明絶縁基板の大型化に伴う露光機の位置合わせ精度が１μｍ以上と大きくなることから、駆動回路を今以上に小さくすることは極めて困難と考えられている。
【００１１】
この発明は、製造工程の追加や変更などを行うことなしに、回路規模を小さくすることができる液晶表示装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、互いに交差する複数本の信号線及び複数本の走査線、前記信号線と走査線の各交点近傍に配置されたスイッチ素子、前記スイッチ素子に接続された画素電極を含むアレイ基板、前記画素電極と対向する対向電極を含む対向基板、前記アレイ基板と前記対向基板との間に保持された液晶層を有する液晶表示パネルと、前記信号線に映像信号を供給する信号線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路と、前記信号線駆動回路と前記走査線駆動回路を駆動するための外部駆動回路とを備えた液晶表示装置において、前記信号線駆動回路は、正極性の映像信号を伝送する正極性ビデオバス群と、負極性の映像信号を伝送する負極性ビデオバス群と、各々が接続配線を介して前記正極性ビデオバス群の一つに接続される複数の正極性スイッチと、各々が接続配線を介して前記負極性ビデオバス群の一つに接続される複数の負極性スイッチと、隣接する前記正極性スイッチと前記負極性スイッチとからなるスイッチペアが共通の前記信号線に接続されるとともに、前記正極性スイッチはＰ型薄膜トランジスタ、前記負極性スイッチはＮ型薄膜トランジスタで構成され、（２Ｎ−１）本目（Ｎ：自然数）の信号線に接続された正極性スイッチと（２Ｎ）本目の信号線に接続された正極性スイッチのソース電極は、共通のコンタクトホールを介して前記正極性ビデオバス群の中の１本に接続されることを特徴とする。
【００１３】
請求項２の発明は、前記請求項１の発明において、前記信号線駆動回路は、（２Ｎ）本目の信号線に接続された負極性スイッチと（２Ｎ＋１）本目の信号線に接続された負極性スイッチのソース電極は、共通のコンタクトホールを介して前記負極性ビデオバス群の中に１本に接続されることを特徴とする。
【００１４】
請求項３の発明は、互いに交差する複数本の信号線及び複数本の走査線、前記信号線と走査線の各交点近傍に配置されたスイッチ素子、前記スイッチ素子に接続された画素電極を含むアレイ基板、前記画素電極と対向する対向電極を含む対向基板、前記アレイ基板と前記対向基板との間に保持された液晶層を有する液晶表示パネルと、前記信号線に映像信号を供給する信号線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路と、前記信号線駆動回路と前記走査線駆動回路を駆動するための外部駆動回路とを備えた液晶表示装置において、前記信号線駆動回路は、正極性の映像信号を伝送する正極性ビデオバス群と、負極性の映像信号を伝送する負極性ビデオバス群と、各々が接続配線を介して前記正極性ビデオバス群の一つに接続される複数の正極性スイッチと、各々が接続配線を介して前記負極性ビデオバス群の一つに接続される複数の負極性スイッチと、隣接する前記正極性スイッチと前記負極性スイッチとからなるスイッチペアが共通の前記信号線に接続されるとともに、前記正極性スイッチはＰ型薄膜トランジスタ、前記負極性スイッチはＮ型薄膜トランジスタで構成され、前記信号線駆動回路は、（２Ｎ−１）本目（Ｎ：自然数）の信号線に接続された負極性スイッチと（２Ｎ）本目の信号線に接続された負極性スイッチのソース電極は、共通のコンタクトホールを介して前記負極性ビデオバス群の中の１本に接続されることを特徴とする。
【００１５】
請求項４の発明は、前記請求項３の発明において、（２Ｎ）本目の信号線に接続された正極性スイッチと（２Ｎ＋１）本目の信号線に接続された正極性スイッチのソース電極は、共通のコンタクトホールを介して前記正極性ビデオバス群の中に１本に接続されることを特徴とする。
【００１６】
上記請求項１乃至請求項４の発明においては、Ｎ型薄膜トランジスタのソース領域）とＰ型薄膜トランジスタのソース領域のコンタクトホールを個別に形成した従来構造に比べて、より狭い画素ピッチでも並列に配置することができる。このため、従来構造ではＰ型薄膜トランジスタとＮ型薄膜トランジスタを交互に配置しなければならないような場合でも、画素ピッチがＰ型薄膜トランジスタとＮ型薄膜トランジスタとを並列に配置可能な範囲であれば、前記従来構造に比べて回路規模を小さくすることができる。
【００１７】
【発明の実施の形態】
以下、この発明に係わる液晶表示装置の実施形態について説明する。
【００１８】
［実施形態１］
図１は、実施形態１に係わるＴＦＴ−ＬＣＤの回路構成図であり、とくに信号線駆動回路２３０の回路構成図である。ただし、この実施形態では８相４分割駆動の液晶パネルを例に説明するため、図１１の信号線駆動回路１３０とは回路構成が異なる。他の部分の構成は図１１と同じであり、同等部分には同一符号を付している。
【００１９】
図１において、図示しない透明絶縁基板上には、２４本の信号線Ｓ１〜Ｓ２４を１ブロックとして、並列に３２ブロックが配置されている（図１では１ブロックのみを示す）。これら信号線は、同一基板上に集積化された信号線駆動回路２３０により駆動される。
【００２０】
信号線駆動回路２３０は、図示しない外部駆動回路から供給される水平同期信号ＩＮ１、水平クロック信号ＸＣＬＫ１及びＸＣＬＫ２により駆動されるクロックドインバータ型のシフトレジスタ１５０（図１では３２段のうちの一部を示す）と、正極性の映像信号が供給されるビデオバスＰ１〜Ｐ１２と、負極性の映像信号が供給されるビデオバスＮ１〜Ｎ１２と、シフトレジスタ１５０の出力により制御され、ビデオバスＰ１〜Ｐ１２，Ｎ１〜Ｎ１２それぞれに供給される映像信号を信号線Ｓ１〜Ｓ２４に伝達するＰｃｈのサンプリングスイッチＳＷｐａ，ＳＷｐｂ，ＳＷｐｃ，ＳＷｐｘｄ・・・ＳＷｐｘ、ＮｃｈのサンプリングスイッチＳＷｎａ，ＳＷｎｂ，ＳＷｎｃ，ＳＷｎｄ・・・ＳＷｎｘとから構成されている。
【００２１】
この実施形態の液晶パネルは、表示画面が縦に４分割されている。そして、１分割のエリアには、前述した２４本の信号線Ｓ１〜Ｓ２４（１ブロック）が並列に３２ブロック配置されている。
【００２２】
シフトレジスタ１５０の出力は、信号切り替え回路１６０を介して２４本の信号線Ｓ１〜Ｓ２４に対応したタイミング信号線ＴＳ１〜ＴＳ４に分配される。このタイミング信号線ＴＳ１〜ＴＳ４は、それぞれサンプリングスイッチＳＷｎａ〜ＳＷｎｘ，ＳＷｐａ〜ＳＷｐｘを構成するＭＯＳトランジスタのゲート電極に接続されている。
【００２３】
信号切り替え回路１６０には、図示しない外部駆動回路から極性反転信号Ｖｐｏｌが供給されており、各信号線に出力される映像信号の極性は、極性反転駆動のために１フレーム毎に切り替えられる。これにより、隣接する信号線には正極性の映像信号と負極性の映像信号が１フレーム毎に交互に出力される。
【００２４】
図２は、図１の信号線Ｓ１，Ｓ２，Ｓ２３，Ｓ２４に接続されるサンプリングスイッチの拡大構成図である。
【００２５】
サンプリングスイッチＳＷｐａ，ＳＷｐｂは正極性のビデオバスＰ１に接続され、サンプリングスイッチＳＷｐｗ，ＳＷｐｘは正極性のビデオバスＰ１２に接続されている。これらのサンプリングスイッチは、ＰｃｈＴＦＴからなるアナログスイッチである。またサンプリングスイッチＳＷｎａ，ＳＷｎｂは負極性のビデオバスＮ１に接続され、サンプリングスイッチＳＷｎｗ，ＳＷｎｘは負極性のビデオバスＮ１２に接続されている。これらのサンプリングスイッチは、ＮｃｈＴＦＴからなるアナログスイッチである。
【００２６】
信号線Ｓ１，Ｓ２・・・Ｓ２３，Ｓ２４には、Ｐｃｈ，Ｎｃｈそれぞれのアナログスイッチがペアになって並列に配置され、それぞれのドレイン電極２１０が共通に接続されることにより、極性反転駆動を可能としている。
【００２７】
この実施形態ではＶライン反転駆動を行っているとして説明すると、（２Ｎ−１）本目（Ｎ：自然数）の信号線Ｓ１，Ｓ３・・・Ｓ２３が正極性の時、（２Ｎ）本目の信号線Ｓ２，Ｓ４・・・Ｓ２４は負極性であり、また信号線Ｓ１，Ｓ３・・・Ｓ２３が負極性の時、信号線Ｓ２，Ｓ４・・・Ｓ２４は正極性となる。この極性は１フレーム毎に反転し、フリッカのない映像を提供している。
【００２８】
このペアのアナログスイッチは、１ドットピッチ内の幅で構成されなければならない。信号線Ｓ１にはＰｃｈＴＦＴであるＳＷｐａが、また信号線Ｓ２には、ＰｃｈＴＦＴであるＳＷｐｂが接続されており、ＳＷｐａ，ＳＷｐｂのソース電極は、共通の正極性のビデオバスＰ１に接続されている。この時、Ｐｃｈのソース電極２２０におけるコンタクトホール２２１は、ＳＷｐａ，ＳＷｐｂで共通化されている。
【００２９】
これによれば、前記ペアのアナログスイッチの幅を短縮化することができるため、例えば、約５５μｍピッチのドットサイズまで額縁サイズを増大することなしに、アナログスイッチを配置することが可能となる。
【００３０】
図３は、各ビデオバスに供給される映像信号の配列を示す説明図である。ビデオバスＰ１，Ｐ２・・・Ｐ１２、Ｎ１，Ｎ２・・・Ｎ１２に供給される映像信号は、極性反転信号Ｖｐｏｌにより１フレーム毎に極性反転されている。Ｖライン反転駆動を行った場合、正極性のビデオバスＰ１は、奇数フレームでは信号線Ｓ１に映像信号を供給し、偶数フレームでは信号線Ｓ２に映像信号を供給する。また、負極性のビデオバスＮ１は、奇数フレームでは信号線Ｓ２に映像信号を供給し、偶数フレームでは信号線Ｓ１に映像信号を供給する。ここで、奇数フレームと偶数フレームにおける信号線の対応関係を入れ替えても、同様にＶライン反転駆動ができることはいうまでもない。
【００３１】
［実施形態２］
この実施形態２では、実施形態１のＴＦＴ−ＬＣＤ（図１）において、サンプリングスイッチのＰｃｈ，Ｎｃｈの配置を入れ替えた例について説明する。すなわち実施形態２では、サンプリングスイッチを並列に配置し、かつＮｃｈのソース電極におけるコンタクトホールを共通化したＴＦＴ−ＬＣＤについて説明する。ただし、ＴＦＴ−ＬＣＤの回路構成については説明を省略する。
【００３２】
図４は、実施形態２における信号線Ｓ１，Ｓ２，Ｓ２３，Ｓ２４に接続されるサンプリングスイッチの拡大構成図であり、図２と同等部分には同一符号を付している。
【００３３】
サンプリングスイッチＳＷｐａ，ＳＷｐｂは正極性のビデオバスＰ１に接続され、サンプリングスイッチＳＷｐｗ，ＳＷｐｘは正極性のビデオバスＰ１２に接続されている。これらのサンプリングスイッチは、ＰｃｈＴＦＴからなるアナログスイッチである。また、サンプリングスイッチＳＷｎａ，ＳＷｎｂは負極性のビデオバスＮ１に接続され、サンプリングスイッチＳＷｎｗ，ＳＷｎｘは負極性のビデオバスＮ１２に接続されている。これらのサンプリングスイッチは、ＮｃｈＴＦＴからなるアナログスイッチである。
【００３４】
信号線Ｓ１，Ｓ２・・・Ｓ２３，Ｓ２４には、Ｐｃｈ，Ｎｃｈそれぞれのアナログスイッチがペアになって並列に配置され、それぞれのドレイン電極３１０が共通に接続されることにより、極性反転駆動を可能としている。
【００３５】
この実施形態ではＶライン反転駆動を行っているとして説明すると、（２Ｎ−１）本目の信号線Ｓ１，Ｓ３・・・Ｓ２３が正極性の時、（２Ｎ）本目の信号線Ｓ２，Ｓ４・・・Ｓ２４は負極性であり、また信号線Ｓ１，Ｓ３・・・Ｓ２３が負極性の時、信号線Ｓ２，Ｓ４・・・Ｓ２４は正極性となる。この極性は１フレーム毎に反転し、フリッカのない映像を提供している。
【００３６】
このペアのアナログスイッチは、１ドットピッチ内の幅で構成されなければならない。信号線Ｓ１にはＮｃｈＴＦＴであるＳＷｎａが、また信号線Ｓ２には、ＮｃｈＴＦＴであるＳＷｎｂが接続されており、ＳＷｎａ，ＳＷｎｂのソース電極は、共通の負極性のビデオバスＮ１に接続されている。この時、ソース電極３２０におけるコンタクトホール３２１は、ＳＷｎａ，ＳＷｎｂで共通化されている。
【００３７】
これによれば、前記ペアのアナログスイッチの幅を短縮化することができるため、例えば、約５５μｍピッチのドットサイズまで額縁サイズを増大することなしに、アナログスイッチを配置することが可能となる。
【００３８】
なお、ビデオバスＰ１，Ｐ２・・・Ｐ１２、Ｎ１，Ｎ２・・・Ｎ１２に供給される映像信号については、実施形態１の図３と同じであるため説明を省略する。
【００３９】
［実施形態３］
この実施形態３では、実施形態１の構造によるサンプリングスイッチを並列に配置し、かつＰｃｈ，Ｎｃｈのソース電極におけるコンタクトホールを共通化したＴＦＴ−ＬＣＤについて説明する。
【００４０】
図５は、実施形態３に係わるＴＦＴ−ＬＣＤの回路構成図であり、とくに信号線駆動回路３３０の回路構成図である。この実施形態においても、８相４分割駆動の液晶パネルを例に説明する。また、図１の信号線駆動回路２３０とはサンプリングスイッチの配置や、タイミング信号線及びビデオバスの接続が異なるが、他の部分の構成は図１と同じであり、同等部分には同一符号を付している。
【００４１】
図５において、図示しない透明絶縁基板上には、２４本の信号線Ｓ１〜Ｓ２４を１ブロックとして、並列に３２ブロックが配置されている（図５では１ブロックのみを示す）。これら信号線は、同一基板上に集積化された信号線駆動回路３３０により駆動される。
【００４２】
信号線駆動回路３３０は、図示しない外部駆動回路から供給される水平同期信号ＩＮ１、水平クロック信号ＸＣＬＫ１及びＸＣＬＫ２により駆動されるクロックドインバータ型のシフトレジスタ１５０（図５では３２段のうちの一部を示す）と、正極性の映像信号が供給されるビデオバスＰ１〜Ｐ１３と、負極性の映像信号が供給されるビデオバスＮ１〜Ｎ１２と、シフトレジスタ１５０の出力により制御され、ビデオバスＰ１〜Ｐ１３，Ｎ１〜Ｎ１２それぞれに供給される映像信号を信号線Ｓ１〜Ｓ２４に伝達するＰｃｈのサンプリングスイッチＳＷｐａ，ＳＷｐｂ，ＳＷｐｃ，ＳＷｐｄ・・・ＳＷｐｗ，ＳＷｐｘ、ＮｃｈのサンプリングスイッチＳＷｎａ，ＳＷｎｂ，ＳＷｎｃ，ＳＷｎｄ・・・ＳＷｎｗ，ＳＷｎｘとから構成されている。
【００４３】
この実施形態の構成では、サンプリングスイッチＳＷｐａのソース電極は単独で正極性のビデオバスＰ１に接続されることになるため、正極性のビデオバスは負極性のビデオバスよりも１本多い構成となる。
【００４４】
また、この実施形態の液晶パネルについても、表示画面は４分割されている。そして、１分割のエリアには、前述した２４本の信号線Ｓ１〜Ｓ２４（１ブロック）が並列に３２ブロック配置されている。
【００４５】
シフトレジスタ１５０の出力は、信号切り替え回路２６０を介して２４本の信号線Ｓ１〜Ｓ２４に対応したタイミング信号線ＴＳ１〜ＴＳ４に分配される。このタイミング信号線ＴＳ１〜ＴＳ４は、それぞれサンプリングスイッチＳＷｎａ〜ＳＷｎｘ，ＳＷｐａ〜ＳＷｐｘを構成するＭＯＳトランジスタのゲート電極に接続されている。
【００４６】
信号切り替え回路２６０には、図示しない外部駆動回路から極性反転信号Ｖｐｏｌが供給されており、各信号線に出力される映像信号の極性は、極性反転駆動のために１フレーム毎に切り替えられる。これにより、隣接する信号線には正極性の映像信号と負極性の映像信号が１フレーム毎に交互に出力される。
【００４７】
図６は、図５の信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４に接続されるサンプリングスイッチの拡大構成図である。
【００４８】
サンプリングスイッチＳＷｐａは正極性のビデオバスＰ１に接続され、サンプリングスイッチＳＷｐｂ，ＳＷｐｃは正極性のビデオバスＰ２に接続されている。これらのサンプリングスイッチは、ＰｃｈＴＦＴからなるアナログスイッチである。またサンプリングスイッチＳＷｎａ，ＳＷｎｂは負極性のビデオバスＮ１に接続され、サンプリングスイッチＳＷｎｃ，ＳＷｎｄは負極性のビデオバスＮ２に接続されている。これらのサンプリングスイッチは、ＮｃｈＴＦＴからなるアナログスイッチである。
【００４９】
信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４には、Ｐｃｈ，Ｎｃｈそれぞれのアナログスイッチがペアになって並列に配置され、それぞれのドレイン電極４１０が共通に接続されることにより、極性反転駆動を可能としている。
【００５０】
この実施形態ではＶライン反転駆動を行っているとして説明すると、（２Ｎ−１）本目の信号線Ｓ１，Ｓ３（・・・Ｓ２３）が正極性の時、（２Ｎ）本目の信号線Ｓ２，Ｓ４（・・・Ｓ２４）は負極性であり、また信号線Ｓ１，Ｓ３（・・・Ｓ２３）が負極性の時、信号線Ｓ２，Ｓ４（・・・Ｓ２４）は正極性となる。この極性は１フレーム毎に反転し、フリッカのない映像を提供している。
【００５１】
このペアのアナログスイッチは、１ドットピッチ内の幅で構成されなければならない。信号線Ｓ１にはＰｃｈＴＦＴであるＳＷｐａが、信号線Ｓ２にはＰｃｈＴＦＴであるＳＷｐｂが、また信号線Ｓ３にはＰｃｈＴＦＴであるＳＷｐｃがそれぞれ接続されている。そして、ＳＷｐｂ，ＳＷｐｃのソース電極は、共通の正極性のビデオバスＰ２に接続されている。さらに、信号線Ｓ１にはＮｃｈＴＦＴであるＳＷｎａが、信号線Ｓ２にはＮｃｈＴＦＴであるＳＷｎｂがそれぞれ接続されている。そして、ＳＷｎａ，ＳＷｎｂのソース電極は、共通の負極性のビデオバスＮ１に接続されている。そして、Ｐｃｈのソース電極４２０におけるコンタクトホール４２１は、ＳＷｐｂ，ＳＷｐｃで共通化されている。またＮｃｈのソース電極４３０におけるコンタクトホール４３１は、ＳＷｎａ，ＳＷｎｂ及びＳＷｎｃ，ＳＷｎｄでそれぞれ共通化されている。
【００５２】
これによれば、前記ペアのアナログスイッチの幅を短縮化することができるため、例えば、約５０μｍピッチのドットサイズまで額縁サイズの増大することなしに、アナログスイッチを配置することが可能となる。
【００５３】
図７は、各ビデオバスに供給される映像信号の配列を示す説明図である。ビデオバスＰ１，Ｐ２・・・Ｐ１３、Ｎ１，Ｎ２・・・Ｎ１２に供給される映像信号は、極性反転信号Ｖｐｏｌにより１フレーム毎に極性反転されている。Ｖライン反転駆動を行った場合、正極性のビデオバスＰ２は、奇数フレームでは信号線Ｓ３に映像信号を供給し、偶数フレームでは信号線Ｓ２に映像信号を供給する。また正極性のビデオバスＰ１は、奇数フレームのみ信号線Ｓ１に映像信号を供給し、同じく正極性のビデオバスＰ１３は、奇数フレームのみ信号線Ｓ２４に映像信号を供給する。一方、負極性のビデオバスＮ１は、奇数フレームでは信号線Ｓ２に映像信号を供給し、偶数フレームでは信号線Ｓ１に映像信号を供給する。ここで、奇数フレームと偶数フレームにおける信号線の対応関係を入れ替えても、同様にＶライン反転駆動ができることはいうまでもない。
【００５４】
［実施形態４］
この実施形態４では、実施形態３のＴＦＴ−ＬＣＤ（図５）において、サンプリングスイッチのＰｃｈ，Ｎｃｈの配置を入れ替えた例について説明する。
【００５５】
図８は、実施形態４に係わるＴＦＴ−ＬＣＤの回路構成図であり、とくに信号線駆動回路４３０の回路構成図である。この実施形態においても、８相４分割駆動の液晶パネルを例に説明する。また、図５の信号線駆動回路３３０とはサンプリングスイッチの配置や、タイミング信号線及びビデオバスの接続が異なるが、他の部分の構成は図５と同じであり、同等部分には同一符号を付している。
【００５６】
図８において、図示しない透明絶縁基板上には、２４本の信号線Ｓ１〜Ｓ２４を１ブロックとして、並列に３２ブロックが配置されている（図８では１ブロックのみを示す）。これら信号線は、同一基板上に集積化された信号線駆動回路４３０により駆動される。
【００５７】
信号線駆動回路４３０は、図示しない外部駆動回路から供給される水平同期信号ＩＮ１、水平クロック信号ＸＣＬＫ１及びＸＣＬＫ２により駆動されるクロックドインバータ型のシフトレジスタ１５０（図８では３２段のうちの一部を示す）と、正極性の映像信号が供給されるビデオバスＰ１〜Ｐ１２と、負極性の映像信号が供給されるビデオバスＮ１〜Ｎ１３と、シフトレジスタ１５０の出力により制御され、ビデオバスＰ１〜Ｐ１２，Ｎ１〜Ｎ１３それぞれに供給される映像信号を信号線Ｓ１〜Ｓ２４に伝達するＰｃｈのサンプリングスイッチＳＷｐａ，ＳＷｐｂ，ＳＷｐｃ，ＳＷｐｄ・・・ＳＷｐｗ，ＳＷｐｘ、ＮｃｈのサンプリングスイッチＳＷｎａ，ＳＷｎｂ，ＳＷｎｃ，ＳＷｎｄ・・・ＳＷｎｗ，ＳＷｎｘとから構成されている。
【００５８】
この実施形態の構成では、サンプリングスイッチＳＷｎｘのソース電極は単独で負極性のビデオバスＮ１３に接続されることになるため、負極性のビデオバスは正極性のビデオバスよりも１本多い構成となる。
【００５９】
また、この実施形態の液晶パネルについても、表示画面は４分割されている。そして、１分割のエリアには、前述した２４本の信号線Ｓ１〜Ｓ２４（１ブロック）が並列に３２ブロック配置されている。
【００６０】
シフトレジスタ１５０の出力は、信号切り替え回路３６０を介して２４本の信号線Ｓ１〜Ｓ２４に対応したタイミング信号線ＴＳ１〜ＴＳ４に分配される。このタイミング信号線ＴＳ１〜ＴＳ４は、それぞれサンプリングスイッチＳＷｎａ〜ＳＷｎｘ、ＳＷｐａ〜ＳＷｐｘを構成するＭＯＳトランジスタのゲート電極に接続されている。
【００６１】
信号切り替え回路３６０には、図示しない外部駆動回路から極性反転信号Ｖｐｏｌが供給されており、各信号線に出力される映像信号の極性は、極性反転駆動のために１フレーム毎に切り替えられる。これにより、隣接する信号線には正極性の映像信号と負極性の映像信号が１フレーム毎に交互に出力される。
【００６２】
図９は、図８の信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４に接続されるサンプリングスイッチの拡大構成図である。
【００６３】
サンプリングスイッチＳＷｎａは負極性のビデオバスＮ１に接続され、サンプリングスイッチＳＷｎｂ，ＳＷｎｃは負極性のビデオバスＮ２に接続されている。これらのサンプリングスイッチは、ＮｃｈＴＦＴからなるアナログスイッチである。またサンプリングスイッチＳＷｐａ，ＳＷｐｂは正極性のビデオバスＰ１に接続され、サンプリングスイッチＳＷｐｃ，ＳＷｐｄは正極性のビデオバスＰ２に接続されている。これらのサンプリングスイッチは、ＰｃｈＴＦＴからなるアナログスイッチである。
【００６４】
信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４には、Ｐｃｈ，Ｎｃｈそれぞれのアナログスイッチがペアになって並列に配置され、それぞれのドレイン電極５１０が共通に接続されることにより、極性反転駆動を可能としている。
【００６５】
この実施形態ではＶライン反転駆動を行っているとして説明すると、（２Ｎ−１）本目の信号線Ｓ１，Ｓ３（・・・Ｓ２３）が正極性の時、（２Ｎ）本目の信号線Ｓ２，Ｓ４（・・・Ｓ２４）は負極性であり、また信号線Ｓ１，Ｓ３（・・・Ｓ２３）が負極性の時、信号線Ｓ２，Ｓ４（・・・Ｓ２４）は正極性となる。この極性は１フレーム毎に反転し、フリッカのない映像を提供している。
【００６６】
このペアのアナログスイッチは、１ドットピッチ内の幅で構成されなければならない。信号線Ｓ１にはＮｃｈＴＦＴであるＳＷｎａが、信号線Ｓ２にはＮｃｈＴＦＴであるＳＷｎｂが、また信号線Ｓ３にはＮｃｈＴＦＴであるＳＷｎｃがそれぞれ接続されている。そして、ＳＷｎｂ，ＳＷｎｃのソース電極は、共通の負極性のビデオバスＮ２に接続されている。また、信号線Ｓ１にはＰｃｈＴＦＴであるＳＷｐａが、信号線Ｓ２にはＰｃｈＴＦＴであるＳＷｐｂが接続されている。そして、ＳＷｐａ，ＳＷｐｂのソース電極は、共通の正極性のビデオバスＰ１に接続されている。さらに、Ｎｃｈのソース電極５２０におけるコンタクトホール５２１は、ＳＷｎｂ，ＳＷｎｃで共通化されている。またＰｃｈのソース電極５３０におけるコンタクトホール５３１は、ＳＷｐａ，ＳＷｐｂ及びＳＷｐｃ，ＳＷｐｄでそれぞれ共通化されている。
【００６７】
これによれば、前記ペアのアナログスイッチの幅を短縮化することができるため、例えば、約５０μｍピッチのドットサイズまで額縁サイズを増大することなしに、アナログスイッチを配置することが可能となる。
【００６８】
図１０は、各ビデオバスに供給される映像信号の配列を示す説明図である。ビデオバスＰ１，Ｐ２・・・Ｐ１２、Ｎ１，Ｎ２・・・Ｎ１３に供給される映像信号は、極性反転信号Ｖｐｏｌにより１フレーム毎に極性反転されている。Ｖライン反転駆動を行った場合、正極性のビデオバスＰ１は、奇数フレームでは信号線Ｓ１に映像信号を供給し、偶数フレームでは信号線Ｓ２に映像信号を供給する。一方、負極性のビデオバスＮ２は、奇数フレームでは信号線Ｓ３に映像信号を供給し、偶数フレームでは信号線Ｓ２に映像信号を供給する。同じく負極性のビデオバスＮ１は、偶数フレームのみ信号線Ｓ１に、また負極性のビデオバスＮ１３は、奇数フレームのみＳ２４に映像信号を供給する。ここで、奇数フレームと偶数フレームにおける信号線の対応関係を入れ替えても、同様にＶライン反転駆動できることはいうまでもない。
【００６９】
上述した実施形態１〜４においては、トランスミッションゲートのドレイン側のコンタクトホールを共通化するようにしてもよい。
【００７０】
またトランスミッションゲートのドレイン側のコンタクトホールと、ソース側のコンタクトホールをともに共通化するようにしてもよい。この場合は、従来構造のトランスミッションゲートに比べてさらに横幅を小さくすることができる。
【００７１】
【発明の効果】
以上説明したように、この発明に係わる液晶表示装置においては、電気的に同電位となるＮ型薄膜トランジスタのドレイン領域又はソース領域と、Ｐ型薄膜トランジスタのドレイン領域又はソース領域のコンタクトホールを共通化したので、従来構造の薄膜トランジスタからなるＣＭＯＳ回路で前記素子を構成した場合に比べて、より狭い画素ピッチでも素子を並列に配置することができる。これによれば、画素ピッチが前記素子を並列に配置可能な範囲であれば回路規模を小さくすることができるため、とくにＳ／Ｈ型駆動回路内蔵の液晶表示装置とした場合には、簡単な構成で額縁部の面積を小さくすることができる。
【００７２】
また、従来と同一の製造プロセスで透明絶縁基板上に形成することができるため、薄膜トランジスタのＬ長を短くしたり、コンタクトサイズを小さくする手法のように製造工程の追加や変更などが不要となり、生産性の低下やコスト増を招くことがない。
【図面の簡単な説明】
【図１】実施形態１に係わるＴＦＴ−ＬＣＤの回路構成図。
【図２】図１に示すサンプリングスイッチの拡大構成図。
【図３】図２の各ビデオバスに供給される映像信号の配列を示す説明図。
【図４】実施形態２におけるサンプリングスイッチの拡大構成図。
【図５】実施形態３に係わるＴＦＴ−ＬＣＤの回路構成図。
【図６】図５に示すサンプリングスイッチの拡大構成図。
【図７】図６の各ビデオバスに供給される映像信号の配列を示す説明図。
【図８】実施形態４に係わるＴＦＴ−ＬＣＤの回路構成図。
【図９】図８に示すサンプリングスイッチの拡大構成図。
【図１０】図９の各ビデオバスに供給される映像信号の配列を示す説明図。
【図１１】一般的なＳ／Ｈ型駆動回路内蔵のＴＦＴ−ＬＣＤの回路構成図。
【符号の説明】
１１０…表示部、１１１…信号線、１１２…走査線
１１３…薄膜トランジスタ、１１４…画素電極、１１５…対向電極
１２０…走査線駆動回路、１３０…信号線駆動回路、１４０…額縁部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix liquid crystal display device.
[0002]
[Prior art]
2. Description of the Related Art In recent years, flat display devices typified by liquid crystal display devices have been used as display devices for various devices because they are thin and lightweight and have low power consumption. In particular, an active matrix type liquid crystal display device (hereinafter referred to as TFT-LCD) provided with a pixel switching element composed of a thin film transistor (TFT) for each display pixel arranged in a matrix form has clear image quality and is equivalent to a CRT. Since it has higher density display performance than that, it is used in fields where high-definition display images are required.
[0003]
Particularly in recent years, a thin film transistor type liquid crystal display device having a built-in drive circuit has been developed in order to increase the effective screen area on the transparent insulating substrate having the same area and to reduce the manufacturing cost. This is because a display pixel is formed by a scanning line driving circuit that supplies a scanning signal to the pixel switching element via a scanning line and a signal line driving circuit that similarly supplies a video signal to the pixel switching element via a signal line. It is integrally formed on a transparent insulating substrate. Among them, sample hold (S / H) type driving in which sampling is controlled by a timing control circuit constituted by a shift register and the like, and a video signal supplied via a signal line is held in a signal line capacitor and then written into a pixel capacitor. Development of TFT-LCD with built-in circuit is underway.
[0004]
FIG. 11 is a circuit configuration diagram of a general TFT-LCD with a built-in S / H type driving circuit. The TFT-LCD 100 includes a display unit 110 configured as a light-transmissive liquid crystal panel, a scanning line driving circuit 120, and a signal line driving circuit 130, and is integrated on a transparent insulating substrate (array substrate) (not shown). Is formed.
[0005]
In the display unit 110, a plurality of signal lines 111 and a plurality of scanning lines 112 intersecting with the signal lines 111 are arranged in a matrix, and a thin film transistor 113 serving as a pixel switching element is disposed in the vicinity of the intersection of both lines. Has been. The thin film transistor 113 has a source electrode connected to the signal line 111 and a drain electrode connected to the pixel electrode 114. A liquid crystal layer 116 is sandwiched between the pixel electrode 114 and the counter electrode 115 to form a liquid crystal capacitance Clc. In addition, an auxiliary capacitance unit 117 is connected in parallel with the liquid crystal layer 116 to form an auxiliary capacitance Cs. The video signal written through the signal line 111 is held by the liquid crystal capacitor Clc and the auxiliary capacitor Cs for a predetermined period. The counter electrode 115 is connected to a counter electrode drive circuit (not shown) and is given a predetermined common potential (Vcom).
[0006]
The scanning line driving circuit 120 includes a plurality of sets of shift registers (S / R) 121 and a scanning line driving buffer 122. A vertical synchronization signal (IN2) and a vertical clock signal (CLK2) supplied from an external driving circuit (not shown). Based on the above, a scanning signal is sequentially output to each scanning line 112.
[0007]
The signal line driving circuit 130 includes a plurality of shift registers (S / R) 131, a sampling switch driving buffer 132, a video bus 133, and a sampling switch 134. Each sampling switch 134 is connected to the signal line 111, and the shift register 131 is based on the horizontal synchronizing signal (IN1) and the horizontal clock signal (CLK1) supplied from the external driving circuit, and the sampling switch driving buffer 132. The sampling switch 134 is controlled via the sampling switch control line 135, and the video signals (Video 1, 2,... N) supplied from the external drive circuit are sampled on the signal line 111 at a predetermined timing.
[0008]
Reference numeral 140 denotes a frame portion that is an area (an area where the scanning line driving circuit 120, the signal line driving circuit 130, etc. are arranged) excluding the display unit 110 from the surface area of the transparent insulating substrate.
[0009]
In the TFT-LCD 100 configured as described above, the drive circuit (120, 130) can be manufactured in the same manufacturing process as the display unit 110, and can be integrally formed on a transparent insulating substrate such as an inexpensive glass substrate. Therefore, it can be manufactured at a lower cost than a TFT-LCD in which a driver circuit is mounted by a TAB method.
[0010]
[Problems to be solved by the invention]
By the way, in the TFT-LCD 100 as shown in FIG. 11, since the drive circuit (120, 130) is formed on the same transparent insulating substrate as the display unit 110, the frame part is compared with the case where the drive circuit is mounted by the TAB method. The area of 140 tends to increase. On the other hand, in the market, if the display screen size is the same, the overall size is required to be more compact. In order to reduce the area of the frame portion 140, the circuit scale of the thin film transistor that constitutes the drive circuit is reduced. There is a need to do. However, in recent years, the size of liquid crystal display devices has been increasing, the size of transparent insulating substrates is also increasing, and since many panels are produced from a single transparent insulating substrate, the size of transparent insulating substrates has been increasing. In such a large transparent insulating substrate, the shrinkage (stretching and shrinking) of the substrate and the processing variation within the transparent insulating substrate are increased, and the alignment accuracy of the exposure apparatus accompanying the increase in the size of the transparent insulating substrate is as large as 1 μm or more. For this reason, it is considered extremely difficult to make the drive circuit smaller than it is now.
[0011]
An object of the present invention is to provide a liquid crystal display device capable of reducing the circuit scale without adding or changing a manufacturing process.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the invention of claim 1 includes a plurality of signal lines and a plurality of scanning lines intersecting each other, a switching element disposed in the vicinity of each intersection of the signal lines and the scanning lines, and the switching element. An array substrate including connected pixel electrodes, a counter substrate including counter electrodes facing the pixel electrodes, a liquid crystal display panel having a liquid crystal layer held between the array substrate and the counter substrate, and the signal lines A liquid crystal comprising a signal line driving circuit for supplying a video signal, a scanning line driving circuit for supplying a scanning signal to the scanning lines, and an external driving circuit for driving the signal line driving circuit and the scanning line driving circuit. In the display device, the signal line driving circuit includes a positive video bus group for transmitting a positive video signal and a negative video bus group for transmitting a negative video signal, each of which is connected to the positive electrode via a connection wiring. A plurality of positive polarity switches connected to one of the video bus groups, a plurality of negative polarity switches each connected to one of the negative polarity video bus groups via a connection wiring, and the adjacent positive polarity switches And the negative switch are connected to a common signal line, the positive switch is a P-type thin film transistor, the negative switch is an N-type thin film transistor, and the (2N-1) th ( N: a positive switch connected to a signal line of a natural number) and a source electrode of a positive switch connected to a (2N) th signal line are connected to each other in the positive video bus group through a common contact hole. It is characterized by being connected to one.
[0013]
According to a second aspect of the present invention, in the first aspect of the invention, the signal line driving circuit includes a negative polarity switch connected to the (2N) th signal line and a negative polarity connected to the (2N + 1) th signal line. The source electrode of the switch is connected to one of the negative video bus groups through a common contact hole.
[0014]
The invention of claim 3 includes a plurality of signal lines and a plurality of scanning lines intersecting each other, a switch element disposed in the vicinity of each intersection of the signal line and the scanning line, and a pixel electrode connected to the switch element. An array substrate, a counter substrate including a counter electrode facing the pixel electrode, a liquid crystal display panel having a liquid crystal layer held between the array substrate and the counter substrate, and a signal line for supplying a video signal to the signal line In the liquid crystal display device comprising: a drive circuit; a scan line drive circuit that supplies a scan signal to the scan line; and the signal line drive circuit and an external drive circuit for driving the scan line drive circuit. The drive circuit includes a positive video bus group that transmits a positive video signal, a negative video bus group that transmits a negative video signal, and each of the positive video bus groups via a connection wiring. Close to A plurality of positive polarity switches, a plurality of negative polarity switches each connected to one of the negative polarity video bus groups via a connection wiring, and the adjacent positive polarity switch and the negative polarity switch. The switch pair is connected to the common signal line, the positive switch is composed of a P-type thin film transistor, the negative switch is composed of an N-type thin film transistor, and the signal line driving circuit is (2N-1) th (N : Negative number switch connected to the signal line of (natural number) and the source electrode of the negative switch connected to the (2N) th signal line are one of the negative video bus groups via a common contact hole. It is connected to a book.
[0015]
According to a fourth aspect of the present invention, the positive electrode switch connected to the (2N) th signal line and the source electrode of the positive polarity switch connected to the (2N + 1) th signal line are common in the invention of the third aspect. One of the positive video bus groups is connected through a contact hole.
[0016]
In the first to fourth aspects of the invention, the N-type thin film transistor source region) and the P-type thin film transistor source region contact holes are arranged in parallel even at a narrower pixel pitch than the conventional structure in which the contact holes are individually formed. be able to. For this reason, even in the case where the P-type thin film transistor and the N-type thin film transistor must be alternately arranged in the conventional structure, if the pixel pitch is within the range in which the P-type thin film transistor and the N-type thin film transistor can be arranged in parallel, The circuit scale can be reduced compared to the structure.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the liquid crystal display device according to the present invention will be described.
[0018]
[Embodiment 1]
FIG. 1 is a circuit configuration diagram of a TFT-LCD according to the first embodiment, and particularly a circuit configuration diagram of a signal line driving circuit 230. However, in this embodiment, an 8-phase, 4-division drive liquid crystal panel will be described as an example, so that the circuit configuration is different from the signal line drive circuit 130 of FIG. The configuration of the other parts is the same as in FIG. 11, and the same reference numerals are given to the equivalent parts.
[0019]
In FIG. 1, on a transparent insulating substrate (not shown), 32 blocks are arranged in parallel with 24 signal lines S1 to S24 as one block (only one block is shown in FIG. 1). These signal lines are driven by a signal line driving circuit 230 integrated on the same substrate.
[0020]
The signal line driver circuit 230 is a clocked inverter type shift register 150 (part of 32 stages in FIG. 1) driven by a horizontal synchronization signal IN1 and horizontal clock signals XCLK1 and XCLK2 supplied from an external drive circuit (not shown). Are controlled by the outputs of the video buses P1 to P12 to which a positive video signal is supplied, the video buses N1 to N12 to which a negative video signal is supplied, and the shift register 150. Pch sampling switches SWpa, SWpb, SWpc, SWpxd... SWpx, Nch sampling switches SWna, SWnb, SWnc, SWnd,... For transmitting video signals supplied to P12, N1 to N12 to signal lines S1 to S24, respectively. -It consists of SWnx.
[0021]
In the liquid crystal panel of this embodiment, the display screen is vertically divided into four. In one divided area, the above-described 24 signal lines S1 to S24 (one block) are arranged in 32 blocks in parallel.
[0022]
The output of the shift register 150 is distributed to the timing signal lines TS1 to TS4 corresponding to the 24 signal lines S1 to S24 via the signal switching circuit 160. The timing signal lines TS1 to TS4 are connected to the gate electrodes of the MOS transistors constituting the sampling switches SWna to SWnx and SWpa to SWpx, respectively.
[0023]
The signal switching circuit 160 is supplied with a polarity inversion signal Vpol from an external drive circuit (not shown), and the polarity of the video signal output to each signal line is switched for each frame for polarity inversion driving. As a result, a positive video signal and a negative video signal are alternately output to adjacent signal lines for each frame.
[0024]
FIG. 2 is an enlarged configuration diagram of the sampling switch connected to the signal lines S1, S2, S23, and S24 of FIG.
[0025]
The sampling switches SWpa and SWpb are connected to the positive video bus P1, and the sampling switches SWpw and SWpx are connected to the positive video bus P12. These sampling switches are analog switches composed of Pch TFTs. The sampling switches SWna and SWnb are connected to the negative video bus N1, and the sampling switches SWnw and SWnx are connected to the negative video bus N12. These sampling switches are analog switches composed of Nch TFTs.
[0026]
In the signal lines S1, S2,... S23, S24, Pch and Nch analog switches are paired and arranged in parallel, and each drain electrode 210 is connected in common, so that polarity inversion driving is possible. It is said.
[0027]
In this embodiment, if it is assumed that V line inversion drive is performed, when the (2N-1) th (N: natural number) signal lines S1, S3,... S23 are positive, the (2N) th signal line. S2, S4,... S24 are negative, and when the signal lines S1, S3,... S23 are negative, the signal lines S2, S4,. This polarity is reversed every frame to provide an image without flicker.
[0028]
This pair of analog switches must be configured with a width within one dot pitch. SWpa, which is a Pch TFT, is connected to the signal line S1, and SWpb, which is a Pch TFT, is connected to the signal line S2. The source electrodes of SWpa and SWpb are connected to a common positive video bus P1. At this time, the contact hole 221 in the Pch source electrode 220 is shared by SWpa and SWpb.
[0029]
According to this, since the width of the pair of analog switches can be shortened, for example, the analog switches can be arranged without increasing the frame size up to a dot size of about 55 μm pitch.
[0030]
FIG. 3 is an explanatory diagram showing the arrangement of video signals supplied to each video bus. The video signals supplied to the video buses P1, P2,... P12, N1, N2,... N12 are inverted in polarity for each frame by the polarity inversion signal Vpol. When the V-line inversion drive is performed, the positive video bus P1 supplies the video signal to the signal line S1 in the odd frame and supplies the video signal to the signal line S2 in the even frame. The negative video bus N1 supplies a video signal to the signal line S2 in the odd-numbered frame and supplies a video signal to the signal line S1 in the even-numbered frame. Here, it goes without saying that the V line inversion drive can be performed similarly even if the correspondence relationship between the signal lines in the odd and even frames is switched.
[0031]
[Embodiment 2]
In the second embodiment, an example in which the arrangement of sampling switches Pch and Nch in the TFT-LCD (FIG. 1) of the first embodiment is exchanged will be described. That is, in Embodiment 2, a TFT-LCD in which sampling switches are arranged in parallel and a contact hole in an Nch source electrode is shared will be described. However, the description of the circuit configuration of the TFT-LCD is omitted.
[0032]
FIG. 4 is an enlarged configuration diagram of a sampling switch connected to the signal lines S1, S2, S23, and S24 in the second embodiment, and the same components as those in FIG.
[0033]
The sampling switches SWpa and SWpb are connected to the positive video bus P1, and the sampling switches SWpw and SWpx are connected to the positive video bus P12. These sampling switches are analog switches composed of Pch TFTs. The sampling switches SWna and SWnb are connected to the negative video bus N1, and the sampling switches SWnw and SWnx are connected to the negative video bus N12. These sampling switches are analog switches composed of Nch TFTs.
[0034]
In the signal lines S1, S2,... S23, S24, Pch and Nch analog switches are paired and arranged in parallel, and the drain electrodes 310 are connected in common, so that polarity inversion drive is possible. It is said.
[0035]
In this embodiment, it is assumed that V line inversion drive is performed. When the (2N-1) th signal line S1, S3,... S23 is positive, the (2N) th signal line S2, S4,. S24 has a negative polarity, and when the signal lines S1, S3,... S23 have a negative polarity, the signal lines S2, S4,. This polarity is reversed every frame to provide an image without flicker.
[0036]
This pair of analog switches must be configured with a width within one dot pitch. SWna, which is an Nch TFT, is connected to the signal line S1, and SWnb, which is an Nch TFT, is connected to the signal line S2. The source electrodes of SWna and SWnb are connected to a common negative video bus N1. At this time, the contact hole 321 in the source electrode 320 is shared by SWna and SWnb.
[0037]
According to this, since the width of the pair of analog switches can be shortened, for example, the analog switches can be arranged without increasing the frame size up to a dot size of about 55 μm pitch.
[0038]
The video signals supplied to the video buses P1, P2,... P12, N1, N2,... N12 are the same as those in FIG.
[0039]
[Embodiment 3]
In the third embodiment, a TFT-LCD in which sampling switches having the structure of the first embodiment are arranged in parallel and the contact holes in the Pch and Nch source electrodes are shared will be described.
[0040]
FIG. 5 is a circuit configuration diagram of the TFT-LCD according to the third embodiment, and particularly a circuit configuration diagram of the signal line driving circuit 330. Also in this embodiment, a liquid crystal panel driven by 8 phases and 4 parts will be described as an example. 1 differs from the signal line driver circuit 230 in FIG. 1 in the arrangement of sampling switches and the connection of timing signal lines and video buses, but the configuration of other parts is the same as in FIG. It is attached.
[0041]
In FIG. 5, on a transparent insulating substrate (not shown), 32 blocks are arranged in parallel with 24 signal lines S1 to S24 as one block (only one block is shown in FIG. 5). These signal lines are driven by a signal line driving circuit 330 integrated on the same substrate.
[0042]
The signal line driver circuit 330 is a clocked inverter type shift register 150 (part of 32 stages in FIG. 5) driven by a horizontal synchronization signal IN1 and horizontal clock signals XCLK1 and XCLK2 supplied from an external drive circuit (not shown). Are controlled by the outputs of the video buses P1 to P13 to which a positive video signal is supplied, the video buses N1 to N12 to which a negative video signal is supplied, and the shift register 150. Pch sampling switches SWpa, SWpb, SWpc, SWpd... SWpw, SWpx, Nch sampling switches SWna, SWnb, SWnc, SWnd for transmitting video signals supplied to P13, N1 to N12 to the signal lines S1 to S24, respectively. ... Consists of SWnw and SWnx
[0043]
In the configuration of this embodiment, since the source electrode of the sampling switch SWpa is independently connected to the positive video bus P1, the number of positive video buses is one more than that of the negative video bus. .
[0044]
The display screen of the liquid crystal panel of this embodiment is also divided into four. In one divided area, the above-described 24 signal lines S1 to S24 (one block) are arranged in 32 blocks in parallel.
[0045]
The output of the shift register 150 is distributed to the timing signal lines TS1 to TS4 corresponding to the 24 signal lines S1 to S24 via the signal switching circuit 260. The timing signal lines TS1 to TS4 are connected to the gate electrodes of the MOS transistors constituting the sampling switches SWna to SWnx and SWpa to SWpx, respectively.
[0046]
The signal switching circuit 260 is supplied with a polarity inversion signal Vpol from an external drive circuit (not shown), and the polarity of the video signal output to each signal line is switched for each frame for polarity inversion driving. As a result, a positive video signal and a negative video signal are alternately output to adjacent signal lines for each frame.
[0047]
FIG. 6 is an enlarged configuration diagram of the sampling switch connected to the signal lines S1, S2, S3, and S4 of FIG.
[0048]
The sampling switch SWpa is connected to the positive video bus P1, and the sampling switches SWpb and SWpc are connected to the positive video bus P2. These sampling switches are analog switches composed of Pch TFTs. The sampling switches SWna and SWnb are connected to the negative video bus N1, and the sampling switches SWnc and SWnd are connected to the negative video bus N2. These sampling switches are analog switches composed of Nch TFTs.
[0049]
On the signal lines S1, S2, S3, S4, analog switches of Pch and Nch are paired and arranged in parallel, and the drain electrodes 410 are connected in common, thereby enabling polarity inversion driving. .
[0050]
In this embodiment, if it is assumed that V line inversion driving is performed, when the (2N-1) th signal line S1, S3 (... S23) is positive, the (2N) th signal line S2, S4. (... S24) is negative, and when the signal lines S1, S3 (... S23) are negative, the signal lines S2, S4 (... S24) are positive. This polarity is reversed every frame to provide an image without flicker.
[0051]
This pair of analog switches must be configured with a width within one dot pitch. SWpa, which is a Pch TFT, SWpb, which is a Pch TFT, and SWpc, which is a Pch TFT, are connected to the signal line S1, the Pch TFT, and the signal line S2, respectively. The source electrodes of SWpb and SWpc are connected to a common positive video bus P2. Further, SWna which is an Nch TFT is connected to the signal line S1, and SWnb which is an Nch TFT is connected to the signal line S2. The source electrodes of SWna and SWnb are connected to a common negative video bus N1. The contact hole 421 in the Pch source electrode 420 is shared by SWpb and SWpc. The contact hole 431 in the Nch source electrode 430 is shared by SWna, SWnb and SWnc, SWnd.
[0052]
According to this, since the width of the pair of analog switches can be shortened, for example, the analog switches can be arranged without increasing the frame size up to a dot size of about 50 μm pitch.
[0053]
FIG. 7 is an explanatory diagram showing the arrangement of video signals supplied to each video bus. The video signals supplied to the video buses P1, P2,... P13, N1, N2,... N12 are inverted in polarity for each frame by the polarity inversion signal Vpol. When the V-line inversion drive is performed, the positive video bus P2 supplies the video signal to the signal line S3 in the odd-numbered frame and supplies the video signal to the signal line S2 in the even-numbered frame. The positive video bus P1 supplies video signals to the signal lines S1 only for odd frames, and the positive video bus P13 supplies video signals to the signal lines S24 only for odd frames. On the other hand, the negative video bus N1 supplies a video signal to the signal line S2 in an odd-numbered frame and supplies a video signal to the signal line S1 in an even-numbered frame. Here, it goes without saying that the V line inversion drive can be performed similarly even if the correspondence relationship between the signal lines in the odd and even frames is switched.
[0054]
[Embodiment 4]
In the fourth embodiment, an example in which the arrangement of the sampling switches Pch and Nch in the TFT-LCD (FIG. 5) of the third embodiment is exchanged will be described.
[0055]
FIG. 8 is a circuit configuration diagram of the TFT-LCD according to the fourth embodiment, and particularly a circuit configuration diagram of the signal line driving circuit 430. Also in this embodiment, a liquid crystal panel driven by 8 phases and 4 parts will be described as an example. 5 differs from the signal line driver circuit 330 in FIG. 5 in the arrangement of sampling switches and the connection of timing signal lines and video buses, but the configuration of other parts is the same as in FIG. It is attached.
[0056]
In FIG. 8, on a transparent insulating substrate (not shown), 32 blocks are arranged in parallel with 24 signal lines S1 to S24 as one block (only one block is shown in FIG. 8). These signal lines are driven by a signal line driving circuit 430 integrated on the same substrate.
[0057]
The signal line driver circuit 430 is a clocked inverter type shift register 150 (part of 32 stages in FIG. 8) driven by a horizontal synchronization signal IN1 and horizontal clock signals XCLK1 and XCLK2 supplied from an external drive circuit (not shown). The video buses P1 to P12 to which the positive video signal is supplied, the video buses N1 to N13 to which the negative video signal is supplied, and the output of the shift register 150 to control the video buses P1 to P12. Pch sampling switches SWpa, SWpb, SWpc, SWpd... SWpw, SWpx, Nch sampling switches SWna, SWnb, SWnc, SWnd for transmitting video signals supplied to P12, N1 to N13 to the signal lines S1 to S24, respectively. ... Consists of SWnw and SWnx
[0058]
In the configuration of this embodiment, since the source electrode of the sampling switch SWnx is connected to the negative video bus N13 alone, the number of negative video buses is one more than that of the positive video bus. .
[0059]
The display screen of the liquid crystal panel of this embodiment is also divided into four. In one divided area, the above-described 24 signal lines S1 to S24 (one block) are arranged in 32 blocks in parallel.
[0060]
The output of the shift register 150 is distributed to the timing signal lines TS1 to TS4 corresponding to the 24 signal lines S1 to S24 via the signal switching circuit 360. The timing signal lines TS1 to TS4 are connected to the gate electrodes of the MOS transistors constituting the sampling switches SWna to SWnx and SWpa to SWpx, respectively.
[0061]
The signal switching circuit 360 is supplied with a polarity inversion signal Vpol from an external drive circuit (not shown), and the polarity of the video signal output to each signal line is switched for each frame for polarity inversion driving. As a result, a positive video signal and a negative video signal are alternately output to adjacent signal lines for each frame.
[0062]
FIG. 9 is an enlarged configuration diagram of the sampling switch connected to the signal lines S1, S2, S3, and S4 of FIG.
[0063]
The sampling switch SWna is connected to the negative video bus N1, and the sampling switches SWnb and SWnc are connected to the negative video bus N2. These sampling switches are analog switches composed of Nch TFTs. The sampling switches SWpa and SWpb are connected to the positive video bus P1, and the sampling switches SWpc and SWpd are connected to the positive video bus P2. These sampling switches are analog switches composed of Pch TFTs.
[0064]
In the signal lines S1, S2, S3, and S4, analog switches of Pch and Nch are paired and arranged in parallel, and the drain electrodes 510 are connected in common, thereby enabling polarity inversion driving. .
[0065]
In this embodiment, if it is assumed that V line inversion driving is performed, when the (2N-1) th signal line S1, S3 (... S23) is positive, the (2N) th signal line S2, S4. (... S24) is negative, and when the signal lines S1, S3 (... S23) are negative, the signal lines S2, S4 (... S24) are positive. This polarity is reversed every frame to provide an image without flicker.
[0066]
This pair of analog switches must be configured with a width within one dot pitch. SWna which is an Nch TFT is connected to the signal line S1, SWnb which is an Nch TFT is connected to the signal line S2, and SWnc which is an Nch TFT is connected to the signal line S3. The source electrodes of SWnb and SWnc are connected to a common negative video bus N2. Further, SWpa, which is a Pch TFT, is connected to the signal line S1, and SWpb, which is a Pch TFT, is connected to the signal line S2. The source electrodes of SWpa and SWpb are connected to a common positive video bus P1. Further, the contact hole 521 in the Nch source electrode 520 is shared by SWnb and SWnc. The contact hole 531 in the Pch source electrode 530 is shared by SWpa, SWpb, SWpc, and SWpd.
[0067]
According to this, since the width of the pair of analog switches can be shortened, for example, the analog switches can be arranged without increasing the frame size up to a dot size of about 50 μm pitch.
[0068]
FIG. 10 is an explanatory diagram showing the arrangement of video signals supplied to each video bus. The video signals supplied to the video buses P1, P2,... P12, N1, N2,... N13 are inverted in polarity for each frame by the polarity inversion signal Vpol. When the V-line inversion drive is performed, the positive video bus P1 supplies the video signal to the signal line S1 in the odd frame and supplies the video signal to the signal line S2 in the even frame. On the other hand, the negative video bus N2 supplies a video signal to the signal line S3 in the odd-numbered frame and supplies a video signal to the signal line S2 in the even-numbered frame. Similarly, the negative video bus N1 supplies video signals to the signal line S1 only for even frames, and the negative video bus N13 supplies video signals to S24 only for odd frames. Here, it goes without saying that the V-line inversion drive can be similarly performed even if the correspondence relationship between the signal lines in the odd-numbered frame and the even-numbered frame is switched.
[0069]
In the first to fourth embodiments described above, the contact hole on the drain side of the transmission gate may be shared.
[0070]
Further, both the contact hole on the drain side of the transmission gate and the contact hole on the source side may be shared. In this case, the lateral width can be further reduced as compared with the transmission gate having the conventional structure.
[0071]
【The invention's effect】
As described above, in the liquid crystal display device according to the present invention, the contact hole of the drain region or the source region of the N-type thin film transistor and the drain region or the source region of the P-type thin film transistor which are electrically at the same potential is shared. Therefore, it is possible to arrange the elements in parallel even with a narrower pixel pitch than in the case where the elements are configured with a CMOS circuit composed of a thin film transistor having a conventional structure. According to this, since the circuit scale can be reduced if the pixel pitch is within a range in which the elements can be arranged in parallel, the liquid crystal display device with a built-in S / H type drive circuit is particularly simple. With the configuration, the area of the frame portion can be reduced.
[0072]
In addition, since it can be formed on a transparent insulating substrate by the same manufacturing process as before, it is not necessary to add or change the manufacturing process like the method of shortening the L length of the thin film transistor or reducing the contact size, There will be no decrease in productivity or cost increase.
[Brief description of the drawings]
1 is a circuit configuration diagram of a TFT-LCD according to Embodiment 1. FIG.
FIG. 2 is an enlarged configuration diagram of the sampling switch shown in FIG.
3 is an explanatory diagram showing an arrangement of video signals supplied to each video bus in FIG. 2;
4 is an enlarged configuration diagram of a sampling switch according to Embodiment 2. FIG.
5 is a circuit configuration diagram of a TFT-LCD according to Embodiment 3. FIG.
6 is an enlarged configuration diagram of the sampling switch shown in FIG.
7 is an explanatory diagram showing an arrangement of video signals supplied to each video bus in FIG. 6. FIG.
FIG. 8 is a circuit configuration diagram of a TFT-LCD according to a fourth embodiment.
FIG. 9 is an enlarged configuration diagram of the sampling switch shown in FIG. 8;
10 is an explanatory diagram showing an arrangement of video signals supplied to each video bus in FIG. 9;
FIG. 11 is a circuit configuration diagram of a general TFT-LCD with a built-in S / H type drive circuit.
[Explanation of symbols]
110: Display unit, 111: Signal line, 112: Scan line
113 ... Thin film transistor, 114 ... Pixel electrode, 115 ... Counter electrode
120 ... Scanning line driving circuit, 130 ... Signal line driving circuit, 140 ... Frame portion

Claims

A plurality of signal lines and a plurality of scanning lines intersecting each other; a switch element disposed near each intersection of the signal lines and the scanning line; an array substrate including a pixel electrode connected to the switch element; and the pixel electrode; A counter substrate including opposing counter electrodes, a liquid crystal display panel having a liquid crystal layer held between the array substrate and the counter substrate, a signal line driving circuit for supplying a video signal to the signal lines, and the scanning lines In a liquid crystal display device comprising: a scanning line driving circuit for supplying a scanning signal to the signal line; and an external driving circuit for driving the signal line driving circuit and the scanning line driving circuit.
The signal line driving circuit includes:
A positive video bus group for transmitting a positive video signal and a negative video bus group for transmitting a negative video signal, each connected to one of the positive video bus groups via a connection wiring. A switch pair comprising a plurality of positive polarity switches, a plurality of negative polarity switches each connected to one of the negative polarity video bus groups via a connection wiring, and the adjacent positive polarity switch and the negative polarity switch Are connected to the common signal line,
The positive switch is a P-type thin film transistor, and the negative switch is an N-type thin film transistor.
The positive electrode switch connected to the (2N-1) -th (N: natural number) signal line and the source electrode of the positive switch connected to the (2N) -th signal line are connected to the positive electrode via a common contact hole. A liquid crystal display device connected to one of the sex video bus groups.

The liquid crystal display device according to claim 1.
The source electrode of the negative polarity switch connected to the (2N) th signal line and the negative polarity switch connected to the (2N + 1) th signal line are connected to the negative video bus group through a common contact hole. A liquid crystal display device connected to one.

A plurality of signal lines and a plurality of scanning lines intersecting each other; a switch element disposed near each intersection of the signal lines and the scanning line; an array substrate including a pixel electrode connected to the switch element; and the pixel electrode; A counter substrate including opposing counter electrodes, a liquid crystal display panel having a liquid crystal layer held between the array substrate and the counter substrate, a signal line driving circuit for supplying a video signal to the signal lines, and the scanning lines In a liquid crystal display device comprising: a scanning line driving circuit for supplying a scanning signal to the signal line; and an external driving circuit for driving the signal line driving circuit and the scanning line driving circuit.
The signal line driving circuit includes:
A positive video bus group for transmitting a positive video signal and a negative video bus group for transmitting a negative video signal, each connected to one of the positive video bus groups via a connection wiring. A switch pair comprising a plurality of positive polarity switches, a plurality of negative polarity switches each connected to one of the negative polarity video bus groups via a connection wiring, and the adjacent positive polarity switch and the negative polarity switch Are connected to the common signal line,
The positive switch is a P-type thin film transistor, and the negative switch is an N-type thin film transistor.
The negative electrode switch connected to the (2N-1) th (N: natural number) signal line and the source electrode of the negative switch connected to the (2N) th signal line are connected to the negative electrode via a common contact hole. A liquid crystal display device connected to one of the sex video bus groups.

The liquid crystal display device according to claim 3.
The source electrode of the positive polarity switch connected to the (2N) th signal line and the positive polarity switch connected to the (2N + 1) th signal line are connected to the positive video bus group through a common contact hole. A liquid crystal display device connected to one.