JP4411677B2 - A method of manufacturing a semiconductor device - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置の製造方法に関し、特に、電界効果トランジスタのゲート電極間に、コンタクト不良が防止された自己整合コンタクトを形成することができる半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device, particularly, between the gate electrode of the field effect transistor, a method of manufacturing a semiconductor device capable of forming a self-aligned contact contact failure is prevented.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体集積回路の微細化に伴い、トランジスタのゲートと半導体基板表面に形成された不純物拡散層との間の距離が縮小されている。 Along with miniaturization of semiconductor integrated circuits, the distance between the impurity diffusion layer formed on the gate and the semiconductor substrate surface of the transistor is reduced. このため、リソグラフィー工程の合わせずれにより、不純物拡散層上に設けられたコンタクトと、ゲート電極との間が短絡することが問題とされてきた。 Therefore, the misalignment of the lithography process, the contacts provided on the impurity diffusion layer, between the gate electrode be shorted has been a problem. このような短絡を回避するため、ゲート電極上部および側壁部を層間絶縁膜とは異なる材質で被覆し、コンタクトがゲートに接触または接近するのを防止する自己整合コンタクト(SAC;self−aligned contact)技術が提案されてきた。 To avoid such a short circuit, the gate electrode upper and side wall coated with a material different from the interlayer insulating film, a self-aligned contact to prevent contact from contacting or approaching the gate (SAC; self-aligned contact) techniques have been proposed.
【0003】 [0003]
また、リソグラフィー工程におけるコンタクトと不純物拡散層との合わせずれが大きい場合には、上記のようなゲート電極とコンタクト間の短絡以外にも問題が発生する。 Further, when the misalignment between the contact and the impurity diffusion layers in the lithography process is large, also have problems other than a short circuit between the gate electrode and the contact as described above. 合わせずれによってコンタクトが素子分離領域上に配置されると、コンタクトエッチング時に素子分離膜の表面がエッチングされる。 When contacted by misalignment is arranged on the isolation region, the surface of the isolation layer is etched during contact etching. これにより、コンタクトが不純物拡散層または不純物拡散層と接合する基板側壁部に接触することになり、接合リークが増大する。 Thus, the contact becomes into contact with the substrate side walls joined to the impurity diffusion layer or the impurity diffusion layer, the junction leakage is increased.
【0004】 [0004]
上記のような素子分離膜のエッチングを防止するために、不純物拡散層および素子分離膜上に、層間絶縁膜よりもエッチング速度の遅い材質からなるエッチング停止膜(エッチングストッパー)を形成し、その上層に層間絶縁膜を堆積する方法が提案された。 In order to prevent etching of the isolation layer as described above, on the impurity diffusion layer and the isolation layer, an etching stop film (etching stopper) consisting of a slow etching rate material than that of the interlayer insulating film, the upper layer method of depositing an interlayer insulating film has been proposed. この方法によれば、コンタクトホールを形成する際に、エッチング停止膜でエッチング速度が遅くなるような条件でエッチングを行う。 According to this method, when forming the contact hole is etched in such a condition, the etching rate becomes slow in the etching stop layer. エッチング停止膜が露出した段階でエッチングを止め、エッチング条件を変更してからエッチングを再開し、エッチング停止膜を除去する。 Stopping etching at a stage where the etching stop layer is exposed, by changing the etching conditions etching resumes from, removing the etch stop layer. これにより、素子分離膜のエッチングが抑制されるため、接合リークが低減される。 Thus, the etching of the isolation layer is suppressed, the junction leakage is reduced.
【0005】 [0005]
近年、半導体装置の集積化が加速され、レイアウト縮小の要求が高くなっている。 Recently, it accelerated the integration of the semiconductor device, a request layout reduction is high. したがって、ゲート電極間の不純物拡散層上への自己整合コンタクトの形成と、コンタクト形成時の素子分離膜のエッチング防止とを両立させることが必要となっている。 Thus, the formation of self-aligned contacts to the impurity diffusion layer between the gate electrodes, is possible to achieve both the anti-etching of the isolation layer during contact formation has become necessary.
コンタクト形成時の素子分離膜のエッチングを防止しながら、ゲート電極間の不純物拡散層上へ自己整合的にコンタクトを形成するための従来の技術について、図8および図9を参照して以下に説明する。 While preventing etching of the isolation layer during contact formation description, the conventional technique for forming a self-aligned manner contact to the impurity diffusion layer between the gate electrode, below with reference to FIGS. 8 and 9 to.
【0006】 [0006]
まず、図8(A)に示すように、シリコン基板1の表面に素子分離領域2(例えば熱酸化によるLOCOS)を形成する。 First, as shown in FIG. 8 (A), an element isolation region 2 is formed on the surface of the silicon substrate 1 (LOCOS e.g. by thermal oxidation). 素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO 2膜)3を形成する。 On the active regions separated by isolation regions 2, a gate oxide film (SiO 2 film) 3. その上層に、ポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層してから、これらの層をゲート電極の形状にパターニングする。 Thereon, the polysilicon layer 4 and patterned laminate film 5 of tungsten nitride and tungsten, and the offset insulating film (silicon nitride film) 6 are laminated, these layers to the shape of the gate electrode. ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。 Here, the gate line width and the gate interval, and each example 0.15μm and 0.18 .mu.m.
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD(lightly doped drain)領域7を形成する。 The patterned gate electrode as a mask, a relatively low concentration of impurity ions implanted into the silicon substrate 1, to form an LDD (lightly doped drain) region 7.
【0007】 [0007]
次に、図8(B)に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行い、ゲート側壁にのみシリコン窒化膜8を残す。 Next, as shown in FIG. 8 (B), etched back after depositing a silicon nitride film on the entire surface, leaving the silicon nitride film 8 only on the gate sidewalls. これにより、シリコン窒化膜からなるサイドウォール8が形成される。 Thus, the side wall 8 made of a silicon nitride film is formed. このとき、サイドウォール8の膜厚を例えば70nmとすると、ゲート電極の間隔は0.04μmとなる。 At this time, when the thickness of the side wall 8, for example 70 nm, the interval of the gate electrode becomes 0.04 .mu.m.
サイドウォール8をマスクとして、シリコン基板1に相対的に高濃度の不純物をイオン注入してから、アニールを行って不純物を活性化させ、ソース/ドレイン領域9を形成する。 The sidewall 8 as a mask, a relatively high concentration of impurities from the ion-implanted into the silicon substrate 1, to activate the impurity annealed to form source / drain regions 9.
【0008】 [0008]
次に、図8(C)に示すように、全面にエッチング停止膜となるシリコン窒化膜10を、例えば膜厚30nmで形成する。 Next, as shown in FIG. 8 (C), the silicon nitride film 10 as a whole surface etching stop layer is formed to a thickness of, for example, 30 nm. このとき、図8(C)に模式的に示すように、ゲート電極間はシリコン窒化膜10により埋め込まれる。 In this case, as schematically shown in FIG. 8 (C), the gate electrode is embedded by the silicon nitride film 10.
その後、図9(A)に示すように、全面に層間絶縁膜となるシリコン酸化膜11を堆積してから、例えば化学的機械研磨(CMP;chemical mechanical polishing)を行い表面を平坦化する。 Thereafter, as shown in FIG. 9 (A), after depositing a silicon oxide film 11 as an interlayer insulating film on the entire surface, for example, chemical mechanical polishing; to flatten the surface subjected to (CMP chemical mechanical polishing).
【0009】 [0009]
フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。 After forming a resist (not shown) in the upper layer of the silicon oxide film 11 by a photolithography process, to etch the silicon oxide film 11 using the resist as a mask. これにより、コンタクトホール12が形成される。 Thus, the contact hole 12 is formed. このエッチングは異方性エッチングとし、シリコン酸化膜11に対してシリコン窒化膜10のエッチング速度が遅くなるような条件で行う。 This etching is anisotropic etching is carried out in such conditions the etch rate of the silicon nitride film 10 is delayed with respect to the silicon oxide film 11. これにより、図9(A)に示すように、シリコン窒化膜10上でエッチングが停止する。 Thus, as shown in FIG. 9 (A), the etching stops on the silicon nitride film 10.
続いて、図9(B)に示すように、エッチング条件を変更してシリコン窒化膜10の異方性エッチングを行うと、素子分離領域2のエッチングを防止しながら、ゲート電極間の不純物拡散層上に自己整合的にコンタクトホールを形成することができる。 Subsequently, as shown in FIG. 9 (B), the anisotropic etching of the silicon nitride film 10 by changing the etching conditions, while preventing the etching of the element isolation region 2, the impurity diffusion layer between the gate electrode it can be formed in a self-aligned manner contact holes above.
【0010】 [0010]
上記のように、エッチング停止膜を成膜してコンタクトホールを形成する方法としては、例えば、特開平9−275140号公報あるいは特開平9−232252号公報記載の方法がある。 As described above, as a method of forming a contact hole by depositing an etch stop layer, for example, a method of JP-A-9-275140 discloses or Hei 9-232252 JP.
特開平9−275140号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜とその上層の層間絶縁膜との層間に、少なくともゲート電極上部を被覆する絶縁膜を追加することを特徴としている。 Method for forming a contact hole which is disclosed in Japanese Patent Laid-Open No. 9-275140 is between the layers of the etch stop layer and an upper layer of the interlayer insulating film, is characterized by adding an insulating film covering at least the gate electrode upper .
【0011】 [0011]
前述した従来のコンタクトホール形成方法において、実際には、層間絶縁膜11のエッチング停止膜10に対するエッチング選択比は、マイクロローディング効果等の影響によりウェハ面内で一様とならず、ゲート電極間(コンタクトホール12底部)の拡散層上に比較してゲート電極上でエッチング選択比が低下する。 In the conventional contact hole forming method described above, in fact, the etching selectivity to the etch stop layer 10 of the interlayer insulating film 11 is not a uniform in the wafer plane by the influence such as a micro loading effect, between the gate electrode ( compared on a diffusion layer of the contact hole 12 bottom) etch selectivity over the gate electrode is reduced. したがって、図9(A)に示す工程において、コンタクトホール12の側壁に露出する、ゲート電極の肩部のエッチング停止膜10は、コンタクトホール12の底部のエッチング停止膜10よりも速く消失しやすい。 Accordingly, in the step shown in FIG. 9 (A), it is exposed on the side wall of the contact hole 12, the etch stop layer 10 of the shoulder portion of the gate electrode is faster and easier erasure than the etching stop layer 10 at the bottom of the contact hole 12. ゲート電極肩部のエッチング停止膜10がエッチングされることにより、オフセット絶縁膜6やサイドウォール8の一部がエッチングされると、ゲート電極とコンタクトホール12との耐圧が低下し、極端な場合には、ゲート電極とコンタクトホール12とが短絡する。 By etching stop layer 10 of the gate electrode shoulder is etched, a part of the offset insulating film 6 and the side walls 8 are etched to decrease the breakdown voltage between the gate electrode and the contact hole 12, in extreme cases It includes a gate electrode and a contact hole 12 is short-circuited.
【0012】 [0012]
そこで、特開平9−275140号公報記載の方法によれば、エッチング停止膜10がエッチングされる膜厚を予め考慮した上で、少なくともゲート電極の上部に、層間絶縁膜に対してエッチング速度の遅い絶縁膜を設けている。 Therefore, according to the method of JP-A-9-275140 JP, on the etching stop layer 10 in consideration of the film thickness to be etched in advance, on top of at least the gate electrode, a slow etching rate with respect to the interlayer insulating film It is provided with an insulating film. これにより、ゲート電極とコンタクトホール12との耐圧が確保される。 Thus, the breakdown voltage between the gate electrode and the contact hole 12 is ensured.
【0013】 [0013]
また、特開平9−232252号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜を形成して層間絶縁膜にコンタクトホールを開口し、さらに、開口底部にシリサイドを形成してコンタクト抵抗を低減する方法である。 The method of forming a contact hole which is disclosed in JP-A-9-232252, the contact holes are opened in the interlayer insulating film to form an etch stop layer, further, the contact resistance by forming a silicide on the open bottom it is a method to reduce. この発明も、前述した特開平9−275140号公報記載の発明と同様に、エッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決手段の一つである。 The present invention also is one of the solution to be different in the same manner as the invention of JP-A-9-275140 JP described above, the etching rate of the etching stop layer is an upper diffusion layer between the gate electrode portion and the gate electrode .
【0014】 [0014]
ゲート電極間の拡散層上(コンタクトホール底部)ではゲート電極上部に比較してエッチング停止膜のエッチング速度が低く、コンタクトホール底部のエッチング停止膜を完全に除去するためにオーバーエッチングを行うと、ゲート電極のオフセット絶縁膜等がエッチングされてしまう。 Diffusion layer between the gate electrode (the contact hole bottom) in compared with the gate electrode upper low etching rate of the etching stop layer, when the over-etching in order to completely remove the etching stop layer in the contact hole bottom, the gate offset insulating film of the electrode is etched. これを避けるため、エッチング量(あるいはオーバーエッチング)を少なくすると、コンタクトホール底部にエッチング停止膜が残存することになり、コンタクト不良となる。 To avoid this, when reducing the amount of etching (or over etching), will be the etch stop layer in the contact hole bottom is left, the contact failure.
【0015】 [0015]
そこで、特開平9−232252号公報記載の方法によれば、コンタクトホール底部にエッチング停止膜が一部残った状態でエッチングを止め、エッチング停止膜上に金属層を形成して、金属層と基板中のシリコンとを反応させることにより金属シリサイドを形成する。 Therefore, according to the method of JP-A-9-232252 JP, stopping etching in a state in which the etching stop layer remained partially in the contact hole bottom, and forming a metal layer on the etch stop film, and a metal layer board forming a metal silicide by reacting the silicon in. さらに好適には、シリコン窒化膜からなるエッチング停止膜を形成し、コンタクトホール底部に残存させるエッチング停止膜を膜厚5nm以下(0.5〜5nm)の薄膜とした上で、エッチング停止膜にシリコンをイオン注入する。 More preferably, an etching stop layer made of a silicon nitride film, an etch stop layer to be left in the contact hole bottom on which a thin film having a film thickness of 5nm or less (0.5 to 5 nm), silicon etching stop layer It is ion-implanted. これにより、コンタクトホール底部のエッチング停止膜中のシリコンを、その上層の金属層と積極的にシリサイド化反応させることができる。 Accordingly, the silicon in the etching stop layer in the contact hole bottom, can be the upper layer of the metal layer and actively silicidation reaction.
【0016】 [0016]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
以上のように、ゲート電極に絶縁膜からなるサイドウォールを設け、さらに、コンタクトホールを形成するためのエッチングで素子分離領域がエッチングされるのを防止する目的で、エッチング停止膜を形成する場合には、エッチング停止膜の膜厚がゲート間隔の半分以下となるとコンタクト不良が発生する。 As described above, the sidewall made of an insulating film on the gate electrode is provided, further, for the purpose of the isolation region by etching for forming the contact hole is prevented from being etched, the case of forming the etching stop layer a contact failure may occur when the film thickness of the etching stop layer is equal to or less than half of the gate interval.
半導体装置の高集積化によりゲート間隔が縮小されると、図9(B)に示すように、ゲート間のスペースがシリコン窒化膜(エッチング停止膜)10により埋め込まれたままとなる。 When the gate interval is reduced by the high integration of a semiconductor device, as shown in FIG. 9 (B), and remains a space between the gate is buried by the silicon nitride film (etching stop layer) 10. この場合、ゲート間のコンタクトがシリコン基板1に到達せず、コンタクト不良となる。 In this case, the contact between the gate does not reach the silicon substrate 1, a contact failure.
【0017】 [0017]
ゲート間のコンタクト不良を回避するため、ゲート電極のサイドウォールであるシリコン窒化膜の膜厚を薄くすると、イオン注入によりソース/ドレイン領域を形成する際に、ソース/ドレイン領域がゲート電極直下に接近し、トランジスタの短チャネル効果が増大する。 To avoid contact failure between the gate and thinning the film thickness of the silicon nitride film is a sidewall of the gate electrode, in forming the source / drain regions by ion implantation, approaching the source / drain regions immediately below the gate electrode and the short channel effect of the transistor is increased.
また、サイドウォールの膜厚を薄くすると、不純物拡散層を低抵抗化する目的で不純物拡散層にシリサイド化を行った場合に、シリサイドがトランジスタ直下に接近することになる。 Moreover, when reducing the thickness of the sidewall, when performing silicidation to the impurity diffusion layer for the purpose of reducing the resistance of the impurity diffusion layers, a silicide is to be approached directly under the transistor. したがって、高融点金属の拡散や応力により、トランジスタの短チャネル効果が増大したり、ゲート下周辺の拡散層における接合リークが増大したりする。 Therefore, the diffusion and stress of the refractory metal, the short channel effect or increase in the transistor, the junction leakage in the diffusion layer near bottom gate or increased.
【0018】 [0018]
前述した特開平9−275140号公報あるいは特開平9−232252号公報に記載されたコンタクトホール形成方法は、いずれもエッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決策である。 A contact hole formation method described in JP-A-9-275140 discloses or Hei 9-232252 discloses that the aforementioned are all different etching rate of the etching stop layer is an upper diffusion layer between the gate electrode portion and the gate electrode is a solution to it.
しかしながら、ゲート間のスペースが縮小されると、これらの方法によってもゲート電極間の拡散層上のエッチング停止膜を除去することが困難となる。 However, when the space between the gate is reduced, the removal of the etching stop layer on the diffusion layer between the gate electrodes by these methods difficult. 特開平9−232252号公報記載の方法においては、意図的にエッチング停止膜の一部をゲート電極間の拡散層上に残存させるが、残存するエッチング停止膜の膜厚が所定の値を超えると、シリサイド化が十分に行われなくなり、コンタクト不良となる。 In the method of JP-A-9-232252 JP, but to leave some of intentionally etch stop layer on the diffusion layer between the gate electrodes, the thickness of the etch stop layer remaining exceeds a predetermined value , silicide is not sufficiently performed, a contact failure.
【0019】 [0019]
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、ゲート間スペースが縮小された場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成できる半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, therefore the present invention, even when the gate space is reduced, can be formed in a self-aligning manner a contact hole to prevent contact failure or junction leakage and an object thereof is to provide a method of manufacturing a semiconductor device.
【0020】 [0020]
【課題を解決するための手段】 In order to solve the problems]
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとして前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、前記第2のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上層に To achieve the above object, a method of manufacturing a semiconductor device of the present invention includes the steps of forming a conductive layer on a substrate, forming an offset insulating film on the conductor layer, the conductor layer and by processing the offset insulating film in a predetermined pattern, and forming a gate electrode, the sidewall of the gate electrode, forming a first sidewall of a first insulating film, said first on the surface of the side wall, the step forming a second sidewall comprising a second insulating film, which is introducing an impurity into said substrate to said second side walls as a mask to form a source / drain region and removing the second sidewall, and forming a third insulating film on at least the gate electrode and the source / drain region, the upper layer of the third insulating film 間絶縁膜を形成する工程と、前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。 Forming an interphase insulating film, the third insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole, the contact hole characterized by a step of removing the etch stop layer at the bottom.
【0021】 [0021]
本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールはシリコン窒化膜からなり、前記第2のサイドウォールはシリコン酸化膜からなることを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably the first side wall is composed of a silicon nitride film, said second side wall is characterized by a silicon oxide film. また、本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。 A method of manufacturing a semiconductor device of the present invention, preferably the etch stop layer is a silicon nitride film, the interlayer insulating film is characterized by comprising a silicon oxide film.
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD(lightly doped drain)領域を形成する工程を有することを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably the step of the gate electrode as a mask, than the source / drain regions in the substrate by introducing a low concentration of impurities, to form an LDD (lightly doped drain) region characterized in that it has a.
本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably the step of forming the first sidewall, the first insulating film is formed on the entire surface, the first insulating only on the sidewalls of the gate electrode as film remains, characterized in that it is a step of performing anisotropic etching. また、本発明の半導体装置の製造方法は、好適には、前記第2のサイドウォールを形成する工程は、全面に前記第2の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第2の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。 A method of manufacturing a semiconductor device of the present invention is preferably the step of forming the second sidewall, forming a second insulating film on the entire surface, the only on the sidewall of the gate electrode first as the second insulating film remains, characterized in that it is a step of performing anisotropic etching.
【0022】 [0022]
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 Accordingly, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, it is possible to enlarge the space between the source / drain regions and the gate electrode. また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。 In order to prevent the leakage current in the element isolation region edge, even if an etching stop layer, it is possible to form the contact on the diffusion layer between the conventional narrower gate electrode.
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。 Therefore, it is possible to reduce the design rule, it is possible to speed and power consumption with high integration of the semiconductor device.
【0023】 [0023]
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除 Furthermore, in order to achieve the above object, a method of manufacturing a semiconductor device of the present invention includes the steps of forming a conductive layer on a substrate, forming an offset insulating film on the conductor layer, the conductor by processing the layer and the offset insulating film in a predetermined pattern, and forming a gate electrode, the sidewall of the gate electrode, forming a first sidewall of a first insulating film, said first on the surface of the first side wall, forming a step of forming a second sidewall comprising a second insulating film, said second sidewall as a mask to introduce impurities into the substrate, the source / drain region dividing a step, a step of forming a refractory metal layer on the entire surface, followed by heat treatment, and forming a refractory metal silicide on the surface of the source / drain regions, a refractory metal layer of unreacted する工程と、前記第2のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。 A step of, removing the second side wall, at least the gate electrode and the source / drain regions, and forming a third insulating film, an interlayer on the upper layer of the third insulating film forming an insulating film, the third insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole, the contact hole bottom wherein characterized in that a step of removing the etching stop film.
【0024】 [0024]
本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably, the refractory metal layer is characterized by containing cobalt, titanium or nickel. また、本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールはシリコン窒化膜からなり、前記第2のサイドウォールはシリコン酸化膜からなることを特徴とする。 A method of manufacturing a semiconductor device of the present invention, preferably the first side wall is composed of a silicon nitride film, said second side wall is characterized by a silicon oxide film. 本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably the etch stop layer is a silicon nitride film, the interlayer insulating film is characterized by comprising a silicon oxide film.
【0025】 [0025]
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有することを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably characterized by having the gate electrode as a mask, than the source / drain regions in the substrate by introducing a low concentration of impurities, the LDD regions to.
本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably the step of forming the first sidewall, the first insulating film is formed on the entire surface, the first insulating only on the sidewalls of the gate electrode as film remains, characterized in that it is a step of performing anisotropic etching.
本発明の半導体装置の製造方法は、好適には、前記第2のサイドウォールを形成する工程は、全面に前記第2の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第2の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably the step of forming the second sidewall, forming a second insulating film on the entire surface, the side walls only the second of said gate electrode as the insulating film remains, characterized in that it is a step of performing anisotropic etching.
【0026】 [0026]
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 Accordingly, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, it is possible to enlarge the space between the source / drain regions and the gate electrode. また、本実施形態の半導体装置の製造方法によれば、第2のサイドウォールの除去をシリサイドの形成後に行う。 According to the manufacturing method of the semiconductor device of this embodiment, the removal of the second sidewall after the formation of the silicide. シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第2のサイドウォールが形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。 When performing silicidation, the crystal defects such point defects or dislocations by diffusion and stress of the refractory metal occurs, to perform silicidation at a state where the second sidewall is formed, the diffusion of refractory metal and impact of stress is reduced. したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。 Therefore, it is possible to prevent an increase in the short channel effect due to crystal defects caused by silicidation.
【0027】 [0027]
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上層に層間絶縁膜を形成する工程と、前記 To achieve the above object, a method of manufacturing a semiconductor device of the present invention includes the steps of forming a conductive layer on a substrate, forming an offset insulating film on the conductor layer, the conductor layer and by processing the offset insulating film in a predetermined pattern, and forming a gate electrode, the sidewall of the gate electrode, forming a side wall of a first insulating film, the sidewalls as a mask, introducing impurities into the substrate, and forming a source / drain region, wherein the surface of the side wall removed, exposing at least a portion of said substrate coated with said sidewall, at least the gate electrode and forming a second insulating film on the source / drain regions, forming an interlayer insulating film in an upper layer of the second insulating film, wherein 2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。 The second insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole, and removing the etch stop layer of the contact hole bottom characterized in that it has a.
【0028】 [0028]
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention preferably includes the steps of removing the surface of the sidewall, characterized in that it is a step of performing isotropic etching to the side wall. 本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably the side wall is characterized by a silicon nitride film. あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。 Alternatively, a method of manufacturing a semiconductor device of the present invention, preferably the side wall is characterized by a silicon oxide film.
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably the etch stop layer is a silicon nitride film, the interlayer insulating film is characterized by comprising a silicon oxide film.
【0029】 [0029]
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有することを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably characterized by having the gate electrode as a mask, than the source / drain regions in the substrate by introducing a low concentration of impurities, the LDD regions to.
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably the step of forming the side wall, the first insulating film is formed on the entire surface, the first insulating film remains only on the sidewalls of the gate electrode as, characterized in that it is a step of performing anisotropic etching.
【0030】 [0030]
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 Accordingly, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, it is possible to enlarge the space between the source / drain regions and the gate electrode. また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。 In order to prevent the leakage current in the element isolation region edge, even if an etching stop layer, it is possible to form the contact on the diffusion layer between the conventional narrower gate electrode.
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。 Therefore, it is possible to reduce the design rule, it is possible to speed and power consumption with high integration of the semiconductor device.
【0031】 [0031]
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部 Furthermore, in order to achieve the above object, a method of manufacturing a semiconductor device of the present invention includes the steps of forming a conductive layer on a substrate, forming an offset insulating film on the conductor layer, the conductor by processing the layer and the offset insulating film in a predetermined pattern, and forming a gate electrode, the sidewall of the gate electrode, forming a side wall of a first insulating film, masking the sidewall the impurities introduced into the substrate as to form a step of forming a source / drain region, and forming a refractory metal layer on the entire surface, a heat treatment is performed a refractory metal silicide on the surface of the source / drain region step and a step of removing the refractory metal layer unreacted remove surface of the side wall, at least a portion of the substrate coated with the side wall 露出させる工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。 A step of exposed, forming a second insulating film on at least the gate electrode and the source / drain regions, forming an upper layer on the interlayer insulating film of the second insulating film, the second an insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrode, and a step in a self-aligned manner a contact hole, and removing the etch stop layer of the contact hole bottom it is characterized in.
【0032】 [0032]
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention preferably includes the steps of removing the surface of the sidewall, characterized in that it is a step of performing isotropic etching to the side wall. 本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably, the refractory metal layer is characterized by containing cobalt, titanium or nickel.
本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably the side wall is characterized by a silicon nitride film. あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。 Alternatively, a method of manufacturing a semiconductor device of the present invention, preferably the side wall is characterized by a silicon oxide film.
【0033】 [0033]
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。 The method of manufacturing a semiconductor device of the present invention, preferably the etch stop layer is a silicon nitride film, the interlayer insulating film is characterized by comprising a silicon oxide film. また、本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有することを特徴とする。 A method of manufacturing a semiconductor device of the present invention is preferably the gate electrode as a mask, than the source / drain regions in the substrate by introducing a low concentration of impurities, further comprising the step of forming the LDD region the features.
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。 The method of manufacturing a semiconductor device of the present invention is preferably the step of forming the side wall, the first insulating film is formed on the entire surface, the first insulating film remains only on the sidewalls of the gate electrode as, characterized in that it is a step of performing anisotropic etching.
【0034】 [0034]
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 Accordingly, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, it is possible to enlarge the space between the source / drain regions and the gate electrode. また、本実施形態の半導体装置の製造方法によれば、サイドウォール表面の除去(サイドウォールの薄膜化)をシリサイドの形成後に行う。 According to the manufacturing method of the semiconductor device of the present embodiment performs the removal of the sidewall surface (thinning of the sidewall) after formation of the silicide. シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、サイドウォールを薄膜化する前の状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。 When performing silicidation, the crystal defects such point defects or dislocations by diffusion and stress of the refractory metal occurs, to perform silicidation of the sidewall in a state before thinning, Ya diffusion of refractory metal the influence of stress is reduced. したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。 Therefore, it is possible to prevent an increase in the short channel effect due to crystal defects caused by silicidation.
【0035】 [0035]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。 Hereinafter, embodiments of the method for manufacturing a semiconductor device of the present invention will be described with reference to the drawings.
(実施形態1) (Embodiment 1)
本実施形態の半導体装置の製造方法について、図1〜図3を参照して下記に説明する。 A method for manufacturing a semiconductor device of the present embodiment, with reference to FIGS described below.
まず、図1(A)に示すように、従来の方法と同様にしてシリコン基板1の表面に素子分離領域2を形成する。 First, as shown in FIG. 1 (A), an element isolation region 2 is formed on the surface of the silicon substrate 1 in the same manner as in the conventional method. さらに、必要に応じて基板1にpウェルあるいはnウェルを形成するための不純物のイオン注入を行う。 Further, ion implantation of an impurity for forming a p-well or n-well in the substrate 1 as required. 素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO 2膜)3を形成する。 On the active regions separated by isolation regions 2, a gate oxide film (SiO 2 film) 3. ゲート酸化膜の膜厚は例えば3nmとする。 The thickness of the gate oxide film is set to 3nm, for example.
【0036】 [0036]
その上層に、ポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層させる。 Thereon, the polysilicon layer 4, the laminated film 5 of tungsten nitride and tungsten, and the offset insulating film (silicon nitride film) 6 is laminated. 各層の膜厚は、それぞれ例えば70nm、5nm(窒化タングステン)、60nm(タングステン)および100nmとする。 The thickness of each layer, respectively, for example 70 nm, 5 nm (tungsten nitride), and 60 nm (tungsten) and 100 nm. これらの層を積層後、レジスト(不図示)をマスクとしてエッチングを行い、ゲート電極の形状にパターニングする。 After laminating these layers, etching resist (not shown) as a mask, to pattern the shape of the gate electrode. ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。 Here, the gate line width and the gate interval, and each example 0.15μm and 0.18 .mu.m.
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD(lightly doped drain)領域7を形成する。 The patterned gate electrode as a mask, a relatively low concentration of impurity ions implanted into the silicon substrate 1, to form an LDD (lightly doped drain) region 7.
【0037】 [0037]
次に、図1(B)に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜8を残し、第1のサイドウォール8を形成する。 Next, as shown in FIG. 1 (B), by performing etch back after a silicon nitride film is deposited on the entire surface, leaving the silicon nitride film 8 only on the gate side wall, a first side wall 8. このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ(第1のサイドウォール8の厚さ)は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば50nmである。 At this time, the horizontal direction to the substrate surface of the silicon nitride film remaining on the gate side wall thickness (thickness of the first sidewall 8) is substantially equal to the thickness when depositing a silicon nitride film on the entire surface will, for example, 50nm. したがって、ゲート電極の間隔は0.08μmとなる。 Therefore, the interval of the gate electrode becomes 0.08 .mu.m.
【0038】 [0038]
次に、図1(C)に示すように、全面にシリコン酸化膜13を例えば膜厚20nmで堆積する。 Next, as shown in FIG. 1 (C), depositing a silicon oxide film 13, for example a thickness of 20nm over the entire surface. ゲート電極側壁、すなわち第1のサイドウォール8の表面に形成されたシリコン酸化膜13は、第2のサイドウォール13'となる。 Gate electrode side wall, i.e. the silicon oxide film 13 formed on the surface of the first sidewall 8, a second side wall 13 '. シリコン基板1にソース/ドレイン領域9を形成するため、第2のサイドウォール13'をマスクとして、相対的に高濃度の不純物をイオン注入する。 Since the silicon substrate 1 to form source / drain regions 9, the second side wall 13 'as a mask, a relatively high concentration of impurity ion implantation. ゲート電極の側壁には膜厚50nmの第1のサイドウォール(シリコン窒化膜)8と、膜厚20nmの第2のサイドウォール13'が形成されており、これらはイオン注入の際に、ゲートに対して膜厚70nmのスペーサーとして機能する。 A first sidewall (silicon nitride film) 8 having a thickness of 50nm on the sidewalls of the gate electrode, the second side wall 13 'is formed with a thickness of 20 nm, during these ion implantation, the gate to function as a spacer having a thickness of 70nm for.
【0039】 [0039]
図2(A)に示すように、イオン注入後、窒素雰囲気中で1000℃、10秒のアニールを行うと、ソース/ドレイン領域9が形成される。 As shown in FIG. 2 (A), after the ion implantation, 1000 ° C. in a nitrogen atmosphere, the annealing of 10 seconds, the source / drain region 9 are formed.
次に、シリコン酸化膜13に異方性エッチングを行い、ゲート側壁部のシリコン酸化膜13のみ残して除去する。 Next, anisotropic etching is performed on the silicon oxide film 13, leaving only the silicon oxide film 13 of the gate side wall portions are removed. ゲート側壁部に残る第1のサイドウォール8と第2のサイドウォール13'の、基板表面に水平な方向の厚さ(サイドウォール膜厚の合計)は、例えば70nmとなる。 The first sidewall 8 remaining on the gate side wall and the second side wall 13 ', the thickness of the horizontal direction to the substrate surface (the sum of the sidewall film thickness) is, for example, 70 nm.
【0040】 [0040]
次に、図2(B)に示すように、高融点金属として例えばコバルトを全面に膜厚10nm堆積し、コバルトシリサイド14を形成する。 Next, as shown in FIG. 2 (B), a film thickness of 10nm is deposited on the entire surface such as cobalt as the refractory metal, to form a cobalt silicide 14. コバルト層の成膜は、例えば基板温度450℃で行い、その後、550℃、30秒のランプアニールによりコバルト層をポリシリコンと反応させる。 Deposition of the cobalt layer, for example carried out at a substrate temperature of 450 ° C., then, 550 ° C., the cobalt layer is reacted with the polysilicon by lamp annealing for 30 seconds. 未反応のコバルト層は、例えば硫酸/過酸化水素水を用いて除去する。 Unreacted cobalt layer is removed, for example, using sulfuric acid / hydrogen peroxide. 以上により、基板の不純物拡散層上部にのみ自己整合的にコバルトシリサイド14が形成される。 Thus, a self-aligned manner cobalt silicide 14 only to the impurity diffusion layer formed on a substrate is formed.
その後、図2(C)に示すように、ゲート側壁部のシリコン酸化膜13(第2のサイドウォール13')を、例えばフッ酸系の溶液を用いたライトエッチング(HF/H 2 O=1/400、80秒)により除去する。 Thereafter, as shown in FIG. 2 (C), the silicon oxide film 13 of the gate side wall (second side wall 13 '), for example, light etching using a hydrofluoric acid based solution (HF / H 2 O = 1 / 400,80 seconds) is removed by.
【0041】 [0041]
本実施形態の半導体装置の製造方法によれば、第2のサイドウォール13'の除去を、ソース/ドレイン領域9を形成するためのイオン注入、およびコバルトシリサイド14の形成後に行う。 According to the manufacturing method of the semiconductor device of this embodiment, the removal of the second sidewall 13 ', the ion implantation for forming the source / drain region 9, and after the formation of cobalt silicide 14.
したがって、膜厚の薄いサイドウォールを形成した場合にみられる、ソース/ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。 Thus, seen in the case of forming a thin side wall film thickness, the increase in short channel effect due to the spread of the source / drain regions it can be prevented. また、シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第2のサイドウォール13'が形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。 Further, when performing the silicidation, the crystal defects such point defects or dislocations by diffusion and stress of the refractory metal occurs, to perform silicidation at a state where the second side wall 13 'is formed, a high effect of melting metal diffusion and stress is reduced. したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。 Therefore, it is possible to prevent an increase in the short channel effect due to crystal defects caused by silicidation.
本実施形態の半導体装置の製造方法は、ソース/ドレイン領域の広がりあるいは結晶欠陥に起因した、トランジスタの短チャネル効果を増大させずに、ゲート側壁の絶縁膜(サイドウォール)を薄膜化することが可能であり、コンタクト不良を防止することができる。 The method of manufacturing a semiconductor device of the present embodiment, due to the spread or crystal defects in the source / drain region, without increasing the short-channel effect of the transistor, a gate sidewall insulating film (side wall) be made thinner is possible, it is possible to prevent a contact failure.
【0042】 [0042]
次に、図3(A)に示すように、全面にエッチング停止膜としてシリコン窒化膜10を、例えば膜厚20nmで形成する。 Next, as shown in FIG. 3 (A), a silicon nitride film 10 as an etch stop layer is formed on the entire surface, for example a thickness of 20 nm. その上層に、層間絶縁膜としてシリコン酸化膜11を例えば膜厚1200nmで堆積し、シリコン基板1の表面に形成された段差を平坦化する。 Thereon, a silicon oxide film 11 for example, is deposited in a thickness of 1200nm as the interlayer insulating film, flattening the step formed on the surface of the silicon substrate 1. さらに、シリコン酸化膜11の膜厚が例えば700nmとなるまでCMPを行い、シリコン酸化膜11の表面を平坦化する。 Moreover, CMP is performed until the thickness of the silicon oxide film 11 is 700nm for example, to planarize the surface of the silicon oxide film 11.
続いて、図3(B)に示すように、フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。 Subsequently, as shown in FIG. 3 (B), after forming a resist (not shown) in the upper layer of the silicon oxide film 11 by a photolithography process, to etch the silicon oxide film 11 using the resist as a mask. これにより、コンタクトホール12が形成される。 Thus, the contact hole 12 is formed.
【0043】 [0043]
このエッチングは異方性エッチングとし、シリコン窒化膜10に対してシリコン酸化膜11のエッチング速度が20倍(シリコン酸化膜11のエッチング選択比が20)となるような条件で行う。 This etching is anisotropic etching, 20 times the etching rate of the silicon oxide film 11 (etching selectivity of the silicon oxide film 11 is 20) under the condition such that the silicon nitride film 10. エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚900nmのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜10上でエッチングが停止する。 Including over-etching for planarizing the surface to be etched, the amount of etching corresponding to the silicon oxide film having a thickness of 900 nm, for example, by performing the following etching conditions, the etching stops on the silicon nitride film 10 .
(エッチング条件) (Etching condition)
RFパワー:2kW RF power: 2kW
エッチングガス:Ar/O 2 /C 48 =200/10/20sccm Etching gas: Ar / O 2 / C 4 F 8 = 200/10 / 20sccm
圧力:5Pa Pressure: 5Pa
【0044】 [0044]
次に、図3(C)に示すように、シリコン窒化膜10のエッチング速度がシリコン基板1に対して10倍(エッチング選択比10)、シリコン酸化膜11に対して7倍(エッチング選択比7)となるような条件で、シリコン窒化膜10にエッチングを行う。 Next, as shown in FIG. 3 (C), 10 times the etching rate of the silicon nitride film 10 on the silicon substrate 1 (the etching selection ratio of 10), 7-fold relative to the silicon oxide film 11 (etching selection ratio 7 ) and in comprising such conditions, etched into the silicon nitride film 10. エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚30nmのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行う。 Including over-etching for planarizing the surface to be etched, the amount of etching corresponding to the silicon nitride film having a thickness of 30 nm, for example, carried out under the following conditions.
(エッチング条件) (Etching condition)
RFパワー:500W RF power: 500W
エッチングガス:Ar/O 2 /CHF 3 =100/10/20sccm Etching gas: Ar / O 2 / CHF 3 = 100/10 / 20sccm
圧力:5Pa Pressure: 5Pa
【0045】 [0045]
上記のようにコンタクトホール12を形成した後、従来法により、コンタクトホール12内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば20nm、50nmの膜厚で形成する。 After forming the contact hole 12 as described above, by conventional methods, a titanium layer over the entire surface adhesion layer or a barrier layer including the contact hole 12 is formed titanium nitride layer, respectively for example 20 nm, a film thickness of 50nm. さらに、コンタクトホール12内を埋め込むようにタングステン層を250nmの膜厚で形成する。 Furthermore, a tungsten layer with a thickness of 250nm to fill the contact hole 12. その後、CMPを行って層間絶縁膜11上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール12内にタングステンプラグが形成される。 Thereafter, the interlayer insulating film 11 upper part of the titanium layer by performing the CMP, by removing the titanium nitride layer and a tungsten layer, a tungsten plug is formed in the contact hole 12.
【0046】 [0046]
図3(C)において、ゲート側壁に設けられる絶縁膜サイドウォールの膜厚は、従来法で作成する場合(図8(B)参照)の70nmに比較して、シリコン酸化膜13(第2のサイドウォール13')を除去した分、20nm薄膜化することができる。 In FIG. 3 (C), the insulating film sidewall provided to the gate sidewall thickness is created with a conventional method compared to 70nm of (see FIG. 8 (B) refer), the silicon oxide film 13 (second sidewalls 13 ') amount that was removed can be 20nm thin. したがって、従来法と同様に、膜厚20nmのエッチング停止膜(シリコン窒化膜10)を形成しても、ゲート電極間のスペースがシリコン窒化膜10により埋め込まれる(図9(B)参照)ことがなく、コンタクトはゲート電極間の不純物拡散層(ソース/ドレイン領域9)に接続される。 Therefore, as in the conventional method, even if an etching stop layer having a thickness of 20 nm (the silicon nitride film 10), the space between the gate electrode is buried by the silicon nitride film 10 may (FIG. 9 (B), see) without contact is connected to the impurity diffusion layer between the gate electrode (the source / drain regions 9). これにより、コンタクト不良を防止することができる。 Thus, it is possible to prevent a contact failure.
【0047】 [0047]
上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 According to the manufacturing method of the semiconductor device of this embodiment, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, the source / drain regions and the gate electrode it is possible to increase the space between. また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。 In order to prevent the leakage current in the element isolation region edge, even if an etching stop layer, can form a contact on the diffusion layer between the conventional narrower gate electrode. したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。 Therefore, it is possible to reduce the design rule, it is possible to speed and power consumption with high integration of the semiconductor device.
【0048】 [0048]
(実施形態2) (Embodiment 2)
本実施形態の半導体装置の製造方法について、図4および図5を参照して下記に説明する。 A method for manufacturing a semiconductor device of the present embodiment, with reference to FIGS. 4 and 5 will be described below.
まず、図4(A)に示すように、従来の方法と同様にしてシリコン基板1の表面に素子分離領域2を形成する。 First, as shown in FIG. 4 (A), an element isolation region 2 is formed on the surface of the silicon substrate 1 in the same manner as in the conventional method. さらに、必要に応じて基板1にpウェルあるいはnウェルを形成するための不純物のイオン注入を行う。 Further, ion implantation of an impurity for forming a p-well or n-well in the substrate 1 as required. 素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO 2膜)3を形成する。 On the active regions separated by isolation regions 2, a gate oxide film (SiO 2 film) 3. ゲート酸化膜の膜厚は例えば3nmとする。 The thickness of the gate oxide film is set to 3nm, for example.
【0049】 [0049]
その上層に、ポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層させる。 Thereon, the polysilicon layer 4, the laminated film 5 of tungsten nitride and tungsten, and the offset insulating film (silicon nitride film) 6 is laminated. 各層の膜厚は、それぞれ例えば70nm、5nm(窒化タングステン)、60nm(タングステン)および100nmとする。 The thickness of each layer, respectively, for example 70 nm, 5 nm (tungsten nitride), and 60 nm (tungsten) and 100 nm. これらの層を積層後、レジスト(不図示)をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。 After lamination of these layers, by anisotropic etching resist (not shown) as a mask, to pattern the shape of the gate electrode. ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。 Here, the gate line width and the gate interval, and each example 0.15μm and 0.18 .mu.m.
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD領域7を形成する。 The patterned gate electrode as a mask, a relatively low concentration of impurity ions implanted into the silicon substrate 1, to form an LDD region 7.
【0050】 [0050]
次に、図4(B)に示すように、全面に例えば膜厚70nmのシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜8を残し、サイドウォール8を形成する。 Next, as shown in FIG. 4 (B), the entire surface, for example by performing an etch back after a silicon nitride film having a film thickness of 70 nm, leaving the silicon nitride film 8 only on the gate sidewalls, the sidewalls 8 formed to. このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ(第1のサイドウォール8の厚さ)は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば70nmである。 At this time, the horizontal direction to the substrate surface of the silicon nitride film remaining on the gate side wall thickness (thickness of the first sidewall 8) is substantially equal to the thickness when depositing a silicon nitride film on the entire surface will, for example, 70nm. したがって、ゲート電極の間隔は0.04μmとなる。 Therefore, the interval of the gate electrode becomes 0.04 .mu.m.
シリコン基板1にソース/ドレイン領域9を形成するため、サイドウォール8をマスクとして、相対的に高濃度の不純物をイオン注入する。 Since the silicon substrate 1 to form source / drain regions 9, the sidewall 8 as a mask, a relatively high concentration of impurity ion implantation. イオン注入後、窒素雰囲気中で1000℃、10秒のランプアニールを行うと、ソース/ドレイン領域9が形成される。 After the ion implantation, 1000 ° C. in a nitrogen atmosphere, when a lamp annealing for 10 seconds, the source / drain region 9 are formed.
【0051】 [0051]
次に、図4(C)に示すように、ゲート電極表面のシリコン窒化膜からなるオフセット絶縁膜6、およびシリコン窒化膜からなるサイドウォール8を、例えば20nm等方的にエッチングする。 Next, as shown in FIG. 4 (C), offset insulating film 6 made of silicon nitride film of the gate electrode surface, and the side walls 8 made of a silicon nitride film, for example, 20nm isotropically etched. このエッチングは、シリコン基板1およびシリコン酸化膜からなる素子分離領域2に対してシリコン窒化膜8のエッチング速度が5倍以上(エッチング選択比5倍以上)となるような条件で行い、例えば、以下のエッチング条件とすることができる。 This etching is performed under such conditions that the etching rate of the silicon nitride film 8 with respect to the element isolation region 2 made of a silicon substrate 1 and the silicon oxide film is more than five times (5 times or more etching selectivity), for example, the following It may be the etching conditions.
(エッチング条件) (Etching condition)
RFパワー:700W RF power: 700W
エッチングガス:CF 4 /CH 22 /O 2 /N 2 =200/200/300/200sccm Etching gas: CF 4 / CH 2 F 2 / O 2 / N 2 = 200/200/300 / 200sccm
圧力:130Pa Pressure: 130Pa
【0052】 [0052]
本実施形態の半導体装置の製造方法においては、ソース/ドレイン領域9の形成後に、シリコン窒化膜(サイドウォール)8を薄膜化させる。 In the method of manufacturing a semiconductor device of the present embodiment, after formation of the source / drain region 9, a silicon nitride film (side wall) 8 is thin. したがって、膜厚の薄いサイドウォールを形成した場合にみられるようなソース/ドレイン領域の広がりは起こらず、ソース/ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。 Thus, the breadth of the source / drain regions as seen in the case of forming the thin side wall of the film thickness does not occur, the increase in short channel effect due to the spread of the source / drain regions can be prevented. また、サイドウォール8を薄膜化することにより、ゲート間の不純物拡散層上に十分なコンタクト面積が確保され、コンタクト不良が防止される。 Further, by the side wall 8 is thinned, sufficient contact area on the impurity diffusion layer between the gate is secured, contact failure can be prevented.
【0053】 [0053]
次に、図5(A)に示すように、全面にエッチング停止膜としてシリコン窒化膜10を、例えば膜厚20nmで形成する。 Next, as shown in FIG. 5 (A), a silicon nitride film 10 as an etch stop layer is formed on the entire surface, for example a thickness of 20 nm. その上層に、図5(B)に示すように、層間絶縁膜としてシリコン酸化膜11を例えば膜厚1200nmで堆積し、シリコン基板1の表面に形成された段差を平坦化する。 Thereon, as shown in FIG. 5 (B), the silicon oxide film 11 for example, is deposited in a thickness of 1200nm as the interlayer insulating film, flattening the step formed on the surface of the silicon substrate 1. さらに、シリコン酸化膜11の膜厚が例えば700nmとなるまでCMPを行い、シリコン酸化膜11の表面を平坦化する。 Moreover, CMP is performed until the thickness of the silicon oxide film 11 is 700nm for example, to planarize the surface of the silicon oxide film 11.
続いて、フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。 Subsequently, after forming a resist (not shown) in the upper layer of the silicon oxide film 11 by a photolithography process, to etch the silicon oxide film 11 using the resist as a mask. これにより、コンタクトホール12が形成される。 Thus, the contact hole 12 is formed.
【0054】 [0054]
このエッチングは異方性エッチングとし、シリコン窒化膜10に対してシリコン酸化膜11のエッチング速度が20倍(シリコン酸化膜11のエッチング選択比が20)となるような条件で行う。 This etching is anisotropic etching, 20 times the etching rate of the silicon oxide film 11 (etching selectivity of the silicon oxide film 11 is 20) under the condition such that the silicon nitride film 10. エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚900nmのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜10上でエッチングが停止する。 Including over-etching for planarizing the surface to be etched, the amount of etching corresponding to the silicon oxide film having a thickness of 900 nm, for example, by performing the following etching conditions, the etching stops on the silicon nitride film 10 .
(エッチング条件) (Etching condition)
RFパワー:2kW RF power: 2kW
エッチングガス:Ar/O 2 /C 48 =200/10/20sccm Etching gas: Ar / O 2 / C 4 F 8 = 200/10 / 20sccm
圧力:5Pa Pressure: 5Pa
【0055】 [0055]
次に、図5(C)に示すように、シリコン窒化膜10のエッチング速度がシリコン基板1に対して10倍(エッチング選択比10)、シリコン酸化膜11に対して7倍(エッチング選択比7)となるような条件で、シリコン窒化膜10にエッチングを行う。 Next, as shown in FIG. 5 (C), 10 times the etching rate of the silicon nitride film 10 on the silicon substrate 1 (the etching selection ratio of 10), 7-fold relative to the silicon oxide film 11 (etching selection ratio 7 ) and in comprising such conditions, etched into the silicon nitride film 10. エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚35nmのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行うことができる。 Including over-etching for planarizing the surface to be etched, the amount of etching corresponding to the silicon nitride film having a thickness of 35 nm, for example at the following conditions.
(エッチング条件) (Etching condition)
RFパワー:500W RF power: 500W
エッチングガス:Ar/O 2 /CHF 3 =100/10/20sccm Etching gas: Ar / O 2 / CHF 3 = 100/10 / 20sccm
圧力:5Pa Pressure: 5Pa
【0056】 [0056]
上記のようにコンタクトホール12を形成した後、従来法により、コンタクトホール12内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば20nm、50nmの膜厚で形成する。 After forming the contact hole 12 as described above, by conventional methods, a titanium layer over the entire surface adhesion layer or a barrier layer including the contact hole 12 is formed titanium nitride layer, respectively for example 20 nm, a film thickness of 50nm. さらに、コンタクトホール12内を埋め込むようにタングステン層を250nmの膜厚で形成する。 Furthermore, a tungsten layer with a thickness of 250nm to fill the contact hole 12. その後、CMPを行って層間絶縁膜11上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール12内にタングステンプラグが形成される。 Thereafter, the interlayer insulating film 11 upper part of the titanium layer by performing the CMP, by removing the titanium nitride layer and a tungsten layer, a tungsten plug is formed in the contact hole 12.
【0057】 [0057]
本実施形態の半導体装置の製造方法においては、図4(B)に示すように、ゲート電極間のスペースが0.04μmの状態でソース/ドレイン領域9の形成を行った後、図4(C)に示すように、20nmの等方性エッチングを行い、ゲート電極間のスペースを0.08μmとする。 In the method of manufacturing a semiconductor device of the present embodiment, as shown in FIG. 4 (B), after the space between the gate electrodes were formed source / drain regions 9 in the state of 0.04 .mu.m, FIG 4 (C as shown in), the isotropic etching of 20 nm, the space between the gate electrode and 0.08 .mu.m. したがって、従来法と同様に、膜厚20nmのエッチング停止膜(シリコン窒化膜10)を形成しても、ゲート電極間のスペースがシリコン窒化膜10により埋め込まれる(図9(B)参照)ことがなく、コンタクトはゲート電極間の不純物拡散層(ソース/ドレイン領域9)に接続される。 Therefore, as in the conventional method, even if an etching stop layer having a thickness of 20 nm (the silicon nitride film 10), the space between the gate electrode is buried by the silicon nitride film 10 may (FIG. 9 (B), see) without contact is connected to the impurity diffusion layer between the gate electrode (the source / drain regions 9). これにより、コンタクト不良を防止することができる。 Thus, it is possible to prevent a contact failure.
【0058】 [0058]
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 As described above, according to the manufacturing method of the semiconductor device of this embodiment, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, the source / it is possible to enlarge the space between the drain region and the gate electrode. また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。 In order to prevent the leakage current in the element isolation region edge, even if an etching stop layer, can form a contact on the diffusion layer between the conventional narrower gate electrode. したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。 Therefore, it is possible to reduce the design rule, it is possible to speed and power consumption with high integration of the semiconductor device.
【0059】 [0059]
(実施形態3) (Embodiment 3)
本実施形態の半導体装置の製造方法について、図6および図7を参照して下記に説明する。 A method for manufacturing a semiconductor device of the present embodiment, with reference to FIGS. 6 and 7 will be described below.
まず、図6(A)に示すように、従来の方法と同様にしてシリコン基板1の表面に素子分離領域2を形成する。 First, as shown in FIG. 6 (A), an element isolation region 2 is formed on the surface of the silicon substrate 1 in the same manner as in the conventional method. さらに、必要に応じて基板1にpウェルあるいはnウェルを形成するための不純物のイオン注入を行う。 Further, ion implantation of an impurity for forming a p-well or n-well in the substrate 1 as required. 素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO 2膜)3を形成する。 On the active regions separated by isolation regions 2, a gate oxide film (SiO 2 film) 3. ゲート酸化膜の膜厚は例えば3nmとする。 The thickness of the gate oxide film is set to 3nm, for example.
【0060】 [0060]
その上層にポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層させる。 Its upper polysilicon layer 4, the laminated film 5 of tungsten nitride and tungsten, and the offset insulating film (silicon nitride film) 6 is laminated. 各層の膜厚は、それぞれ例えば70nm、5nm(窒化タングステン)、60nm(タングステン)および100nmとする。 The thickness of each layer, respectively, for example 70 nm, 5 nm (tungsten nitride), and 60 nm (tungsten) and 100 nm. これらの層を積層後、レジスト(不図示)をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。 After lamination of these layers, by anisotropic etching resist (not shown) as a mask, to pattern the shape of the gate electrode. ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。 Here, the gate line width and the gate interval, and each example 0.15μm and 0.18 .mu.m.
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD領域7を形成する。 The patterned gate electrode as a mask, a relatively low concentration of impurity ions implanted into the silicon substrate 1, to form an LDD region 7.
【0061】 [0061]
次に、図6(B)に示すように、全面に例えば膜厚70nmのシリコン酸化膜15を堆積してからエッチバックを行って、ゲート側壁にのみシリコン酸化膜15を残し、サイドウォール15を形成する。 Next, as shown in FIG. 6 (B), and etched back after depositing a silicon oxide film 15 over the entire surface, for example a thickness of 70 nm, leaving the silicon oxide film 15 only on the gate sidewalls, the sidewalls 15 Form. このとき、ゲート側壁部に残るシリコン酸化膜の基板表面に水平な方向の厚さ(サイドウォール15の厚さ)は、シリコン酸化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば70nmである。 At this time, the horizontal direction to the substrate surface of the silicon oxide film remaining on the gate side wall thickness (thickness of the side wall 15) is approximately equal to the thickness when depositing a silicon oxide film on the entire surface, for example, it is 70nm. したがって、ゲート電極の間隔は0.04μmとなる。 Therefore, the interval of the gate electrode becomes 0.04 .mu.m.
シリコン基板1にソース/ドレイン領域9を形成するため、サイドウォール15をマスクとして、相対的に高濃度の不純物をイオン注入する。 Since the silicon substrate 1 to form source / drain regions 9, the sidewalls 15 as a mask, a relatively high concentration of impurity ion implantation. イオン注入後、窒素雰囲気中で1000℃、10秒のランプアニールを行うと、ソース/ドレイン領域9が形成される。 After the ion implantation, 1000 ° C. in a nitrogen atmosphere, when a lamp annealing for 10 seconds, the source / drain region 9 are formed.
【0062】 [0062]
次に、図6(C)に示すように、シリコン酸化膜からなるサイドウォール15を、例えば20nm等方的にエッチングする。 Next, as shown in FIG. 6 (C), a side wall 15 made of a silicon oxide film, for example, 20nm isotropically etched. このエッチングは、シリコン基板1およびゲート電極表面のオフセット絶縁膜(シリコン窒化膜)6に対してシリコン酸化膜15のエッチング速度が5倍以上(エッチング選択比5倍以上)となるような条件で行う。 This etching is performed under such conditions that the etching rate of the silicon oxide film 15 is 5 times or more (5 times or more etching selectivity) relative offset insulating film (silicon nitride film) 6 of the silicon substrate 1 and the gate electrode surface . このエッチングは例えば、フッ酸系の薬液を用いたライトエッチング(HF/H 2 O=1/400、80秒)とすることができる。 This etching may be, for example, a light etching using hydrofluoric acid chemical (HF / H 2 O = 1 / 400,80 sec).
【0063】 [0063]
次に、図7(A)に示すように、全面にエッチング停止膜としてシリコン窒化膜10を、例えば膜厚20nmで形成する。 Next, as shown in FIG. 7 (A), a silicon nitride film 10 as an etch stop layer is formed on the entire surface, for example a thickness of 20 nm.
続いて、図7(B)に示すように、シリコン窒化膜10の上層に、層間絶縁膜としてシリコン酸化膜11を例えば膜厚1200nmで堆積し、シリコン基板1の表面に形成された段差を平坦化する。 Subsequently, as shown in FIG. 7 (B), the upper layer of the silicon nitride film 10, the silicon oxide film 11 for example, is deposited in a thickness of 1200nm as the interlayer insulating film, flattening the step formed on the surface of the silicon substrate 1 the reduction. さらに、シリコン酸化膜11の膜厚が例えば700nmとなるまでCMPを行い、シリコン酸化膜11の表面を平坦化する。 Moreover, CMP is performed until the thickness of the silicon oxide film 11 is 700nm for example, to planarize the surface of the silicon oxide film 11. フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。 After forming a resist (not shown) in the upper layer of the silicon oxide film 11 by a photolithography process, to etch the silicon oxide film 11 using the resist as a mask. これにより、コンタクトホール12が形成される。 Thus, the contact hole 12 is formed.
【0064】 [0064]
このエッチングは異方性エッチングとし、シリコン窒化膜10に対してシリコン酸化膜11のエッチング速度が20倍(シリコン酸化膜11のエッチング選択比が20)となるような条件で行う。 This etching is anisotropic etching, 20 times the etching rate of the silicon oxide film 11 (etching selectivity of the silicon oxide film 11 is 20) under the condition such that the silicon nitride film 10. エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚900nmのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜10上でエッチングが停止する。 Including over-etching for planarizing the surface to be etched, the amount of etching corresponding to the silicon oxide film having a thickness of 900 nm, for example, by performing the following etching conditions, the etching stops on the silicon nitride film 10 .
(エッチング条件) (Etching condition)
RFパワー:2kW RF power: 2kW
エッチングガス:Ar/O 2 /C 48 =200/10/20sccm Etching gas: Ar / O 2 / C 4 F 8 = 200/10 / 20sccm
圧力:5Pa Pressure: 5Pa
【0065】 [0065]
次に、図7(C)に示すように、シリコン窒化膜10のエッチング速度がシリコン基板1に対して10倍(エッチング選択比10)、シリコン酸化膜11に対して7倍(エッチング選択比7)となるような条件で、シリコン窒化膜10にエッチングを行う。 Next, as shown in FIG. 7 (C), 10 times the etching rate of the silicon nitride film 10 on the silicon substrate 1 (the etching selection ratio of 10), 7-fold relative to the silicon oxide film 11 (etching selection ratio 7 ) and in comprising such conditions, etched into the silicon nitride film 10. エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚35nmのシリコン窒化膜に相当する分のエッチングを、例えば以下のエッチング条件で行う。 Including over-etching for planarizing the surface to be etched, the amount of etching corresponding to the silicon nitride film having a thickness of 35 nm, for example, carried out under the following etching conditions.
(エッチング条件) (Etching condition)
RFパワー:500W RF power: 500W
エッチングガス:Ar/O 2 /CHF 3 =100/10/20sccm Etching gas: Ar / O 2 / CHF 3 = 100/10 / 20sccm
圧力:5Pa Pressure: 5Pa
【0066】 [0066]
上記のようにコンタクトホール12を形成した後、従来法により、コンタクトホール12内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば20nm、50nmの膜厚で形成する。 After forming the contact hole 12 as described above, by conventional methods, a titanium layer over the entire surface adhesion layer or a barrier layer including the contact hole 12 is formed titanium nitride layer, respectively for example 20 nm, a film thickness of 50nm. さらに、コンタクトホール12内を埋め込むようにタングステン層を250nmの膜厚で形成する。 Furthermore, a tungsten layer with a thickness of 250nm to fill the contact hole 12. その後、CMPを行って層間絶縁膜11上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール12内にタングステンプラグが形成される。 Thereafter, the interlayer insulating film 11 upper part of the titanium layer by performing the CMP, by removing the titanium nitride layer and a tungsten layer, a tungsten plug is formed in the contact hole 12.
【0067】 [0067]
本実施形態の半導体装置の製造方法においては、図6(B)に示すように、ゲート電極間のスペースが0.04μmの状態でソース/ドレイン領域9の形成を行った後、図6(C)に示すように、20nmの等方性エッチングを行い、ゲート電極間のスペースを0.08μmとする。 In the method of manufacturing a semiconductor device of the present embodiment, as shown in FIG. 6 (B), after the space between the gate electrodes were formed source / drain regions 9 in the state of 0.04 .mu.m, FIG 6 (C as shown in), the isotropic etching of 20 nm, the space between the gate electrode and 0.08 .mu.m. したがって、従来法と同様に、膜厚20nmのエッチング停止膜(シリコン窒化膜10)を形成しても、ゲート電極間のスペースがシリコン窒化膜10により埋め込まれる(図9(B)参照)ことがなく、コンタクトはゲート電極間の不純物拡散層(ソース/ドレイン領域9)に接続される。 Therefore, as in the conventional method, even if an etching stop layer having a thickness of 20 nm (the silicon nitride film 10), the space between the gate electrode is buried by the silicon nitride film 10 may (FIG. 9 (B), see) without contact is connected to the impurity diffusion layer between the gate electrode (the source / drain regions 9). これにより、コンタクト不良を防止することができる。 Thus, it is possible to prevent a contact failure.
【0068】 [0068]
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。 As described above, according to the manufacturing method of the semiconductor device of this embodiment, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, the source / it is possible to enlarge the space between the drain region and the gate electrode. また、素子分離領域端部におけるリーク電流を防止する目的でエッチング停止膜を形成した場合にも、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。 Further, even when forming an etch stop layer for the purpose of preventing leak current in the element isolation region edge, it can form a contact on the diffusion layer between the conventional narrower gate electrode. したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。 Therefore, it is possible to reduce the design rule, it is possible to speed and power consumption with high integration of the semiconductor device.
【0069】 [0069]
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。 Embodiment of a method for manufacturing a semiconductor device of the present invention is not limited to the above description. 例えば、実施形態2あるいは実施形態3において、実施形態1と同様に不純物拡散層(ソース/ドレイン領域9)の表面をシリサイド化してもよい。 For example, in the embodiment 2 or embodiment 3, the surface of the same impurity diffusion layer in the first embodiment (the source / drain region 9) may be silicided. この場合、等方性エッチングによりサイドウォールを薄膜化する工程の前に、拡散層のシリサイド化を行う。 In this case, the side wall prior to the step of thinning by isotropic etching, performs silicidation of the diffusion layer. これにより、シリサイド化を行う際に、高融点金属の拡散や応力による点欠陥あるいは転位といった結晶欠陥の発生を低減し、結晶欠陥に起因した短チャネル効果の増大が防止される。 Thus, when performing the silicidation, and reduce the occurrence of crystal defects such defects or dislocations point due to diffusion or stress of the refractory metal, the increase in short channel effect due to the crystal defects can be prevented.
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 Other, without departing from the scope of the present invention, various modifications are possible.
【0070】 [0070]
【発明の効果】 【Effect of the invention】
本発明の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大できる。 According to the manufacturing method of the semiconductor device of the present invention, while preventing the deterioration of the transistor characteristics due to increase of short channel effect, the gate sidewall insulating film (side wall) is thinned, the source / drain regions and the space between the gate electrodes You can expand. したがって、ゲート間スペースが狭い場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成することが可能となる。 Therefore, even if the inter-gate space is narrow, it is possible to form a self-aligned manner contact hole to prevent contact failure or junction leakage.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】(A)〜(C)は、本発明の実施形態1に係る半導体装置の製造方法の製造工程を示す断面図である。 [1] (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to the first embodiment of the present invention.
【図2】(A)〜(C)は、本発明の実施形態1に係る半導体装置の製造方法の製造工程を示す断面図である。 [2] (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to the first embodiment of the present invention.
【図3】(A)〜(C)は、本発明の実施形態1に係る半導体装置の製造方法の製造工程を示す断面図である。 [3] (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to the first embodiment of the present invention.
【図4】(A)〜(C)は、本発明の実施形態2に係る半導体装置の製造方法の製造工程を示す断面図である。 [4] (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to a second embodiment of the present invention.
【図5】(A)〜(C)は、本発明の実施形態2に係る半導体装置の製造方法の製造工程を示す断面図である。 [5] (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to a second embodiment of the present invention.
【図6】(A)〜(C)は、本発明の実施形態3に係る半導体装置の製造方法の製造工程を示す断面図である。 6 (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to a third embodiment of the present invention.
【図7】(A)〜(C)は、本発明の実施形態3に係る半導体装置の製造方法の製造工程を示す断面図である。 7 (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the semiconductor device according to a third embodiment of the present invention.
【図8】(A)〜(C)は、従来の半導体装置の製造方法の製造工程を示す断面図である。 8 (A) ~ (C) are cross-sectional views showing steps of a method of manufacturing the conventional semiconductor device.
【図9】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。 9 (A) and (B) are sectional views showing a manufacturing process of the conventional method of manufacturing a semiconductor device.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…シリコン基板、2…素子分離領域、3…ゲート酸化膜、4…ポリシリコン層、5…窒化タングステンとタングステンとの積層膜、6…オフセット絶縁膜(シリコン窒化膜)、7…LDD領域、8…サイドウォール、9…ソース/ドレイン領域、10…エッチング停止膜、11…層間絶縁膜、12…コンタクトホール、13…シリコン酸化膜、13'…第2のサイドウォール、14…コバルトシリサイド、15…シリコン酸化膜(サイドウォール)。 1 ... silicon substrate, 2 ... isolation region, 3 ... gate oxide film, 4 ... polysilicon layer, 5 ... laminated film of a tungsten nitride and tungsten, 6 ... offset insulating film (silicon nitride film), 7 ... LDD region, 8 ... side wall, 9 ... source / drain region, 10 ... etch stop layer, 11 ... interlayer insulation film, 12 ... contact hole 13 ... silicon oxide film, 13 '... second side wall, 14 ... cobalt silicide, 15 ... silicon oxide film (sidewall).

Claims (28)

  1. 基板上に、導電体層を形成する工程と、 On a substrate, forming a conductive layer,
    前記導電体層上に、オフセット絶縁膜を形成する工程と、 It said conductive layer, forming an offset insulating film,
    前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、 By processing the conductive layer and the offset insulating film in a predetermined pattern, a step of forming a gate electrode,
    前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、 A sidewall of the gate electrode, forming a first sidewall of a first insulating film,
    前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、 On the surface of the first sidewall, forming a second sidewall comprising a second insulating film,
    前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、 As a mask the second sidewall, introducing impurities into the substrate, forming source / drain regions,
    前記第2のサイドウォールを除去する工程と、 Removing the second sidewall,
    少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、 At least the gate electrode and the source / drain regions, and forming a third insulating film,
    前記第3の絶縁膜の上層に、層間絶縁膜を形成する工程と、 An upper layer of the third insulating film, forming an interlayer insulating film,
    前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、 Said third insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole,
    前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する半導体装置の製造方法。 The method of manufacturing a semiconductor device and a step of removing the etch stop layer of the contact hole bottom.
  2. 前記第1のサイドウォールはシリコン窒化膜からなり、前記第2のサイドウォールはシリコン酸化膜からなる請求項1記載の半導体装置の製造方法。 Said first sidewall is a silicon nitride film, said second sidewall method according to claim 1, wherein a silicon oxide film.
  3. 前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる請求項1記載の半導体装置の製造方法。 The etch stop layer is a silicon nitride film, the interlayer insulating film manufacturing method of a semiconductor device according to claim 1, wherein a silicon oxide film.
  4. 前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD(lightly doped drain)領域を形成する工程を有する請求項1記載の半導体装置の製造方法。 Said gate electrode as a mask, than the source / drain regions in the substrate by introducing a low concentration of impurities, LDD (lightly doped drain) The method according to claim 1, further comprising a step of forming a region.
  5. 前記第1のサイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程である請求項1記載の半導体装置の製造方法。 In the step of forming a first sidewall, a first insulating film is formed on the entire surface, so that the only on the sidewalls of the gate electrode and the first insulating film remains, the step of performing anisotropic etching the method of manufacturing a semiconductor device of a claim 1, wherein.
  6. 前記第2のサイドウォールを形成する工程は、全面に前記第2の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第2の絶縁膜が残るように、異方性エッチングを行う工程である請求項1記載の半導体装置の製造方法。 Said step of forming a second sidewall, forming a second insulating film on the entire surface, so that the only on the sidewalls of the gate electrode second insulating film remains, the step of performing anisotropic etching a method according to claim 1, wherein it is.
  7. 基板上に、導電体層を形成する工程と、 On a substrate, forming a conductive layer,
    前記導電体層上に、オフセット絶縁膜を形成する工程と、 It said conductive layer, forming an offset insulating film,
    前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、 By processing the conductive layer and the offset insulating film in a predetermined pattern, a step of forming a gate electrode,
    前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、 A sidewall of the gate electrode, forming a first sidewall of a first insulating film,
    前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、 On the surface of the first sidewall, forming a second sidewall comprising a second insulating film,
    前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、 As a mask the second sidewall, introducing impurities into the substrate, forming source / drain regions,
    全面に高融点金属層を形成する工程と、 Forming a refractory metal layer on the entire surface,
    熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、 A heat treatment, and forming a refractory metal silicide on the surface of the source / drain regions,
    未反応の高融点金属層を除去する工程と、 Removing the refractory metal layer unreacted
    前記第2のサイドウォールを除去する工程と、 Removing the second sidewall,
    少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、 At least the gate electrode and the source / drain regions, and forming a third insulating film,
    前記第3の絶縁膜の上層に、層間絶縁膜を形成する工程と、 An upper layer of the third insulating film, forming an interlayer insulating film,
    前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、 Said third insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole,
    前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する半導体装置の製造方法。 The method of manufacturing a semiconductor device and a step of removing the etch stop layer of the contact hole bottom.
  8. 前記高融点金属層は、コバルト、チタンあるいはニッケルを含有する請求項7記載の半導体装置の製造方法。 It said refractory metal layer is cobalt, the method of manufacturing a semiconductor device according to claim 7, wherein the containing titanium or nickel.
  9. 前記第1のサイドウォールはシリコン窒化膜からなり、前記第2のサイドウォールはシリコン酸化膜からなる請求項7記載の半導体装置の製造方法。 It said first sidewall is a silicon nitride film, said second sidewall method of manufacturing a semiconductor device according to claim 7, wherein a silicon oxide film.
  10. 前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる請求項7記載の半導体装置の製造方法。 The etch stop layer is a silicon nitride film, the interlayer insulating film manufacturing method of a semiconductor device according to claim 7, wherein a silicon oxide film.
  11. 前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有する請求項7記載の半導体装置の製造方法。 Said gate electrode as a mask, the source / than the drain region by introducing a low concentration of impurities in the substrate, a manufacturing method of a semiconductor device according to claim 7, further comprising a step of forming an LDD region.
  12. 前記第1のサイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程である請求項7記載の半導体装置の製造方法。 In the step of forming a first sidewall, a first insulating film is formed on the entire surface, so that the only on the sidewalls of the gate electrode and the first insulating film remains, the step of performing anisotropic etching the method of manufacturing a semiconductor device of a seventh aspect.
  13. 前記第2のサイドウォールを形成する工程は、全面に前記第2の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第2の絶縁膜が残るように、異方性エッチングを行う工程である請求項7記載の半導体装置の製造方法。 Said step of forming a second sidewall, forming a second insulating film on the entire surface, so that the only on the sidewalls of the gate electrode second insulating film remains, the step of performing anisotropic etching a method according to claim 7, wherein the.
  14. 基板上に、導電体層を形成する工程と、 On a substrate, forming a conductive layer,
    前記導電体層上に、オフセット絶縁膜を形成する工程と、 It said conductive layer, forming an offset insulating film,
    前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、 By processing the conductive layer and the offset insulating film in a predetermined pattern, a step of forming a gate electrode,
    前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、 A sidewall of the gate electrode, forming a side wall of a first insulating film,
    前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、 Said side walls as a mask to introduce impurities into the substrate, forming source / drain regions,
    前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、 A step in which the surface of the side wall removed to expose at least a portion of said substrate coated with said side wall,
    少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第2の絶縁膜を形成する工程と、 At least the gate electrode and the source / drain regions, forming a second insulating film,
    前記第2の絶縁膜の上層に、層間絶縁膜を形成する工程と、 An upper layer of the second insulating film, forming an interlayer insulating film,
    前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、 Said second insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole,
    前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する半導体装置の製造方法。 The method of manufacturing a semiconductor device and a step of removing the etch stop layer of the contact hole bottom.
  15. 前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程である請求項14記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 14 wherein the step of performing isotropic etching to the side wall for removing a surface of the sidewall.
  16. 前記サイドウォールはシリコン窒化膜からなる請求項14記載の半導体装置の製造方法。 The sidewall method according to claim 14, wherein a silicon nitride film.
  17. 前記サイドウォールはシリコン酸化膜からなる請求項14記載の半導体装置の製造方法。 The sidewall method according to claim 14, wherein a silicon oxide film.
  18. 前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる請求項14記載の半導体装置の製造方法。 The etch stop layer is a silicon nitride film, the interlayer insulating film manufacturing method of a semiconductor device according to claim 14, wherein a silicon oxide film.
  19. 前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有する請求項14記載の半導体装置の製造方法。 Said gate electrode as a mask, the source / than the drain region by introducing a low concentration of impurities in the substrate, a manufacturing method of a semiconductor device according to claim 14, further comprising a step of forming an LDD region.
  20. 前記サイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程である請求項14記載の半導体装置の製造方法。 Process, the first insulating film is formed on the entire surface, so that the only on the sidewalls of the gate electrode and the first insulating film remains, claims a step of performing anisotropic etching for forming the side walls the method of manufacturing a semiconductor device according 14.
  21. 基板上に、導電体層を形成する工程と、 On a substrate, forming a conductive layer,
    前記導電体層上に、オフセット絶縁膜を形成する工程と、 It said conductive layer, forming an offset insulating film,
    前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、 By processing the conductive layer and the offset insulating film in a predetermined pattern, a step of forming a gate electrode,
    前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、 A sidewall of the gate electrode, forming a side wall of a first insulating film,
    前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、 Said side walls as a mask to introduce impurities into the substrate, forming source / drain regions,
    全面に高融点金属層を形成する工程と、 Forming a refractory metal layer on the entire surface,
    熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、 A heat treatment, and forming a refractory metal silicide on the surface of the source / drain regions,
    未反応の高融点金属層を除去する工程と、 Removing the refractory metal layer unreacted
    前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、 A step in which the surface of the side wall removed to expose at least a portion of said substrate coated with said side wall,
    少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第2の絶縁膜を形成する工程と、 At least the gate electrode and the source / drain regions, forming a second insulating film,
    前記第2の絶縁膜の上層に、層間絶縁膜を形成する工程と、 An upper layer of the second insulating film, forming an interlayer insulating film,
    前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、 Said second insulating film as an etching stop layer, etching the interlayer insulating film between the gate electrodes, a step of self-alignment manner a contact hole,
    前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する半導体装置の製造方法。 The method of manufacturing a semiconductor device and a step of removing the etch stop layer of the contact hole bottom.
  22. 前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程である請求項21記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 21, wherein the step of performing isotropic etching to the side wall for removing a surface of the sidewall.
  23. 前記高融点金属層は、コバルト、チタンあるいはニッケルを含有する請求項21記載の半導体装置の製造方法。 It said refractory metal layer is cobalt, The method according to claim 21, wherein the containing titanium or nickel.
  24. 前記サイドウォールはシリコン窒化膜からなる請求項21記載の半導体装置の製造方法。 The sidewall method according to claim 21, wherein a silicon nitride film.
  25. 前記サイドウォールはシリコン酸化膜からなる請求項21記載の半導体装置の製造方法。 The sidewall method according to claim 21, wherein a silicon oxide film.
  26. 前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる請求項21記載の半導体装置の製造方法。 The etch stop layer is a silicon nitride film, the interlayer insulating film manufacturing method of a semiconductor device according to claim 21, wherein a silicon oxide film.
  27. 前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有する請求項21記載の半導体装置の製造方法。 Said gate electrode as a mask, the source / than the drain region by introducing a low concentration of impurities in the substrate, a manufacturing method of a semiconductor device according to claim 21, further comprising a step of forming an LDD region.
  28. 前記サイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程である請求項21記載の半導体装置の製造方法。 Process, the first insulating film is formed on the entire surface, so that the only on the sidewalls of the gate electrode and the first insulating film remains, claims a step of performing anisotropic etching for forming the side walls the method of manufacturing a semiconductor device according 21.
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