JP4408259B2 - 動作制御システム - Google Patents

Description

本発明は、質量分析装置や半導体製造装置等の動作を制御する動作制御システムに関する。

質量分析装置や半導体製造装置等は、ヒータ、真空ポンプ、電圧制御部、試料供給部等の個々に動作を制御すべき制御対象が複数あり、その動作制御は、メインＣＰＵと、その下位に位置する複数の制御ユニットを有する動作制御システムによって行なわれる。

図１０に、従来の、例えば質量分析装置における動作制御システムの概略構成図である。

図１０において、システム全体の制御はＣＰＵ１が司っている。また、制御システム全体への給電は電源ユニット２により行なわれ、制御ユニット３ａ〜３ｃは、ＣＰＵ１の指令を受けて受動的に各制御対象（ヒータや真空ポンプ等）５ａ〜５ｃの制御を行なう。

ここで、符号４は、メインＣＰＵ１と制御ユニット３ａ〜３ｃとの間の制御バスと、電源ユニット２からの電力を分配するためのバックプレーンを示す。

なお、上述した動作制御システムに関連する公知技術としては、特許文献１に記載された技術がある。

この特許文献１に記載された技術は、複合系計算機システムにおける監視モジュールリセット方式であり、簡単な構成でありながら、任意の監視モジュールを計算機から確実にリセットするものである。

特開平６−１８７１９６号公報

ところで、図１０に示した制御システムにおいて、電源ユニット２に瞬停等の異常が発生した場合、制御対象５ａ〜５ｃに対して異常対策を行ない得るのは、異常検出からメインＣＰＵ１の停止までの数ｍｓ〜数百ｍｓの僅かな時間に限定される。

このため、メインＣＰＵ１上での処理が短時間に集中し、煩雑となってしまうだけでなく、処理を短時間に実行しなければならない関係上、異常処理の内容や項目にも制限が加わってしまい、異常復帰後の動作開始についての充分な処理等が困難であった。

ここで、装置メンテナンス時において、電源の切断後に実施すべき作業が発生した場合、メンテナンス対象部位の電源と、真空部に代表される、一度、電源を切断すると復旧に相当な時間を要する部位の電源が、同じ電源ユニット２からバックプレーン４を介して給電されている。

このため、一度、瞬停等により電源ユニット２からの給電を停止すると、メンテナンス完了後の装置復旧は、時間を要する部位の復旧を待たなくてはならない。

そこで、図１１に示すように、図１０に示した電源ユニット２を、電源ユニット２０と、２１との二系統に分離した構成が考えられる。

電源ユニット２０はメインＣＰＵ１と制御ユニット３ａ、３ｂに給電する電源であり、電源ユニット２１は、一度電源を切断すると復旧に相当な時間を要する部位である制御ユニット５ｃの制御を行う制御ユニット３ｃに給電する電源である。

なお、４２は電源ユニット２１とメインＣＰＵ１、制御ユニット３ａ〜３ｂを接続するための電源用バックプレーンであり、４１は電源ユニット２１と制御ユニット３ｃとを接続するための電源用バックプレーンである。

図１１に示した構成においては、電源ユニット２０と電源ユニット２１とが各々独立しているため、制御ユニット３ｃへの給電を保持しながら、電源ユニット２０を停止し、制御ユニット３a〜３ｂへの給電を切断することが可能である。

したがって、図１１に示した動作制御システムは、図１０に示した構成の動作制御システムと比較して少ない時間にて装置が可能となる。

しかしながら、上記電源ユニット２０に異常が発生した場合におけるＣＰＵ１の異常処理上の制限が加わることは、図１０に示した例と同様である。

さらに、図１０、図１１に示した例では、メインＣＰＵ１自身に異常が発生した場合には、システム全体に渡って制御不能となる恐れがある。

本発明の目的は、一度電源を切断すると復旧に相当な時間を要する制御対象については他の制御対象とは別個独立の電源ユニットを備えるとともに、電源異常発生時の異常処理をメインＣＰＵに集中することなく実行することが可能な動作制御システムを実現することである。

上記目的を達成するため、本発明は次のように構成される。
（１）動作制御システムにおいて、全体の制御を司るメインＣＰＵと、複数の制御対象毎に設けられ、上記メインＣＰＵからの指令に基づいて、それぞれの制御対象の動作を制御する複数の制御ユニットと、上記複数の制御対象のうちの選択された重要対象の動作を制御する一つの重要制御ユニットに電力を供給する第１の電源ユニットと、上記重要制御ユニット以外の、通常制御ユニットに電力を供給する第２の電源ユニットと、を備え、上記通常制御ユニット及び重要制御ユニットは、それぞれ、少なくとも第１又は第２の電源ユニットの異常の検知及び制御対象への動作制御指令を出力できるサブＣＰＵと、このサブＣＰＵの指令に基づいて、制御対象の動作を制御すると共に、制御対象の状態をメインＣＰＵ、他の制御ユニットに出力する制御回路と、上記制御回路と、制御対象との間のインターフェース機能を有するＩ/Ｏデバイスとを備え、上記メインＣＰＵとサブＣＰＵとは、上位シリアル通信回線を通じて接続され、上記制御回路とＩ/Ｏデバイスとは下位シリアル通信回線を通じて接続され、上記通常制御ユニットのそれぞれは、上記第２の電源ユニットの異常を検出し、この第２の電源ユニットの異常を検出したときは、第２の電源ユニットが異常であることを上記重要制御ユニットに伝達すると共に、上記通常制御ユニットの制御対象の動作状況に応じて電源異常処理を行う。

（２）好ましくは、上記（１）において、上記通常制御ユニット及び重要制御ユニットは、上記メインＣＰＵの異常を検出し、このメインＣＰＵの異常を検出したときは、それぞれの制御ユニットの判断により、制御対象の動作を制御する。

（３）また、好ましくは、上記（１）、（２）において、上記重要制御ユニットは、上記第１の電源ユニットの異常を検出し、この第１の電源ユニットの異常を検出したときは、第１の電源ユニットが異常であることを上記メインＣＰＵ及び上記通常制御ユニットに伝達すると共に、重要制御ユニットからの重要制御対象への制御信号の不活性化を行う。

（４）また、好ましくは、上記（１）、（２）、（３）において、上記通常制御ユニット及び重要制御ユニットは、それぞれの制御ユニット自身の異常を検出し、制御ユニット自身の異常を検出したときは、その異常の程度に従って、所定の異常処理を実行する。

（５）また、好ましくは、上記（１）において、上記複数の制御ユニット内の制御回路は、同一プラットフォーム上にて制御機能毎にライブラリ化されている。

一度電源を切断すると復旧に相当な時間を要する制御対象については他の制御対象とは別個独立の電源ユニットを備えるとともに、電源異常発生時の異常処理をメインＣＰＵに集中することなく実行することが可能な動作制御システムを実現することができる。

また、電源異常時のメインＣＰＵ上での異常処理の集中を回避できるだけでなく、メインＣＰＵに異常が発生した場合においても、各制御ユニット毎に固有の異常処理を実行することができる。

以下、本発明の実施形態について、添付図面を参照して説明する。
（第１の実施形態）
図１は、本発明装置の第１の実施形態である動作制御システムの概略構成図であり、例えば、質量分析装置の動作制御を行う場合の例である。

図１において、１は装置全体の制御を司るメインＣＰＵ、５ａ〜５ｂはヒータや電磁レンズ等に代表される通常制御対象、５ｃは真空ポンプに代表される、一度電源を切断すると復旧に相当な時間を要するだけでなくシステムの機能面、安全面において重要な制御対象である。

また、６ａ〜６ｃは、メインＣＰＵ１と制御ユニット３０ａ〜３０ｃ間のシリアル通信を実現するための上位シリアル通信ケーブルである。また、２０はメインＣＰＵ１と制御ユニット３０ａ、３０ｂ用の電源ユニット、２１は制御ユニット３０ｃ専用の電源ユニットである。

なお、制御ユニット３０ａ〜３０ｃは、ＣＰＵ１の指令を受けて各制御対象の制御を行なう制御ユニットであり、制御ユニット３０ａ、３０ｂは通常制御ユニット、制御ユニット３０ｃは重要制御ユニットである。

これら制御ユニット３０ａ〜３０ｃは、後述するように、それぞれの内部にＣＰＵ、制御ＬＳＩ、制御対象とのＩＯ等を備え、電源ユニット２０、２１からの給電の瞬停等を自ら検出できる機能を有する。また、ＣＰＵ１に代わって制御対象への動作制御も実行できる機能等を有する。

４０は、メインＣＰＵ１と制御ユニット３０ａ〜３０ｃとの間にて共有される個々のユニット３０ａ〜３０ｃのステータス情報を伝達するためのステータス信号用バックプレーン、４１はメインＣＰＵ１と制御ユニット３０ａ、３０ｂに電源を供給するための電源用バックプレーンである。

また、４２は制御ユニット３０ｃに電源を供給するための電源用バックプレーンＢである。

なお、本発明の主体は電気系の制御方式にあるので、機構系、分析系の説明は省略する。

図１において、電源ユニット２０及び電源ユニット２１から、制御ユニット３０ａ〜３０ｃへの給電が開始され、一定の電圧値以上となった時点にて、制御ユニット３０ａ〜３０ｃは各々自己診断を実施し、結果を内部に格納する。

制御ユニット３０ａ〜３０ｃが全て自己診断を完了する時間が経過した後、メインＣＰＵ１は上位シリアル通信ケーブル６ａ〜６ｃを介して制御ユニット３０ａ〜３０ｃに対し、自己診断結果をメインＣＰＵ１に送信するように指令する。

ＣＰＵ１から指令を受けた制御ユニット３０ａ〜３０ｃは、その内部記憶手段に格納しておいた自己診断結果を上位シリアル通信ケーブル６ａ〜６ｃを介してメインＣＰＵ１に送信する。

メインＣＰＵ１が受信した制御ユニット３０ａ〜３０ｃの自己診断結果にて、障害が発生していることが判明した場合や、指令を発してから一定時間内に応答がない制御ユニット３０ａ〜３０ｃがある場合には、自己診断結果が正常である制御ユニット３０ａ〜３０ｃの以降の動作を停止するよう、上位シリアル通信ケーブル６ａ〜６ｃを介して指令する。

ＣＰＵ１から動作停止指令を受信した制御ユニット３０ａ〜３０ｃは、自らの動作停止処理を行なった後、メインＣＰＵ１に対して停止完了報告を送信する。そして、制御ユニット３０ａ〜３０ｃからの停止完了報告を受信したメインＣＰＵ１はエラー情報を内部記憶部に格納し、システムを停止させる。

質量分析装置における一連の分析動作中、制御ユニット３０ａ〜３０ｃはステータス信号用バックプレーン４０を介し、一定周期にて制御ユニット３０ａ〜３０ｃの状態を示すステータス情報を読み込むことにより、個々にシステム内での障害の有無を確認する。また、制御ユニット３０ａ〜３０ｃは、上位シリアル通信ケーブル６ａ〜６ｃを介してメインＣＰＵ１が送信した制御データを受信した場合には、その制御データに基づいて制御対象５ａ〜５ｃの制御を実施する。

制御対象５ｃは、システムの機能面、安全面において特に重要な制御対象である（真空ポンプ等）。この制御対象５ｃを制御する制御ユニット３０ｃは、その内蔵した電源監視回路により、電源ユニット２１の電圧降下等の異常を検出することができる。制御ユニット３０ｃが電源ユニット２１の異常を検出した場合には、制御対象５ｃや他の制御対象５ａ〜５ｂに損傷を与える危険性を回避するため、直ちに制御ユニット３０ａ〜３０ｃを不活性化する必要がある。

この不活性化処理は緊急を要するので、上位シリアル通信ケーブル６ａ〜６ｃを介したシリアル通信ではなく、制御ユニット３０ｃからステータス信号用バックプレーン４０を介して制御ユニット３０ａ、３０ｂに電源ユニット２１の電圧降下検出を伝達する。

同時に、制御ユニット３０ｃは制御対象５ｃへの制御信号の不活性化を行ない、不活性化完了後に上位シリアル通信ケーブル６ｃを介してメインＣＰＵ１に電源ユニット２１の異常を報告する。

ステータス信号用バックプレーン４０を介して電源ユニット２１の電圧降下検出を制御ユニット３０ｃから受けた制御ユニット３０ａ、３０ｂは、メインＣＰＵ１を介さず、自律的に制御対象５ａ、５ｂの制御信号の不活性化を行なう。そして、制御ユニット３０ａ、３０ｂは、制御対象５ａ、５ｂの制御信号の不活性化完了後に上位シリアル通信ケーブル６ａ〜６ｃを介し、メインＣＰＵ１に不活性化完了報告を送信する。

また、電源ユニット２０に異常が発生した場合は、メインＣＰＵ１と制御ユニット３０ａ、３０ｂは、各々に内蔵した電源監視回路によって異常を検出する。メインＣＰＵ１は、電源ユニット２０のエラー情報の格納を行ない、制御ユニット３０ａ、３０ｂは、ステータス信号用バックプレーン４０を介して電源ユニット２０の異常検出を制御ユニット３０ｃに伝達する。そして、制御ユニット３０ａ、３０ｂは、制御対象５ａ、５ｂの動作状況に応じたユニット固有の処理を実行する。

また、制御ユニット３０ｃは制御対象５ｃを定常状態に移行させる処理を、自律的に実行する。

制御ユニット３０ａにて内部障害が発生した場合、その障害が、メインＣＰＵ１に応答可能な軽度の場合は、上位シリアル通信ケーブル６ａを介し、発生した障害の内容をメインＣＰＵ１に報告し、制御対象５ａの動作状況に応じたユニット固有の処理を自律的に実行する。

制御ユニット３０ａにて、ＣＰＵ１への応答不可能な重度な障害が発生した場合は、ステータス信号用バックプレーン４０を介して他の制御ユニット３０ｂ、３０ｃに制御ユニット３０ａでの障害検出を伝達し、制御対象５ａへの制御信号の不活性化を行なう。

この場合、メインＣＰＵ１は上位シリアル通信ケーブル６ａを介し、一定時間内に制御ユニット３０ａからの応答がないことから、制御ユニット３０ａに障害が発生したことを判断し、エラー情報の格納を行なう。

制御ユニット３０ｂにて障害が発生した場合も、上述した制御ユニット３０ａに障害が発生した場合と同様の手法にて処理を行なう。

メインＣＰＵ１に障害が発生した場合、制御ユニット３０ａ〜３０ｃは、上位シリアル通信ケーブル６ａ〜６ｃを介し、一定時間内にメインＣＰＵ１がアクセスに来ないことによりメインＣＰＵ１での障害発生を検出する。

この場合、制御ユニット３０ａ〜３０ｃは、制御対象５ａ〜５ｃの動作状況に応じたユニット固有の処理を行ない、制御対象５ａ〜５ｃを定常状態、つまり、ＣＰＵ１が正常な状態の場合の動作状態に移行させる処理を自律的に実行する。

また、メインＣＰＵ１、制御ユニット３０ａ、３０ｂ、制御対象５ａ〜５ｃに対するメンテナンス時は、電源ユニット２０の給電を停止し、電源ユニット２１は制御ユニット３０ｃへの給電を保持することにより、一度電源を切断すると復旧に相当な時間を要する制御対象５ｃを停止させることなくメンテナンス作業が可能である。

以上のような構成とすれば、電源ユニット２０に、瞬停等の異常が発生した場合、その異常処理は、制御ユニット３０ａ、３０ｂも実行でき、メインＣＰＵ１のみとする必要がなく、異常復帰後の動作開始についての充分な処理等が可能となる。

また、メインＣＰＵ１自身に異常が発生した場合であっても、制御ユニット３０ａ、３０ｂ、３０ｃが自律的に、制御対象の動作を制御することができるので、システム全体が制御不能に陥るという事態を回避することができる。

また、電源ユニットを、一度電源を切断すると復旧に相当な時間を要する制御対象５ｃの制御ユニット３０ｃの電源ユニット２１と、その他の制御対象５ａ、５ｂの制御ユニット３０ａ、３０ｂの電源ユニット２０との二系統としたので、制御ユニット３０ａ、３０ｂ、電源ユニット２０のメンテナンス後の復旧を迅速に行なうことができる。

図２は、図１に示した制御ユニット３０ａ〜３０ｂの内部構成図である。

図２において、５は制御対象（５ａ〜５ｃ）、６はメインＣＰＵと制御ユニット３０内のサブＣＰＵ３１間のシリアル通信を可能とするための上位シリアル通信ケーブル（６ａ〜６ｃ）、３１は制御ユニット３０（３０ａ〜３０ｂ）内の制御を司るサブＣＰＵである。

また、３２はサブＣＰＵ３１と対になって制御ユニット３０内部のＩ／Ｏデバイス３４の制御を行なう制御ＬＳＩ、３３ａ〜３３ｃは複数のチャネルにて構成され、制御ＬＳＩ３２とＩ／Ｏデバイス間を接続する下位シリアル通信信号ラインである。

また、３４は下位シリアル通信Ｉ／Ｆを有するＡＤＣ、ＤＡＣ、温度モニタ等のＩ／Ｏデバイス、３５は電圧変換回路やリレー等にて構成されるアナログ制御回路、４３は図１のステータス信号用バックプレーン４０に制御ユニット３０のステータス情報を伝達し、かつ、他の制御ユニットのステータス情報を制御ユニット３０に入力するためのステータス信号バスである。

また、４４はアナログ制御回路３５のＯＮ／ＯＦＦ制御や制御対象５の動作ステータス監視を行なうためのＤＩ／ＤＯ信号バスである。

図２に示すサブＣＰＵ３１のメモリ空間上には制御ＬＳＩ３２を割り付け、制御ＬＳＩ３２の内部に実装した制御レジスタをアクセスすることにより、下位シリアル通信信号ライン３３ａ〜３３ｃを介して送信される信号によるＩ／Ｏデバイスの制御や、ＤＩ／ＤＯ信号４４の制御を行なう。

制御ユニット３０内部において、制御ＬＳＩ３２とＩ／Ｏデバイス３４との間を下位シリアル通信信号ライン３３ａ〜３３ｃによって接続する構成としたことにより、従来のバス接続方式と比較して大幅に配線数を低減することが可能である。

配線数の低減により、デバイス周辺の実装スペースに余裕を持たせることが可能となっただけでなく、Ｉ／Ｏデバイス３４の追加または削除の容易化を図ることができる。実現した。

図４〜図８に、メインＣＰＵ１とサブＣＰＵ３１との間で転送されるデータの構成例を示す。

図４に示すように、上位シリアルケーブル６を介したデータ転送は、１ｍｓ毎に反復されるフレームにより構成される。また、図５、図６に示すように、フレームは、ＳＥＴＵＰトランザクション、ＯＵＴトランザクション、INトランザクションの３種類のトランザクションにより構成され、ＳＥＴＵＰは使用されるトランザクションの最初のフェーズを示すトランザクション、ＯＵＴはメインＣＰＵ１からサブＣＰＵ３１への転送を行なうトランザクション、ＩＮはサブＣＰＵ３１からメインＣＰＵ１への転送を行なうトランザクションである。

さらに、図７に示すように、トランザクションは、ＳＯＦパケット、トークンパケット、データパケット、ハンドシェイクパケットの４種類のパケットにより構成される。

ＳＯＦパケットはフレームの先頭を示すパケット、トークンパケットはメインＣＰＵ１がサブＣＰＵ３１とデータの方向を確認するためのパケットであり、データパケットは制御データの送／受信を行なうためのパケット、ハンドシェイクパケットは、データ送信の成功／失敗や送信データがない（ストール）ことを示すパケットである。

各パケットの先頭バイトは、同期をとるためのＳＹＮＣであり、２バイト目はパケットの種別を示すＰＩＤであり、続くデータの内容を定義する。図８は、ＰＩＤフォーマットの詳細を示す表である。

図９に、制御ＬＳＩ３２とＩ／Ｏデバイス３４との間でのデータ転送の構成例を示す。

図９において、下位シリアル通信信号ライン３３ａ〜３３ｃを介したデータ転送は、制御ＬＳＩ３２がＩ／Ｏデバイス３４のスレーブアドレスを指定することにより実施される。スレーブアドレスは同一チャネル上に重複するものがない、７ビットのアドレスである。

ＲＷビットは、データ転送の方向を示し、”０”がＩ／Ｏデバイス３４受信サイクル、”１”がＩ／Ｏデバイス３４送信サイクルである。ＡＣＫビットは”０”が、正常に通信が完了したことを示す。Ｉ／Ｏデバイス３４受信サイクル時は、Ｉ／Ｏデバイス３４がＡＣＫビットを”０”にドライブし、Ｉ／Ｏデバイス３４の送信サイクル時は、制御ＬＳＩ３２がＡＣＫビットを”０”にドライブする。本発明の第１の実施形態における転送データ長は８ビット固定である。

（第２の実施形態）
ここで、図２に示した制御ユニット３０の開発において、最も工数を必要とするのは制御ＬＳＩ３２である。開発工数の低減を図るためには、複数の制御ユニット３０毎に、異なる機能を必要とする制御ＬＳＩ３２について、設計、シミュレーション、動作確認等の一連の作業を可能な限り単一化する必要がある。

この単一化を図った例が図３に示す制御ＬＳＩ３２である。

図３において、５０は制御ＬＳＩ３２内部での共通プラットフォームとなる共通バス、５１はＤＩモジュール、５２はＤＯモジュール、５３は下位シリアル通信モジュール、５４はサブＣＰＵのタイムアウト時間を生成するウォッチ・ドッグ・タイマ等のタイマモジュールである。

また、６０は制御ＬＳＩ３２内の各制御モジュール５１〜５４にて共通に実装され、共通バス５０とのＩ／Ｆを行なう共通バスＩ／Ｆである。７０及び７１はレジスタにより構成されるＤＩ制御回路及びＤＯ制御回路であり、７２は制御レジスタとシフトレジスタ、カウンタにより構成されるシリアル制御回路、７３は制御レジスタとカウンタにより構成されるタイマ制御回路である。各モジュール５１〜５４は、制御ユニット３０内のサブＣＰＵ３１がモジュール内部の制御レジスタをアクセスすることにより動作可能となる。

各制御モジュール５１〜５４は、制御ＬＳＩ３２内部における共通のプラットフォームである共通バス５０上で動作するよう、共通バスＩ／Ｆ６０と機能毎の論理回路にて構成する。

制御モジュールを複数備え、ライブラリ化することにより、設計者はライブラリから制御対象に応じたモジュールの種類と個数のカスタマイズが可能となる。カスタマイズ後は簡単な組み合わせテストを実施するだけで制御ＬＳＩ３２を作成可能であるため、開発工数の大幅な削減が実現できる。

図３に示した構成において、制御ＬＳＩ３２は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）またはＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）により実現することを想定している。

この第２の実施形態と類似したものに市販のＩＰ（Ｉｎｔｅｒｎａｌ Ｐｒｐｅｒｔｙ）が挙げられるが、この市販ＩＰは汎用的なものしか存在せず、装置固有の制御回路であって従来回路との互換性を維持することが可能なものは存在しない。

また、市販ＩＰはデバイスメーカ間にてプラットフォームの互換性がなく、メーカ間に跨るＩＰの選択は困難であるため、使用ＩＰの種類やデバイスの選択の自由度に制限が加わってしまう。

第の実施形態ではデバイス依存の機能ブロックを使用しない構成のため、対応デバイス選択上の制限がなく、部品改廃時においても柔軟に対応可能である。

なお、上述した例は、本発明を質料分析装置の動作制御システムに適用した場合の例であるが、本発明は、質料分析装置のみならず、電子顕微鏡等の一度電源をオフとしたら、復旧に多大な時間が必要となる制御対象を有する各種の理化学機器に適用可能である。

本発明の第１の実施形態である動作制御システムの概略構成図である。 本発明の第１の実施形態における制御ユニットの内部構成図である。 本発明の第２の実施形態における制御ＬＳＩの内部構成図である。 メインＣＰＵとサブＣＰＵとの間で転送されるデータの構成例を示す図である。 メインＣＰＵとサブＣＰＵとの間で転送されるデータの構成例を示す図である。 メインＣＰＵとサブＣＰＵとの間で転送されるデータの構成例を示す図である。 メインＣＰＵとサブＣＰＵとの間で転送されるデータの構成例を示す図である。 メインＣＰＵとサブＣＰＵとの間で転送されるデータの構成例を示す図である。 制御ＬＳＩとシシアルデバイスとの間で転送されるデータの構成例を示す図である。 従来技術における動作制御システムの構成説明図である。 電源ユニットを二系統とした場合の動作制御システムの構成説明図である。

符号の説明

１ メインＣＰＵ
５、５ａ〜５ｃ 制御対象
６、６ａ〜６ｃ 上位シリアル通信ケーブル
２０、２１ 電源ユニット
３０、３０ａ〜３０ｃ 制御ユニット
３１ サブＣＰＵ
３２ 制御ＬＳＩ
３３ａ〜３３ｃ 下位シリアル通信信号ライン
３４ Ｉ／Ｏデバイス
３５ アナログ制御回路
４０ ステータス信号用バックプレーン
４１、４２ 電源用バックプレーン
４３ ステータス信号バス
４４ ＤＩ／ＤＯ信号バス
５１ ＤＩモジュール
５２ ＤＯモジュール
５３ 下位シリアル通信モジュール
５４ タイマモジュール
６０ 共通バスＩ／Ｆ
７０ ＤＩ制御回路
７１ ＤＯ制御回路
７２ シリアル制御回路
７３ タイマ制御回路

Claims (5)

1. 全体の制御を司るメインＣＰＵと、
   複数の制御対象毎に設けられ、上記メインＣＰＵからの指令に基づいて、それぞれの制御対象の動作を制御する複数の制御ユニットと、
   上記複数の制御対象のうちの選択された重要対象の動作を制御する一つの重要制御ユニットに電力を供給する第１の電源ユニットと、
   上記重要制御ユニット以外の、通常制御ユニットに電力を供給する第２の電源ユニットと、
   を備え、上記通常制御ユニット及び重要制御ユニットは、それぞれ、少なくとも第１又は第２の電源ユニットの異常の検知及び制御対象への動作制御指令を出力できるサブＣＰＵと、このサブＣＰＵの指令に基づいて、制御対象の動作を制御すると共に、制御対象の状態をメインＣＰＵ、他の制御ユニットに出力する制御回路と、上記制御回路と、制御対象との間のインターフェース機能を有するＩ/Ｏデバイスとを備え、上記メインＣＰＵとサブＣＰＵとは、上位シリアル通信回線を通じて接続され、上記制御回路とＩ/Ｏデバイスとは下位シリアル通信回線を通じて接続され、上記通常制御ユニットのそれぞれは、上記第２の電源ユニットの異常を検出し、この第２の電源ユニットの異常を検出したときは、第２の電源ユニットが異常であることを上記重要制御ユニットに伝達すると共に、上記通常制御ユニットの制御対象の動作状況に応じて電源異常処理を行うことを特徴とする動作制御システム。
2. 請求項１記載の動作制御システムにおいて、上記通常制御ユニット及び重要制御ユニットは、上記メインＣＰＵの異常を検出し、このメインＣＰＵの異常を検出したときは、それぞれの制御ユニットの判断により、制御対象の動作を制御することを特徴とする動作制御システム。
3. 請求項１又は２記載の動作制御システムにおいて、上記重要制御ユニットは、上記第１の電源ユニットの異常を検出し、この第１の電源ユニットの異常を検出したときは、第１の電源ユニットが異常であることを上記メインＣＰＵ及び上記通常制御ユニットに伝達すると共に、重要制御ユニットからの重要制御対象への制御信号の不活性化を行うことを特徴とする動作制御システム。
4. 請求項１、２、３のうちのいずれか一項記載の動作制御システムにおいて、上記通常制御ユニット及び重要制御ユニットは、それぞれの制御ユニット自身の異常を検出し、制御ユニット自身の異常を検出したときは、その異常の程度に従って、所定の異常処理を実行することを特徴とする動作制御システム。
5. 請求項１記載の動作制御システムにおいて、上記複数の制御ユニット内の制御回路は、同一プラットフォーム上にて制御機能毎にライブラリ化されていることを特徴とする動作制御システム。

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