JP4406859B2 - Analog signal input type digital arithmetic circuit - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路に関する。
【０００２】
【従来の技術】
図４０（Ａ），（Ｂ），（Ｃ）に、従来のアナログ信号入力型デジタル演算回路を示す。図４０（Ａ）では、２つのアナログ電圧信号Ｖ１，Ｖ２を入力とする差動増幅回路９１の出力をＡ／Ｄ変換して出力する回路の一例を示す。この差動増幅回路９１では、Ｖ１の入力端子およびＶ２の入力端子とオペアンプＡの（−）端子との間に抵抗Ｒ１がそれぞれ接続され、オペアンプＡの出力端子と（−）端子との間およびＶ２の入力端子とグランドとの間に抵抗Ｒ２が接続されている。この差動増幅回路９１の出力電圧は、Ｖｏ＝（Ｒ２／Ｒ１）×（Ｖ２−Ｖ１）となる。ＶｏはＡ／Ｄ変換器９２によりデジタル信号に変換されて出力される。
【０００３】
図４０（Ｂ）に、アナログ電圧信号Ｖｓを入力とする微分回路９３の出力をＡ／Ｄ変換して出力する回路の一例を示す。この微分回路９３では、入力端子とオペアンプＡの（−）端子との間にコンデンサＣｓが接続され、オペアンプＡの出力端子とオペアンプＡの（−）端子との間に帰還抵抗Ｒｆが接続され、オペアンプＡの（＋）端子はグランドに接続されている。この微分回路９３の入出力端子間を流れる電流Ｉ１は、Ｉ１＝Ｃｓ×（ｄＶｓ／ｄｔ）となる。Ｉ１はＡ／Ｄ変換器９４によりデジタル信号に変換されて出力される。
【０００４】
図４０（Ｃ）に、アナログ電流信号Ｉｓを入力とする積分回路９５の出力をＡ／Ｄ変換して出力する回路の一例を示す。この積分回路９５では、入力端子とオペアンプＡの（−）端子との間に抵抗Ｒｓが接続され、オペアンプＡの出力端子とオペアンプＡの（−）端子との間に帰還コンデンサＣｆが接続され、オペアンプＡの（＋）端子はグランドに接続されている。この差動増幅器９５の出力電圧Ｖｏは、Ｖｏ＝−（１／Ｃｓ）∫Ｉｓｄｔとなる。ＶｏはＡ／Ｄ変換器９６によりデジタル信号に変換されて出力される。
【０００５】
また、図示はしないが、アナログ信号を、Ａ／Ｄ変換器によりデジタル信号に変換した後に、デジタル演算回路により、デジタル処理（差動増幅処理、微分処理、積分処理等）が行われることもある。
【０００６】
【発明が解決しようとする課題】
ところで、図４０（Ａ），（Ｂ），（Ｃ）のアナログ信号入力型デジタル演算回路では、差動増幅回路９１、微分回路９３、積分回路９５からのアナログ信号をＡ／Ｄ変換器９２，９４，９６により、それぞれデジタル信号に変換しているため、回路の大きさが大きくなる。また、図４０（Ａ），（Ｂ），（Ｃ）の回路では、高速のものでも数百ｎｓ〜数μｓの応答時間の遅れが生じる。この時間遅れは、数ＭＨｚオーダのデジタル信号の１周期に相当する。このため、これらの回路は、数ＭＨｚ〜数百ＭＨｚオーダのデジタル信号の信号レベル検出には不向きである。
【０００７】
さらに、デジタル演算回路により、デジタル処理（差動増幅処理、微分処理、積分処理等）を行う回路では、処理には時間がかかり、たとえば数百ｋＨｚのオーダのデジタル信号の信号レベル検出しかできず、数ＭＨｚ〜数百ＭＨｚオーダのデジタル信号の演算には不向きである。
【０００８】
本発明の目的は、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路を提供することにある。
【０００９】
【課題を解決するための手段】
第１発明のアナログ信号入力型デジタル演算回路（以下、単に「デジタル演算回路」と言う）の一態様は、
第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、所定の検出クロックにより、
（ａ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とする（請求項１）。
【００１０】
第１発明の上記一の態様では、上記（ａ）の処理を行う場合において、前記デジタル差分検出回路は、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期との差分を検出することができる。
【００１１】
第１発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｈの発振回路要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、（ｂ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１２】
第１発明の更に他の態様は、第１のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、（ｂ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１３】
第１発明の上記２つの他の態様では、上記（ａ）の処理を行う場合において、前記デジタル差分検出回路は、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出することができる。
【００１４】
第２発明のデジタル演算回路の一態様は、第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの前記第１のパルス信号を入力する第１のシフトレジスタと、前記第２の発振回路からの前記第２のパルス信号を入力する第２のシフトレジスタと、前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、（ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、（ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１５】
第２発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｉの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群と、前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、（ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、（ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、連続する、最終ビットあるいはそれより前の連続する複数ビットが１のシフトレジスタを検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが０のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定することを特徴とする。
【００１６】
第２発明のさらに他の態様は、第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路からのパルス信号を入力するシフトレジスタと、前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群と、前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、（ａ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、（ｂ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、連続する、最終ビットあるいはそれより前の連続する複数ビットが１のシフトレジスタを検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが０のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定することを特徴とする。
【００１７】
第３発明は、第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの前記第１のパルス信号を入力する第１のカウンタと、前記第２の発振回路からの前記第２のパルス信号を入力する第２のカウンタと、前記第１のカウンタの値と前記第２のカウンタの値とを入力し、（ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、（ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１８】
第３発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｊの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群と、前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｉ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、（ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、（ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記カウンタの前記特定に際して、連続する、最上位桁、あるいはそれより下位の連続する複数桁が１のカウンタを検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が０のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定することを特徴とする。
【００１９】
第３発明のさらに他の態様は、第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路からのパルス信号を入力するカウンタと、前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群と、前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、（ａ）前記第１の発振回路からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、（ｂ）前記第１の発振回路からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備え、前記デジタル差分検出回路は、前記カウンタの前記特定に際して、連続する、最上位桁、あるいはそれより下位の連続する複数桁が１のカウンタを検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が０のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定することを特徴とする。
【００２０】
第１発明、第２発明および第３発明では、前記第１の発振回路および前記第２の発振回路を、電圧制御発振器または電流制御発振器により構成することができる。
【００２１】
第４発明は、第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路と、前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、（ａ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を前記検出クロックの分解能で検出して出力し、または、（ｂ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記前記第２のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２２】
第４発明の他の態様は、第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分回路要素からなる第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、前記第１の波形生成回路の前記第１〜第ｋの積分回路要素の出力値から第１のアナログ信号の値を示す積分回路要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分回路要素の出力値から第２のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、（ｂ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２３】
第４発明のさらに他の態様は、第１のアナログ信号を相当する信号を生成する第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、（ａ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、
（ｂ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力するデジタル差分検出回路と、を備えたことを特徴とする。
【００２４】
第１発明、第２発明、第３発明、第４発明では、外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することができる。
【００２５】
また、第１発明、第２発明、第３発明では、第１の発振回路の駆動クロックと、第２の発振回路の駆動クロックとを異ならせることができる。
【００２６】
第１発明、第２発明、第３発明、第４発明では、さらに、前記デジタル差分検出回路の後段に、入力デジタル値に定数を乗算して出力するデジタル定数乗算器、入力デジタル値を時間微分して出力するデジタル微分器、入力デジタル値を時間積分して出力するデジタル積分器のうちの１つ、またはこれらの結合回路を接続することができる。
【００２７】
第１発明、第２発明、第３発明、第４発明では、デジタル差分検出回路は、入力した信号の同士の差分演算のほか、入力した信号の一方または双方についての、所定数の加算、減算、乗算、除算、あるいは微分、積分演算、フィルタリング演算、これらを組み合わせた演算を行うことができる。
【００２９】
以上説明したように、第１発明、第２発明、第３発明、第４発明では、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に、四則演算、微分、積分、フィルタリング処理を施した後それらの差分を高速でデジタル演算できる。
第１発明、第２発明、第３発明、第４発明では、演算増幅器（オペアンプ）とＡ／Ｄコンバータで構成される回路に代えて使用することができる。第１発明、第２発明、第３発明、第４発明のデジタル演算回路は、その構成要素の全部または一部をＩＣの一チップに内蔵することができる。
【００３０】
【発明の実施の形態】
図１（Ａ），（Ｂ）は、第１発明のデジタル演算回路の実施形態を示す機能ブロック図である。
【００３１】
図１（Ａ）において、デジタル演算回路１は、ＶＣＯ１１１（第１発明における第１の発振回路）と、ＶＣＯ１１２（第１発明における第２の発振回路）と、デジタル差分検出回路（以下、単に「差分検出回路」と言う）１２とからなる。
【００３２】
ＶＣＯ１１１は、アナログ信号Ｓ１（第１発明における第１のアナログ信号）を入力し、これをパルス信号ｐｆ１（第１発明における第１のパルス信号）に変換し、ＶＣＯ１１２はアナログ信号Ｓ２（第１発明における第２のアナログ信号）を入力しこれをパルス信号ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００３３】
図１（Ａ）では、ＶＣＯ１１１、ＶＣＯ１１２および差分検出回路１２には、共通のクロックＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１、ＶＣＯ１１２および差分検出回路１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１はパルス信号ｐｆ１を生成し、ＶＣＯ１１２はパルス信号ｐｆ２を生成する。
【００３４】
差分検出回路１２は、本実施形態では、ＶＣＯ１１１からのパルス信号ｐｆ１と、ＶＣＯ１１２からのパルス信号ｐｆ２とを入力しこれら信号のパルス幅の差分を、検出タイミングＤＴで検出している。差分検出回路１２は、図３（Ａ），（Ｂ）、図４に示すように、パルス信号ｐｆ１の１回目のオン期間と、パルス信号ｐｆ２の１回目のオン期間との差分をクロックＣＬＣＫ２（本発明における検出クロック：ＣＬＣＫ１の逓倍クロックとしてもよい）の分解能で検出する。図１（Ａ）には示していないが、図３（Ａ），（Ｂ）に示すＳｏｕｔ１，Ｓｏｕｔ２は、差分検出回路１２の内部出力であり、パルス信号ｐｆ１，ｐｆ２の各１回目のオン期間のどちらが長いかに応じて、Ｓｏｕｔ１，Ｓｏｕｔ２の一方がハイレベル信号として出力される。
【００３５】
なお、差分検出回路１２は、各パルス信号ｐｆ１，ｐｆ２の各２回目以降の回目のオン期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の回目のオフ期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の周期の差分を検出してもよい。
【００３６】
図１（Ａ）のデジタル演算回路１では、ＶＣＯ１１１，ＶＣＯ１１２，差分検出回路１２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するようにしてもよいし、ＶＣＯ１１２からのクロックによりＶＣＯ１１１，差分検出回路１２を駆動するようにしてもよいし、さらに差分検出回路１２が生成する所定のクロックによりＶＣＯ１１１，ＶＣＯ１１２を駆動するようにしてもよい。図２に、ＶＣＯ１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するデジタル演算回路１を示す。
【００３７】
以下に、第１発明の動作を説明する。差分検出回路１２は、図４（Ａ）に示すようにパルス信号ｐｆ１とパルス信号ｐｆ２とを入力し、図４（Ｂ）に示すようにパルス信号ｐｆ１の立下りと、パルス信号ｐｆ２の立下りとの差分を、ＣＬＣＫ２（検出クロック）により検出し、出力データ「ｄｄ・・・ｄｄ」を出力する。図４（Ｂ）ではパルス信号ｐｆ１の立上りから立下りまでのＣＬＣＫ２の個数をＮａで、パルス信号ｐｆ２の立上りから立下りまでのＣＬＣＫ２の個数をＮｂで示し、ＣＬＣＫ２の周期をδｔで表してある。
【００３８】
図１（Ｂ）は、図１（Ａ）のＶＣＯ１１１に代えて、発振器（ＶＣＯと同一符号１１１で示す）を用いたデジタル演算回路１を示すブロック図である。図１（Ｂ）において、発振器１１１は、アナログ信号に相当する周波数信号（パルス信号）に変換してパルス幅比較回路１３に出力することができる。図１（Ｂ）における差分検出回路１２の出力Ｓｏｕｔは、図１（Ａ）の差分検出回路１２の出力と同様である。また、図１（Ｂ）でも、たとえば発振回路１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するようにしてもよいし、ＶＣＯ１１２からのクロックにより発振回路１１１，差分検出回路１２を駆動するようにしてもよいし、さらに差分検出回路１２が生成する所定のクロックにより発振回路１１１，ＶＣＯ１１２を駆動するようにしてもよい。
【００３９】
図５は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図５ではｈ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００４０】
図５において、デジタル演算回路１は、ｈ個のＶＣＯ１１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第１発明における第１〜第ｈの発振回路）と、ｈ′個のＶＣＯ１１２（ｘ）（ｘ＝１，２，・・・，ｈ′）（第１発明における第１〜第ｈ′の発振回路）と、差分検出回路１２とからなる。
【００４１】
ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の動作レンジは、図７に示すように段階的に異なっている。なお、図７では、ＶＣＯ１１２（ｘ）の動作レンジのみを示す。
たとえば、ｈ＝ｈ′＝８（ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）のｘが、１，２，・・・，８）である場合において、
ＶＣＯ１１１（１），ＶＣＯ１１２（１）の動作レンジ：０〜２Ｖ
ＶＣＯ１１１（２），ＶＣＯ１１２（２）の動作レンジ：２〜４Ｖ
・・・
ＶＣＯ１１１（８），ＶＣＯ１１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００４２】
差分検出回路１２は、ＶＣＯ特定回路１２１１，１２１２と、差分演算回路１２２とからなり、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分検出回路１２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分検出回路１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｈ）を生成し、ＶＣＯ１１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｈ′）を生成する。
【００４３】
ＶＣＯ特定回路１２１１は、ＶＣＯ１１１（ｘ）からのパルス信号ｐｆ１（ｘ）を入力し、アナログ信号Ｓ１の値を示すパルス信号を特定し、ＶＣＯ特定回路１２１２は、ＶＣＯ１１２（ｘ）からのパルス信号ｐｆ２（ｘ）を入力し、アナログ信号Ｓ２の値を示すパルス信号を特定する。差分演算回路１２２は、これらのパルス信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
【００４４】
図５では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の入力信号（電圧）が動作レンジをオーバしたＶＣＯのオン周期が短かく、したがってオン周期が当該レンジオーバしたときの周期よりも長いＶＣＯのうち最小のオン周期にかかるＶＣＯからのパルス信号を特定することができる。すなわち、ＶＣＯ特定回路１２１１，１２１２は、レンジオーバした次の段のＶＣＯのパルス信号を検出することで、アナログ信号Ｓ１，アナログ信号Ｓ２の値を示すＶＣＯを特定することができる。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００４５】
図６は、図５のＶＣＯ１１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器１１１を用いたデジタル演算回路１を示すブロック図である。図６において、発振器１１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）を差分検出回路１２に出力する。図６における差分検出回路１２の出力Ｓｏｕｔは、図５の差分検出回路１２の出力と同様である。発振器１１１の動作レンジの値は、ＶＣＯ１１２（ｘ）の動作レンジをカバーしている。
【００４６】
なお、図５のデジタル演算回路１では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ），差分検出回路１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路１２が生成するクロックによりＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）を駆動するようにしてもよい。また、図６のデジタル演算回路１では、発振器１１１，ＶＣＯ１１２（ｘ），差分検出回路１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路１２が生成するクロックにより発振器１１１，ＶＣＯ１１２（ｘ）を駆動するようにしてもよいし、発振器１１１からのクロックによりＶＣＯ１１２（ｘ），差分検出回路１２を駆動するようにしてもよい。
【００４７】
図８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図８では、デジタル演算回路１は、アナログ信号Ｓ１を入力するＶＣＯ１１（１）と、アナログ信号Ｓ２を入力するＶＣＯ１１（２）と、第３のアナログ信号を入力するＶＣＯ１１（３）と、ＶＣＯ１１（１），ＶＣＯ１１（２）からのパルス信号を入力する差分検出回路１２（１）と、ＶＣＯ１１（２），ＶＣＯ１１（３）からのパルス信号を入力する差分検出回路１２（２）とからなる。差分検出回路１２（１）および差分検出回路１２（２）は、図１（Ａ）に示したデジタル演算回路１と同様の動作をすることができる。なお、図１（Ｂ）、図２、図５または図６に示したデジタル演算回路１を用いて図８に示したと同様のデジタル演算回路を構成することができる。
【００４８】
本発明では、差分検出回路１２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ１アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
図９は、アナログ信号Ｓ１を２で除算した値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路１２を示している。図９において、差分検出回路１２は、差分演算回路１２２と、パルス幅検出回路１２３１，１２３２と、レジスタ１２４１，１２４２と、レジスタ１２５１とからなる。上述した実施形態では、差分検出回路１２は、図４（Ａ），（Ｂ）に示したようにパルス信号ｐｆ１とｐｆ２のオン期間の差を求めているが、図９では差分検出回路１２は、パルス幅検出回路１２３１，１２３２がパルス信号ｐｆ１のパルス幅とパルス信号ｐｆ２のパルス幅とをそれぞれ検出する。パルス信号ｐｆ１を入力したパルス幅検出回路１２３１は、検出値を数値化してレジスタ１２４１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ１）を右シフトした値（Ｄ１を（１／２）倍した値）をレジスタ１２５１に格納する。一方、パルス信号ｐｆ２を入力したパルス幅検出回路１２３２は、検出値を数値化してレジスタ１２４２に格納する（この値を、Ｄ２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算回路１２２は、レジスタ１２５１の値と、レジスタ１２４２の値との差分を演算して演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００４９】
図１０（Ａ），（Ｂ）は、第２発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図１０（Ａ）において、デジタル演算回路２は、ＶＣＯ２１１（第２発明における第１の発振回路）と、ＶＣＯ２１２（第２発明における第２の発振回路）と、差分検出回路２２と、２つのシフトレジスタ２３１，２３２とからなる。
【００５０】
ＶＣＯ２１１はアナログ信号Ｓ１（第２発明における第１のアナログ信号）を入力しパルス信号ｐｆ１（第２発明における第１のパルス信号）を生成し、ＶＣＯ２１２はアナログ信号Ｓ２（第２発明における第２のアナログ信号）を入力し、これをパルス信号ｐｆ２（第２発明における第２のパルス信号）に変換する。
【００５１】
図１０（Ａ）では、ＶＣＯ２１１，ＶＣＯ２１２および差分検出回路２２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、ＶＣＯ２１１，ＶＣＯ２１２および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ２１１はパルス信号ｐｆ１を生成し、ＶＣＯ２１２はパルス信号ｐｆ２を生成する。
【００５２】
シフトレジスタ２３１，２３２は、ＶＣＯ２１１からのパルス信号ｐｆ１と、ＶＣＯ２１２からのパルス信号ｐｆ２とを入力し、順次ビットの値を増やす。
【００５３】
差分検出回路２２は、シフトレジスタ２３１とシフトレジスタ２３２の値の差分を、所定の検出タイミングＤＴで検出し、これを数値データ「ｄｄ・・・ｄｄ」に変換し、アナログ信号Ｓ１とアナログ信号Ｓ２との差分として出力する。
【００５４】
なお、図１０（Ａ）のデジタル演算回路２では、ＶＣＯ２１１，ＶＣＯ２１２，差分検出回路２２、シフトレジスタ２３１，２３２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ２１１からのクロックによりＶＣＯ２１２，差分検出回路２２を駆動するようにしてもよいし、ＶＣＯ２１２からのクロックによりＶＣＯ２１１，差分検出回路２２を駆動するようにしてもよいし、さらに差分検出回路２２が生成する所定のクロックによりＶＣＯ２１１，２１２を駆動するようにしてもよいし、またさらにシフトレジスタ２３１，２３２の双方または一方があふれたときのタイミングにより、ＶＣＯ２１１，ＶＣＯ２１２、差分検出回路２２、シフトレジスタ２３１，２３２を駆動するようにしてもよい。
【００５５】
図１１に、差分検出回路２２からのクロックによりＶＣＯ２１１，２１２、シフトレジスタ２３１，２３２、差分検出回路２２を駆動するデジタル演算回路２を示す。Ｋ１，Ｋ２は、シフトレジスタ２３１，２３２の最終ビットの出力であり、何れかのシフトレジスタがあふれたときは、ＯＲゲート１０１，１０２を介してパルス発生器１０３がＣＬＣＫ１を生成してＶＣＯ２１１，２１２、シフトレジスタ２３１，２３２、差分検出回路２２をリセットする。また、図１１において、差分検出回路３２の出力Ｓｏｕｔ（「「ｄｄ・・・ｄｄ」」は、シフトレジスタ２３１，２３２の差分値である。
【００５６】
図１２（Ａ），（Ｂ），（Ｃ）を参照して、図１０（Ａ）のデジタル演算回路２の動作を説明する。
図１２（Ａ）では第１のシフトレジスタ２３１のビットをａ０〜ａＮ−１で示し、第２のシフトレジスタ２３２のビットをｂ０〜ｂＮ−１で示してある。図１２（Ｂ）では、ａ０〜ａＮ−１＝１、ｂ０〜ｂｆ＝１，ｂｆ＋１〜ｂＮ−１＝０の場合を示している。図１２（Ａ）において、差分検出回路２２は、第１のシフトレジスタ２３１のビット「１」の個数と、第２のシフトレジスタ２３２のビット「１」の個数との差分を演算し、図１２（Ｃ）に示すような演算結果を数値データデータ（ｄｄ・・・ｄ）として出力する。
【００５７】
図１３は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数：ただし、図１３ではｉ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００５８】
図１３において、デジタル演算回路２は、ｉ個のＶＣＯ２１１（ｘ）（ｘ＝１，２，・・・，ｉ）（第２発明における第１〜第ｉの発振回路）と、ｉ′個のＶＣＯ２１２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第２発明における第１〜第ｉ′の発振回路）と、差分検出回路２２と、ｉ個のシフトレジスタ２３１（ｘ）（ｘ＝１，２，・・・，ｉ）（第２発明における第１〜第ｉのシフトレジスタ）と、ｉ′個のシフトレジスタ２３２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第２発明における第１〜第ｉ′のシフトレジスタ）とからなる。
【００５９】
ＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ）の動作レンジは、図７において、図５のＶＣＯ１１２（ｘ）について示したように段階的に異なっている。シフトレジスタ２３１（ｘ）はＶＣＯ２１１（ｘ）からのパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を入力してビット「１」を順次増やし、シフトレジスタ２３２（ｘ）はＶＣＯ２１２（ｘ）からのパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を入力してビット「１」を順次増やす。そして、シフトレジスタ２３１（ｘ），２３２（ｘ）の値は差分検出回路２２に出力される。
【００６０】
図１３において、差分検出回路２２は、シフトレジスタ特定回路２２１１，２２１２と、差分演算回路２２２とからなり、ＶＣＯ２１１（ｘ）、ＶＣＯ２１２（ｘ）および差分検出回路２２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ２１１（ｘ）、ＶＣＯ２１２（ｘ）および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ２１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を生成し、ＶＣＯ２１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を生成する。
【００６１】
シフトレジスタ特定回路２２１１は、シフトレジスタ２３１（ｘ）からの信号を入力し、アナログ信号Ｓ１の値を示すシフトレジスタを特定し、シフトレジスタ特定回路２２１２は、シフトレジスタ３２２（ｘ）からの信号を入力し、アナログ信号Ｓ２の値を示すシフトレジスタを特定する。
図１３では、たとえば連続する、最終ビット（あるいはそれより前の連続する複数ビット）が１のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定することができる。また、たとえば、連続する、最先ビット（あるいは所定ビット目以降の連続する複数ビット）が０のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタ（または、前記所定の検出期間の設定によっては、それより１段下のシフトレジスタ）を、対象とするシフトレジスタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、アナログ信号Ｓ１，Ｓ２の値を示すシフトレジスタの値が同一のときに、当該シフトレジスタを、特定すべきシフトレジスタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきシフトレジスタとして、変化の傾向を考慮して、候補にあげられたシフトレジスタの前後段のシフトレジスタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたシフトレジスタの値に、当該シフトレジスタが何番目の段かに応じた値が加算される。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００６２】
図１４は、図１３のＶＣＯ２１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器２１１を用いたデジタル演算回路２を示すブロック図である。図１４において、発振器２１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）をシフトレジスタ２３１に出力し、シフトレジスタ２３１の値は差分検出回路２２に出力される。なお、発振器２１１の動作レンジの値は、ＶＣＯ２１２（ｘ）の動作レンジをカバーしている。
【００６３】
なお、図１３のデジタル演算回路２では、ＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１（ｘ），シフトレジスタ２３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路２２が生成するクロックによりＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ）、シフトレジスタ２３１（ｘ），シフトレジスタ２３２（ｘ）を駆動するようにしてもよい。
また、図１４のデジタル演算回路２では、発振器２１１，ＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路２２が生成するクロックにより発振器２１１，ＶＣＯ２１２（ｘ）、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を駆動するようにしてもよいし、発振器２１１からのクロックによりＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を駆動するようにしてもよい。
【００６４】
図１５は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１０（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図１５では、デジタル演算回路２は、アナログ信号Ｓ１を入力するＶＣＯ２１（１）と、アナログ信号Ｓ２を入力するＶＣＯ２１（２）と、第３のアナログ信号を入力するＶＣＯ２１（３）と、これらＶＣＯに接続されたシフトレジスタ２３１（１），２３１（２），２３１（３）と、シフトレジスタ２３１（１），２３１（２）からの信号を入力する差分検出回路２２（１）と、シフトレジスタ２３１（２），２３１（３）からの信号を入力する差分検出回路２２（２）とからなる。差分検出回路２２（１）および差分検出回路２２（２）は、図１３（Ａ）に示したデジタル演算回路２と同様の動作をすることができる。なお、図１０（Ｂ）、図１１、図１３および図１４に示したデジタル演算回路２を用いて図１５に示したと同様のデジタル演算回路を構成することができる。
【００６５】
本発明では、差分検出回路２２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図１６（Ａ）は、アナログ信号Ｓ１に所定バイアスを加えた信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路２２を示している。図１６（Ａ）において、差分検出回路２２は、差分演算回路２２２と、レジスタ２２３１とからなる。図１６（Ａ）では差分検出回路２２は、シフトレジスタ２１１（第２発明の第１のシフトレジスタ）の値Ｄ１に１ビット分加算したレジスタ２２３１のビット列（１，ａ０，ａ１，・・・，ａＮ−２）の「１」の個数Ｄ１＋１と、シフトレジスタ２１１のビット列（ｂ０，ｂ１，・・・，ｂＮ−２，ｂＮ−１）の「１」の個数Ｄ２との差分を演算して演算結果（（Ｄ１−１）−Ｄ２）をＳｏｕｔとして出力する。
【００６６】
図１６（Ｂ）は、アナログ信号Ｓ１に所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路２２を示している。図１６（Ｂ）において、差分検出回路２２は、差分演算回路２２２と、シフトレジスタ２１１（第２発明の第１のシフトレジスタ）からの値を数値化して格納するレジスタ２２４１と、シフトレジスタ２１２（第２発明の第２のシフトレジスタ）からの値を数値化して格納するレジスタ２２４２と、レジスタ２２４１からの数値を除算して格納するレジスタ２２５１とからなる。図１６（Ｂ）では差分検出回路２２は、レジスタ２２４１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１：（１／２）×Ｄ１）をレジスタ２２５１に格納する一方、このレジスタ２２５１の値とレジスタ２２４２の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ２）との差分を演算し、演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００６７】
図１７（Ａ），（Ｂ）は、第３発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図１７（Ａ）において、デジタル演算回路３は、ＶＣＯ３１１（第３発明における第１の発振回路）と、ＶＣＯ３１２（第３発明における第２の発振回路）と、差分検出回路３２と、２つのカウンタ３３１，３３２とからなる。
【００６８】
ＶＣＯ３１１はアナログ信号Ｓ１（第３発明における第１のアナログ信号）を入力しパルス信号ｐｆ１（第３発明における第１のパルス信号）を生成し、ＶＣＯ３１２はアナログ信号Ｓ２（第３発明における第２のアナログ信号）を入力し、これをパルス信号ｐｆ２（第３発明における第２のパルス信号）に変換する。
【００６９】
図１７（Ａ）では、ＶＣＯ３１１，ＶＣＯ３１２および差分検出回路３２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、ＶＣＯ３１１，ＶＣＯ３１２および差分検出回路３２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ３１１はパルス信号ｐｆ１を生成し、ＶＣＯ３１２はパルス信号ｐｆ２を生成する。
【００７０】
カウンタ３３１，３３２は、ＶＣＯ３１１からのパルス信号ｐｆ１と、ＶＣＯ３１２からのパルス信号ｐｆ２とを入力し、それぞれパルス個数を計数している。
差分検出回路３２は、所定の検出タイミングＤＴでカウンタ３３１とカウンタ３３１の値の差を検出タイミングＤＴで検出し、これをアナログ信号Ｓ１とアナログ信号Ｓ２との差分として出力する。
【００７１】
なお、図１７（Ａ）のデジタル演算回路３では、ＶＣＯ３１１，ＶＣＯ３１２，差分検出回路３２、カウンタ３３１，３３２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ３１１からのクロックによりＶＣＯ３１２，差分検出回路３２を駆動するようにしてもよいし、ＶＣＯ３１２からのクロックによりＶＣＯ３１１，差分検出回路３２を駆動するようにしてもよいし、さらに差分検出回路３２が生成する所定のクロックによりＶＣＯ３１１，ＶＣＯ３１２を駆動するようにしてもよいし、またさらにカウンタ３１１，３１２の双方または一方があふれたときのタイミングにより、ＶＣＯ３１１，３１２、差分検出回路２２、カウンタ３３１，３３２を駆動するようにしてもよい。図１８に、差分検出回路３２からのクロックによりＶＣＯ３１１，３１２、カウンタ３１１，３１２、差分検出回路３２を駆動するデジタル演算回路３を示す。Ｋ３は、検出タイミングＤＴでカウンタ３３１とカウンタ３３１の値の差分を検出し、この差分の検出により生成される信号Ｋ３に基づきパルス発生器１０３がＣＬＣＫ１を生成し、ＶＣＯ３１１，３１２、カウンタ３１１，３１２、差分検出回路２２をリセットする。また、図１８において、差分検出回路３２の出力Ｓｏｕｔ（「ｄｄ・・・ｄｄ」）は、カウンタ３１１，３１２の差分値である。
【００７２】
図１９は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数：ただし、図１９ではｉ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００７３】
図１９において、デジタル演算回路３は、図１３のデジタル演算回路２において、ｊ個のＶＣＯ２１１（ｘ）に代えてｊ個のＶＣＯ３１１（ｘ）（第３発明における第１〜第ｊの発振回路）を用い、図１３のデジタル演算回路２において、ｊ′個のＶＣＯ２１２（ｘ）に代えてｊ′個のＶＣＯ３１２（ｘ）を用い（第３発明における第１〜第ｊ′の発振回路）と、図１３の差分検出回路２２に代えて差分検出回路３２を用い、図１３のｊ個のシフトレジスタ２３１（ｘ）に代えてｊ個のカウンタ３３１（ｘ）（ｘ＝１，２，・・・，ｊ）（第３発明における第１〜第ｊのカウンタ）を用い、図１３のｊ′個のシフトレジスタ２３２（ｘ）に代えてｊ′個のカウンタ３３２（ｘ）（ｘ＝１，２，・・・，ｊ′）（第３発明における第１〜第ｊ′のカウンタ）を用いている。
【００７４】
図１９において、差分検出回路３２はカウンタ特定回路３２１１，３２１２と、差分演算回路３２２とからなる。差分検出回路３２は、カウンタ３３１（ｘ）からの信号を入力し、アナログ信号Ｓ１の値を示すカウンタを特定し、カウンタ特定回路３２１２は、カウンタ３２２（ｘ）からの信号を入力し、アナログ信号Ｓ２の値を示すカウンタを特定する。
【００７５】
図１９では、たとえば連続する、最上位桁（あるいはそれより下位の連続する複数桁）が１のカウンタを所定期間内に検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定することができる。また、たとえば、連続する、最下位桁（あるいは所定桁より上位の連続する複数桁）が０のカウンタを所定期間内に検出し、それらの検出したカウンタのうち最下段のカウンタ（または、前記所定の検出期間の設定によっては、それより１段下のカウンタ）を、対象とするカウンタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、アナログ信号Ｓ１，Ｓ２の値を示すカウンタの値が同一のときに、当該カウンタを、特定すべきカウンタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきカウンタとして、変化の傾向を考慮してたとえば候補にあげられたカウンタの前後段のカウンタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたカウンタの値に、当該カウンタが何番目の段かに応じた値が加算される。
【００７６】
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００７７】
図２０は、図１９のＶＣＯ３１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器３１１を用いたデジタル演算回路３を示すブロック図である。図２０において、発振器３１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）をカウンタ３３１に出力し、カウンタ３３１の値は差分検出回路３２に出力される。なお、発振器３１１の動作レンジの値は、ＶＣＯ３１２（ｘ）の動作レンジをカバーしている。
【００７８】
なお、図１９のデジタル演算回路３では、ＶＣＯ３１１（ｘ），ＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１（ｘ），カウンタ３３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路３２が生成するクロックによりＶＣＯ３１１（ｘ），ＶＣＯ３１２（ｘ）、カウンタ３３１（ｘ），カウンタ３３２（ｘ）を駆動するようにしてもよい。
【００７９】
また、図２０のデジタル演算回路３では、発振器３１１，ＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１，カウンタ３３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路３２が生成するクロックにより発振器３１１，ＶＣＯ３１２（ｘ）、カウンタ３３１，カウンタ３３２（ｘ）を駆動するようにしてもよいし、発振器３１１からのクロックによりＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１，カウンタ３３２（ｘ）を駆動するようにしてもよい。
【００８０】
図２１は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図２１では、デジタル演算回路２は、アナログ信号Ｓ１を入力するＶＣＯ２１（１）と、アナログ信号Ｓ２を入力するＶＣＯ２１（２）と、第３のアナログ信号を入力するＶＣＯ２１（３）と、これらＶＣＯに接続されたカウンタ３３１（１），３３１（２），３３１（３）と、カウンタ３３１（１），３３１（２）からの信号を入力する差分検出回路３２（１）と、カウンタ３３１（２），３３１（３）からの信号を入力する差分検出回路３２（２）とからなる。差分検出回路３２（１）および差分検出回路３２（２）は、図１７（Ａ）に示したデジタル演算回路３と同様の動作をすることができる。なお、図１７（Ｂ）、図１８、図１９および図２０に示したデジタル演算回路３を用いて図２０に示したと同様のデジタル演算回路を構成することができる。
【００８１】
本発明では、差分検出回路３２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図２２は、アナログ信号Ｓ１に所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路３２を示している。図２２において、差分検出回路３２は、差分演算回路３２２と、カウンタ３１１（第３発明の第１のカウンタ）からの値を数値化して格納するレジスタ３２３１とからなる。図２２では差分検出回路３２は、カウンタ３３１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１＝（１／２）×Ｄ１）をレジスタ３２３１に格納する一方、このレジスタ３２３１の値とカウンタ３３２の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ２）との差分を演算し、演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００８２】
図２３（Ａ），（Ｂ）は、第４発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図２３（Ａ），（Ｂ）において、デジタル演算回路４は、積分回路４１１（第４発明における第１の波形生成回路）と、積分回路４１２（第４発明における第２の波形生成回路）と、デジタル差分検出回路（以下、単に「差分検出回路」と言う）４２とからなる。
【００８３】
積分回路４１１はアナログ信号Ｓ１（第４発明における第１のアナログ信号）を入力し、これを積分して出力し、積分回路４１２はアナログ信号Ｓ２（第４発明における第２のアナログ信号）を入力しこれを積分して出力する。
【００８４】
図２３（Ａ），（Ｂ）では、積分回路４１１，積分回路４１２および差分検出回路４２には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、積分回路４１１，積分回路４１２および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分回路４１１は積分信号ＯＵＴ１を生成し、積分回路４１２は積分信号ＯＵＴ２を生成する。
【００８５】
差分検出回路４２は、本実施形態では、積分回路４１１からの積分信号ＯＵＴ１と、積分回路４１２からの積分信号ＯＵＴ２とを入力しこれらの信号が所定値（図２４（Ａ），（Ｂ）のＳｓ参照）に達するまでの時間の差分をＣＬＣＫ２の精度で検出している。
【００８６】
差分検出回路４２は、積分回路４１１からの積分信号ＯＵＴ１と、積分回路４１２からの積分信号ＯＵＴ２とを入力し、積分回路４１１からの積分信号ＯＵＴ１が所定値Ｓｓに達するまでの時間と積分回路４１２からの積分信号ＯＵＴ２のが所定値Ｓｓに達するまでの時間との差分を、図２４（Ａ），（Ｂ）に示すように、デジタル検出してデジタル出力（出力データ：ｄｄ・・・ｄｄ）を出力する。Ｓｏｕｔ１，Ｓｏｕｔ２は、内部出力であり、図２３（Ａ），（Ｂ）には示していない。
【００８７】
なお、図２３（Ａ）のデジタル演算回路４では、積分回路４１１，４１２，差分検出回路４２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば積分回路４１１からのクロックにより積分回路４１２，差分検出回路４２を駆動するようにしてもよいし、積分回路４１２からのクロックにより積分回路４１１，差分検出回路４２を駆動するようにしてもよいし、さらに差分検出回路４２が生成する所定のクロックにより積分回路４１１，４１２を駆動するようにしてもよい。
【００８８】
以下に、第４発明の動作を説明する。差分検出回路４２は、図２４（Ａ）に示すように積分信号ＯＵＴ１と積分信号ＯＵＴ２とを入力し、図２４（Ｂ）に示すようにＯＵＴ１が所定値に達するまでの時間と、ＯＵＴ２が所定値に達するまでの時間との差分を、ＣＬＣＫ２（検出クロック）により計算し、出力データ「ｄｄ・・・ｄｄ」を出力している。
【００８９】
すなわち、検出回路４２は、ＯＵＴ１がＯＵＴ２（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは、出力端子Ｓｏｕｔ１から「１」を出力し（出力端子Ｓｏｕｔ２を「０」に維持する）、遅く達したときは出力端子Ｓｏｕｔ２から「１」を出力する（出力端子Ｓｏｕｔ１を「０」に維持する）。なお、ＯＵＴ１とＯＵＴ２とが同時に所定値Ｓｓに達したときは、出力端子Ｓｏｕｔ１，Ｓｏｕｔ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００９０】
なお、図２３（Ｂ）は、図２３（Ａ）の積分回路４１１に代えて、第１のアナログ信号に相当する信号を生成する波形生成回路を用いたデジタル演算回路４を示すブロック図である。図２３（Ｂ）において、波形生成回路４１１は、所定勾配の波形を出力することができる。図２３（Ｂ）における差分検出回路４２の出力Ｓｏｕｔは、図２３（Ａ）の差分検出回路４２の出力と同様である。また、図２３（Ｂ）でも、たとえば積分回路４１１からのクロックにより積分回路４１２，差分検出回路４２を駆動するようにしてもよいし、積分回路４１２からのクロックにより積分回路４１１，差分検出回路４２を駆動するようにしてもよいし、さらに差分検出回路４２が生成する所定のクロックにより積分回路４１１，４１２を駆動するようにしてもよい。
【００９１】
図２５は、第１の積分回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図２５ではｈ≠１）の積分回路要素の何れかから出力し、第２の積分回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の積分回路要素の何れかから出力する実施形態を示す図である。
【００９２】
図２５において、デジタル演算回路４は、ｈ個の積分回路要素４１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第４発明における第１〜第ｋの発振回路）と、ｋ′個の積分回路要素４１２（ｘ）（ｘ＝１，２，・・・，ｋ′）（第４発明における第１〜第ｋ′の発振回路）と、差分検出回路４２とからなる。
【００９３】
積分回路要素４１１（ｘ），積分回路要素４１２（ｘ）の動作レンジは、図２７（Ａ）に示すように段階的に異なっている。なお、図２７（Ａ）では、積分回路要素４１２（ｘ）の動作レンジのみを示す。
たとえば、ｋ＝ｋ′＝８（積分回路要素４１１（ｘ），積分回路要素４１２（ｘ）のｘが、１，２，・・・，８）である場合において、
積分回路要素４１１（１），積分回路要素４１２（１）の動作レンジ：０〜２Ｖ
積分回路要素４１１（２），積分回路要素４１２（２）の動作レンジ：２〜４Ｖ
・・・
積分回路要素４１１（８），積分回路要素４１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００９４】
差分検出回路４２は、積分回路要素特定回路４２１１，４２１２と、差分演算回路４２２とからなり、積分回路要素４１１（ｘ）、積分回路要素４１２（ｘ）および差分検出回路４２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、積分回路要素４１１（ｘ）、積分回路要素４１２（ｘ）および差分検出回路４２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分回路要素４１１（ｘ）は積分信号ＯＵＴ１（ｘ）（ｘ＝１，２，・・・，ｋ）を生成し、積分回路要素４１２（ｘ）は積分信号ＯＵＴ２（ｘ）（ｘ＝１，２，・・・，ｋ′）を生成する。
【００９５】
積分回路要素特定回路４２１１は、積分回路要素４１１（ｘ）からの積分信号ＯＵＴ１（ｘ）を入力し、アナログ信号Ｓ１の値を示す積分信号を特定し、積分回路要素特定回路４２１２は、積分回路要素４１２（ｘ）からの積分信号ＯＵＴ２（ｘ）を入力し、アナログ信号Ｓ２の値を示す積分信号を特定する。差分演算回路４２２は、これらの積分信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
以上のように、動作範囲が狭い積分回路要素を使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００９６】
図２７（Ｂ）に、積分回路要素４２（ｋ）の例を示す。ここでは積分回路要素４１２（１）について説明する。積分回路要素４１２（１）は、充電制限回路５１とＲＣ回路５１とからなり、充電制限回路５１は、アナログ信号Ｓ２が、
Ｅ２（１）≦Ｓ２＜Ｅ２（２）
のときに積分回路要素４１２（１）に電流が流れ込む。なお、図２１（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのスイッチ（Ｔｒ）が設けられている。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００９７】
図２６は、図２５の積分回路４１１に代えて、アナログ信号Ｓ１に相当する信号を発生する波形生成回路４１１を用いたデジタル演算回路４を示すブロック図である。図２６において、波形生成回路４１１は、アナログ信号Ｓ１の大きさに相当する勾配を持つ信号を差分検出回路４２の差分演算回路４２１に出力する。図２６における差分演算回路４２１の出力Ｓｏｕｔは、図２５の差分演算回路４２１の出力と同様である。波形生成回路４１１の動作レンジの値は、積分回路要素４１２（ｘ）の動作レンジをカバーしている。
【００９８】
図２８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図２８では、デジタル演算回路４は、アナログ信号Ｓ１を入力する積分回路４１（１）と、アナログ信号Ｓ２を入力する積分回路４１（２）と、第３のアナログ信号を入力する積分回路４１（３）と、積分回路４１（１），積分回路４１（２）からの信号ＯＵＴ（１），ＯＵＴ（２）を入力する差分検出回路４２（１）と、積分回路４１（２），積分回路４１（３）からの信号ＯＵＴ（２），ＯＵＴ（３）を入力する差分検出回路４２（２）とからなる。
差分検出回路４２（１）および差分検出回路４２（２）は、図２３（Ａ）に示したデジタル演算回路４と同様の動作をすることができる。なお、図２３（Ｂ）、図２５または図２６に示したデジタル演算回路４を用いて図２８に示したと同様のデジタル演算回路を構成することができる。
本発明では、差分検出回路４２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
【００９９】
図２９は、アナログ信号Ｓ１を２で除算した値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路４２を示している。図２９において、差分検出回路４２は、差分演算回路４２２と、しきい値検出回路４２３１，４２３２と、レジスタ４２４１，４２４２と、レジスタ４２５１とからなる。上述した実施形態では、差分検出回路４２は、図２４（Ａ），（Ｂ）に示したようにＯＵＴ１が所定値Ｓｓ（しきい値）に達するまでの時間と、ＯＵＴ２が所定値Ｓｓ（しきい値）に達するまでの時間の差を求めているが、図２９では差分検出回路４２は、しきい値検出回路４２３１，４２３２がＯＵＴ１，ＯＵＴ２が所定値Ｓｓ（しきい値）に達するまでの時間をそれぞれ検出する。ＯＵＴ１を入力したしきい値検出回路４２３１は、検出値を数値化してレジスタ４２４１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ１）を右シフトした値（Ｄ１を（１／２）倍した値）をレジスタ４２５１に格納する。一方、ＯＵＴ２を入力したパルス幅検出回路４２３２は、検出値を数値化してレジスタ４２４２に格納する（この値を、Ｄ２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算回路４２２は、レジスタ４２５１の値と、レジスタ４２４２の値との差分を演算して演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【０１００】
本発明では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動することができる。
図３０（Ａ）では、図１０（Ａ）に示したデジタル演算回路２において、第１の発振回路（ＶＣＯ２１１）とシフトレジスタ２３１とをクロックＣＬＣＫ１１により駆動し、第２の発振回路（ＶＣＯ２１２）とシフトレジスタ２３２とをクロックＣＬＣＫ１２により駆動している。なお、通常、周期が大きい側のクロックと、周期が小さい側のクロックとは同期している。
たとえば、アナログ信号Ｓ１のレンジがアナログ信号Ｓ２のレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。たとえば、図３１（Ａ），（Ｂ）では、ＣＬＣＫ１１：ＣＬＣＫ１２＝１：２とすることで、アナログ信号Ｓ２のレンジをアナログ信号Ｓ１のレンジの倍となるように対処できる。たとえば、差分検出回路２２は、図３１（Ａ），（Ｂ）に示すようなＣＬＣＫ１１の前半周期と、ＣＬＣＫ１２の１周期とを対応させてアナログ信号Ｓ１とアナログ信号Ｓ２との差分を演算することができる。なお、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０１】
図３０（Ｂ）では、図１７（Ａ）に示したデジタル演算回路３において、第１の発振回路（ＶＣＯ３１１）とカウンタ３３１とをクロックＣＬＣＫ１１により駆動し、第２の発振回路（ＶＣＯ３１２）とカウンタ３３２とをクロックＣＬＣＫ１２により駆動している。図３０（Ｂ）でも、たとえば、アナログ信号Ｓ１のレンジがアナログ信号Ｓ２のレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。なお、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０２】
本発明のデジタル演算回路では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動することで、アナログ信号Ｓ２の値を、所定形状の波形と比較することができる。
たとえば、図３０（Ａ），（Ｂ）において、アナログ信号Ｓ２の処理系のクロックＣＬＣＫ１２を、アナログ信号Ｓ１の処理系のクロックＣＬＣＫ１１よりも大きくして、アナログ信号Ｓ１とＳ２とを比較することで、アナログ信号Ｓ１の積分波形に相当する波形とアナログ信号Ｓ２の波形とを比較することができる。
【０１０３】
図３０（Ａ）の差分検出回路２２は、シフトレジスタ２３１の積算値とシフトレジスタ２３２の積算値とを比較することで、図３２（Ａ），（Ｂ）に示すように、アナログ信号Ｓ１の積分に相当する波形と、アナログ信号Ｓ２とを比較することができる。なお、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０４】
図３０（Ｂ）でも、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、差分検出回路３２は、カウンタ２３１の値とカウンタ２３２の値とを比較することでアナログ信号Ｓ１の積分に相当する波形と、アナログ信号Ｓ２とを比較することができる。なお、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０５】
本発明では、図３２（Ａ）に示した波形に代えて、図３３（Ａ）に示す立下り波形を持つ鋸歯波形、図３３（Ｂ）に示す三角波形，図３３（Ｃ）に示す、立上がりが緩やかで、立下りが急峻な傾斜を有する波形等、適宜の波形を生成することができる。このような波形は、図３０（Ａ），（Ｂ）においてアナログ信号Ｓ１の値を周期的に変更することにより生成することもできるし、たとえば図３３（Ａ）に示す波形や、図３３（Ｂ）の波形のうち傾斜が負の部分は、シフトレジスタの各ビットを全て１に設定しておき、これらに０を順次セットしていくことで生成することができる。
【０１０６】
図３０（Ａ），（Ｂ）のＶＣＯ２１１やＶＣＯ３１１をに代えて、プログラマブル発振器を用いることもできる。この場合、プログラマブル発振器に波形データを設定することにより、積分結果が所望波形となるような波形を発生させることで、図３３（Ａ），（Ｂ），（Ｃ）に例示したような波形を生成できる。図３０（Ａ）のシフトレジスタ２３１や，図３０（Ｂ）のカウンタ３３１に直接波形データを入力することで所望の波形を生成することができる。
【０１０７】
本発明のデジタル演算回路では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動し、周波数が高い側のアナログ信号のデジタル検出値の平均をとる。
図３４では、デジタル検出回路２は、差分演算回路２２１と、シフトレジスタ２３１側からの数値を入力する複数のレジスタ２２５（１），２２５（２），・・・，２２５（ｍ−１），２２５（ｍ）と、平均回路２２６とを含む。
【０１０８】
ＣＬＣＫ１１の周波数を、ＣＬＣＫ１２の周波数よりも高く設定しておき、シフトレジスタ２３１の値（１の個数）を順次、差分検出回路２２に内蔵したレジスタ２２５（１），２２５（２），・・・，２２５（ｍ）に格納し、平均回路２２６により各レジスタの値の平均をとることで、ハイパスフィルタ機能を奏することができる。
【０１０９】
図３４では、シフトレジスタ２１１の値（１の個数）を、ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０で示し、ＣＬＣＫ１１による検出データを、丸括弧付きの添え字（（１）〜（ｍ））を付して示してある。また、平均値をΣｅ（ｋ）で示してある。ｅ（ｋ）（ｋ＝１，２，・・・，ｍ）は、レジスタ２２５（１），２２５（２），・・・，２２５（ｍ）の値である。
【０１１０】
差分演算回路２２１は、平均回路２２６の演算結果と、シフトレジスタ２１２からの数値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０）との差分をとることでハイパスフィルタを構成できる。
【０１１１】
図３５では、デジタル検出回路２は、差分演算回路２２１と、シフトレジスタ２３２側からの数値を入力する複数のレジスタ２２５（１），２２５（２），・・・，２２５（ｍ−１），２２５（ｍ）と、平均回路２２６とを含む。
ＣＬＣＫ１２の周波数を、ＣＬＣＫ１２の周波数よりも高く設定しておき、シフトレジスタ２３２の値（１の個数）を順次、差分検出回路２２に内蔵したレジスタ２２５（１），２２５（２），・・・，２２５（ｍ）に格納し、平均回路２２６により各レジスタの値の平均をとる。
【０１１２】
図３５では、シフトレジスタ２１２の値（１の個数）を、ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０で示し、ＣＬＣＫ１１による検出データを、丸括弧付きの添え字（（１）〜（ｍ））を付して示してある。また、平均値をΣｆ（ｋ）で示してある。ｆ（ｋ）（ｋ＝１，２，・・・，ｍ）は、レジスタ２２５（１），２２５（２），・・・，２２５（ｍ）の値である。
差分演算回路２２１は、平均回路２２６の演算結果と、シフトレジスタ２１１からの数値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０）との差分をとることでローパスフィルタを構成できる。
【０１１３】
図３０（Ｂ）に示した回路によっても上記の機能を奏することができることは言うまでもない。もちろん、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３のＣＬＣＫ１を、ＣＬＣＫ１１とＣＬＣＫ１２とにより構成してフィルタ機能を奏するデジタル演算回路を構成することができる。
なお、図２３（Ａ），（Ｂ）、図２５、図２６、図２８に示したデジタル演算回路の第１のアナログ信号の処理系側と第２のアナログ信号の処理系における所定値Ｓｓの値を異ならせることで上記と同様の動作を行わせることがでできる。
【０１１４】
以下、図３６（Ａ），（Ｂ）、図３７（Ａ），（Ｂ）、図３８（Ａ），（Ｂ）、図３９により、増幅、微分、積分機能を備えたデジタル演算回路を示す。図３６（Ａ）、図３７（Ａ）、図３８（Ａ）の差分検出回路６０は、図１（Ａ），（Ｂ）、図２，図５、図６、図８に示した差分検出回路１２、図１０（Ａ），（Ｂ）、図１１、図１３、図１４、図１５に示した差分検出回路２２、図１７（Ａ），（Ｂ）、図１８、図１９、図２０、図２１に示した差分検出回路３２、図２３（Ａ），（Ｂ）、図２５、図２６、図２８に示した差分検出回路４２が対応する。
【０１１５】
図３６（Ａ）は、差動増幅器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３６（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、定数乗算器６１に入力される。図３５（Ａ）では、定数乗算器６１は入力値に定数ａを乗算してＹ１として出力する。
定数ａが、２のｎ乗または（１／ｎ）乗（ｎは正の整数）であるときは、右シフトまたは左シフトにより定数演算を簡単に行うことができる。
図３６（Ａ）では、アナログ入力の増幅を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。
【０１１６】
図３７（Ａ）は、微分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３７（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、微分器６２に入力される。図３７（Ａ）では、微分器６２は入力値を微分してＹ２として出力する。
微分器６２は、差分検出回路６０からの出力をたとえばＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分をδｔで除算する。このときの様子を図３７（Ｂ）に示す。
図３７（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。
【０１１７】
図３８（Ａ）は、積分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３８（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、積分器６２に入力される。図３８（Ａ）では、積分器６３は入力値を積分してＹ３として出力する。
積分器６３は、差分検出回路６０からの出力を、ＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分を演算する。このときの様子を図３８（Ｂ）に示す。図３８（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。なお、積分器６３では、積分を所定の時間内で行うことができ、たとえば図３９に示すようにレジスタに格納された差分検出回路６０からの出力Ｓｏｕｔを所定個数分のみ累積することができる。
【０１１８】
【発明の効果】
本発明のデジタル演算回路によれば、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できる。
【図面の簡単な説明】
【図１】 第１発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１発明の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図２】 第１発明の実施形態を示す機能ブロック図であり、第１の発振回路からのクロックにより第２の発振回路，差分検出回路を駆動する第１発明のデジタル演算回路を示す図である。
【図３】 （Ａ），（Ｂ）は図１（Ａ）のデジタル演算器の動作を示す波形図である。
【図４】 （Ａ）は図１（Ａ）のデジタル演算器の動作を示す説明図、（Ｂ）は図１（Ａ）のデジタル演算器の動作を詳細に示す波形図である。
【図５】 第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第２発明の実施形態を示す機能ブロック図である。
【図６】 第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第２発明の実施形態を示す機能ブロック図である。
【図７】 図５および図６に示す第２の発振回路を構成する複数の発振回路要素の動作説明図である。
【図８】 ３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１（Ａ）に示したデジタル演算回路を複数組み合せて構成した第１発明の実施形態を示す図である。
【図９】 第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第１発明における差分検出回路を示す図である。
【図１０】 第２発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図１１】 第２発明の実施形態を示す図であり、差分検出回路からのクロックにより第１，第２の発振回路、第１，第２のシフトレジスタを駆動する第２発明のデジタル演算回路を示す機能ブロック図である。
【図１２】 （Ａ），（Ｂ），（Ｃ）は、図１０（Ａ）のデジタル演算回路の動作説明図である。
【図１３】 第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第２発明の実施形態を示す機能ブロック図である。
【図１４】 第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第２発明の実施形態を示す機能ブロック図である。
【図１５】 ３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１０（Ａ）に示したデジタル演算回路を複数組み合せて構成した第２発明の実施形態を示す図である。
【図１６】 （Ａ）は第１のアナログ信号に所定バイアスを加えた信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第２発明における差分検出回路を示す機能ブロック図、（Ｂ）は第１のアナログ信号に所定値を乗算した信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第２発明における差分検出回路を示す機能ブロック図である。
【図１７】 第３発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図１８】 第３発明の実施形態を示す図であり、差分検出回路からのクロックにより第１，第２の発振回路、第１，第２のカウンタを駆動する第３発明のデジタル演算回路を示す機能ブロック図である。
【図１９】 第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第３発明の実施形態を示す機能ブロック図である。
【図２０】 第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第３発明の実施形態を示す機能ブロック図である。
【図２１】 ３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した第３発明の実施形態を示す図である。
【図２２】 第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第３発明における差分検出回路を示す機能ブロック図である。
【図２３】 第４発明の実施形態を示す図であり、（Ａ）は第１および第２の波形生成回路がともに積分回路からなる実施形態を示す機能ブロック図、（Ｂ）は第１の波形生成回路が第１のアナログ信号に相当する信号を生成する波形生成回路からなり第２の波形生成回路が積分回路からなる実施形態を示す機能ブロック図である。
【図２４】 （Ａ），（Ｂ）は図１７（Ａ）のデジタル演算器の動作を示す波形図である。
【図２５】 第１，第２の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素によりそれぞれ構成された第４発明の実施形態を示す機能ブロック図である。
【図２６】 第１の発振回路が単一の波形生成回路により構成され、第２の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素により構成された第４発明の実施形態を示す機能ブロック図である。
【図２７】 （Ａ）は図２５および図２６に示す第２の波形生成回路を構成する複数の積分回路要素の動作説明図、（Ｂ）は図２５および図２６に示した積分回路要素の一例を示す回路図である。
【図２８】 ３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した第３発明の実施形態を示す図である。３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル演算回路を複数組み合せて構成した第４発明の実施形態を示す図である。
【図２９】 第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第４発明における差分検出回路を示す機能ブロック図である。
【図３０】 （Ａ）は、図１０（Ａ）に示したデジタル演算回路において、第１の発振回路とシフトレジスタとをあるクロックにより駆動し、第２の発振回路とシフトレジスタとを他のクロックにより駆動する第２発明の実施形態を示す図であり、（Ｂ）は、図１７（Ａ）に示したデジタル演算回路３において、第１の発振回路とカウンタとをあるクロックにより駆動し、第２の発振回路とカウンタとを他のクロックにより駆動する第３発明の実施形態を示す図である。
【図３１】 （Ａ），（Ｂ）は、図３０（Ａ）の差分検出回路の動作の一例を示す図であり、第１のアナログ信号のレンジが第２のアナログ信号のレンジよりも大きい場合に、第１のアナログ信号の処理系を駆動するクロックを、第２のアナログ信号の処理系を駆動するクロックよりも大きくすることで、レンジの調整を行なう場合の説明図である。
【図３２】 （Ａ），（Ｂ）は、図３０（Ａ）の差分検出回路の動作の一例を示す図であり、第１のアナログ信号の積分に相当する波形と、第２のアナログ信号との比較を示す説明図である。
【図３３】 （Ａ）は図３２（Ａ）に示した波形に代えて使用される鋸歯波形、（Ｂ）は同じく三角波形，（Ｃ）は同じく所定形状波形を示す図である。
【図３４】 図３０（Ａ）の差分検出回路がハイパスフィルタとして動作する第２発明の実施形態を示す図である。
【図３５】 図３０（Ａ）の差分検出回路がローパスフィルタとして動作する第２発明の実施形態を示す図である。
【図３６】 （Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル定数乗算器が接続された例を示す図である。
【図３７】 （Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル微分器が接続された例を示す図である。
【図３８】 （Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル積分器が接続された例を示す図である。
【図３９】 移動平均をとることができる図３８のデジタル積分器の例を示す図である。
【図４０】 （Ａ），（Ｂ），（Ｃ）は、従来のアナログ信号入力型デジタル演算回路を示す回路図である。
【符号の説明】
１，２，３，４ デジタル演算回路
１１１，１１２，２１１，２１２，３１１，３１２ ＶＣＯ，発振器
１２，２２，３２，４２ 差分検出回路
２３１，２３２ シフトレジスタ
３３１，３３２ カウンタ
４１１，４１２ 積分回路，波形生成回路
１１，２１，３１，４１[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to an analog signal input type digital arithmetic circuit capable of, for example, inputting two analog signals and digitally calculating the difference between them at high speed, or processing one of the inputs and then calculating the difference between them at high speed.
[0002]
[Prior art]
  40A, 40B, and 40C show conventional analog signal input type digital arithmetic circuits. FIG. 40A shows an example of a circuit that performs A / D conversion and outputs the output of the differential amplifier circuit 91 that receives two analog voltage signals V1 and V2. In this differential amplifier circuit 91, resistors R1 are respectively connected between the input terminal of V1 and the input terminal of V2 and the (−) terminal of the operational amplifier A, and between the output terminal and the (−) terminal of the operational amplifier A and A resistor R2 is connected between the input terminal of V2 and the ground. The output voltage of the differential amplifier circuit 91 is Vo = (R2 / R1) × (V2−V1). Vo is converted into a digital signal by an A / D converter 92 and output.
[0003]
  FIG. 40B shows an example of a circuit that performs A / D conversion on the output of the differentiation circuit 93 that receives the analog voltage signal Vs. In the differentiating circuit 93, a capacitor Cs is connected between the input terminal and the (−) terminal of the operational amplifier A, and a feedback resistor Rf is connected between the output terminal of the operational amplifier A and the (−) terminal of the operational amplifier A. The (+) terminal of the operational amplifier A is connected to the ground. The current I1 flowing between the input / output terminals of the differentiating circuit 93 is I1 = Cs × (dVs / dt). I1 is converted into a digital signal by the A / D converter 94 and output.
[0004]
  FIG. 40C illustrates an example of a circuit that performs A / D conversion and outputs the output of the integration circuit 95 that receives the analog current signal Is. In this integrating circuit 95, a resistor Rs is connected between the input terminal and the (−) terminal of the operational amplifier A, and a feedback capacitor Cf is connected between the output terminal of the operational amplifier A and the (−) terminal of the operational amplifier A. The (+) terminal of the operational amplifier A is connected to the ground. The output voltage Vo of the differential amplifier 95 is Vo = − (1 / Cs) ∫Isdt. Vo is converted into a digital signal by an A / D converter 96 and output.
[0005]
  Although not shown in the figure, after an analog signal is converted into a digital signal by an A / D converter, digital processing (differential amplification processing, differentiation processing, integration processing, etc.) may be performed by a digital arithmetic circuit. .
[0006]
[Problems to be solved by the invention]
  By the way, in the analog signal input type digital arithmetic circuit of FIGS. 40A, 40B, and 40C, the analog signals from the differential amplifier circuit 91, the differentiating circuit 93, and the integrating circuit 95 are converted into A / D converters 92, Since the signals are converted into digital signals by 94 and 96, respectively, the circuit size increases. In addition, in the circuits of FIGS. 40A, 40B, and 40C, a response time delay of several hundred ns to several μs occurs even at high speed. This time delay corresponds to one period of a digital signal on the order of several MHz. For this reason, these circuits are not suitable for signal level detection of digital signals on the order of several MHz to several hundred MHz.
[0007]
  Furthermore, in a circuit that performs digital processing (differential amplification processing, differentiation processing, integration processing, etc.) by a digital arithmetic circuit, processing takes time, and for example, only signal level detection of a digital signal on the order of several hundred kHz can be performed. It is not suitable for computing digital signals on the order of several MHz to several hundred MHz.
[0008]
  An object of the present invention is, for example, an analog signal input type digital arithmetic circuit capable of inputting two analog signals and digitally calculating the difference at high speed, or processing one of the inputs and then digitally calculating the difference at high speed. Is to provide.
[0009]
[Means for Solving the Problems]
  One aspect of the analog signal input type digital arithmetic circuit (hereinafter simply referred to as “digital arithmetic circuit”) of the first invention is:
  A first oscillation circuit which inputs a first analog signal and converts the analog signal into a first pulse signal and outputs the first analog signal, or generates a first pulse signal corresponding to the first analog signal;
  A second oscillation circuit that inputs a second analog signal, converts the analog signal into a second pulse signal, and outputs the second pulse signal;
  The first pulse signal from the first oscillation circuit and the second pulse signal from the second oscillation circuit are input, and with a predetermined detection clock,
  (A) a difference between a pulse width of the first pulse signal from the first oscillation circuit and a pulse width of the second pulse signal from the second oscillation circuit;With the resolution of the detection clockDetect and output, or
  (B) The pulse width of the first pulse signal from the first oscillation circuit and the pulse width of the second pulse signal from the second oscillation circuit are detected, and one or both of these are predetermined. Calculate the difference between the calculated valuesWith the resolution of the detection clockOutput,
A digital difference detection circuit;
(Claim 1).
[0010]
  In the one aspect of the first invention,When performing the process (a) above,The digital difference detection circuit includes an ON period of a predetermined number of times of the first pulse signal from the first oscillation circuit and an ON time of the predetermined number of times of the second pulse signal from the second oscillation circuit. A difference with a period is detected, and the off period of the predetermined number of times of the first pulse signal from the first oscillation circuit and the predetermined number of times of the second pulse signal from the second oscillation circuit A difference from an off period is detected, or a difference between a cycle of the first pulse signal from the first oscillation circuit and a cycle of the second pulse signal from the second oscillation circuit is detected. ThisTogait can.
[0011]
  According to another aspect of the first invention, the first analog signal is inputted, and the pulse signal corresponding to the value of the analog signal is changed from the first to hth (h is an integer of 1 or more) whose operation range is different in stages. The first oscillation circuit that outputs from any one of the oscillation circuit elements and the second analog signal are input, and the pulse signal corresponding to the value of the analog signal is changed from the first to the hth in which the operation range is stepwise. '(H' is an integer greater than or equal to 2), a second oscillation circuit that outputs from one of the oscillation circuit elements, and a signal from the first to hth oscillation circuit elements of the first oscillation circuit are input. The pulse signal indicating the value of the first analog signal is specified, and signals from the first to h'th oscillation circuit elements of the second oscillation circuit are input to input the second analog signal. A pulse signal indicating a value is specified, and a predetermined detection clock ( ) The difference between the pulse width of the first pulse signal indicating a value of the analog signal of the pulse signal shown pulse width value of the second analog signalWith the resolution of the detection clockDetecting and outputting, or (b) detecting the pulse width of the pulse signal indicating the value of the first analog signal and the pulse width of the pulse signal indicating the value of the second analog signal, Or perform a predetermined calculation on both sides, and calculate the difference between the calculated values.With the resolution of the detection clockAnd a digital difference detection circuit for outputting.
[0012]
  According to still another aspect of the first invention, a first oscillation circuit that outputs a predetermined pulse signal corresponding to a first analog signal from a single oscillation circuit element, and a second analog signal are input, and the analog A second oscillation circuit that outputs a pulse signal corresponding to the value of the signal from any of the first to h ′ oscillation circuit elements whose operation ranges are stepwise different (h ′ is an integer of 2 or more); A signal from the first to h'th oscillation circuit elements of the second oscillation circuit is input to identify a pulse signal indicating the value of the second analog signal, and (a) the The difference between the pulse width of the pulse signal corresponding to the first analog signal and the pulse width of the pulse signal indicating the value of the second analog signal isWith the resolution of the detection clockDetecting and outputting, or (b) detecting a pulse width of a pulse signal corresponding to the first analog signal and a pulse width of a pulse signal indicating the value of the second analog signal, Perform a predetermined calculation on both sides and calculate the difference between the calculated values.With the resolution of the detection clockAnd a digital difference detection circuit for outputting.
[0013]
  In the two other aspects of the first invention,When performing the process (a) above,The digital difference detection circuit adds a bias time corresponding to the operating range of the oscillation circuit element outputting the pulse signal to a predetermined number of ON periods of the pulse signal indicating the value of the first analog signal. And a value obtained by adding a bias time corresponding to the operating range of the oscillation circuit element outputting the pulse signal to the predetermined number of ON periods of the pulse signal indicating the value of the second analog signal. And a bias time corresponding to the operating range of the oscillation circuit element outputting the pulse signal is added to the predetermined number of OFF periods of the pulse signal indicating the value of the first analog signal. And a pulse corresponding to the operating range of the oscillation circuit element outputting the pulse signal during a predetermined number of OFF periods of the pulse signal indicating the value of the second analog signal. The operating range of the oscillating circuit element that outputs the pulse signal in a predetermined cycle of the pulse signal indicating the value of the first analog signal is detected. And a bias corresponding to the operating range of the oscillation circuit element outputting the pulse signal in a predetermined cycle of the pulse signal indicating the value of the second analog signal and the value obtained by adding the bias time corresponding to The difference from the value obtained by adding the time can be detected.
[0014]
  According to one aspect of the digital arithmetic circuit of the second invention, the first analog signal is inputted and the analog circuit is inputted.ShinA first oscillation circuit that generates a first pulse signal corresponding to the first analog signal and a second analog signal are input to the analog signal.ShinA second oscillation circuit that converts a signal into a second pulse signal and outputs the first pulse signal, a first shift register that receives the first pulse signal from the first oscillation circuit, and the second oscillation circuit A second shift register for inputting the second pulse signal from the first shift register, a value of the first shift register and a value of the second shift register, and (a) the first shift register A difference between the value of the first shift register and the value of the second shift register, or (b) performing a predetermined operation on one or both of the value of the first shift register and the value of the first shift register, And a digital difference detection circuit that outputs a difference between these calculated values.
[0015]
  According to another aspect of the second invention, the first analog signal is inputted, and the pulse signal corresponding to the value of the analog signal is changed from the first to i-th (i is an integer of 1 or more) whose operation range is stepwise. The first oscillation circuit that outputs from any one of the oscillation circuit elements and the second analog signal are input, and the value of the analog signal is changed from the first to i'th (i ' A second oscillation circuit that outputs from any of the two or more oscillation circuit elements, and first to first pulse signals that are input from the first to i-th oscillation circuit elements of the first oscillation circuit, respectively. A first shift register group including an i-th shift register and first to i'th shift registers for receiving pulse signals from the first to i'th oscillation circuit elements of the second oscillation circuit, respectively. A second shift register group consisting of: A shift register indicating the value of the first analog signal from the values of the first to i-th shift registers of the first shift register group, and the values of the first to i'th shift registers of the second shift register group A shift register indicating a value of the second analog signal is specified; (a) a difference between a value of the shift register indicating the value of the first analog signal and a value of the shift register indicating the value of the second analog signal; Or (b) performing a predetermined operation on one or both of the value of the shift register indicating the value of the first analog signal and the value of the shift register indicating the value of the second analog signal. And a digital difference detection circuit that outputs the difference between the subsequent values.The digital difference detection circuit detects a shift register having one continuous last bit or a plurality of consecutive bits before the one when the shift register is specified, and is one stage above the detected shift register. Identifies the shift register as the target shift register, or detects a shift register in which the consecutive first bit or a plurality of consecutive bits after the predetermined bit are 0, and the lowest stage of the detected shift registers Is specified as the target shift register.It is characterized by that.
[0016]
  Still another aspect of the second invention isThe secondA first oscillation circuit that generates a first pulse signal corresponding to one analog signal and a second analog signal are input, and the value of the analog signal is changed from the first to the i-th in which the operation range is stepwise. '(I' is an integer equal to or greater than 2), a second oscillation circuit that outputs from any one of the oscillation circuit elements, a shift register that inputs a pulse signal from the first oscillation circuit, and the second oscillation circuit A shift register group including first to i'th shift registers for inputting pulse signals from the first to i'th oscillation circuit elements, and first to i'th shift registers of the shift register group, respectively. A shift register indicating the value of the second analog signal is specified from the value of (a), and (a) a shift register indicating the value of the shift register for inputting the pulse signal from the first oscillation circuit and the value of the second analog signal Register value Or (b) one or both of a value of a shift register that inputs a pulse signal from the first oscillation circuit and a value of a shift register that indicates the value of the second analog signal are predetermined. Digital difference detection circuit that performs calculations and outputs the difference between these calculated valuesThe digital difference detection circuit detects a shift register having one continuous last bit or a plurality of consecutive bits before the one when the shift register is specified, and is one stage above the detected shift register. Identifies the shift register as the target shift register, or detects a shift register in which the consecutive first bit or a plurality of consecutive bits after the predetermined bit are 0, and the lowest stage of the detected shift registers Is specified as the target shift register.It is characterized by that.
[0017]
  According to a third aspect of the present invention, the first analog signal is input and the analog signal is input.ShinA first oscillation circuit that generates a first pulse signal corresponding to the first analog signal and a second analog signal are input to the analog signal.ShinA second oscillation circuit that converts the signal into a second pulse signal and outputs the second pulse signal, a first counter that receives the first pulse signal from the first oscillation circuit, and a second oscillation circuit A second counter for inputting the second pulse signal, a value of the first counter and a value of the second counter, and (a) the value of the first counter and the second counter Or (b) a predetermined calculation is performed on one or both of the first counter value and the first counter value, and the difference between the calculated values is output. And a digital difference detection circuit.
[0018]
  According to another aspect of the third invention, the first analog signal is input, and the pulse signal corresponding to the value of the analog signal is changed from the first to jth (j is an integer of 1 or more) whose operation range is stepwise. The first oscillation circuit that outputs from any one of the oscillation circuit elements and the second analog signal are input, and the value of the analog signal is changed to the first to j′th (j ′ A second oscillation circuit that outputs from any of the two or more oscillation circuit elements, and first to first pulse signals that are input from the first to jth oscillation circuit elements of the first oscillation circuit, respectively. A first counter group comprising a j-th counter and first to j′-th counters for inputting pulse signals from the first to j′-th oscillation circuit elements of the second oscillation circuit, respectively. 2 counter groups and the first to jth counters of the first counter group. A counter indicating the value of the first analog signal from the counter value, and a counter indicating the value of the second analog signal from the values of the first to i'th counters of the second counter group. (A) outputting a difference between a counter value indicating the value of the first analog signal and a counter value indicating the value of the second analog signal; or (b) outputting the difference between the value of the first analog signal. A digital difference detection circuit that performs a predetermined calculation on one or both of the counter value indicating the value and the counter value indicating the value of the second analog signal, and outputs a difference between the calculated values.The digital difference detection circuit detects a counter in which the consecutive highest-order digit or a plurality of consecutive lower-order digits is 1 when the counter is specified, and a counter one level higher than the detected counter Is detected as a target counter, or a continuous, lowest digit or a plurality of consecutive digits higher than a predetermined digit are detected as 0, and the lowest counter among those detected counters, Identify as the target counterIt is characterized by that.
[0019]
  According to still another aspect of the third invention, a first oscillation circuit that generates a first pulse signal corresponding to a first analog signal and a second analog signal are input, and the value of the analog signal is operated. A second oscillation circuit that outputs from any of the first to j'th (j 'is an integer of 2 or more) oscillation circuit elements whose ranges are different in stages, and a pulse signal from the first oscillation circuit are input. A counter group consisting of first to j'th counters for inputting pulse signals from the first to j'th oscillation circuit elements of the second oscillation circuit, respectively, and a first of the counter groups The counter indicating the value of the second analog signal is specified from the value of the j'th counter, and (a) the value of the counter that inputs the pulse signal from the first oscillation circuit and the second analog signal Outputs the difference from the counter value indicating the value, Or (b) performing a predetermined calculation on one or both of the value of the counter that inputs the pulse signal from the first oscillation circuit and the value of the counter that indicates the value of the second analog signal, and after these calculations And a digital difference detection circuit that outputs the difference between the values ofThe digital difference detection circuit detects a counter in which the consecutive highest-order digit or a plurality of consecutive lower-order digits is 1 when the counter is specified, and a counter one level higher than the detected counter Is detected as a target counter, or a continuous, lowest digit or a plurality of consecutive digits higher than a predetermined digit are detected as 0, and the lowest counter among those detected counters, Identify as the target counterIt is characterized by that.
[0020]
  In the first invention, the second invention, and the third invention, the first oscillation circuit and the second oscillation circuit can be configured by a voltage controlled oscillator or a current controlled oscillator.
[0021]
  According to a fourth aspect of the present invention, a first waveform generation circuit that inputs a first analog signal, integrates the analog signal to generate a first analog waveform, and inputs a second analog signal. A second waveform generation circuit that integrates to generate a second analog waveform; the first analog waveform from the first waveform generation circuit; and a second analog waveform from the second waveform generation circuit. And (a) the time until the first analog waveform from the first waveform generation circuit reaches a predetermined value and the second from the second waveform generation circuit. The difference between the time until the analog waveform reaches the predetermined valueWith the resolution of the detection clock(B) the time until the first analog waveform from the first waveform generation circuit reaches a predetermined value and the second analog from the second waveform generation circuit The time until the waveform reaches a predetermined value is detected, one or both of these are subjected to a predetermined calculation, and the difference between the calculated values is calculated.With the resolution of the detection clockAnd a digital difference detection circuit for outputting.
[0022]
  According to another aspect of the fourth invention, a first waveform generation circuit including first to k-th (k is an integer equal to or greater than 1) integration circuit elements that input a first analog signal and that have different operation ranges in stages. A second waveform generation circuit including first to k′th (k ′ is an integer equal to or larger than 2) integration circuit elements that input a second analog signal and whose operation ranges are different in stages; The integration circuit element indicating the value of the first analog signal is specified from the output values of the first to kth integration circuit elements of the second waveform generation circuit, and the first to kth of the second waveform generation circuit. The integration circuit element indicating the value of the second analog signal is specified from the output value of the integration circuit element ', and (a) the output value of the integration circuit element indicating the value of the first analog signal is determined by a predetermined detection clock. And an output value of the integration circuit element indicating the value of the second analog signal; The differenceWith the resolution of the detection clock(B) detecting an output value of an integration circuit element indicating the value of the first analog signal and an output value of an integration circuit element indicating the value of the second analog signal, Or perform a predetermined calculation on both sides, and calculate the difference between the calculated values.With the resolution of the detection clockAnd a digital difference detection circuit for outputting.
[0023]
  According to still another aspect of the fourth aspect of the invention, a first waveform generation circuit that generates a signal corresponding to the first analog signal, and a first to a first operation in which the second analog signal is input and the operation ranges are stepwise different. Input a signal from a second waveform generation circuit composed of k ′ (k ′ is an integer of 2 or more) integration circuit elements and the first to k ′ waveform generation circuit elements of the second waveform generation circuit. Then, a waveform generation circuit indicating the value of the second analog signal is specified, and (a) an integration indicating the output value of the first waveform generation circuit and the value of the second analog signal by a predetermined detection clock The difference from the output value of the circuit elementWith the resolution of the detection clockDetect and output,
  (B) detecting an output value of the first waveform generation circuit and an output value of an integration circuit element indicating the value of the second analog signal, performing a predetermined operation on one or both of them, and a value after the operation The difference ofWith the resolution of the detection clockAnd a digital difference detection circuit for output.
[0024]
  In the first invention, the second invention, the third invention, and the fourth invention, the entire circuit can be synchronously driven by an external clock or a clock generated by any of its constituent elements.
[0025]
  In the first, second, and third inventions, the drive clock for the first oscillation circuit and the drive clock for the second oscillation circuit can be made different.
[0026]
  In the first invention, the second invention, the third invention, and the fourth invention, a digital constant multiplier that multiplies the input digital value by a constant and outputs it after the digital difference detection circuit, and the input digital value is time-differentiated. In addition, one of a digital differentiator that outputs a digital value, a digital integrator that time-integrates and outputs an input digital value, or a combination circuit thereof can be connected.
[0027]
  In the first invention, the second invention, the third invention, and the fourth invention, the digital difference detection circuit performs a difference calculation between the input signals, and adds or subtracts a predetermined number of one or both of the input signals. , Multiplication, division, differentiation, integration calculation, filtering calculation, or a combination of these.
[0029]
  As described above, in the first invention, the second invention, the third invention, and the fourth invention, for example, two analog signals are inputted and the difference between them is digitally calculated at high speed, or four arithmetic operations are performed on one input, After performing differentiation, integration, and filtering, the difference between them can be digitally calculated at high speed.
  In the first invention, the second invention, the third invention, and the fourth invention, it can be used in place of a circuit constituted by an operational amplifier (op amp) and an A / D converter. The digital arithmetic circuit of the first invention, the second invention, the third invention, and the fourth invention can incorporate all or part of the components in one chip of the IC.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
  1A and 1B are functional block diagrams illustrating an embodiment of a digital arithmetic circuit according to the first invention.
[0031]
  In FIG. 1A, a digital arithmetic circuit 1 includes a VCO 111 (first oscillation circuit in the first invention), a VCO 112 (second oscillation circuit in the first invention), and a digital difference detection circuit (hereinafter simply “ 12) (referred to as “difference detection circuit”).
[0032]
  The VCO 111 receives the analog signal S1 (first analog signal in the first invention) and converts it into a pulse signal pf1 (first pulse signal in the first invention). The VCO 112 receives the analog signal S2 (first invention). 2nd analog signal) is input and converted into a pulse signal pf2 (second pulse signal in the first invention).
[0033]
  In FIG. 1A, the common clock CLCK1 is input to the VCO 111, the VCO 112, and the difference detection circuit 12, and the VCO 111, the VCO 112, and the difference detection circuit 12 are reset at the rise of CLCK1. Further, the VCO 111 generates the pulse signal pf1 and the VCO 112 generates the pulse signal pf2 at the timing synchronized with the falling edge of the CLCK1.
[0034]
  In this embodiment, the difference detection circuit 12 receives the pulse signal pf1 from the VCO 111 and the pulse signal pf2 from the VCO 112, and detects the difference between the pulse widths of these signals at the detection timing DT. As shown in FIGS. 3A, 3B, and 4, the difference detection circuit 12 calculates the difference between the first on-period of the pulse signal pf1 and the first on-period of the pulse signal pf2 as the clock CLCK2 ( Detection is performed with a resolution of a detection clock in the present invention (which may be a multiplied clock of CLCK1). Although not shown in FIG. 1 (A), Sout1 and Sout2 shown in FIGS. 3 (A) and 3 (B) are internal outputs of the difference detection circuit 12, and each of the first ON periods of the pulse signals pf1 and pf2 Depending on which is longer, one of Sout1 and Sout2 is output as a high level signal.
[0035]
  Note that the difference detection circuit 12 may detect a difference between the second and subsequent times of the pulse signals pf1 and pf2, or the first and subsequent times of the off periods of the pulse signals pf1 and pf2. May be detected, or the difference between the first and subsequent cycles of the pulse signals pf1 and pf2 may be detected..
[0036]
  In the digital arithmetic circuit 1 of FIG. 1A, the VCO 111, the VCO 112, and the difference detection circuit 12 are driven by a common external CLCK1, but the present invention is not limited to this, for example, the VCO 112, the difference is generated by a clock from the VCO 111. The detection circuit 12 may be driven, the VCO 111 and the difference detection circuit 12 may be driven by a clock from the VCO 112, and the VCO 111 and the VCO 112 may be driven by a predetermined clock generated by the difference detection circuit 12. You may make it drive. FIG. 2 shows a digital arithmetic circuit 1 that drives the VCO 112 and the difference detection circuit 12 with a clock from the VCO 111.
[0037]
  The operation of the first invention will be described below. The difference detection circuit 12 receives the pulse signal pf1 and the pulse signal pf2 as shown in FIG. 4 (A), and the falling edge of the pulse signal pf1 and the falling edge of the pulse signal pf2 as shown in FIG. 4 (B). Is detected by CLCK2 (detection clock), and output data “dd... Dd” is output. In FIG. 4B, the number of CLCK2 from the rise to the fall of the pulse signal pf1 is represented by Na, the number of CLCK2 from the rise to the fall of the pulse signal pf2 is represented by Nb, and the cycle of the CLCK2 is represented by δt. .
[0038]
  FIG. 1B is a block diagram showing a digital arithmetic circuit 1 using an oscillator (indicated by the same reference numeral 111 as the VCO) in place of the VCO 111 in FIG. In FIG. 1B, the oscillator 111 can convert a frequency signal (pulse signal) corresponding to an analog signal and output it to the pulse width comparison circuit 13. The output Sout of the difference detection circuit 12 in FIG. 1B is the same as the output of the difference detection circuit 12 in FIG. 1B, for example, the VCO 112 and the difference detection circuit 12 may be driven by the clock from the oscillation circuit 111, or the oscillation circuit 111 and the difference detection circuit 12 may be driven by the clock from the VCO 112. Alternatively, the oscillation circuit 111 and the VCO 112 may be driven by a predetermined clock generated by the difference detection circuit 12.
[0039]
  In FIG. 5, the first oscillation circuit receives an analog signal S 1, and pulse signals corresponding to the value of the analog signal are first to h-th (h is an integer equal to or greater than 1) whose operation ranges are stepwise. However, in FIG. 5, the signal is output from any one of the oscillation circuit elements of h ≠ 1), the second oscillation circuit inputs the analog signal S2, and the operation range is a pulse signal corresponding to the value of the analog signal. It is a figure which shows embodiment which outputs from any one of the 1st-1st h-th (h is an integer greater than or equal to 2) oscillation circuit element.
[0040]
  In FIG. 5, the digital arithmetic circuit 1 includes h VCOs 111 (x) (x = 1, 2,..., H) (first to hth oscillation circuits in the first invention), h ′ VCO 112 (x) (x = 1, 2,..., H ′) (first to h ′ oscillation circuits in the first invention) and a difference detection circuit 12.
[0041]
  The operating ranges of the VCO 111 (x) and VCO 112 (x) differ in stages as shown in FIG. FIG. 7 shows only the operating range of the VCO 112 (x).
  For example, when h = h ′ = 8 (VCO 111 (x), x of VCO 112 (x) is 1, 2,..., 8),
  Operating range of VCO111 (1), VCO112 (1): 0-2V
  Operating range of VCO111 (2), VCO112 (2): 2-4V
  ...
  Operating range of VCO111 (8), VCO112 (8): 14-16V
Can be set as follows.
[0042]
  The difference detection circuit 12 includes a VCO specifying circuit 1211 and 1212 and a difference calculation circuit 122. The common CLCK1 is input to the VCO 111 (x), the VCO 112 (x), and the difference detection circuit 12, and the rise of CLCK1. Thus, the VCO 111 (x), the VCO 112 (x), and the difference detection circuit 12 are reset. Further, at the timing synchronized with the fall of CLCK1, the VCO 111 (x) generates a pulse signal pf1 (x) (x = 1, 2,..., H), and the VCO 112 (x) generates a pulse signal pf2 (x ) (X = 1, 2,..., H ′).
[0043]
  The VCO specifying circuit 1211 receives the pulse signal pf1 (x) from the VCO 111 (x) and specifies the pulse signal indicating the value of the analog signal S1, and the VCO specifying circuit 1212 receives the pulse signal pf2 from the VCO 112 (x). (X) is input and a pulse signal indicating the value of the analog signal S2 is specified. The difference calculation circuit 122 detects the difference between the pulse widths of these pulse signals using CLCK2 (detection clock).
[0044]
  In FIG. 5, the VCO 111 (x) and VCO 112 (x) input signals (voltages) exceed the operating range, and the VCO has a short on-cycle. Therefore, the VCO is longer than the cycle when the on-cycle exceeds the range. It is possible to specify a pulse signal from the VCO that takes the minimum on-period. In other words, the VCO specifying circuits 1211 and 1212 can specify the VCO indicating the values of the analog signal S1 and the analog signal S2 by detecting the pulse signal of the VCO at the next stage over the range.
  As described above, the difference between two analog signals having a wide operation range can be detected using a VCO having a narrow operation range.
[0045]
  FIG. 6 is a block diagram showing a digital arithmetic circuit 1 using an oscillator 111 that generates a pulse signal corresponding to the analog signal S1 instead of the VCO 111 (x) in FIG. In FIG. 6, the oscillator 111 outputs a frequency signal (pulse signal) corresponding to the magnitude of the analog signal S <b> 1 to the difference detection circuit 12. The output Sout of the difference detection circuit 12 in FIG. 6 is the same as the output of the difference detection circuit 12 in FIG. The value of the operating range of the oscillator 111 covers the operating range of the VCO 112 (x).
[0046]
  In the digital arithmetic circuit 1 of FIG. 5, the VCO 111 (x), the VCO 112 (x), and the difference detection circuit 12 are driven by the common CLCK1, but the present invention is not limited to this, and for example, the difference detection circuit 12 The VCO 111 (x) and the VCO 112 (x) may be driven by a clock generated by. Further, in the digital arithmetic circuit 1 of FIG. 6, the oscillator 111, the VCO 112 (x), and the difference detection circuit 12 are driven by the common CLCK1, but the present invention is not limited to this. For example, the difference detection circuit 12 generates The oscillator 111 and the VCO 112 (x) may be driven by the clock to be driven, or the VCO 112 (x) and the difference detection circuit 12 may be driven by the clock from the oscillator 111.
[0047]
  FIG. 8 shows an embodiment in which two pairs of analog signals among three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 1A are combined. FIG. In FIG. 8, the digital arithmetic circuit 1 includes a VCO 11 (1) for inputting an analog signal S1, a VCO 11 (2) for inputting an analog signal S2, a VCO 11 (3) for inputting a third analog signal, and a VCO 11 (3). 1), a differential detection circuit 12 (1) for inputting a pulse signal from the VCO 11 (2), and a differential detection circuit 12 (2) for inputting a pulse signal from the VCO 11 (2), VCO 11 (3). The difference detection circuit 12 (1) and the difference detection circuit 12 (2) can operate in the same manner as the digital arithmetic circuit 1 shown in FIG. Note that a digital arithmetic circuit similar to that shown in FIG. 8 can be configured by using the digital arithmetic circuit 1 shown in FIG. 1B, FIG. 2, FIG. 5, or FIG.
[0048]
  In the present invention, the difference detection circuit 12 can appropriately perform four arithmetic operations on the digital signal corresponding to the analog signal S1 and the digital signal corresponding to the analog signal S1 and the analog signal S2, and obtain a difference between the values after the calculation. .
  FIG. 9 shows a difference detection circuit 12 that outputs a difference between a digital value corresponding to a value obtained by dividing the analog signal S1 by 2 and a digital value corresponding to the value of the analog signal S2. In FIG. 9, the difference detection circuit 12 includes a difference calculation circuit 122, pulse width detection circuits 1231 and 1232, registers 1241 and 1242, and a register 1251. In the embodiment described above, the difference detection circuit 12 obtains the difference between the ON periods of the pulse signals pf1 and pf2 as shown in FIGS. 4A and 4B. In FIG. The pulse width detection circuits 1231 and 1232 detect the pulse width of the pulse signal pf1 and the pulse width of the pulse signal pf2, respectively. The pulse width detection circuit 1231 to which the pulse signal pf1 is input digitizes the detection value and stores it in the register 1241, and then stores this value (en-1, en-2, ..., e2, e1, e0: D1). The right-shifted value (value obtained by multiplying D1 by (1/2)) is stored in the register 1251. On the other hand, the pulse width detection circuit 1232 to which the pulse signal pf2 is input digitizes the detection value and stores it in the register 1242 (this value is stored as D2 = fn−1, fn−2,..., F2, f1, f0). ). The difference calculation circuit 122 calculates the difference between the value of the register 1251 and the value of the register 1242, and outputs the calculation result ((1/2) × D1-D2) as Sout.
[0049]
  10A and 10B are functional block diagrams showing an embodiment of the digital arithmetic circuit of the second invention.
  10A, the digital arithmetic circuit 2 includes a VCO 211 (first oscillation circuit in the second invention), a VCO 212 (second oscillation circuit in the second invention), a difference detection circuit 22, and two shifts. It consists of registers 231 and 232.
[0050]
  The VCO 211 receives the analog signal S1 (first analog signal in the second invention) and generates a pulse signal pf1 (first pulse signal in the second invention), and the VCO 212 receives the analog signal S2 (second in the second invention). Analog signal) is input and converted into a pulse signal pf2 (second pulse signal in the second invention).
[0051]
  In FIG. 10A, the common CLCK 1 is input to the VCO 211, the VCO 212, and the difference detection circuit 22. At the rise of CLCK1, the VCO 211, VCO 212 and the difference detection circuit 22 are reset. Further, the VCO 211 generates the pulse signal pf1 and the VCO 212 generates the pulse signal pf2 at the timing synchronized with the falling edge of the CLCK1.
[0052]
  The shift registers 231 and 232 receive the pulse signal pf1 from the VCO 211 and the pulse signal pf2 from the VCO 212, and sequentially increase the value of the bits.
[0053]
  The difference detection circuit 22 detects a difference between the values of the shift register 231 and the shift register 232 at a predetermined detection timing DT, converts this to numerical data “dd... Dd”, and outputs the analog signal S1 and the analog signal S2. Is output as the difference.
[0054]
  In the digital arithmetic circuit 2 in FIG. 10A, the VCO 211, VCO 212, difference detection circuit 22, and shift registers 231, 232 are driven by a common external CLCK1, but the present invention is not limited to this. The VCO 212 and the difference detection circuit 22 may be driven by the clock from the VCO 211, the VCO 211 and the difference detection circuit 22 may be driven by the clock from the VCO 212, and the difference detection circuit 22 generates the difference. The VCO 211, 212 may be driven by a predetermined clock, and further, the VCO 211, VCO 212, the difference detection circuit 22, the shift register 231, 232 according to the timing when both or one of the shift registers 231, 232 overflows. Even if you drive There.
[0055]
  FIG. 11 shows the digital operation circuit 2 that drives the VCOs 211 and 212, the shift registers 231 and 232, and the difference detection circuit 22 with the clock from the difference detection circuit 22. K1 and K2 are outputs of the last bits of the shift registers 231 and 232. When any of the shift registers overflows, the pulse generator 103 generates CLCK1 via the OR gates 101 and 102, and the VCOs 211 and 212. The shift registers 231 and 232 and the difference detection circuit 22 are reset. In FIG. 11, the output Sout (““ dd... Dd ”) of the difference detection circuit 32 is a difference value of the shift registers 231 and 232.
[0056]
  With reference to FIGS. 12A, 12B, and 12C, the operation of the digital arithmetic circuit 2 in FIG. 10A will be described.
  In FIG. 12A, the bits of the first shift register 231 are indicated by a0 to aN-1, and the bits of the second shift register 232 are indicated by b0 to bN-1. FIG. 12B shows a case where a0 to aN-1 = 1, b0 to bf = 1, and bf + 1 to bN-1 = 0. In FIG. 12A, the difference detection circuit 22 calculates the difference between the number of bits “1” of the first shift register 231 and the number of bits “1” of the second shift register 232. The calculation result as shown in (C) is output as numerical data (dd... D).
[0057]
  In FIG. 13, the first oscillation circuit receives the analog signal S <b> 1, and the pulse signals corresponding to the value of the analog signal are first to i-th (i is an integer equal to or greater than 1) whose operation ranges are stepwise. However, in FIG. 13, the signal is output from one of the oscillation circuit elements i ≠ 1), the second oscillation circuit inputs the analog signal S2, and the pulse signal corresponding to the value of the analog signal has an operation range in stages. FIG. 10 is a diagram showing an embodiment in which output is performed from any one of first to i′th (i ′ is an integer of 2 or more) oscillation circuit elements that are different from each other.
[0058]
  In FIG. 13, the digital arithmetic circuit 2 includes i VCOs 211 (x) (x = 1, 2,..., I) (first to i-th oscillation circuits in the second invention), i ′ VCO 212 (x) (x = 1, 2,..., I ′) (first to i′th oscillation circuits in the second invention), difference detection circuit 22, and i shift registers 231 (x) (X = 1, 2,..., I) (the first to i-th shift registers in the second invention) and i ′ shift registers 232 (x) (x = 1, 2,..., i ') (first to i'th shift registers in the second invention).
[0059]
  The operation ranges of the VCO 211 (x) and the VCO 212 (x) differ in stages as shown in FIG. 7 for the VCO 112 (x) in FIG. The shift register 231 (x) receives the pulse signal pf1 (x) (x = 1, 2,..., I) from the VCO 211 (x), sequentially increments the bit “1”, and shift register 232 (x) Receives the pulse signal pf2 (x) (x = 1, 2,..., I ′) from the VCO 212 (x) and sequentially increases the bit “1”. Then, the values of the shift registers 231 (x) and 232 (x) are output to the difference detection circuit 22.
[0060]
  In FIG. 13, the difference detection circuit 22 includes shift register specifying circuits 2211 and 2122, and a difference calculation circuit 222. A common CLCK1 is input to the VCO 211 (x), VCO 212 (x), and the difference detection circuit 22. At the rising edge of CLCK1, the VCO 211 (x), the VCO 212 (x), and the difference detection circuit 22 are reset. Further, at the timing synchronized with the fall of CLCK1, the VCO 211 (x) generates the pulse signal pf1 (x) (x = 1, 2,..., I), and the VCO 212 (x) generates the pulse signal pf2 (x ) (X = 1, 2,..., I ′).
[0061]
  The shift register specifying circuit 2211 receives a signal from the shift register 231 (x), specifies a shift register indicating the value of the analog signal S1, and the shift register specifying circuit 2212 receives a signal from the shift register 322 (x). The shift register indicating the value of the input analog signal S2 is specified.
  In FIG. 13, for example, a shift register whose consecutive last bit (or a plurality of consecutive bits before it) is 1 is detected within a predetermined period, and the shift register one stage above the detected shift register is the target. It can be specified as a shift register. Further, for example, a shift register in which the first most significant bit (or a plurality of consecutive bits after the predetermined bit) is 0 is detected within a predetermined period, and the lowermost shift register (or the shift register (or Depending on the setting of the predetermined detection period, a shift register that is one stage lower than that can be specified as the target shift register. Of course, these detection methods can be used in combination.
  Further, in consideration of an error, when the above detection is performed a plurality of times (for example, twice) and the values of the shift registers indicating the values of the analog signals S1 and S2 are the same, the shift register to be specified is specified. Can be determined. In this case, in the second detection, if only the shift registers before and after the candidate shift register are detected as a shift register to be specified in the first detection in consideration of the tendency of change. Well, this reduces power consumption.
  A value corresponding to the order of the shift register is added to the value of the specified shift register.
  As described above, the difference between two analog signals having a wide operation range can be detected using a VCO having a narrow operation range.
[0062]
  FIG. 14 is a block diagram showing a digital arithmetic circuit 2 using an oscillator 211 that generates a pulse signal corresponding to the analog signal S1 in place of the VCO 211 (x) in FIG. In FIG. 14, the oscillator 211 outputs a frequency signal (pulse signal) corresponding to the magnitude of the analog signal S <b> 1 to the shift register 231, and the value of the shift register 231 is output to the difference detection circuit 22. Note that the value of the operating range of the oscillator 211 covers the operating range of the VCO 212 (x).
[0063]
  In the digital arithmetic circuit 2 of FIG. 13, the VCO 211 (x), the VCO 212 (x), the difference detection circuit 22, the shift register 231 (x), and the shift register 232 (x) are driven by a common CLCK1. The present invention is not limited to this. For example, the VCO 211 (x), the VCO 212 (x), the shift register 231 (x), and the shift register 232 (x) may be driven by a clock generated by the difference detection circuit 22. .
  In the digital arithmetic circuit 2 of FIG. 14, the oscillator 211, the VCO 212 (x), the difference detection circuit 22, the shift register 231, and the shift register 232 (x) are driven by a common CLCK1, but the present invention is not limited to this. For example, the oscillator 211, VCO 212 (x), shift register 231, shift register 232 (x) may be driven by a clock generated by the difference detection circuit 22, or the VCO 212 ( x), the difference detection circuit 22, the shift register 231, and the shift register 232 (x) may be driven.
[0064]
  FIG. 15 shows an embodiment in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 10A are combined. FIG. In FIG. 15, the digital arithmetic circuit 2 includes a VCO 21 (1) that inputs an analog signal S1, a VCO 21 (2) that inputs an analog signal S2, a VCO 21 (3) that inputs a third analog signal, and these VCOs. Shift registers 231 (1), 231 (2), 231 (3) connected to the difference detection circuit 22 (1) for inputting signals from the shift registers 231 (1), 231 (2), and a shift register And a difference detection circuit 22 (2) for inputting signals from 231 (2) and 231 (3). The difference detection circuit 22 (1) and the difference detection circuit 22 (2) can operate in the same manner as the digital arithmetic circuit 2 shown in FIG. Note that a digital arithmetic circuit similar to that shown in FIG. 15 can be configured by using the digital arithmetic circuit 2 shown in FIGS. 10B, 11, 13, and 14.
[0065]
  In the present invention, the difference detection circuit 22 can appropriately perform four arithmetic operations on the digital signal corresponding to the analog signal S1 and the digital signal corresponding to the analog signal S2 to obtain a difference between the values after the calculation.
  FIG. 16A shows a difference detection circuit 22 that outputs a difference between a digital value corresponding to a signal value obtained by applying a predetermined bias to the analog signal S1 and a digital value corresponding to the value of the analog signal S2. In FIG. 16A, the difference detection circuit 22 includes a difference calculation circuit 222 and a register 2231. In FIG. 16A, the difference detection circuit 22 includes a bit string (1, a0, a1,..., 1) added to the value D1 of the shift register 211 (first shift register of the second invention) by one bit. The difference between the number D1 + 1 of “1” in aN−2) and the number D2 of “1” in the bit string (b0, b1,..., bN−2, bN−1) of the shift register 211 is calculated. The result ((D1-1) -D2) is output as Sout.
[0066]
  FIG. 16B shows a difference detection circuit 22 that outputs a difference between a digital value corresponding to a signal value obtained by multiplying the analog signal S1 by a predetermined value and a digital value corresponding to the value of the analog signal S2. In FIG. 16B, the difference detection circuit 22 includes a difference calculation circuit 222, a register 2241 for digitizing and storing values from the shift register 211 (first shift register of the second invention), and a shift register 212 ( A register 2242 for digitizing and storing the value from the second shift register of the second invention) and a register 2251 for dividing and storing the value from the register 2241. In FIG. 16B, the difference detection circuit 22 divides the value (en-1, en-2,..., E1, e0: D1) of the register 2241 by 2, and the division result (0, en-1, .., E2, e1: (1/2) × D1) are stored in the register 2251, while the value of the register 2251 and the value of the register 2242 (fn-1, fn-2,..., F1, f0). : Calculate the difference from D2) and output the calculation result ((1/2) × D1-D2) as Sout.
[0067]
  FIGS. 17A and 17B are functional block diagrams showing an embodiment of the digital arithmetic circuit of the third invention.
  In FIG. 17A, the digital arithmetic circuit 3 includes a VCO 311 (first oscillation circuit in the third invention), a VCO 312 (second oscillation circuit in the third invention), a difference detection circuit 32, and two counters. 331 and 332.
[0068]
  The VCO 311 receives the analog signal S1 (first analog signal in the third invention) and generates a pulse signal pf1 (first pulse signal in the third invention), and the VCO 312 receives the analog signal S2 (second signal in the third invention). Analog signal) is input and converted to a pulse signal pf2 (second pulse signal in the third invention).
[0069]
  In FIG. 17A, the common CLCK 1 is input to the VCO 311, the VCO 312, and the difference detection circuit 32. At the rise of CLCK1, the VCO 311 and VCO 312 and the difference detection circuit 32 are reset. In addition, the VCO 311 generates the pulse signal pf1 and the VCO 312 generates the pulse signal pf2 at the timing synchronized with the falling edge of the CLCK1.
[0070]
  The counters 331 and 332 receive the pulse signal pf1 from the VCO 311 and the pulse signal pf2 from the VCO 312 and respectively count the number of pulses.
  The difference detection circuit 32 detects the difference between the values of the counter 331 and the counter 331 at the predetermined detection timing DT at the detection timing DT, and outputs this as the difference between the analog signal S1 and the analog signal S2.
[0071]
  In the digital arithmetic circuit 3 of FIG. 17A, the VCO 311, VCO 312, difference detection circuit 32, and counters 331 and 332 are driven by a common external CLCK 1, but the present invention is not limited to this, for example, the VCO 311 The VCO 312 and the difference detection circuit 32 may be driven by a clock from the VCO 312, the VCO 311 and the difference detection circuit 32 may be driven by a clock from the VCO 312, and a predetermined value generated by the difference detection circuit 32. The VCO 311, the VCO 312 may be driven by the clock of the VCO 311, and the VCO 311, 312, the difference detection circuit 22, and the counters 331, 332 are driven according to timing when both or one of the counters 311, 312 overflow You may do it. FIG. 18 shows the digital arithmetic circuit 3 that drives the VCOs 311 and 312, the counters 311 and 312, and the difference detection circuit 32 with the clock from the difference detection circuit 32. K3 detects the difference between the values of the counter 331 and the counter 331 at the detection timing DT, and the pulse generator 103 generates CLCK1 based on the signal K3 generated by the detection of the difference, and the VCOs 311 and 312 and the counters 311 and 312 are detected. The difference detection circuit 22 is reset. In FIG. 18, the output Sout (“dd... Dd”) of the difference detection circuit 32 is the difference value of the counters 311 and 312.
[0072]
  In FIG. 19, the first oscillation circuit receives the analog signal S 1, and the pulse signals corresponding to the value of the analog signal are first to jth (j is an integer greater than or equal to 1) whose operation range is stepwise. However, in FIG. 19, the signal is output from one of the oscillation circuit elements i ≠ 1), the second oscillation circuit inputs the analog signal S2, and the pulse signal corresponding to the value of the analog signal has an operation range in stages. FIG. 10 is a diagram showing an embodiment in which output is performed from any one of first to j′th oscillation circuit elements (j ′ is an integer of 2 or more) different from each other.
[0073]
  In FIG. 19, the digital arithmetic circuit 3 is the same as the digital arithmetic circuit 2 in FIG. 13 except that j VCOs 211 (x) are replaced with j VCOs 311 (x) (first to jth oscillation circuits in the third invention). In the digital arithmetic circuit 2 of FIG. 13, j ′ VCOs 312 (x) are used instead of j ′ VCOs 212 (x) (first to j′th oscillation circuits in the third invention), 13 is used instead of the difference detection circuit 22 shown in FIG. 13, and j counters 331 (x) (x = 1, 2,...) Are used instead of the j shift registers 231 (x) shown in FIG. , J) (first to jth counters in the third invention), and j ′ counters 332 (x) (x = 1, 2) instead of j ′ shift registers 232 (x) in FIG. ,..., J ') (first to j'th in the third invention) We are using the counter).
[0074]
  In FIG. 19, the difference detection circuit 32 includes counter specifying circuits 3211 and 3212 and a difference calculation circuit 322. The difference detection circuit 32 receives a signal from the counter 331 (x) and specifies a counter indicating the value of the analog signal S1, and the counter specification circuit 3212 receives a signal from the counter 322 (x) and receives an analog signal. A counter indicating the value of S2 is specified.
[0075]
  In FIG. 19, for example, a continuous counter whose topmost digit (or a plurality of consecutive lower digits) is 1 is detected within a predetermined period, and a counter one level higher than those detected counters is targeted. It can be specified as a counter. In addition, for example, a counter having a continuous lowermost digit (or consecutive multiple digits higher than a predetermined digit) is detected within a predetermined period, and the lowest counter (or the predetermined counter) among the detected counters is detected. Depending on the setting of the detection period, the counter one step lower than that can be specified as the target counter. Of course, these detection methods can be used in combination.
  Further, in consideration of errors, the above detection is performed a plurality of times (for example, twice), and when the values of the counters indicating the values of the analog signals S1 and S2 are the same, the counter is determined as a counter to be specified. be able to. In this case, in the second detection, it is sufficient to detect only counters before and after the counters listed as candidates in consideration of the tendency of change as counters to be specified in the first detection. As a result, power consumption is reduced.
  A value corresponding to the stage number of the counter is added to the value of the specified counter.
[0076]
  As described above, the difference between two analog signals having a wide operation range can be detected using a VCO having a narrow operation range.
[0077]
  FIG. 20 is a block diagram showing a digital arithmetic circuit 3 using an oscillator 311 that generates a pulse signal corresponding to the analog signal S1 instead of the VCO 311 (x) in FIG. In FIG. 20, the oscillator 311 outputs a frequency signal (pulse signal) corresponding to the magnitude of the analog signal S <b> 1 to the counter 331, and the value of the counter 331 is output to the difference detection circuit 32. Note that the value of the operating range of the oscillator 311 covers the operating range of the VCO 312 (x).
[0078]
  In the digital arithmetic circuit 3 of FIG. 19, the VCO 311 (x), the VCO 312 (x), the difference detection circuit 32, the counter 331 (x), and the counter 332 (x) are driven by a common CLCK1. For example, the VCO 311 (x), the VCO 312 (x), the counter 331 (x), and the counter 332 (x) may be driven by a clock generated by the difference detection circuit 32.
[0079]
  In the digital arithmetic circuit 3 of FIG. 20, the oscillator 311, the VCO 312 (x), the difference detection circuit 32, the counter 331, and the counter 332 (x) are driven by the common CLCK 1, but the present invention is not limited to this. For example, the oscillator 311, the VCO 312 (x), the counter 331, and the counter 332 (x) may be driven by the clock generated by the difference detection circuit 32, or the VCO 312 (x), the difference may be driven by the clock from the oscillator 311. The detection circuit 32, the counter 331, and the counter 332 (x) may be driven.
[0080]
  FIG. 21 shows an embodiment in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 17A are combined. FIG. In FIG. 21, the digital arithmetic circuit 2 includes a VCO 21 (1) that receives the analog signal S1, a VCO 21 (2) that receives the analog signal S2, a VCO 21 (3) that receives the third analog signal, and these VCOs. Counters 331 (1), 331 (2), 331 (3), a difference detection circuit 32 (1) for inputting signals from the counters 331 (1), 331 (2), and a counter 331 (2 ), 331 (3), and a difference detection circuit 32 (2) for inputting the signal. The difference detection circuit 32 (1) and the difference detection circuit 32 (2) can operate in the same manner as the digital arithmetic circuit 3 shown in FIG. Note that a digital arithmetic circuit similar to that shown in FIG. 20 can be configured by using the digital arithmetic circuit 3 shown in FIGS. 17B, 18, 19, and 20.
[0081]
  In the present invention, the difference detection circuit 32 can appropriately perform four arithmetic operations on the digital signal corresponding to the analog signal S1 and the digital signal corresponding to the analog signal S2 to obtain a difference between the values after the calculation.
  FIG. 22 shows a difference detection circuit 32 that outputs a difference between a digital value corresponding to a signal value obtained by multiplying the analog signal S1 by a predetermined value and a digital value corresponding to the value of the analog signal S2. In FIG. 22, the difference detection circuit 32 includes a difference calculation circuit 322 and a register 3231 that stores a numerical value from a counter 311 (first counter of the third invention). In FIG. 22, the difference detection circuit 32 divides the value of the counter 331 (en-1, en-2, ..., e1, e0: D1) by 2, and the division result (0, en-1, ...). , E2, e1 = (1/2) × D1) is stored in the register 3231, while the value of the register 3231 and the value of the counter 332 (fn-1, fn-2,..., F1, f0: D2) And the calculation result ((1/2) × D1-D2) is output as Sout.
[0082]
  FIGS. 23A and 23B are functional block diagrams showing an embodiment of the digital arithmetic circuit of the fourth invention.
  23A and 23B, the digital arithmetic circuit 4 includes an integration circuit 411 (first waveform generation circuit in the fourth invention) and an integration circuit 412 (second waveform generation circuit in the fourth invention). , And a digital difference detection circuit (hereinafter simply referred to as “difference detection circuit”) 42.
[0083]
  The integration circuit 411 inputs the analog signal S1 (first analog signal in the fourth invention), integrates and outputs this, and the integration circuit 412 inputs the analog signal S2 (second analog signal in the fourth invention). This is integrated and output.
[0084]
  23A and 23B, a common clock CLCK1 is input to the integration circuit 411, the integration circuit 412 and the difference detection circuit. At the rise of CLCK1, the integration circuit 411, the integration circuit 412 and the difference detection circuit 22 are reset. Further, at a timing synchronized with the falling edge of CLCK1, the integration circuit 411 generates the integration signal OUT1, and the integration circuit 412 generates the integration signal OUT2.
[0085]
  In this embodiment, the difference detection circuit 42 receives the integration signal OUT1 from the integration circuit 411 and the integration signal OUT2 from the integration circuit 412, and these signals have predetermined values (of FIGS. 24A and 24B). The difference in time until reaching Ss) is detected with the accuracy of CLCK2.
[0086]
  The difference detection circuit 42 inputs the integration signal OUT1 from the integration circuit 411 and the integration signal OUT2 from the integration circuit 412, and the integration circuit 412 and the time until the integration signal OUT1 from the integration circuit 411 reaches a predetermined value Ss. The difference from the time until the integration signal OUT2 from the time until it reaches the predetermined value Ss is digitally detected and digital output (output data: dd... Dd) as shown in FIGS. Is output. Sout1 and Sout2 are internal outputs and are not shown in FIGS. 23 (A) and (B).
[0087]
  In the digital arithmetic circuit 4 of FIG. 23A, the integration circuits 411, 412 and the difference detection circuit 42 are driven by the common external CLCK1, but the present invention is not limited to this, and for example, from the integration circuit 411 The integration circuit 412 and the difference detection circuit 42 may be driven by the clock of the integration circuit 412, the integration circuit 411 and the difference detection circuit 42 may be driven by the clock from the integration circuit 412, and the difference detection circuit The integration circuits 411 and 412 may be driven by a predetermined clock generated by the 42.
[0088]
  The operation of the fourth invention will be described below. The difference detection circuit 42 receives the integration signal OUT1 and the integration signal OUT2 as shown in FIG. 24A, and the time until OUT1 reaches a predetermined value as shown in FIG. The difference from the time to reach the value is calculated by CLCK2 (detection clock), and output data “dd... Dd” is output.
[0089]
  That is, when OUT1 reaches the predetermined value Ss earlier than OUT2 (indicated by a two-dot chain line), the detection circuit 42 outputs “1” from the output terminal Sout1 (maintains the output terminal Sout2 at “0”). ) When the time is late, “1” is output from the output terminal Sout2 (the output terminal Sout1 is maintained at “0”). When OUT1 and OUT2 reach the predetermined value Ss at the same time, the same value (both “1” or both “0”) can be output from the output terminals Sout1 and Sout2.
[0090]
  Note that FIG. 23B is a block diagram showing a digital arithmetic circuit 4 using a waveform generation circuit that generates a signal corresponding to the first analog signal, instead of the integration circuit 411 in FIG. . In FIG. 23B, the waveform generation circuit 411 can output a waveform having a predetermined gradient. The output Sout of the difference detection circuit 42 in FIG. 23B is the same as the output of the difference detection circuit 42 in FIG. 23B, for example, the integration circuit 412 and the difference detection circuit 42 may be driven by the clock from the integration circuit 411. Alternatively, the integration circuit 411 and the difference detection circuit 42 may be driven by the clock from the integration circuit 412. The integration circuits 411 and 412 may be driven by a predetermined clock generated by the difference detection circuit 42.
[0091]
  In FIG. 25, the first integration circuit receives the analog signal S1, and the integration signals corresponding to the value of the analog signal are first to hth (h is an integer greater than or equal to 1) whose operation ranges are stepwise. However, in FIG. 25, the signal is output from any one of the integration circuit elements of h ≠ 1), the second integration circuit inputs the analog signal S2, and the operation range of the integration signal corresponding to the value of the analog signal is stepped. It is a figure which shows embodiment which outputs from any one of the 1st-1st h '(h' is an integer greater than or equal to 2) integration circuit elements which are different.
[0092]
  In FIG. 25, the digital arithmetic circuit 4 includes h integration circuit elements 411 (x) (x = 1, 2,..., H) (first to kth oscillation circuits in the fourth invention), k 'Integrating circuit elements 412 (x) (x = 1, 2,..., K') (first to k'th oscillation circuits in the fourth invention) and a difference detection circuit 42.
[0093]
  The operation ranges of the integration circuit element 411 (x) and the integration circuit element 412 (x) are different in stages as shown in FIG. In FIG. 27A, only the operating range of the integrating circuit element 412 (x) is shown.
  For example, when k = k ′ = 8 (integral circuit element 411 (x), x of integral circuit element 412 (x) is 1, 2,..., 8),
  Operating range of integrating circuit element 411 (1) and integrating circuit element 412 (1): 0 to 2V
  Operating range of integrating circuit element 411 (2) and integrating circuit element 412 (2): 2 to 4V
  ...
  Operating range of integrating circuit element 411 (8) and integrating circuit element 412 (8): 14 to 16V
Can be set as follows.
[0094]
  The difference detection circuit 42 includes integration circuit element specifying circuits 4211 and 4212 and a difference calculation circuit 422. The integration circuit element 411 (x), the integration circuit element 412 (x), and the difference detection circuit 42 have a common CLCK1. The integration circuit element 411 (x), the integration circuit element 412 (x), and the difference detection circuit 42 are reset at the rising edge of CLCK1. Further, at the timing synchronized with the fall of CLCK1, the integration circuit element 411 (x) generates an integration signal OUT1 (x) (x = 1, 2,..., K), and the integration circuit element 412 (x). Generates an integration signal OUT2 (x) (x = 1, 2,..., K ′).
[0095]
  The integration circuit element specifying circuit 4211 receives the integration signal OUT1 (x) from the integration circuit element 411 (x), specifies an integration signal indicating the value of the analog signal S1, and the integration circuit element specifying circuit 4212 is an integration circuit. The integration signal OUT2 (x) from the element 412 (x) is input, and the integration signal indicating the value of the analog signal S2 is specified. The difference calculation circuit 422 detects the difference between the pulse widths of these integration signals using CLCK2 (detection clock).
  As described above, it is possible to detect a difference between two analog signals having a wide operation range by using an integration circuit element having a narrow operation range.
[0096]
  FIG. 27B shows an example of the integrating circuit element 42 (k). Here, the integration circuit element 412 (1) will be described. The integrating circuit element 412 (1) includes a charge limiting circuit 51 and an RC circuit 51. The charge limiting circuit 51 has an analog signal S2 as follows:
  E2 (1) ≦ S2 <E2 (2)
  Current flows into the integrating circuit element 412 (1). In FIG. 21B, a switch (Tr) is provided for discharging the charge of the capacitor C at the time of reset.
  As described above, the difference between two analog signals having a wide operation range can be detected using a VCO having a narrow operation range.
[0097]
  FIG. 26 is a block diagram showing a digital arithmetic circuit 4 that uses a waveform generation circuit 411 that generates a signal corresponding to the analog signal S1 instead of the integration circuit 411 of FIG. In FIG. 26, the waveform generation circuit 411 outputs a signal having a gradient corresponding to the magnitude of the analog signal S <b> 1 to the difference calculation circuit 421 of the difference detection circuit 42. The output Sout of the difference calculation circuit 421 in FIG. 26 is the same as the output of the difference calculation circuit 421 in FIG. The value of the operation range of the waveform generation circuit 411 covers the operation range of the integration circuit element 412 (x).
[0098]
  FIG. 28 shows an embodiment in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a combination of a plurality of digital arithmetic circuits shown in FIG. FIG. In FIG. 28, the digital arithmetic circuit 4 includes an integration circuit 41 (1) that inputs an analog signal S1, an integration circuit 41 (2) that inputs an analog signal S2, and an integration circuit 41 (2) that inputs a third analog signal. 3), an integration circuit 41 (1), a difference detection circuit 42 (1) for inputting signals OUT (1) and OUT (2) from the integration circuit 41 (2), an integration circuit 41 (2), and an integration circuit 41 (3) is provided with a difference detection circuit 42 (2) for receiving signals OUT (2) and OUT (3).
  The difference detection circuit 42 (1) and the difference detection circuit 42 (2) can operate in the same manner as the digital arithmetic circuit 4 shown in FIG. Note that a digital arithmetic circuit similar to that shown in FIG. 28 can be configured by using the digital arithmetic circuit 4 shown in FIG. 23B, FIG. 25, or FIG.
  In the present invention, the difference detection circuit 42 can appropriately perform four arithmetic operations on the digital signal corresponding to the analog signal S1 and the digital signal corresponding to the analog signal S2, and obtain the difference between the values after the calculation.
[0099]
  FIG. 29 shows a difference detection circuit 42 that outputs a difference between a digital value corresponding to a value obtained by dividing the analog signal S1 by 2 and a digital value corresponding to the value of the analog signal S2. In FIG. 29, the difference detection circuit 42 includes a difference calculation circuit 422, threshold detection circuits 4231 and 4232, registers 4241 and 4242, and a register 4251. In the above-described embodiment, the difference detection circuit 42, as shown in FIGS. 24A and 24B, the time until OUT1 reaches the predetermined value Ss (threshold value), and OUT2 is the predetermined value Ss In FIG. 29, the difference detection circuit 42 determines that the threshold detection circuits 4231 and 4232 have reached OUT1 and OUT2 have reached a predetermined value Ss (threshold). Detect each time. The threshold detection circuit 4231 to which OUT1 has been input digitizes the detection value and stores it in the register 4241. Then, this value (en-1, en-2, ..., e2, e1, e0: D1) is converted to the right. The shifted value (value obtained by multiplying D1 by (1/2)) is stored in the register 4251. On the other hand, the pulse width detection circuit 4232 to which OUT2 is input digitizes the detection value and stores it in the register 4242 (this value is indicated by D2 = fn−1, fn−2,..., F2, f1, f0). ). The difference calculation circuit 422 calculates the difference between the value of the register 4251 and the value of the register 4242 and outputs the calculation result ((1/2) × D1−D2) as Sout.
[0100]
  In the present invention, the processing system for the analog signal S1 and the processing system for the analog signal S2 can be driven by separate clocks.
  30A, in the digital arithmetic circuit 2 shown in FIG. 10A, the first oscillation circuit (VCO 211) and the shift register 231 are driven by the clock CLCK11, and the second oscillation circuit (VCO 212) The shift register 232 is driven by the clock CLCK12. In general, the clock with the longer cycle is synchronized with the clock with the shorter cycle.
  For example, when the range of the analog signal S1 is larger than the range of the analog signal S2, the range can be adjusted by making CLCK12 larger than CLCK11. For example, in FIGS. 31A and 31B, by setting CLCK11: CLCK12 = 1: 2, it is possible to cope with the range of the analog signal S2 to be double the range of the analog signal S1. For example, the difference detection circuit 22 calculates the difference between the analog signal S1 and the analog signal S2 by associating the first half cycle of the CLCK 11 as shown in FIGS. 31A and 31B with one cycle of the CLCK 12. Can do. Note that a digital arithmetic circuit similar to the above can be configured by using the digital arithmetic circuit 2 shown in FIGS. 10B, 11, 13, 14, and 15.
[0101]
  30B, in the digital arithmetic circuit 3 shown in FIG. 17A, the first oscillation circuit (VCO 311) and the counter 331 are driven by the clock CLCK11, and the second oscillation circuit (VCO 312) and the counter are driven. 332 are driven by the clock CLCK12. 30B, for example, when the range of the analog signal S1 is larger than the range of the analog signal S2, the range can be adjusted by making CLCK12 larger than CLCK11. Note that a digital arithmetic circuit similar to the above can be configured by using the digital arithmetic circuit 3 shown in FIGS. 17B, 18, 19, 20, and 21.
[0102]
  In the digital arithmetic circuit of the present invention, the value of the analog signal S2 can be compared with a waveform of a predetermined shape by driving the processing system of the analog signal S1 and the processing system of the analog signal S2 with different clocks. .
  For example, in FIGS. 30A and 30B, the processing system clock CLCK12 of the analog signal S2 is made larger than the processing system clock CLCK11 of the analog signal S1, and the analog signals S1 and S2 are compared. The waveform corresponding to the integrated waveform of the analog signal S1 can be compared with the waveform of the analog signal S2.
[0103]
  The difference detection circuit 22 shown in FIG. 30A compares the integrated value of the shift register 231 with the integrated value of the shift register 232, and as shown in FIGS. The waveform corresponding to the integration can be compared with the analog signal S2. Note that a digital arithmetic circuit similar to the above can be configured by using the digital arithmetic circuit 2 shown in FIGS. 10B, 11, 13, 14, and 15.
[0104]
  In FIG. 30B as well, by making CLCK12 larger than CLCK11, the difference detection circuit 32 compares the value of the counter 231 with the value of the counter 232, and the waveform corresponding to the integration of the analog signal S1 The signal S2 can be compared. Note that a digital arithmetic circuit similar to the above can be configured by using the digital arithmetic circuit 3 shown in FIGS. 17B, 18, 19, 20, and 21.
[0105]
  In the present invention, instead of the waveform shown in FIG. 32A, a sawtooth waveform having a falling waveform shown in FIG. 33A, a triangular waveform shown in FIG. 33B, and a waveform shown in FIG. An appropriate waveform such as a waveform having a gentle rise and a steep fall may be generated. Such a waveform can be generated by periodically changing the value of the analog signal S1 in FIGS. 30A and 30B. For example, the waveform shown in FIG. The portion of the waveform of B) having a negative slope can be generated by setting all bits of the shift register to 1 and sequentially setting 0 to these bits.
[0106]
  Instead of the VCO 211 and VCO 311 in FIGS. 30A and 30B, a programmable oscillator may be used. In this case, by setting the waveform data in the programmable oscillator, the waveform as illustrated in FIGS. 33A, 33B, and 33C is generated by generating a waveform whose integration result becomes a desired waveform. Can be generated. A desired waveform can be generated by directly inputting waveform data to the shift register 231 in FIG. 30A or the counter 331 in FIG.
[0107]
  In the digital arithmetic circuit of the present invention, the processing system for the analog signal S1 and the processing system for the analog signal S2 are driven by different clocks, and the digital detection value of the analog signal on the higher frequency side is averaged.
  In FIG. 34, the digital detection circuit 2 includes a difference calculation circuit 221 and a plurality of registers 225 (1), 225 (2),... 225 (m−1) for inputting numerical values from the shift register 231 side. 225 (m) and an average circuit 226.
[0108]
  The frequency of the CLCK 11 is set higher than the frequency of the CLCK 12, and the values (number of 1s) of the shift register 231 are sequentially registered in the registers 225 (1), 225 (2),. , 225 (m) and the average circuit 226 averages the values of the registers, thereby achieving a high-pass filter function.
[0109]
  In FIG. 34, the value (number of 1) of the shift register 211 is indicated by en-1, en-2,..., E1, e0, and the detection data by the CLCK11 is indicated by a subscript with parentheses ((1) To (m)). The average value is indicated by Σe (k). e (k) (k = 1, 2,..., m) is the value of the registers 225 (1), 225 (2),.
[0110]
  The difference calculation circuit 221 can configure a high-pass filter by taking the difference between the calculation result of the averaging circuit 226 and the numerical values (fn−1, fn−2,..., F1, f0) from the shift register 212.
[0111]
  35, the digital detection circuit 2 includes a difference calculation circuit 221 and a plurality of registers 225 (1), 225 (2),..., 225 (m−1), which input numerical values from the shift register 232 side. 225 (m) and an average circuit 226.
  The frequency of the CLCK 12 is set to be higher than the frequency of the CLCK 12, and the values (number of 1s) of the shift register 232 are sequentially stored in the registers 225 (1), 225 (2),. , 225 (m), and the averaging circuit 226 averages the values of the registers.
[0112]
  In FIG. 35, the value (number of 1) of the shift register 212 is indicated by fn-1, fn-2,..., F1, f0, and the detection data by the CLCK11 is indicated by subscripts with parentheses ((1) To (m)). The average value is indicated by Σf (k). f (k) (k = 1, 2,..., m) is the value of the registers 225 (1), 225 (2),.
  The difference calculation circuit 221 can configure a low-pass filter by taking the difference between the calculation result of the averaging circuit 226 and the numerical values (en-1, en-2, ..., e1, e0) from the shift register 211.
[0113]
  It goes without saying that the above function can also be achieved by the circuit shown in FIG. Of course, the digital arithmetic circuit 2 shown in FIGS. 10B, 11, 13, 14 and 15, and the digital arithmetic circuits shown in FIGS. 17B, 18, 19, 20 and 21. Thus, a digital arithmetic circuit having a filter function can be configured by configuring the third CLCK1 with the CLCK11 and the CLCK12.
  Note that the predetermined value Ss in the first analog signal processing system side and the second analog signal processing system side of the digital arithmetic circuit shown in FIGS. 23 (A), 23 (B), 25, 26, and 28 is shown. By making the values different, the same operation as described above can be performed.
[0114]
  36A, 36B, 37A, 38B, 38A, 38B, and 39 show digital arithmetic circuits having amplification, differentiation, and integration functions. . 36 (A), 37 (A), and 38 (A), the difference detection circuit 60 performs the difference detection shown in FIGS. 1 (A) and 1 (B), FIG. 2, FIG. 5, FIG. Circuit 12, FIG. 10 (A), (B), FIG. 11, FIG. 13, FIG. 14, FIG. 15, difference detection circuit 22, FIG. 17 (A), (B), FIG. 18, FIG. The difference detection circuit 32 shown in FIG. 21 corresponds to the difference detection circuit 42 shown in FIGS. 23A and 23B, FIG. 25, FIG. 26, and FIG.
[0115]
  FIG. 36A is an explanatory diagram showing a digital constant multiplier of the present invention that can operate as a differential amplifier.
  In FIG. 36A, the output Sout from the difference detection circuit 60 is input to the constant multiplier 61. In FIG. 35A, the constant multiplier 61 multiplies the input value by a constant a and outputs it as Y1.
  When the constant a is 2 to the nth power or (1 / n) th power (n is a positive integer), the constant operation can be easily performed by the right shift or the left shift.
  In FIG. 36A, analog input can be amplified with a simple circuit that does not use an A / D converter.
[0116]
  FIG. 37A is an explanatory diagram showing a digital constant multiplier of the present invention that can operate as a differentiator.
  In FIG. 37A, the output Sout from the difference detection circuit 60 is input to the differentiator 62. In FIG. 37A, the differentiator 62 differentiates the input value and outputs it as Y2.
  The differentiator 62 stores the output from the difference detection circuit 60 in a predetermined register at a time interval δt of CLCK2, for example, and divides the difference by δt. A state at this time is shown in FIG.
  In FIG. 37A, differentiation of analog input can be performed with a simple circuit that does not use an A / D converter.
[0117]
  FIG. 38A is an explanatory diagram showing a digital constant multiplier of the present invention that can operate as an integrator.
  In FIG. 38A, the output Sout from the difference detection circuit 60 is input to the integrator 62. In FIG. 38A, the integrator 63 integrates the input value and outputs it as Y3.
  The integrator 63 stores the output from the difference detection circuit 60 in a predetermined register at the time interval δt of CLCK2, and calculates the difference. The state at this time is shown in FIG. In FIG. 38A, differentiation of the analog input can be performed with a simple circuit that does not use an A / D converter. The integrator 63 can perform integration within a predetermined time. For example, as shown in FIG. 39, only a predetermined number of outputs Sout from the difference detection circuit 60 stored in the register can be accumulated.
[0118]
【The invention's effect】
  According to the digital arithmetic circuit of the present invention, for example, two analog signals can be input and the difference between them can be digitally calculated at high speed, or the difference between them can be digitally calculated at high speed after processing is performed on one input.
[Brief description of the drawings]
1A and 1B are diagrams showing an embodiment of the first invention, wherein FIG. 1A is a functional block diagram showing an embodiment in which the first and second oscillation circuits are both VCOs, and FIG. 1B is an oscillation of the first invention; It is a functional block diagram showing an embodiment in which the circuit is an oscillator and the second oscillation circuit is a VCO.
FIG. 2 is a functional block diagram showing an embodiment of the first invention, and is a diagram showing a digital arithmetic circuit of the first invention that drives a second oscillation circuit and a difference detection circuit by a clock from the first oscillation circuit. is there.
FIGS. 3A and 3B are waveform diagrams showing the operation of the digital arithmetic unit in FIG.
4A is an explanatory diagram showing the operation of the digital arithmetic unit in FIG. 1A, and FIG. 4B is a waveform diagram showing in detail the operation of the digital arithmetic unit in FIG. 1A.
FIG. 5 is a functional block diagram showing an embodiment of the second invention in which the first and second oscillation circuits are each composed of a plurality of oscillation circuit elements whose operation ranges are different in stages.
FIG. 6 shows an embodiment of the second invention in which the first oscillation circuit is configured by an oscillator that outputs a frequency signal, and the second oscillation circuit is configured by a plurality of oscillation circuit elements having different operation ranges in stages. It is a functional block diagram.
7 is an operation explanatory diagram of a plurality of oscillation circuit elements constituting the second oscillation circuit shown in FIGS. 5 and 6. FIG.
FIG. 8 shows a first configuration in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 1A are combined. It is a figure which shows embodiment of invention.
FIG. 9 is a diagram showing a difference detection circuit in the first invention that outputs a difference between a digital value corresponding to a value obtained by dividing the first analog signal by 2 and a digital value corresponding to the value of the second analog signal; It is.
10A and 10B are diagrams showing an embodiment of the second invention, wherein FIG. 10A is a functional block diagram showing an embodiment in which the first and second oscillation circuits are both VCOs, and FIG. 10B is the first oscillation circuit. FIG. 3 is a functional block diagram showing an embodiment in which is an oscillator and the second oscillation circuit is a VCO.
FIG. 11 is a diagram showing an embodiment of the second invention, wherein the digital arithmetic circuit according to the second invention drives the first and second oscillation circuits and the first and second shift registers by a clock from the difference detection circuit. It is a functional block diagram which shows.
12A, 12B, and 12C are operation explanatory diagrams of the digital arithmetic circuit in FIG.
FIG. 13 is a functional block diagram showing an embodiment of the second invention in which the first and second oscillation circuits are each composed of a plurality of oscillation circuit elements whose operation ranges are different in stages.
FIG. 14 shows an embodiment of the second invention in which the first oscillation circuit is configured by an oscillator that outputs a frequency signal, and the second oscillation circuit is configured by a plurality of oscillation circuit elements having different operation ranges in stages. It is a functional block diagram.
15 shows a second configuration in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 10A are combined. It is a figure which shows embodiment of invention.
FIG. 16A is a diagram illustrating a second invention for outputting a difference between a digital value corresponding to a signal value obtained by adding a predetermined bias to a first analog signal and a digital value corresponding to a value of a second analog signal; Functional block diagram showing the difference detection circuit, (B) outputs the difference between the digital value corresponding to the signal value obtained by multiplying the first analog signal by a predetermined value and the digital value corresponding to the value of the second analog signal. It is a functional block diagram which shows the difference detection circuit in the 2nd invention to do.
FIGS. 17A and 17B are diagrams showing an embodiment of the third invention, wherein FIG. 17A is a functional block diagram showing an embodiment in which the first and second oscillation circuits are both VCOs, and FIG. 17B is a first oscillation circuit; FIG. 3 is a functional block diagram showing an embodiment in which is an oscillator and the second oscillation circuit is a VCO.
FIG. 18 is a diagram showing an embodiment of the third invention, wherein the digital arithmetic circuit of the third invention for driving the first and second oscillation circuits and the first and second counters by the clock from the difference detection circuit is shown. It is a functional block diagram shown.
FIG. 19 is a functional block diagram showing an embodiment of the third invention in which the first and second oscillation circuits are each composed of a plurality of oscillation circuit elements whose operation ranges are different in stages.
FIG. 20 shows an embodiment of the third invention in which the first oscillation circuit is configured by an oscillator that outputs a frequency signal, and the second oscillation circuit is configured by a plurality of oscillation circuit elements having different operation ranges in stages. It is a functional block diagram.
FIG. 21 shows a third example in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 17A are combined. It is a figure which shows embodiment of invention.
FIG. 22 is a function showing a difference detection circuit in the third invention for outputting a difference between a digital value corresponding to a value obtained by dividing the first analog signal by 2 and a digital value corresponding to the value of the second analog signal; It is a block diagram.
23A and 23B are diagrams showing an embodiment of the fourth invention, wherein FIG. 23A is a functional block diagram showing an embodiment in which the first and second waveform generation circuits are both integrating circuits, and FIG. FIG. 3 is a functional block diagram showing an embodiment in which a waveform generation circuit includes a waveform generation circuit that generates a signal corresponding to a first analog signal, and a second waveform generation circuit includes an integration circuit.
24A and 24B are waveform diagrams showing the operation of the digital arithmetic unit in FIG. 17A.
FIG. 25 is a functional block diagram showing an embodiment of the fourth invention in which the first and second waveform generation circuits are each configured by a plurality of integration circuit elements having different operation ranges in stages.
FIG. 26 shows an embodiment of the fourth invention in which the first oscillation circuit is configured by a single waveform generation circuit, and the second waveform generation circuit is configured by a plurality of integration circuit elements whose operation ranges are stepwise different. It is a functional block diagram shown.
27A is an operation explanatory diagram of a plurality of integration circuit elements constituting the second waveform generation circuit shown in FIGS. 25 and 26, and FIG. 27B is an illustration of the operation of the integration circuit elements shown in FIG. 25 and FIG. It is a circuit diagram which shows an example.
28 is a third example in which two pairs of analog signals out of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 17A are combined. It is a figure which shows embodiment of invention. An embodiment of the fourth invention in which two pairs of analog signals of three analog signals are used as a first analog signal and a second analog signal, and a plurality of digital arithmetic circuits shown in FIG. 23A are combined. FIG.
FIG. 29 is a diagram showing a difference detection circuit according to the fourth aspect of the invention for outputting a difference between a digital value corresponding to a value obtained by dividing the first analog signal by 2 and a digital value corresponding to the value of the second analog signal; It is a block diagram.
30A is a circuit diagram of the digital arithmetic circuit shown in FIG. 10A, in which the first oscillation circuit and the shift register are driven by a certain clock, and the second oscillation circuit and the shift register are connected to another circuit; FIG. 18B is a diagram illustrating an embodiment of the second invention driven by a clock, and FIG. 17B is a diagram of driving the first oscillation circuit and the counter by a clock in the digital arithmetic circuit 3 shown in FIG. It is a figure which shows embodiment of the 3rd invention which drives a 2nd oscillation circuit and a counter with another clock.
FIGS. 31A and 31B are diagrams showing an example of the operation of the difference detection circuit of FIG. 30A, in which the range of the first analog signal is larger than the range of the second analog signal. In this case, it is an explanatory diagram when the range is adjusted by making the clock for driving the first analog signal processing system larger than the clock for driving the second analog signal processing system.
FIGS. 32A and 32B are diagrams showing an example of the operation of the difference detection circuit of FIG. 30A, and show a waveform corresponding to the integration of the first analog signal and the second analog signal; It is explanatory drawing which shows the comparison with.
33A is a sawtooth waveform used in place of the waveform shown in FIG. 32A, FIG. 33B is a diagram showing a triangular waveform, and FIG. 33C is a diagram showing a predetermined waveform.
FIG. 34 is a diagram illustrating an embodiment of the second invention in which the difference detection circuit of FIG. 30A operates as a high-pass filter.
FIG. 35 is a diagram showing an embodiment of the second invention in which the difference detection circuit of FIG. 30 (A) operates as a low-pass filter.
36 (A) and 36 (B) are diagrams showing an example in which a digital constant multiplier is connected to the difference detection circuit in the first to fourth inventions.
FIGS. 37A and 37B are diagrams showing an example in which a digital differentiator is connected to the difference detection circuit in the first to fourth inventions.
FIGS. 38A and 38B are diagrams showing an example in which a digital integrator is connected to the difference detection circuit in the first to fourth inventions.
FIG. 39 is a diagram illustrating an example of the digital integrator of FIG. 38 that can take a moving average.
40 (A), (B), and (C) are circuit diagrams showing a conventional analog signal input type digital arithmetic circuit.
[Explanation of symbols]
  1, 2, 3, 4 Digital arithmetic circuit
  111, 112, 211, 212, 311, 312 VCO, oscillator
  12, 22, 32, 42 Difference detection circuit
  231,232 Shift register
  331,332 counter
  411, 412 Integration circuit, waveform generation circuit
  11, 21, 31, 41

Claims (18)

第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、所定の検出クロックにより、
（ａ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。A first oscillation circuit which inputs a first analog signal and converts the analog signal into a first pulse signal and outputs the first analog signal, or generates a first pulse signal corresponding to the first analog signal;
A second oscillation circuit that inputs a second analog signal, converts the analog signal into a second pulse signal, and outputs the second pulse signal;
The first pulse signal from the first oscillation circuit and the second pulse signal from the second oscillation circuit are input, and with a predetermined detection clock,
(A) The difference between the pulse width of the first pulse signal from the first oscillation circuit and the pulse width of the second pulse signal from the second oscillation circuit is detected with the resolution of the detection clock. Output, or
(B) The pulse width of the first pulse signal from the first oscillation circuit and the pulse width of the second pulse signal from the second oscillation circuit are detected, and one or both of these are predetermined. Apply the calculation , and output the difference between the calculated values at the resolution of the detection clock ,
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 前記デジタル差分検出回路は、請求項１における（ａ）の処理を行う場合において、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、
前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期との差分を検出する、
ことを特徴とする請求項１に記載のアナログ信号入力型デジタル演算回路。In the case where the digital difference detection circuit performs the process (a) in claim 1,
Detecting a difference between a predetermined number of on-periods of the first pulse signal from the first oscillation circuit and the predetermined number of on-periods of the second pulse signal from the second oscillation circuit; ,
A difference between a predetermined number of off periods of the first pulse signal from the first oscillation circuit and a predetermined number of off periods of the second pulse signal from the second oscillation circuit is detected. Or
Detecting a difference between a cycle of the first pulse signal from the first oscillation circuit and a cycle of the second pulse signal from the second oscillation circuit;
The analog signal input type digital arithmetic circuit according to claim 1. 第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路の前記第１〜第ｈの発振回路要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。The first analog signal is input, and the pulse signal corresponding to the value of the analog signal is output from any of the first to hth (h is an integer of 1 or more) oscillation circuit elements whose operation ranges are stepwise. A first oscillation circuit that
Any one of the first to h'th oscillation circuit elements (h 'is an integer of 2 or more) whose operation range is changed stepwise by inputting a second analog signal and corresponding to the value of the analog signal. A second oscillation circuit that outputs from
A signal from the first to h-th oscillation circuit elements of the first oscillation circuit is input to specify a pulse signal indicating the value of the first analog signal, and the second oscillation circuit includes the first oscillation signal. 1 to input a signal from the h'th oscillation circuit element to identify a pulse signal indicating the value of the second analog signal, and by a predetermined detection clock,
(A) detecting and outputting the difference between the pulse width of the pulse signal indicating the value of the first analog signal and the pulse width of the pulse signal indicating the value of the second analog signal with the resolution of the detection clock ; Or
(B) detecting a pulse width of a pulse signal indicating the value of the first analog signal and a pulse width of a pulse signal indicating the value of the second analog signal, and performing a predetermined calculation on one or both of them, The difference between the values after the calculation is output with the resolution of the detection clock .
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 第１のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路とを備えたことを特徴とするアナログ信号入力型デジタル演算回路。A first oscillation circuit that outputs a predetermined pulse signal corresponding to the first analog signal from a single oscillation circuit element;
Any one of the first to h'th oscillation circuit elements (h 'is an integer of 2 or more) whose operation range is changed stepwise by inputting a second analog signal and corresponding to the value of the analog signal. A second oscillation circuit that outputs from
A signal from the first to h'th oscillation circuit elements of the second oscillation circuit is input to identify a pulse signal indicating the value of the second analog signal, and by a predetermined detection clock,
(A) detecting and outputting the difference between the pulse width of the pulse signal corresponding to the first analog signal and the pulse width of the pulse signal indicating the value of the second analog signal with the resolution of the detection clock ; or ,
(B) The pulse width of the pulse signal corresponding to the first analog signal and the pulse width of the pulse signal indicating the value of the second analog signal are detected, and one or both of them are subjected to a predetermined calculation, Output the difference of the later values with the resolution of the detection clock ,
An analog signal input type digital arithmetic circuit comprising a digital difference detection circuit. 前記デジタル差分検出回路は、請求項３または４における（ａ）の処理を行う場合において、
前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、
前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、
前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出する、
ことを特徴とする請求項３または４に記載のアナログ信号入力型デジタル演算回路。In the case where the digital difference detection circuit performs the process (a) in claim 3 or 4,
A value obtained by adding a bias time corresponding to an operating range of the oscillation circuit element outputting the pulse signal to the predetermined number of ON periods of the pulse signal indicating the value of the first analog signal, and the second Detecting a difference from a value obtained by adding a bias time corresponding to the operation range of the oscillation circuit element outputting the pulse signal to the ON period of the predetermined number of times of the pulse signal indicating the value of the analog signal;
A value obtained by adding a bias time corresponding to an operating range of the oscillation circuit element outputting the pulse signal to a predetermined number of off periods of the pulse signal indicating the value of the first analog signal; Detecting a difference from a value obtained by adding a bias time corresponding to the operating range of the oscillation circuit element outputting the pulse signal during a predetermined number of off periods of the pulse signal indicating the value of the analog signal, or ,
A value obtained by adding a bias time corresponding to an operating range of the oscillation circuit element outputting the pulse signal to a predetermined cycle of the pulse signal indicating the value of the first analog signal; Detecting a difference from a value obtained by adding a bias time corresponding to the operation range of the oscillation circuit element outputting the pulse signal to a predetermined number of cycles of the pulse signal indicating the value of the analog signal;
5. The analog signal input type digital arithmetic circuit according to claim 3, wherein the analog signal input type digital arithmetic circuit is provided. 第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの前記第１のパルス信号を入力する第１のシフトレジスタと、
前記第２の発振回路からの前記第２のパルス信号を入力する第２のシフトレジスタと、
前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、
（ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。The first oscillation circuit for generating a first pulse signal corresponding to the first input analog signal and converts the analog signal to the first pulse signal, or the first analog signal ,
A second oscillator circuit for converting the analog signal into a second pulse signal by inputting the second analog signal,
A first shift register for inputting the first pulse signal from the first oscillation circuit;
A second shift register for inputting the second pulse signal from the second oscillation circuit;
Input a value of the first shift register and a value of the second shift register;
(A) outputting a difference between the value of the first shift register and the value of the second shift register; or
(B) performing a predetermined operation on one or both of the value of the first shift register and the value of the first shift register, and outputting a difference between the values after the operation;
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路の前記第１〜第ｉの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、
前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群と、
前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
（ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、
連続する、最終ビットあるいはそれより前の連続する複数ビットが１のシフトレジスタを検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、
連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが０のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。A first analog signal is input, and a pulse signal corresponding to the value of the analog signal is output from any of the first to i-th (i is an integer of 1 or more) oscillation circuit elements whose operation ranges are stepwise. A first oscillation circuit that
A second analog signal is input, and the value of the analog signal is output from one of the first to i'th (i 'is an integer of 2 or more) oscillation circuit elements whose operation ranges are stepwise different. An oscillation circuit of
A first shift register group including first to i-th shift registers that respectively receive pulse signals from the first to i-th oscillation circuit elements of the first oscillation circuit;
A second shift register group consisting of first to i'th shift registers for inputting pulse signals from the first to i'th oscillation circuit elements of the second oscillation circuit;
The shift register indicating the value of the first analog signal is specified from the values of the first to i-th shift registers of the first shift register group, and the first to i'th of the second shift register group. A shift register indicating the value of the second analog signal is identified from the value of the shift register;
(A) outputting the difference between the value of the shift register indicating the value of the first analog signal and the value of the shift register indicating the value of the second analog signal, or
(B) A predetermined calculation is performed on one or both of the value of the shift register indicating the value of the first analog signal and the value of the shift register indicating the value of the second analog signal, and a difference between the values after the calculation is calculated. Output,
A digital difference detection circuit;
Equipped with a,
The digital difference detection circuit, upon specifying the shift register,
Detecting a shift register whose consecutive last bit or a plurality of consecutive bits before it is 1 and specifying a shift register one stage above the detected shift register as a target shift register; or
A shift register in which the consecutive first bit or a plurality of consecutive bits after the predetermined bit is 0 is detected, and the lowermost shift register among the detected shift registers is specified as the target shift register < An analog signal input type digital arithmetic circuit characterized by the above. 第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路からのパルス信号を入力するシフトレジスタと、
前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群と、
前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
（ａ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記シフトレジスタの前記特定に際して、
連続する、最終ビットあるいはそれより前の連続する複数ビットが１のシフトレジスタを検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定し、または、
連続する、最先ビットあるいは所定ビット目以降の連続する複数ビットが０のシフトレジスタを検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタを、対象とする前記シフトレジスタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。 A first oscillation circuit for generating a first pulse signal corresponding to the first analog signal;
A second analog signal is input, and the value of the analog signal is output from one of the first to i'th (i 'is an integer of 2 or more) oscillation circuit elements whose operation ranges are stepwise different. An oscillation circuit of
A shift register for inputting a pulse signal from the first oscillation circuit;
A shift register group consisting of first to i'th shift registers that respectively receive pulse signals from the first to i'th oscillation circuit elements of the second oscillation circuit;
A shift register indicating a value of a second analog signal is identified from the values of the first to i'th shift registers of the shift register group;
(A) outputting a difference between a value of a shift register that inputs a pulse signal from the first oscillation circuit and a value of a shift register that indicates the value of the second analog signal; or
(B) A predetermined calculation is performed on one or both of the value of the shift register that inputs the pulse signal from the first oscillation circuit and the value of the shift register that indicates the value of the second analog signal. Output value difference,
A digital difference detection circuit;
Equipped with a,
The digital difference detection circuit, upon specifying the shift register,
Detecting a shift register whose consecutive last bit or a plurality of consecutive bits before it is 1 and specifying a shift register one stage above the detected shift register as a target shift register; or
A shift register in which the consecutive first bit or a plurality of consecutive bits after the predetermined bit is 0 is detected, and the lowermost shift register among the detected shift registers is specified as the target shift register < An analog signal input type digital arithmetic circuit characterized by the above. 第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの前記第１のパルス信号を入力する第１のカウンタと、
前記第２の発振回路からの前記第２のパルス信号を入力する第２のカウンタと、
前記第１のカウンタの値と前記第２のカウンタの値とを入力し、
（ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、
（ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。The first oscillation circuit for generating a first pulse signal corresponding to the first input analog signal and converts the analog signal to the first pulse signal, or the first analog signal ,
A second oscillator circuit for converting the analog signal into a second pulse signal by inputting the second analog signal,
A first counter for inputting the first pulse signal from the first oscillation circuit;
A second counter for inputting the second pulse signal from the second oscillation circuit;
Input the value of the first counter and the value of the second counter,
(A) outputting the difference between the value of the first counter and the value of the second counter, or
(B) A predetermined calculation is performed on one or both of the value of the first counter and the value of the first counter, and a difference between these calculated values is output.
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路の前記第１〜第ｊの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、
前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群と、
前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｉ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
（ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
（ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記カウンタの前記特定に際して、
連続する、最上位桁、あるいはそれより下位の連続する複数桁が１のカウンタを検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が０のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。The first analog signal is input, and a pulse signal corresponding to the value of the analog signal is output from any of the first to jth oscillation circuit elements (j is an integer of 1 or more) whose operation range is stepwise. A first oscillation circuit that
A second analog signal is input, and the value of the analog signal is output from any of the first to j'th oscillator circuit elements (j 'is an integer of 2 or more) whose operation range is stepwise. An oscillation circuit of
A first counter group consisting of first to jth counters to which pulse signals from the first to jth oscillation circuit elements of the first oscillation circuit are respectively input;
A second counter group consisting of first to j'th counters to which pulse signals from the first to j'th oscillation circuit elements of the second oscillation circuit are respectively input;
The counter indicating the value of the first analog signal is specified from the values of the first to jth counters of the first counter group, and from the values of the first to i'th counters of the second counter group. Identify a counter indicating the value of the second analog signal;
(A) outputting a difference between a counter value indicating the value of the first analog signal and a counter value indicating the value of the second analog signal; or
(B) A predetermined calculation is performed on one or both of the counter value indicating the value of the first analog signal and the counter value indicating the value of the second analog signal, and a difference between these calculated values is output. ,
A digital difference detection circuit;
Equipped with a,
The digital difference detection circuit, upon specifying the counter,
Detect a counter whose consecutive uppermost digit or a plurality of consecutive lower digits are 1, and specify a counter on the first stage of those detected counters as a target counter or continue, A counter in which the lowest digit or a plurality of consecutive digits higher than a predetermined digit is 0 is detected, and the lowest counter among the detected counters is specified as the target counter. An analog signal input type digital arithmetic circuit. 第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路からのパルス信号を入力するカウンタと、
前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群と、
前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
（ａ）前記第１の発振回路からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
（ｂ）前記第１の発振回路からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路と、
を備え、
前記デジタル差分検出回路は、前記カウンタの前記特定に際して、
連続する、最上位桁、あるいはそれより下位の連続する複数桁が１のカウンタを検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定し、または、連続する、最下位桁、あるいは所定桁より上位の連続する複数桁が０のカウンタを検出し、それらの検出したカウンタのうち最下段のカウンタを、対象とする前記カウンタとして特定する
ことを特徴とするアナログ信号入力型デジタル演算回路。A first oscillation circuit for generating a first pulse signal corresponding to the first analog signal;
A second analog signal is input, and the value of the analog signal is output from any of the first to j'th oscillator circuit elements (j 'is an integer of 2 or more) whose operation range is stepwise. An oscillation circuit of
A counter for inputting a pulse signal from the first oscillation circuit;
A counter group consisting of first to j'th counters for inputting pulse signals from the first to j'th oscillation circuit elements of the second oscillation circuit;
A counter indicating the value of the second analog signal is identified from the values of the first to j'th counters of the counter group;
(A) outputting the difference between the value of the counter that receives the pulse signal from the first oscillation circuit and the value of the counter that indicates the value of the second analog signal, or
(B) A predetermined calculation is performed on one or both of the value of the counter that receives the pulse signal from the first oscillation circuit and the value of the counter that indicates the value of the second analog signal. A digital difference detection circuit for outputting a difference;
Equipped with a,
The digital difference detection circuit, upon specifying the counter,
Detect a counter whose consecutive uppermost digit or a plurality of consecutive lower digits are 1, and specify a counter on the first stage of those detected counters as a target counter or continue, A counter in which the lowest digit or a plurality of consecutive digits higher than a predetermined digit is 0 is detected, and the lowest counter among the detected counters is specified as the target counter. An analog signal input type digital arithmetic circuit. 前記第１の発振回路および前記第２の発振回路が、電圧制御発振器または電流制御発振器により構成されることを特徴とする請求項１から１１の何れかに記載のアナログ信号入力型デジタル演算回路。  12. The analog signal input type digital arithmetic circuit according to claim 1, wherein the first oscillation circuit and the second oscillation circuit are configured by a voltage controlled oscillator or a current controlled oscillator. 第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、
第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路と、
前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、
（ａ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記前記第２のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。A first waveform generation circuit for inputting a first analog signal and integrating the analog signal to generate a first analog waveform;
A second waveform generation circuit for inputting a second analog signal and integrating the analog signal to generate a second analog waveform;
The first analog waveform from the first waveform generation circuit and the second analog waveform from the second waveform generation circuit are input, and by a predetermined detection clock,
(A) Time until the first analog waveform from the first waveform generation circuit reaches a predetermined value and time until the second analog waveform from the second waveform generation circuit reaches a predetermined value And detect and output the difference with the resolution of the detection clock , or
(B) The time until the first analog waveform from the first waveform generation circuit reaches a predetermined value and the time until the second analog waveform from the second waveform generation circuit reaches a predetermined value. Detect time, perform a predetermined calculation on one or both of these, and output the difference between the calculated values at the resolution of the detection clock ,
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分回路要素からなる第１の波形生成回路と、
第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、
前記第１の波形生成回路の前記第１〜第ｋの積分回路要素の出力値から第１のアナログ信号の値を示す積分回路要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分回路要素の出力値から第２のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。A first waveform generation circuit including first to k-th (k is an integer equal to or greater than 1) integration circuit elements for inputting a first analog signal and having different operation ranges in stages;
A second waveform generation circuit including first to k′th (k ′ is an integer equal to or greater than 2) integration circuit elements for inputting a second analog signal and having different operation ranges in stages;
The integration circuit element indicating the value of the first analog signal is specified from the output values of the first to kth integration circuit elements of the first waveform generation circuit, and the first waveform generation circuit includes the first waveform generation circuit. The integration circuit element indicating the value of the second analog signal is identified from the output values of the k'th integration circuit elements, and by a predetermined detection clock,
(A) A difference between an output value of the integration circuit element indicating the value of the first analog signal and an output value of the integration circuit element indicating the value of the second analog signal is detected and output with the resolution of the detection clock. Or
(B) detecting an output value of the integration circuit element indicating the value of the first analog signal and an output value of the integration circuit element indicating the value of the second analog signal, and performing a predetermined calculation on one or both of them. And output the difference between the calculated values at the resolution of the detection clock .
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 第１のアナログ信号を相当する信号を生成する第１の波形生成回路と、
第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、
前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、
（ａ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を前記検出クロックの分解能で検出して出力し、または、
（ｂ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を前記検出クロックの分解能で出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。A first waveform generation circuit for generating a signal corresponding to the first analog signal;
A second waveform generation circuit including first to k′th (k ′ is an integer equal to or greater than 2) integration circuit elements for inputting a second analog signal and having different operation ranges in stages;
A signal from the first to k'th waveform generation circuit elements of the second waveform generation circuit is input to identify a waveform generation circuit indicating the value of the second analog signal, and a predetermined detection clock
(A) detecting and outputting the difference between the output value of the first waveform generation circuit and the output value of the integration circuit element indicating the value of the second analog signal with the resolution of the detection clock ; or
(B) detecting an output value of the first waveform generation circuit and an output value of an integration circuit element indicating the value of the second analog signal, performing a predetermined operation on one or both of them, and a value after the operation Is output at the resolution of the detection clock ,
A digital difference detection circuit;
An analog signal input type digital arithmetic circuit characterized by comprising: 外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することを特徴とする請求項１から１５の何れかに記載のアナログ信号入力型デジタル演算器。External clock, the clock any of the elements constituting the self-generated, the analog signal input digital calculator according to any one of claims 1, characterized in that the entire circuit is driven synchronously 1 5. 第１の発振回路の駆動クロックと、第２の発振回路の駆動クロックとが異なることを特徴とする請求項１から請求項１２の何れかに記載のアナログ信号入力型デジタル演算回路。  13. The analog signal input type digital arithmetic circuit according to claim 1, wherein a driving clock of the first oscillation circuit is different from a driving clock of the second oscillation circuit. さらに、前記デジタル差分検出回路の後段に、
入力デジタル値に定数を乗算して出力するデジタル定数乗算器、
入力デジタル値を時間微分して出力するデジタル微分器、
入力デジタル値を時間積分して出力するデジタル積分器、
のうちの１つ、またはこれらの結合回路が接続されてなることを特徴とする請求項１から１７の何れかに記載のアナログ信号入力型デジタル演算回路。Further, after the digital difference detection circuit,
A digital constant multiplier that multiplies the input digital value by a constant and outputs it,
A digital differentiator that time-differentiates and outputs an input digital value,
A digital integrator that integrates the input digital value over time and outputs it,
The analog signal input type digital arithmetic circuit according to any one of claims 1 to 17, wherein one of them or a coupling circuit thereof is connected.
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