JP4400866B2 - パターンジェネレータ - Google Patents
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Description
そこで、所定のテストパターンを出力するためのパターンジェネレータが従来より開発されてきている(例えば、特許文献1および特許文献2参照)。
図4に示す構成は、テストパターンを予め画像メモリ2に記憶させておき、CPU3とグラフィックスアクセラレータ4によって、テストパターンを表示装置5へ出力させる構成となっている。グラフィックスアクセラレータ4は、描画処理を実行する半導体チップであり、CPU3の負担軽減を図ることができる。
この構成は、テストパターンが、例えば走査方向に向けて徐々に明るくなるようなグラデーションパターンなど、比較的簡易なパターンを生成する場合に用いることができる。
他方、グラフィックスアクセラレータを用いることによって、複雑なテストパターンであっても表示装置に高速で表示させることができる。しかし、グラフィックスアクセラレータは非常に高価であるので、これを用いるとパターンジェネレータ全体がコストアップしてしまうという課題がある。またグラフィックスアクセラレータを、パターンジェネレータにおいて単にテストパターンを表示させるためだけに用いるのでは、高価格な割にその性能も生かし切れておらず、パターンジェネレータの価格と性能との間のバランスが悪いという課題がある。
パターンデータ記憶手段には、予め複数のパターンデータが記憶されており、制御手段はこれらのパターンデータのうちのいずれかを選択する。選択されたパターンデータは、所定のビット数毎に、同期式メモリの1アドレス領域に記憶される。
同期式メモリ内の1アドレス領域には、パターンデータの一部と、この一部のデータを表示装置に表示する際の同期信号と、次に表示すべきパターンデータの一部が記憶されているアドレスを示すアドレス値とが記憶されている。
同期式メモリは、クロック周波数に同期して各アドレスから、パターンデータの一部と同期信号とを読み出し、そして次のアドレスへ移行して、次のパターンデータの一部と同期信号とを読み出していく。
すなわち、この構成によれば、CPUやグラフィックスアクセラレータ等の制御手段を介さずに同期式メモリが自発的にパターンデータを構築して表示装置に表示させることが可能となる。
この構成を採用することによって、このアドレス領域の組を少なくとも2つだけ用意しておけば、市松模様のような上下左右に異なる色が繰り返し表れるようなパターンを極めて少ないメモリ容量で表示させることができる。
なお、かかる場合、このアドレス領域の組を1組だけ繰り返して読み出すことによって、パターンデータの構築をしてもよいことはもちろんである。
まず、図1にパターンジェネレータの構成を示し、その構成について説明する。
パターンジェネレータ20は、LCDやCRT等の表示装置を出荷する際のテスト画像 を生成して、表示装置に出力する装置である。
本発明のパターンジェネレータ20は、同期式メモリ26内に記憶されたパターンデータの一部を、同期式メモリ26自らが1クロック毎に1アドレス領域から読み出し、そして次のクロックに同期させて次に読み出すべきパターンデータの一部が記憶された1アドレス領域からパターンデータの一部を読み出すことで、所定のパターンを表示できる点が特徴となっている。
CPU22は、PC11からの制御信号によって、いずれのパターンデータを表示させるかを選択し、該当するパターンデータをパターンデータ記憶手段24から取り出す。
また、CPU22は、パターンデータの一部と関連付けして、表示装置31に表示させる際の同期信号を、該当するパターンデータが記憶されたアドレス領域内に入力する。
さらに、CPU22は、パターンデータの一部と関連付けして、次に読み出すべきパターンデータの一部が記憶された同期式メモリ26のアドレス値を、該当するパターンデータが記憶されたアドレス領域内に入力する。
本発明の同期式メモリ26は、具体的にはSRAMやDRAM等のメモリであって、CPU22によって制御されるクロック周波数に同期して動作するものである。
同期式メモリ26の、1アドレス領域には、上述したようにパターンデータの一部40、該一部のデータの同期信号(水平同期信号、垂直同期信号の双方)42、次のパターンデータの一部を読み出すために次のパターンデータの一部が記憶されたアドレス値44が記憶されている。
1組のデータX1の中では、0000番地は表示装置31で「白」を表示させるデータが記憶されており、1番地増加する毎に「黒」と「白」が交互に表示されるようにデータが記憶されている。
1組のデータX2も、表示装置31における横方向の1ライン分のパターンデータが記憶されている領域であり、1番地毎の各アドレス領域にパターンデータの一部と、同期信号と、次のパターンデータの一部を読み出すためのアドレス値が記憶されている点については、データX1と同様である。
まず、同期式メモリ26は、クロックに同期して0000番地からパターンデータの一部40と同期信号42とを読み出して画像出力手段30へ出力する。そして、0000番地の次に読み出すべきアドレス値44を読み出し、次のクロックに同期して該当するアドレス値のアドレスからパターンデータの一部40と同期信号42とを読み出す。
ここで、本実施例では1組のデータ内でアドレス順にデータを読み出すように設定しているので、基本的には、次に読み出すべきアドレス値は次のアドレスの番地が記載されている。
したがって、同期式メモリ26は、1組のデータX1を読み出した後、1組のデータX2を読み出す。
そして、データX2の最後の番地における、次に読み出すべきパターンデータの一部が記憶されているアドレスは、1組のデータX1の最初のアドレス値が記憶されている。したがって同期式メモリ26は、1組のデータX2を読み出した後、再度データX1を0000番地から読み出す。
このように、本実施例では、データX1とデータX2を交互に表示装置31に表示させるので、「白」と「黒」の配置が上下左右で反転した市松模様が表示装置31に表示される。
また、次のパターンデータを読み出すべきアドレス値を各アドレス領域に記憶させておくので、各アドレス領域が順番に整列しておらず、バラバラに存在していても確実にパターンデータの読み出しを実行できる。
21 通信手段
22 CPU(制御手段)
24 パターンデータ記憶手段
25,27 バッファ
26 同期式メモリ
28 PLL発信器
30 画像出力手段
31 表示装置
40 パターンデータの一部
42 同期信号
44 アドレス値
Claims (2)
- 所定のテストパターンを表示装置に出力するパターンジェネレータにおいて、
テストパターンのパターンデータを記憶しているパターンデータ記憶手段と、
パターンデータ記憶手段から取り出されたパターンデータを、一旦記憶する同期式メモリと、
同期式メモリから取り出されたパターンデータを表示装置へ出力するための出力手段と、
同期式メモリのクロック周波数を制御し、パターンデータ記憶手段から所定のパターンデータを取り出し、取り出したパターンデータを同期式メモリ内に記憶させるように制御する制御手段とを具備し、
前記制御手段は、
同期式メモリの1アドレス領域内に、パターンデータの一部と、該パターンデータの一部を表示装置に表示させる際の同期信号と、該一部のパターンデータの次に表示装置に表示させるべきパターンデータの一部が記憶されるアドレス値とを記憶させ、
前記同期式メモリは、
制御手段が制御するクロック周波数の1クロック毎に、1アドレス領域内に記憶されたパターンデータの一部と同期信号とを読み出して出力手段に出力し、該1アドレス領域内に記憶された次に読み出すべきアドレス値を参照して次のアドレスに移行することを特徴とするパターンジェネレータ。 - 表示装置における横方向への掃引1ライン分のパターンデータが記憶されている複数のアドレス領域を1組とし、該複数のアドレス領域の組を複数組組み合わせることによって、表示装置に表示させるパターンデータを構築することを特徴とする請求項1記載のパターンジェネレータ。
Priority Applications (1)
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JP2004044218A JP4400866B2 (ja) | 2004-02-20 | 2004-02-20 | パターンジェネレータ |
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