JP4375427B2 - 電子部品およびその製造方法 - Google Patents
電子部品およびその製造方法 Download PDFInfo
- Publication number
- JP4375427B2 JP4375427B2 JP2007100089A JP2007100089A JP4375427B2 JP 4375427 B2 JP4375427 B2 JP 4375427B2 JP 2007100089 A JP2007100089 A JP 2007100089A JP 2007100089 A JP2007100089 A JP 2007100089A JP 4375427 B2 JP4375427 B2 JP 4375427B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electronic component
- manufacturing
- hole
- mold resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
特に、ICチップやLSI等と基板との接続技術として、従来より図14に示されるようなチップキャリア型の電子部品が知られている。
この場合、スルーホール7は,プリント基板と同様にメッキで形成された銅上にニッケル、金メッキされているか、上述の導電ペーストが充填されていてもよい。
平面保持手段は、基板6の裏面に当てがう平面保持板80と、平面保持板80および基板6を合わせて挟持する断面「コ」字状の挟持部材81とで構成されており、基板6に着脱自在に装着される。この状態でモールド樹脂5は、使用するモールド材に合った方法で硬化させる。一般的には、モールド樹脂5は熱硬化型エポキシ系樹脂で構成されているため、恒温槽に入れて硬化させるようにする。
例えば、0.4mmの基板に、0.8mm〜0.9mm厚の精度で、モールド樹脂を塗布することができ、モールドクラックが発生することがなく、かつ電子部品としての厚さを最低限にすることができる。
このようにすれば、電子部品素材のモールド樹脂の塗布厚を均一にすることができ、切り出した電子部品のモールド樹脂の塗布厚、ひいては電子部品の厚さを一定にすることができる。なお、上記のモールド樹脂の重量を測定する手段としては、電子天秤を始めとする各種の秤が考えられ、また上記の治具としては、水準器を備えた3点支持(高さ調整可能な3本の脚)の台が考えられる。
ここで半導体素子1と配線パターン3とが3本以下の場合、前記スルーホール7は、基板4の四隅すべてを使用しなくてもよい。一方、この基板構造62の電子部品を製造する場合には、後に切断線となる仮想線の交差部にスルーホール(スルーホール素材)7を作り込んだ基板(基板素材)6を準備して、電子部品素材を形成し、これを仮想線に沿って切断するようにする。
すなわち、ハーフダイシングを最終的なチップキャリア型電子部品外形位置で行い、部品検査後同じ位置でフルダイシングを行い、最終的なチップキャリア型電子部品に仕上げても効果は変わらない。
この場合も、基板6表面に粘着性を有するシートを貼ってから行う。これにより、フルダイシングされた電子部品がバラバラにならず、かつメッキリード92も切断されるので、基板外形状態でチップキャリア型電子部品の検査を行うことができる。
以上述べてきた実施例中では、半導体素子をいわゆるワイヤーボンディング法で基板に搭載する方法について説明してきたが、TAB法、フリップチップ法等、他の既知の方法で搭載しても、もちろん構わない。特にフェースダウン方式によるフリップチップ実装にて行う場合には、ワイヤを引き回す領域に相当する面積分が省略可能であり、より小型化が図れることはいうまでもない。さらに、上記の実施例中では、半導体素子をチップキャリア型電子部品に搭載する場合について述べてきたが、搭載される部品は半導体素子に限らず、キャパシター、インダクター等他のどんな要素部品でも構わない。また、実施例中の基板には、単一の要素部品のみならず複数の要素部品が搭載されていても良い。もちろん、いわゆるMCM(マルチチップモジュール)を搭載するパッケージとしても、使用することができる。
Claims (16)
- 第1の面と、前記第1の面とは反対側の第2の面と、前記第1の面から前記第2の面に向かって前記基板を貫通するスルーホールと、前記第1の面に形成された第1の部分と前記スルーホール内に形成された第2の部分とを有する配線パターンと、を有する基板を準備する工程と、
前記スルーホール内であって、前記第2の部分上に導電材料を充填する工程と、
前記第1の面の上に要素部品を配置する工程と、
前記要素部品と前記配線パターンとを電気的に接続する工程と、
前記第1の面の上にモールド樹脂を設けて前記要素部品をモールドする工程と、
前記基板、前記モールド樹脂および前記導電材料を、前記スルーホールを通る格子状の仮想線に沿って切断する工程と、
を備えたことを特徴とする電子部品の製造方法。 - 請求項1記載の電子部品の製造方法において、
前記要素部品をモールドする工程は、治具により前記基板を水平に保持した状態で、前記モールド樹脂を硬化させることを特徴とする電子部品の製造方法。 - 請求項1または請求項2のいずれかに記載の電子部品の製造方法において、
前記導電材料を充填する工程は、前記導電材料を前記スルーホールに充填した後これをする加熱硬化させることにより、行われることを特徴とする電子部品の製造方法。 - 請求項1から請求項3のいずれかに記載の電子部品の製造方法において、
前記導電材料がハンダであり、前記導電材料を充填する工程は、ハンダペーストを前記スルーホールに充填した後、前記ハンダペーストを加熱溶融させることにより、行われることを特徴とする電子部品の製造方法。 - 請求項1から請求項3のいずれかに記載の電子部品の製造方法において、
前記導電材料がハンダであり、前記導電材料を充填する工程は、溶融して立たせた前記ハンダに前記スルーホールを接触させることにより、行われることを特徴とする電子部品の製造方法。 - 請求項1から請求項3のいずれかに記載の電子部品の製造方法において、
前記導電材料がハンダであり、前記導電材料を充填する工程は、前記基板の前記スルーホールを除く部分をマスキングした後、前記基板を溶融した前記ハンダに浸漬することにより、行われることを特徴とする電子部品の製造方法。 - 請求項1から請求項3のいずれかに記載の電子部品の製造方法において、
前記導電材料を充填する工程は前記スルーホールに厚くメッキを施すことにより、行われることを特徴とする電子部品の製造方法。 - 請求項1から請求項7のいずれかに記載の電子部品の製造方法において、
前記要素部品をモールドする工程の前に、前記基板素材に当該基板素材の平面度を保持する平面保持手段を取り付ける工程と、
前記モールド樹脂の硬化後であって前記基板、前記モールド樹脂および前記導電材料を切断する工程の前に、前記平面保持手段を取り去る工程とを、更に備えたことを特徴とする電子部品の製造方法。 - 請求項8に記載の電子部品の製造方法において、
前記モールド樹脂の硬化後であって、前記平面保持手段を取り去る前に、前記基板素材を加熱させ且つ徐冷させることを特徴とする電子部品の製造方法。 - 請求項1から請求項7のいずれかに記載の電子部品の製造方法において、
前記モールド樹脂の硬化後であって前記基板、前記モールド樹脂および前記導電材料を切断する工程の前に、前記基板に前記基板の平面度を保持する平面保持手段を取り付ける工程と、
前記平面保持手段を取り付けた工程の後、前記基板を加熱する工程と、
前記基板を加熱する工程の後、前記基板を徐冷させる工程と、
前記基板を徐冷させる工程の後、前記平面保持手段を取り去る工程と、
を更に備えたことを特徴とする電子部品の製造方法。 - 請求項8から請求項10のいずれかに記載の電子部品の製造方法において、
前記平面保持手段は、前記基板の前記第2の面に当てがう平面保持板と、前記平面保持板および前記基板素材を合わせて挟持する挟持部材とで、構成されていることを特徴とする電子部品の製造方法。 - 請求項1から請求項11のいずれかに記載の電子部品の製造方法において、
前記基板を準備する工程は、前記基板の前記第1の面に、前記配線パターンに連なるメッキリードを形成すること含むことを特徴とする電子部品の製造方法。 - 請求項12記載の電子部品の製造方法において、
前記基板、前記モールド樹脂および前記導電材料を切断する工程の前、前記基板および前記モールド樹脂に切り込みを入れて前記メッキリードを前記配線パターンから切り離す工程と、
前記メッキリードを前記配線パターンから切り離す工程の後、前記要素部品の電気的な検査を行う検査工程と、
を更に備えたことを特徴とする電子部品の製造方法。 - 請求項13記載の電子部品の製造方法において、
前記前記メッキリードを前記配線パターンから切り離す工程における前記切り込みが、前記仮想線に沿って行われることを特徴とする電子部品の製造方法。 - 周囲に外部電極を設けた方形の基板と、前記外部電極に電気的に接続された状態で当該基板の表面に載置した要素部品と、当該要素部品を前記基板の表面にモールドしたモールド樹脂とを備えたリードレスパッケージ型の電子部品において、
前記外部電極には金属材料が充填されており、
前記モールド樹脂の表面が平坦に形成されると共に、前記モールド樹脂の側面が前記金属材料の側面と面一に形成されており、
前記モールド樹脂の前記側面は、前記基板の側面と面一となっている部分を有することを特徴とする電子部品。 - 第1の面と、前記第1の面とは反対側の第2の面と、前記第1の面及び前記第2の面と交わる第3の面と、を有し、前記第3の面に凹部が形成されている基板と、
前記第1の面の上に形成された配線パターンと、
前記第1の面の上に設けられ、前記配線パターンと電気的に接続された要素部品と、
前記凹部内に設けられた導電部材と、
前記第1の面の上に設けられ、前記要素部品をモールドするモールド樹脂と、
を有し、
前記モールド樹脂の前記第1の面と向かい合う面と隣り合う複数の面のうちいずれかの面は、前記導電材料の前記基板と向かい合う面とは反対側の面と面一となっており、かつ、前記基板の前記第3の面と面一となっている部分を有する電子部品。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007100089A JP4375427B2 (ja) | 1994-06-22 | 2007-04-06 | 電子部品およびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14047394 | 1994-06-22 | ||
JP18826794 | 1994-08-10 | ||
JP2007100089A JP4375427B2 (ja) | 1994-06-22 | 2007-04-06 | 電子部品およびその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003386719A Division JP2004088127A (ja) | 1994-06-22 | 2003-11-17 | 電子部品素材および電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007184651A JP2007184651A (ja) | 2007-07-19 |
JP4375427B2 true JP4375427B2 (ja) | 2009-12-02 |
Family
ID=38340381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007100089A Expired - Fee Related JP4375427B2 (ja) | 1994-06-22 | 2007-04-06 | 電子部品およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4375427B2 (ja) |
-
2007
- 2007-04-06 JP JP2007100089A patent/JP4375427B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007184651A (ja) | 2007-07-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3541491B2 (ja) | 電子部品 | |
US5832600A (en) | Method of mounting electronic parts | |
JP2002270718A (ja) | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 | |
JPH1126478A (ja) | 半導体パッケージの製造方法 | |
US6329228B1 (en) | Semiconductor device and method of fabricating the same | |
JPH08279591A (ja) | 半導体装置とその製造方法 | |
JP2021005670A (ja) | 電子部品装置及び電子部品装置の製造方法 | |
JPH10256417A (ja) | 半導体パッケージの製造方法 | |
JP4353248B2 (ja) | 電子部品 | |
JP4375427B2 (ja) | 電子部品およびその製造方法 | |
JP4353267B2 (ja) | 電子部品の製造方法 | |
JP2004039988A (ja) | 素子搭載用回路基板及び電子装置 | |
KR100629887B1 (ko) | 금속 칩스케일 반도체패키지 및 그 제조방법 | |
JP2012209590A (ja) | 電子部品搭載多層配線基板及びその製造方法 | |
JP2001077518A (ja) | 電子部品実装プリント基板および電子部品取り外し方法 | |
JP2004088127A (ja) | 電子部品素材および電子部品の製造方法 | |
JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
JP3398580B2 (ja) | 半導体装置の製造方法及び基板フレーム | |
JP3582286B2 (ja) | 配線基板の製造方法 | |
TWI811721B (zh) | 嵌埋結構的製備方法 | |
JPH118335A (ja) | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 | |
JPH0595071A (ja) | 電子部品搭載用基板及びその製造方法 | |
JPH1116947A (ja) | 半導体パッケージ及びその製造方法 | |
CN116646259A (zh) | 封装结构及封装方法 | |
JP2006294825A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070507 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070507 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090818 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090831 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |