JP4322053B2 - フィルタ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されるデジタル楽音信号を設定される係数に応じたフィルタリング特性でフィルタリングするチェンバリンフィルタを備えたフィルタ装置に関する。
【０００２】
【従来の技術】
電子楽器の音色設定用フィルタにあっては、エンベロープやＬＦＯに応じてカットオフ周波数を変化させたりするために、チェンバリン型のフィルタを用いることが提案されていた（例えば、特許文献１参照。）。このチェンバリンフィルタは電子楽器の分野においては応用がきくデジタルフィルタとして知られている。図３はチェンバリンフィルタの一例の構成を示しており、このチェンバリンフィルタ１０は、加算器２０、２１、２３、２５と、遅延素子２７、２８と係数Ｆを有する乗算器２２、２４と、係数Ｗを有する乗算器２６とで構成されていて、この係数Ｆ、Ｗが設定されてフィルタリング特性が調整される。そして、図７はこのチェンバリンフィルタから出力されるＬＰＦ信号の周波数特性を示したもので、各特性曲線は２つのフィルタ係数を調整することで得ることができる。
【０００３】
【特許文献１】
特開平１０−１０５１７５号公報（第１１−１２頁、第４図）
【０００４】
【発明が解決しようとする課題】
しかし、図７に示すように、カットオフ周波数を上げて行くと、レゾナンスのピーク値が大きくなってしまい（符号Ａ参照）、聴感上不自然な音量変化が起こったり、この音量増加に伴ってフィルタ内部でオーバーフローが生じて出力音が歪む場合も生じ得た。
【０００５】
そこで、本発明は、カットオフ周波数増加に伴うレゾナンスのピーク値の増大化を抑制してチェンバリンフィルタの周波数特性を改善することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、フィルタ装置であって、
入力されるデジタル楽音信号を設定される係数に応じたフィルタリング特性でフィルタリングするチェンバリンフィルタを備え、
このチェンバリンフィルタの前段にＦＩＲフィルタを具備するように構成し、
前記チェンバリンフィルタは、
第１の加算器（２０）と第２の加算器（２１）と第１の係数Ｆを有する第１の乗算器（２２）と第３の加算器（２３）と第１の係数Ｆを有する第２の乗算器（２４）と第４の加算器（２５）とを直列に接続し、
第１の遅延素子（２８）によって当該フィルタ出力を前記第２の加算器（２１）および前記第４の加算器（２５）へ帰還させるように構成し、更に、
第２の遅延素子（２７）によって前記第３の加算器（２３）の出力をこの第３の加算器（２３）へ帰還させると共に第２の係数Ｗを有する第３の乗算器（２６）を介して前記第１の加算器（２０）へ帰還させるように構成し、
前記ＦＩＲフィルタは、
デジタル楽音信号をそのまま入力する、係数ａ０を有する第１の乗算器（３１）と、デジタル楽音信号を遅延素子（３３）を介して入力する係数ａ１を有する第２の乗算器（３２）と、乗算器（３１）および乗算器（３２）に接続された加算器（２０）とで構成され、
ローパスフィルタのカットオフ周波数値Ｆｃとレゾナンス値Ｑを受け付けて、この２つのパラメータＦｃ、Ｑに対応した係数を係数テーブルから求め、これを用いて補間演算を行って係数Ｆ、係数Ｗを求めると共に、「ａ０＝１−（Ｆｃ・Ｑ）／２、ａ１＝（Ｆｃ・Ｑ）／２」又は「ａ０＝１−Ｑ／２、ａ１＝Ｑ／２」なる演算によって係数ａ０、ａ１を求めるフィルタ係数演算部（１００）を更に備え、
係数Ｆを前記第１の乗算器（２２）及び前記第２の乗算器（２４）に供給すると共に係数Ｗを前記第３の乗算器（２６）に供給し、更に、
係数ａ０を前記ＦＩＲフィルタの前記第１の乗算器（３１）に供給すると共に係数ａ１を前記ＦＩＲフィルタの前記第２の乗算器（３２）に供給する構成としたことを特徴とするようにした。また、本発明の他の態様によれば、フィルタ装置であって、
入力されるデジタル楽音信号を設定される係数に応じたフィルタリング特性でフィルタリングするチェンバリンフィルタを備え、
このチェンバリンフィルタの後段にＦＩＲフィルタを具備するように構成し、
前記チェンバリンフィルタは、
第１の加算器（２０）と第２の加算器（２１）と第１の係数Ｆを有する第１の乗算器（２２）と第３の加算器（２３）と第１の係数Ｆを有する第２の乗算器（２４）と第４の加算器（２５）とを直列に接続し、
第１の遅延素子（２８）によって当該フィルタ出力を前記第２の加算器（２１）および前記第４の加算器（２５）へ帰還させるように構成し、更に、
第２の遅延素子（２７）によって前記第３の加算器（２３）の出力をこの第３の加算器（２３）へ帰還させると共に第２の係数Ｗを有する第３の乗算器（２６）を介して前記第１の加算器（２０）へ帰還させるように構成し、
前記ＦＩＲフィルタは、
前記チェンバリンフィルタの出力信号をそのまま入力する、係数ａ０を有する第１の乗算器（３１）と、前記チェンバリンフィルタの出力を遅延させる前記第１の遅延素子（２８）と、この前記第１の遅延素子（２８）を介して遅延された前記チェンバリンフィルタの出力を入力する係数ａ１を有する第２の乗算器（３２）と、乗算器（３１）および乗算器（３２）に接続された加算器（２０）とで構成され、
ローパスフィルタのカットオフ周波数値Ｆｃとレゾナンス値Ｑを受け付けて、この２つのパラメータＦｃ、Ｑに対応した係数を係数テーブルから求め、これを用いて補間演算を行って係数Ｆ、係数Ｗを求めると共に、「ａ０＝１−（Ｆｃ・Ｑ）／２、ａ１＝（Ｆｃ・Ｑ）／２」又は「ａ０＝１−Ｑ／２、ａ１＝Ｑ／２」なる演算によって係数ａ０、ａ１を求めるフィルタ係数演算部（１００）を更に備え、
係数Ｆを前記第１の乗算器（２２）及び前記第２の乗算器（２４）に供給すると共に係数Ｗを前記第３の乗算器（２６）に供給し、更に、
係数ａ０を前記ＦＩＲフィルタの前記第１の乗算器（３１）に供給すると共に係数ａ１を前記ＦＩＲフィルタの前記第２の乗算器（３２）に供給する構成としたことを特徴とするフィルタ装置が提供される。
【０００７】
本発明によれば、チェンバリンフィルタの前段又は後段にＦＩＲフィルタを具備し、このＦＩＲフィルタによってチェンバリンフィルタを備えたフィルタ装置全体の特性を是正し、カットオフ周波数増加に伴うレゾナンスのピーク値の増大化を抑制してチェンバリンフィルタの周波数特性を改善することが可能になる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
【００１１】
（第１実施形態）
図１は本発明の第１実施形態のフィルタ装置１のブロック構成図である。このフィルタ装置１は、入力されるデジタル楽音信号を設定される係数（本例ではＦ、Ｗの２個）に応じたフィルタリング特性でフィルタリングするチェンバリンフィルタ１０と、このチェンバリンフィルタ１０の前段に具備した１次の直接形構成のＦＩＲフィルタ３０と、を備えている。なお、「チェンバリンフィルタ」とは、一般に、一つのニ次ＩＩＲ（Infinite Impulse Response：無限インパルス応答）フィルタからＬＰＦ（ローパスフィルタ）、ＨＰＦ（ハイパスフィルタ）、ＢＰＦ（バンドパスフィルタ）の出力を同時に得ることができるフィルタであり、状態変数型フィルタとも称され、アナログの状態変数型フィルタをデジタルに置きかえることで設計されるものである。
【００１２】
さらに、フィルタ係数演算部１００は、ローパスフィルタのカットオフ周波数値（Ｆｃ：増幅度が３ｄＢ低下する周波数）とレゾナンス値（Ｑ：周波数特性のピーキング状態の程度を示すパラメータ）を２つのパラメータとして入力し、係数ａ０、ａ１、Ｆ、Ｗを求め、これをチェンバリンフィルタ１０やＦＩＲフィルタ３０に設定するように構成されている。より具体的には、フィルタ係数演算部１００が、２つのパラメータＦｃ、Ｑに対応した係数を不図示の係数テーブルから求め、これを用いて補間演算を行って係数Ｆ、係数Ｗを求めている。また、フィルタ係数演算部１００は、「ａ０＝１−（Ｆｃ・Ｑ）／２、ａ１＝（Ｆｃ・Ｑ）／２」又は「ａ０＝１−Ｑ／２、ａ１＝Ｑ／２」なる演算によって係数ａ０、ａ１を求めている。
【００１３】
チェンバリンフィルタ１０は、第１の加算器である加算器２０と、第２の加算器である加算器２１と、係数Ｆ（第１の係数）を有する第１の乗算器である乗算器２２と、第３の加算器である加算器２３と、係数Ｆ（第１の係数）を有する第２の乗算器である乗算器２４と、第４の加算器である加算器２５とを直列に接続し、第１の遅延素子である遅延素子２８によってフィルタ出力を第２の加算器である加算器２１および第４の加算器である加算器２５へ帰還させるように構成し、更に、第２の遅延素子である遅延素子２７によって第３の加算器である加算器２３の出力をこの加算器２３へ帰還させると共に係数Ｗ（第２の係数）を有する第３の乗算器である乗算器２６を介して第１の加算器である加算器２０へ帰還させるように構成している。
【００１４】
そして、チェンバリンフィルタ１０の係数Ｆ、Ｗは夫々、係数演算部１００によって求められて設定される。そして、図１に示すように、ＢＲＦ（バンドリジェクトフィルタ）信号、ＨＰＦ（ハイパスフィルタ）信号、ＢＰＦ（バンドパスフィルタ）信号、ＬＰＦ（ローパスフィルタ）信号がフィルタ装置１から出力される。かくして、係数Ｆ、Ｗを所要の値に設定することにより、デジタル楽音信号の所望のフィルタリング信号が出力されるように構成されている。
【００１５】
また、ＦＩＲフィルタ３０はデジタル楽音信号をそのまま入力する、係数ａ０を有する第１の乗算器である乗算器３１と、デジタル楽音信号を遅延素子３３を介して入力する第２の乗算器である乗算器３２と、乗算器３１および乗算器３２に接続された加算器２０とで構成されている。このＦＩＲフィルタ３０の伝達関数は「ａ０＋ａ１・Ｚ∧−１（∧ｘは指数を示すものとする）」となるため、１次のＦＩＲフィルタとなっている。なお、ＦＩＲフィルタの次数を適宜、高次数としても良い。
【００１６】
このように、図１のフィルタ装置１においては、「加算器２０、２１、２３、２５、乗算器２２、２４、２６、遅延素子２７、２８」でチェンバリンフィルタ１０を構成すると共に、「遅延素子３３、乗算器３１、３２、加算器２０」でチェンバリンフィルタ１０の前段にＦＩＲフィルタ３０を具備するように構成している。
【００１７】
（特性改善）
図５は横軸に周波数、縦軸に振幅をとったＦＩＲフィルタ３０の周波数特性である。また、図６は横軸に周波数、縦軸に振幅をとったフィルタ装置１全体のＬＰＦ信号の周波数特性であり、各特性曲線は係数Ｗ、Ｆを調整することによって得られる。図６と図７とを比較して参照すれば分かるように（一番カットオフ周波数の高い特性におけるレゾナンスピーク部（符号Ｂ）は２０（ｄＢ）より小さくなっている。）、カットオフ周波数増加に伴うレゾナンスのピーク値の増大化を抑制して、カットオフ周波数を移動（上昇）させた時のレゾナンスのピーク値の変化を小さく抑えることができるようになる。
【００１８】
（第２実施形態）
図２は第２実施形態のフィルタ装置２の構成図である。このフィルタ装置２の特徴はチェンバリンフィルタ１０の後段にＦＩＲ３５を具備するようにした点にある。即ち、図２のフィルタ装置２においては、「加算器２０、２１、２３、２５、乗算器２２、２４、２６、遅延素子２７、２８」でチェンバリンフィルタ１０を構成すると共に、「遅延素子２８、乗算器３１、３２、加算器３４」でチェンバリンフィルタ１０の後段にＦＩＲフィルタ３５を具備するように構成している。ＬＰＦ信号しか使用しない場合には、この構成においても、周波数増加に伴ってレゾナンスが上昇するチェンバリンフィルタ１０における従来の周波数特性を改善できるようになる。しかも、遅延素子２８は両フィルタで共用しているため、ＦＩＲフィルタ３５を構成する際に遅延素子を新たに１個設けなくても済むようになる。
【００１９】
以上の説明においては、図３に示したチェンバリンフィルタ１０の前段又は後段にＦＩＲフィルタを具備するようにしたが、同様に、他のタイプのチェンバリンフィルタに対して、その前段又は後段にＦＩＲフィルタを具備する構成としても良い。
【００２０】
図４はこの他のタイプのチェンバリンフィルタ１１の構成図であり、このチェンバリンフィルタ１１は、第１の加算器である加算器４０と、係数Ｆ（第１の係数）を有する第１の乗算器４１と、第２の加算器である加算器４２と、第１の遅延素子である遅延素子４３と、係数Ｆを有する第２の乗算器４４と、第３の加算器である加算器４５とを直列に接続し、低域通過フィルタ出力を第２の遅延素子である遅延素子４７を介して第３の加算器である加算器４５へ帰還させると共に第１の加算器である加算器４０に帰還させるように構成し、更に、第１の遅延素子である遅延素子４３の出力を、第２の加算器である加算器４２へ帰還させると共に、係数Ｗ（第２の係数）を有する第３の乗算器である乗算器４６を介して第１の加算器である加算器４０へ帰還させるように構成している。
【００２１】
そして、チェンバリンフィルタ１１の係数Ｆ、Ｗは夫々、係数演算部１００によって求められて設定される。そして、図２に示すように、ＬＰＦ（ローパスフィルタ）信号がフィルタ装置１から出力される。かくして、係数Ｆ、Ｗを所要の値に設定することにより、デジタル楽音信号のＬＰＦ通過後のフィルタリング信号が出力されるように構成されている。
【００２２】
このように一般のチェンバリンフィルタの前段又は後段にＦＩＲフィルタを具備する構成とすることによって、カットオフ周波数を移動させた時のレゾナンスピークの増大化を抑制することができる。
【００２３】
以上本発明の実施の形態について説明したが、本発明の要旨を逸脱しない範囲内で上記実施形態に種々の変形や変更を施すことが可能となる。また、フィルタ装置の構成を可能な限り専用のＬＳＩ等のハードウエアで実現することもできるし、その機能を可能な限りＣＰＵ（又はＤＳＰ）が動作プログラムを実行することによって実現することも可能である。
【００２４】
【発明の効果】
以上説明してきたように、本発明によれば、チェンバリンフィルタの前段又は後段にＦＩＲフィルタを具備し、このＦＩＲフィルタによってチェンバリンフィルタを備えたフィルタ装置全体の特性を是正し、カットオフ周波数増加に伴うレゾナンスのピーク値の増大化を抑制してチェンバリンフィルタの周波数特性を改善することが可能になるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のフィルタ装置１の構成図である。
【図２】本発明の第２実施形態のフィルタ装置１の構成図である。
【図３】チェンバリンフィルタ１０の構成図である。
【図４】チェンバリンフィルタ１１の構成図である。
【図５】ＦＩＲフィルタ３０の周波数特性の説明図である。
【図６】フィルタ装置１からのローパスフィルタ信号の周波数特性の説明図である。
【図７】従来のチェンバリンフィルタからのローパスフィルタ信号の周波数特性の説明図である。
【符号の説明】
１ フィルタ装置
２ フィルタ装置
２０ 加算器
２１ 加算器
２２ 乗算器
２３ 加算器
２４ 乗算器
２５ 加算器
２６ 乗算器
２７ 遅延素子
２８ 遅延素子
３０ ＦＩＲフィルタ
３１ 乗算器
３２ 乗算器
３３ 遅延素子
１００ 係数演算部

Claims (2)

1. フィルタ装置であって、
   入力されるデジタル楽音信号を設定される係数に応じたフィルタリング特性でフィルタリングするチェンバリンフィルタを備え、
   このチェンバリンフィルタの前段にＦＩＲフィルタを具備するように構成し、
   前記チェンバリンフィルタは、
   第１の加算器（２０）と第２の加算器（２１）と第１の係数Ｆを有する第１の乗算器（２２）と第３の加算器（２３）と第１の係数Ｆを有する第２の乗算器（２４）と第４の加算器（２５）とを直列に接続し、
   第１の遅延素子（２８）によって当該フィルタ出力を前記第２の加算器（２１）および前記第４の加算器（２５）へ帰還させるように構成し、更に、
   第２の遅延素子（２７）によって前記第３の加算器（２３）の出力をこの第３の加算器（２３）へ帰還させると共に第２の係数Ｗを有する第３の乗算器（２６）を介して前記第１の加算器（２０）へ帰還させるように構成し、
   前記ＦＩＲフィルタは、
   デジタル楽音信号をそのまま入力する、係数ａ０を有する第１の乗算器（３１）と、デジタル楽音信号を遅延素子（３３）を介して入力する係数ａ１を有する第２の乗算器（３２）と、乗算器（３１）および乗算器（３２）に接続された加算器（２０）とで構成され、
   ローパスフィルタのカットオフ周波数値Ｆｃとレゾナンス値Ｑを受け付けて、この２つのパラメータＦｃ、Ｑに対応した係数を係数テーブルから求め、これを用いて補間演算を行って係数Ｆ、係数Ｗを求めると共に、「ａ０＝１−（Ｆｃ・Ｑ）／２、ａ１＝（Ｆｃ・Ｑ）／２」又は「ａ０＝１−Ｑ／２、ａ１＝Ｑ／２」なる演算によって係数ａ０、ａ１を求めるフィルタ係数演算部（１００）を更に備え、
   係数Ｆを前記第１の乗算器（２２）及び前記第２の乗算器（２４）に供給すると共に係数Ｗを前記第３の乗算器（２６）に供給し、更に、
   係数ａ０を前記ＦＩＲフィルタの前記第１の乗算器（３１）に供給すると共に係数ａ１を前記ＦＩＲフィルタの前記第２の乗算器（３２）に供給する構成としたことを特徴とするフィルタ装置。
2. フィルタ装置であって、
   入力されるデジタル楽音信号を設定される係数に応じたフィルタリング特性でフィルタリングするチェンバリンフィルタを備え、
   このチェンバリンフィルタの後段にＦＩＲフィルタを具備するように構成し、
   前記チェンバリンフィルタは、
   第１の加算器（２０）と第２の加算器（２１）と第１の係数Ｆを有する第１の乗算器（２２）と第３の加算器（２３）と第１の係数Ｆを有する第２の乗算器（２４）と第４の加算器（２５）とを直列に接続し、
   第１の遅延素子（２８）によって当該フィルタ出力を前記第２の加算器（２１）および前記第４の加算器（２５）へ帰還させるように構成し、更に、
   第２の遅延素子（２７）によって前記第３の加算器（２３）の出力をこの第３の加算器（２３）へ帰還させると共に第２の係数Ｗを有する第３の乗算器（２６）を介して前記第１の加算器（２０）へ帰還させるように構成し、
   前記ＦＩＲフィルタは、
   前記チェンバリンフィルタの出力信号をそのまま入力する、係数ａ０を有する第１の乗算器（３１）と、前記チェンバリンフィルタの出力を遅延させる前記第１の遅延素子（２８）と、この前記第１の遅延素子（２８）を介して遅延された前記チェンバリンフィルタの出力を入力する係数ａ１を有する第２の乗算器（３２）と、乗算器（３１）および乗算器（３２）に接続された加算器（２０）とで構成され、
   ローパスフィルタのカットオフ周波数値Ｆｃとレゾナンス値Ｑを受け付けて、この２つのパラメータＦｃ、Ｑに対応した係数を係数テーブルから求め、これを用いて補間演算を行って係数Ｆ、係数Ｗを求めると共に、「ａ０＝１−（Ｆｃ・Ｑ）／２、ａ１＝（Ｆｃ・Ｑ）／２」又は「ａ０＝１−Ｑ／２、ａ１＝Ｑ／２」なる演算によって係数ａ０、ａ１を求めるフィルタ係数演算部（１００）を更に備え、
   係数Ｆを前記第１の乗算器（２２）及び前記第２の乗算器（２４）に供給すると共に係数Ｗを前記第３の乗算器（２６）に供給し、更に、
   係数ａ０を前記ＦＩＲフィルタの前記第１の乗算器（３１）に供給すると共に係数ａ１を前記ＦＩＲフィルタの前記第２の乗算器（３２）に供給する構成としたことを特徴とするフィルタ装置。

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