JP4316701B2 - 2つの構造体の分子結合および分子結合解除のための処理プロセス - Google Patents
2つの構造体の分子結合および分子結合解除のための処理プロセス Download PDFInfo
- Publication number
- JP4316701B2 JP4316701B2 JP23326898A JP23326898A JP4316701B2 JP 4316701 B2 JP4316701 B2 JP 4316701B2 JP 23326898 A JP23326898 A JP 23326898A JP 23326898 A JP23326898 A JP 23326898A JP 4316701 B2 JP4316701 B2 JP 4316701B2
- Authority
- JP
- Japan
- Prior art keywords
- bonding
- structures
- interface
- substrate
- molecular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の属する技術分野】
この発明は、分子接着により2つの構造体を結合および結合解除(unbond)するための処理プロセスに関する。
構造体は、接着により他の部分と結合され得る任意の精密機械的な、または、集積された光学的な部分、または超小型電子部分である。例えば、この種の構造体は、電子式、光学式または機械式の要素が備えられまたは備えられていない基板または支持板とすることができる。
さらに、分子接着による結合は、相互に接触した構造体の表面に存在する化学的な終端間の相互作用を含んでいる。
【0002】
この発明は、特に、集積回路を有する装置の製造に用途を有している。いくつかの製造プロセスにおいて、集積回路を包含する半導体基板は、補強基板と結合されなければならず、かつ、その後、処理の終了時に分離される。
【0003】
【従来の技術】
上述したように、そして、特に、動力回路の製造に関する超小型電子アプリケーションにおいて、集積された電子回路からなる半導体ウェーハは、広くて薄い板の形態をしている。例えば、4インチ(約10cm)の直径と200μmより小さい厚さ寸法を有するウェーハが使用される。
【0004】
超小型電子装置の製造のための、例えば、フォトリピータ(photorepeater)のような標準的な装置は、この薄さの基板を処理するのには適していない。さらに、薄い半導体基板は、壊れやすく、取扱いステップ、特に、自動処理装置を使用した取扱いに適していない。この薄い基板または集積回路を有しまたは有しない基板の表面層は「取扱い基板(handling substrate)」とも呼ばれる処理サポート上に接着されてもよい。取扱い基板は、したがって、全ての必要な処理および操作のために十分な機械的強度を提供する。
【0005】
以下に示された添付の図1〜図3は、一例として、集積回路を含む薄層の移動を示している。
図1において符号10として示された薄層は、最初に、ソース基板と呼ばれる基板12に固定されている。薄層は図示しない集積された電子部品および回路を具備している。
【0006】
ソース基板12および薄い表面層10は、該薄い表面層を取扱い基板14上に接着することにより、取扱い基板14上に移動される。このようにして得られた構造体が、図1に示されている。
ソース基板は、その後、図2に示される構造体を得るために、研削または分割のような処理、エッチングおよび/またはポリッシングによって消滅される。
集積回路を具備する薄層10は、その後、取扱い基板14上に逆さまにして接着される。したがって、取扱い基板は、他の製造操作または処理のために必要な剛性をこの層に付与する。
【0007】
図3に示される最終ステップにおいて、電子回路を含む薄層10は、それが永久的に固定されるターゲット基板または目標基板16に移動させられる。
目標基板16への取付後に、薄層10は、取扱い基板14から分離される。したがって、取扱い基板14は、図3に破線で示されている。
この種の処理は、文献(1)に詳細に説明されており、この文献については、この発明の詳細な説明の末尾に参照されている。
【0008】
薄層10は、例えば、適当な接着剤を用いて、熱を加えないで、取扱い基板14に接着され得る。接着は、その後、撤回可能であり、薄層10を取扱い基板から分離することができる。しかしながら、薄層10と取扱い基板14との間にある接着は、特に、その後の高温における処理に対しては不十分であってもよい。特に、接着剤は、高温に耐えることができない。
【0009】
さらに、接着のために添加される材料(接着剤)は、その後の処理の間に、接着された部分の金属的な、または、有機的な汚染を生じることになる。
これらの不都合は、接着剤または添加材を全く使用しない分子結合による好適な接着により避けられる。2つの構造体の分子接着による結合は、4つの主なステップを含んでおり、これらについては以下に説明する。
【0010】
第1のステップは、接触させられるようになる構造体の表面の準備である。良質の分子結合には、好ましくは0.5nm(4Å)より小さくあるべきである表面粗度、表面上に塵(粒子サイズ>0.2μm)の無いこと、接触させられる表面の平坦度およびこれらの表面の化学的状態のような重要なパラメータの調節が必要である。
したがって、第1のステップは、主として、異質の粒子を消滅させ、これらの表面を親水性にするために接着されるべき構造体の表面を清掃することからなっている。
【0011】
図4は、その1つの表面22が親水性にされたシリコン基板20からなる結合のための構造体を示している。表面22は、本質的にSi−OH化学基からなる第1の親水性層24と、該親水性基24上に吸収される1つ(または複数)の水H2Oの層26とを具備している。
【0012】
第2のステップは、2つの構造体の親水性表面を接触状態に結合されるようにすることからなっている。それらを接触状態とすることは、これらの構造体上に吸収された水層を、相互に作用させるように、それらに対して十分に近接させるようになる。水の分子間に印加される引力は、各構造体の表面全体に沿って徐々に伝播される。接触している表面は、その後、一体に結合される。
【0013】
刃挿入方法(blade insertion method)により測定されるような結合エネルギは、0.15J/m2程度のものである。この値は、典型的には、各構造体上の2つの水層の間の水素形式の接着剤の値である。
この説明の末尾において参照されている文献(2)は、刃挿入方法の図示を含んでいる。
【0014】
第3のステップは、接着剤の固化熱処理からなっている。
熱処理は、200℃程度の温度まで及んで、組み立てられた構造体の間の水層を消滅させることができる。
【0015】
構造体の接着は、その後、各構造体におけるSi−OH化学基の層間のOH基の結合によりそれぞれ行われる。Si−OH基の層は、図4に参照符号24として示されていることを特筆しておく。この相互作用は接触している2つ構造体の距離を低減させ、かつ、追加のOH基の相互作用に帰結する。このように、結合エネルギは、200℃〜900℃の処理温度に対して増加する。
【0016】
最後に、900℃より高い熱処理からなる第4のステップが存在してもよい。このステップにおいて、相互作用するSi−OH基は、より強靭なSi−O−Si形式の結合に変化する。したがって、これにより、結合エネルギの非常に大きな増加が与えられる。
【0017】
図5のグラフは、分子接着により結合された構造体間の単位面積当たりの結合エネルギを縦座標とした、処理温度の関数として示している。結合エネルギは、J/m2で表され、温度は℃で表されている。
【0018】
グラフ中の領域32,33,34は、結合プロセスにおける第2、第3および第4のステップに関連し、水層間の水素形式の相互作用、OH基(参照符号24)間の水素相互作用、および、Si−O−Si形式の相互作用にそれぞれ対応している。シリコンウェーハの結合のより良好な説明は、文献(3)に見いだすことができ、この文献はこの説明の末尾において参照されている。
【0019】
【発明が解決しようとする課題】
600℃を超える処理温度においては、2つの組み立てられた構造体を、それらの厳しい劣化を生じさせることなく分解することは不可能になる。組み立てられた構造体がシリコン基板である場合には、2J/m2より大きな結合エネルギが得られ得る。これらのエネルギは、シリコン材料の凝集エネルギと同程度の大きさのものである。
【0020】
図1〜図3に示されたような移動プロセスにおいて分子結合が使用される場合には、薄層または取扱い基板を破壊することなく、機械的な力をかけて薄層から取扱い基板を分離することが不可能であることは、即座に明らかである。
したがって、薄層は、取扱い基板を消滅させることにより該取扱い基板から分離される。例えば、取扱い基板は、研削および/または機械化学的浸食によって消滅され得る。
【0021】
この場合に、薄層を移動するためのプロセスは、各処理された薄層のために取扱い層を犠牲にすることを含んでいる。この犠牲は、大きな生産コストをも生み出すものである。
【0022】
【課題を解決するための手段】
この発明の目的は、第1に非常に強力な分子結合を2つの構造体の間に与えることができ、かつ、結合界面に沿って該構造体を結合解除することもできる2つの構造体の結合のために処理を提供することである。
この発明の他の目的は、組み立てられた構造体に損傷を与えない結合解除を可能にする処理を提案することである。さらに詳細に、これらの目的を達成するために、この発明の目的は、2つの構造体を、結合界面上の分子接着により結合し、かつ該結合界面に沿って2つの構造体を分離するための処理プロセスである。
【0023】
この発明によれば、
− 構造体内を結合界面に拡散することができる少なくとも1つの要素を含む少なくとも1つの構造体を使用して結合が行われ、
− 該結合界面を弱めるために、前記要素を結合界面に向けて拡散させるのに十分な熱供給による結合解除(unbonding)のために、熱処理が使用される。
【0024】
拡散を生じさせることができる要素は、材料の中に本質的に存在するかまたは、材料内に故意にまたは偶発的に添加された任意の要素または化合物を指しており、結合界面と反応するために、結合界面に向かって材料内を移動することができる。この要素は、その後、熱処理中にこの界面を変質させることができ、かつ、界面の各側の2つの部材の分離を生じさせる。この分離は、熱処理中に界面において形成されるガス相により補助され得る。
【0025】
さらに、熱供給は、構造体にかけられる時間/温度の対により実行されかつ定義される熱処理の合計を意味している。
したがって、(結合界面の各側の)2つの部材を分離するように設計された熱処理は、結合解除前の組み立てられた構造体にかけられる熱処理を考慮してもよい。
【0026】
プロセスの1つの特定の実施形態によれば、水素注入が少なくとも一方の構造体内に、結合前に行われてもよい。前記要素を構成する水素は、構造体内で拡散可能である。
【0027】
例えば、注入は、1016〜5×1016(5.1016)(H+/cm2)の投与量および20〜500keVのエネルギでシリコン内に実施される。好ましくは、投与量は3×1016(3.1016)(イオン/cm2)程度であり、注入エネルギは、70keV程度である。投与量は、注入条件に依存し、特に、注入中の構造体の温度に依存する。
【0028】
1つの変形例によれば、プラズマ強化化学蒸着により形成されOH分子を含む表面酸化物層を具備する少なくとも1つの構造体が使用されてもよく、前記要素を形成する前記OH分子は拡散することができる。
例えば、結合解除のための熱処理は、600〜1350℃の温度で、シリコンに対して実施され得る。この温度は、ガリウム砒素(AsGa)に対しては、200〜600℃程度となるように選択される。炭化珪素(SiC)に対して、選択された温度は、600℃と1350℃を超える溶融温度との間の温度である。
【0029】
例えば、熱処理は、加熱ランプの下で、または炉内において、行われ得る。
組み立てられる構造体は、単一の固体材料からなる構造体からなっていてもよく、または、処理されたまたは処理されていない領域を含む多層構造体からなっていてもよい。
【0030】
構造体の多層の性質は、結合解除ステップ中の構造体の分離を容易にする内部応力を有益に発生する。
同様に、組み立てられるべき前記構造体の少なくとも1つにおける表面は、結合前に、レリーフを形成するように準備されてもよい。このレリーフも、結合解除に際して構造体の分離を容易にする。
【0031】
最後に、結合解除をさらに容易にするために構造体に外部分離力が印加され得る。例えば、張力または曲げ力、またはせん断力が、構造体間の界面に刃を挿入することにより、構造体に印加され得る。
この発明の他の特徴および利点は、添付図面における図を参照した以下の説明からより明らかになる。この説明は、例示のためとしてのみ与えられるものであり、限定的な方法で与えられるものではない。
【0032】
【発明の実施の形態】
既に説明された図1は、取扱い基板と呼ばれる他の基板と組み合わせられたソース基板と呼ばれる基板上に薄層を具備する構造の概略的な断面図である。
既に説明された図2は、薄層が結合される取扱い基板の概略的な断面図である。
既に説明された図3は、目標基板と呼ばれる基板上に移動された薄層の概略的な断面図である。
図4は、分子結合のために準備された構造体の概略的な断面図である。
図5は、分子結合ステップ中の2つの構造体間の結合エネルギを示すグラフである。
図6は、シリコンウェーハを具備する構造体の概略的な断面図であり、この発明による分子結合のためのこの構造体の準備を示している。
図7は、シリコンウェーハを具備する他の構造体に結合された図6の構造体の断面図である。
図8および図9は、図7に示された組み立てられた構造体の断面を示しており、この発明に従う結合解除のための処理ステップを示している。
図10は、この発明に従う2つの構造体の分子結合により得られた他の組立体の断面を示している。
図11は、この発明による結合解除処理中の図10における組立体の断面を示している。
【0033】
図6は、この発明に従う分子接着により結合されるべき構造体100を示している。この構造体100は、表面珪素酸化物層104により被覆されたシリコン基板102を具備している。注入された水素層106は、酸化物層104を通してシリコン基板102への水素イオンの注入により形成される。この例では、70keV程度のエネルギで注入された水素層は、3×1016イオン/cm2の濃度および400nmの厚さを有しており、構造体100の上表面110の下の300nm程度の深さに埋め込まれている。(図は、一定の縮尺とはされておらず、これらの比率で示されてはいない。)
【0034】
水素は、それらの原子形態(例えばH)またはそれらの分子形態(例えばH2)、またはそれらのイオン形態(H+、H2 +等)またはそれらの同位体(重水素)または同位体とイオン形態のいずれかにおいて形成されたガス状の物質を指している。
【0035】
必要ならば、構造体100の表面110は、その後、それを親水性にし、全ての粒子を除去するために洗浄される。水の膜(図示せず)が、表面110上に形成される。
小さい起伏が、構造体100の表面110に設けられまたは維持されてもよい。
【0036】
図7に示されるように、構造体100は、その後、第2の構造体120と組み合わせられる。第2の構造体は、シリコン基板122からなり、構造体100と接触しているその表面も、それを親水性とするために洗浄されていることが有利である。
参照符号124は、組み合わせられた構造体100,120間の界面を指している。
【0037】
構造体は、その後、第1に、組み立てられた構造体の間の水の層を消滅させ、接触している表面間に分子結合を形成する500℃程度の温度で焼鈍される。
500℃において達成される分子結合の結合エネルギは、0.5J/m2程度のものである。例えば、この結合エネルギは、集積回路を含むシリコン基板を操作基板に接着するために十分なものである。特に、超小型電子装置の製造に通常使用される装置におけるウェーハのために想定される全ての処理に対して十分である。
【0038】
熱処理が長くされたときに、または他の熱処理が800℃程度またはそれ以上の温度で実施されたときに、結合解除領域(図8、図9において符号130として示されている)が組み合わせられた構造体100,120間の界面に現れる。
【0039】
結合解除領域の形成は、構造体にかけられる熱供給によって調節される。熱処理は、水素を構造体100内の注入された層106から結合界面124に向けて(酸素が存在する場合には酸素を通して)拡散するように強制する。
【0040】
拡散する水素は、界面において捕らえられ、該界面に蓄積し、ガス状の形態で該界面に沿って移動する。したがって、界面124における水素の蓄積は、少なくとも部分的に結合力に打ち勝つことができる。図8,9内の矢印132は、水素の結合界面124に向かう拡散を示している。
使用される熱供給の大きさに応じて、結合解除領域130は、局所的(図8)または界面の全表面にわたって広がる(図9)こともできる。
【0041】
完全な結合解除を達成するために必要な熱供給は、材料内に存在する、少なくとも一方の構造体からの移動できる要素の量に依存している。その結果、この例において、熱供給は、水素注入量に関連している。例えば、3×1016cm3の投与量に対する供給量は900℃/30分でよい。
【0042】
図10は、この発明の他の具体的な実施形態を示している。図10は、第1の構造体200と、上述したような分子結合により結合された第2の構造体220との組立体の断面図である。符号224は、組み立てられた構造体の表面間の結合界面を示している。
【0043】
第1の構造体は、本質的に、その表面に酸化物層206が形成されているシリコンウェーハ202からなっている。該層206における酸化物は、プラズマ強化化学蒸着技術により蒸着されている。この種の酸化物は、拡散することができるOH分子を含むという特殊な特徴を有している。
【0044】
約500℃以下の温度で実施される第1の熱処理は、分子結合エネルギを増大させる。
熱処理が継続され、または、約500℃を超える温度において再開されるときに、酸化物層206に含まれているOH基は、特に、それらが捕らえられる界面224に向かって拡散しかつ移動する。OH基の界面に向けた拡散は、矢印232で示されている。
【0045】
界面224において、OH分子は、ガス状の形態および濃度で結合界面において放出される。この現象は、泡の形成を生じさせ、結合界面を弱くする。
ガスにより発生された圧力の作用下において、図11に示された結合解除された領域230は、2つの構造体200,220が完全に結合解除されるまで伝播する。構造体の分離は、機械的な外部の分離力をかけることにより容易になる。これらの力は、図11に、矢印240,241によって示されている。これらの力は、張力および/またはせん断力である。
【0046】
したがって、この発明に係るプロセスは、特に、集積回路ウェーハの分子結合のために、いかなる物質をも添加することなしに、撤回し得る結合を可能としながら、使用され得る。
【0047】
さらに、この発明は、上記に定義されたようないかなる形式の構造体にも適用できる。この発明は、シリコンを含む構造体のみに関連するものではなく、半導体を用いた他の構造体(Si,SiC,AsGa等)、絶縁構造体(ガラス、石英等)および導体構造体(金属合金等)にさえも関連していることを特筆しておく。
【0048】
参照された文献
(1)仏国特許出願公開第2744285号公報
(2) "Bonding of silicon wafers for silicon-on-insulator"
W.P. Maszara, G. Goetz, A. Caviglia and J.B. McKitterick
Aerospace Technology Center, Allied signal Aerospace Company,
Columbia, Maryland 21045
(Received 12 April 1988, accepted for publication 28 July 1988).
(3) "A model for the silicon wafer bonding process"
R. Stengl, T. Tan and U. Gosele
School of Engineering, Duke University, Durham, North Carolina
27706, USA
(Received May 8, 1989, accepted for publication July 15, 1989).
Japanese Journal of Applied Physics, vol.28, No.10,
October 1989, pp.1735-1741.
【図面の簡単な説明】
【図1】 操作基板と呼ばれる他の基板と組み合わせられた、ソース基板と呼ばれる基板上に薄層を具備する構造体の概略的な断面図である。
【図2】 薄層が結合される操作基板の概略的な断面図である。
【図3】 目標基板と呼ばれる基板上に移動された薄層の概略的な断面図である。
【図4】 分子結合のために準備された構造体の概略的な断面図である。
【図5】 分子結合ステップ中の2つの構造体間の結合エネルギを示すグラフである。
【図6】 シリコンウェーハを具備する構造体の概略的な断面図であり、この発明による分子結合のためのこの構造体の準備を示している。
【図7】 シリコンウェーハを具備する他の構造体に結合された図6の構造体の断面図である。
【図8】 図7に示された組み立てられた構造体の断面を示しており、この発明に従う結合解除のための処理ステップを示している。
【図9】 図8と同様の処理ステップを示す図である。
【図10】 この発明に従う2つの構造体の分子結合により得られた他の組立体の断面を示している。
【図11】 この発明による結合解除処理中の図10における組立体の断面を示している。
【符号の説明】
100,120;200,220 構造体
124,224 結合界面
240,241 外部分離力
Claims (10)
- 結合界面(124,224)における分子接着による2つの構造体(100,120;200,220)の結合および前記結合界面に沿う前記2つの構造体の結合解除のための処理プロセスであって、前記構造体内を前記結合界面に向かって拡散することができる少なくとも1つの要素を含む少なくとも1つの構造体(100,200)を使用して結合が行われ、前記要素を前記結合界面(124,224)に向かって拡散させて前記結合界面を弱めるガス相を該結合界面に形成するように十分な熱供給を伴う熱処理を使用して結合解除が行われることを特徴とするプロセス。
- 結合前に前記少なくとも1つの構造体(100)内に水素注入が行われ、該水素が、前記構造体内を拡散することができる前記要素を形成していることを特徴とする請求項1記載のプロセス。
- 注入が、シリコン内に、1016〜5×1016 (H + /cm 2 )の間の投与量および20〜500keVのエネルギで行われることを特徴とする請求項2記載のプロセス。
- プラズマ強化化学蒸着により形成され、かつ、OH分子を含む表面酸化物層を具備する少なくとも1つの構造体(200)が使用され、前記OH分子が拡散可能な要素を形成していることを特徴とする請求項1記載のプロセス。
- 前記熱処理が、600〜1350℃の間の温度で行われることを特徴とする請求項3記載のプロセス。
- 前記熱処理が、結合された構造体を加熱ランプからの照射に晒すことにより実施されることを特徴とする請求項1記載のプロセス。
- 前記熱処理が、炉内において行われることを特徴とする請求項1記載のプロセス。
- 少なくとも1つの構造体が、多層の構造体であることを特徴とする請求項1記載のプロセス。
- 前記少なくとも1つの構造体の表面が、そこにレリーフを形成するように結合前に準備されることを特徴とする請求項1記載のプロセス。
- 結合解除時には、構造体に外部の分離力(240,241)が印加されることを特徴とする請求項1記載のプロセス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9710480 | 1997-08-19 | ||
FR9710480A FR2767604B1 (fr) | 1997-08-19 | 1997-08-19 | Procede de traitement pour le collage moleculaire et le decollage de deux structures |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11154652A JPH11154652A (ja) | 1999-06-08 |
JP4316701B2 true JP4316701B2 (ja) | 2009-08-19 |
Family
ID=9510376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23326898A Expired - Lifetime JP4316701B2 (ja) | 1997-08-19 | 1998-08-19 | 2つの構造体の分子結合および分子結合解除のための処理プロセス |
Country Status (5)
Country | Link |
---|---|
US (1) | US6429094B1 (ja) |
EP (1) | EP0898307B1 (ja) |
JP (1) | JP4316701B2 (ja) |
DE (1) | DE69836707T2 (ja) |
FR (1) | FR2767604B1 (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
FR2774511B1 (fr) * | 1998-01-30 | 2002-10-11 | Commissariat Energie Atomique | Substrat compliant en particulier pour un depot par hetero-epitaxie |
US6566233B2 (en) | 1999-12-24 | 2003-05-20 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded wafer |
FR2815121B1 (fr) * | 2000-10-06 | 2002-12-13 | Commissariat Energie Atomique | Procede de revelation de defauts cristallins et/ou de champs de contraintes a l'interface d'adhesion moleculaire de deux materiaux solides |
JP2002270553A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Gas Chem Co Inc | 電子部品の製造法 |
FR2823599B1 (fr) * | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
FR2835095B1 (fr) * | 2002-01-22 | 2005-03-18 | Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique | |
FR2837981B1 (fr) * | 2002-03-28 | 2005-01-07 | Commissariat Energie Atomique | Procede de manipulation de couches semiconductrices pour leur amincissement |
JP4277481B2 (ja) * | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
FR2848336B1 (fr) | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
FR2856192B1 (fr) * | 2003-06-11 | 2005-07-29 | Soitec Silicon On Insulator | Procede de realisation de structure heterogene et structure obtenue par un tel procede |
FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
FR2860178B1 (fr) * | 2003-09-30 | 2005-11-04 | Commissariat Energie Atomique | Procede de separation de plaques collees entre elles pour constituer une structure empilee. |
FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
US7608520B2 (en) * | 2003-11-06 | 2009-10-27 | Panasonic Corporation | Method for bonding substrate, bonded substrate, and direct bonded substrate |
FR2880189B1 (fr) * | 2004-12-24 | 2007-03-30 | Tracit Technologies Sa | Procede de report d'un circuit sur un plan de masse |
FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
JP4830418B2 (ja) * | 2005-09-16 | 2011-12-07 | 株式会社デンソー | 半導体装置 |
FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
FR2903808B1 (fr) * | 2006-07-11 | 2008-11-28 | Soitec Silicon On Insulator | Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique |
US8124499B2 (en) * | 2006-11-06 | 2012-02-28 | Silicon Genesis Corporation | Method and structure for thick layer transfer using a linear accelerator |
US20080128641A1 (en) * | 2006-11-08 | 2008-06-05 | Silicon Genesis Corporation | Apparatus and method for introducing particles using a radio frequency quadrupole linear accelerator for semiconductor materials |
FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
US20080188011A1 (en) * | 2007-01-26 | 2008-08-07 | Silicon Genesis Corporation | Apparatus and method of temperature conrol during cleaving processes of thick film materials |
FR2925221B1 (fr) | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
FR2926672B1 (fr) * | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication de couches de materiau epitaxie |
FR2926674B1 (fr) | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
FR2926748B1 (fr) * | 2008-01-25 | 2010-04-02 | Commissariat Energie Atomique | Objet muni d'un element graphique reporte sur un support et procede de realisation d'un tel objet. |
FR2931014B1 (fr) * | 2008-05-06 | 2010-09-03 | Soitec Silicon On Insulator | Procede d'assemblage de plaques par adhesion moleculaire |
FR2938117B1 (fr) * | 2008-10-31 | 2011-04-15 | Commissariat Energie Atomique | Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree |
US7927975B2 (en) * | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
JP5524776B2 (ja) * | 2010-09-10 | 2014-06-18 | 日本電信電話株式会社 | 薄膜形成方法及びシートフィルム |
US8524572B2 (en) * | 2011-10-06 | 2013-09-03 | Micron Technology, Inc. | Methods of processing units comprising crystalline materials, and methods of forming semiconductor-on-insulator constructions |
WO2014020387A1 (en) | 2012-07-31 | 2014-02-06 | Soitec | Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices |
FR3029538B1 (fr) * | 2014-12-04 | 2019-04-26 | Soitec | Procede de transfert de couche |
FR3077924B1 (fr) * | 2018-02-13 | 2020-01-17 | Soitec | Structure demontable et procede de demontage utilisant ladite structure |
FR3079532B1 (fr) * | 2018-03-28 | 2022-03-25 | Soitec Silicon On Insulator | Procede de fabrication d'une couche monocristalline de materiau ain et substrat pour croissance par epitaxie d'une couche monocristalline de materiau ain |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2501907A1 (fr) * | 1981-03-13 | 1982-09-17 | Thomson Csf | Procede de positionnement, de maintien d'un substrat plan sur une platine porte-substrat et de retrait de ce substrat ainsi que l'appareillage pour la mise en oeuvre du procede |
US5503704A (en) * | 1993-01-06 | 1996-04-02 | The Regents Of The University Of California | Nitrogen based low temperature direct bonding |
WO1994017551A1 (en) * | 1993-01-19 | 1994-08-04 | Hughes Aircraft Company | Intermediate-temperature diffusion welding |
US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
US5510277A (en) * | 1994-06-29 | 1996-04-23 | At&T Corp. | Surface treatment for silicon substrates |
FR2736206B1 (fr) * | 1995-06-30 | 1997-08-08 | Commissariat Energie Atomique | Procede de realisation d'un substrat d'interconnexion permettant de connecter une puce sur un substrat de reception |
DE19648501A1 (de) * | 1996-11-22 | 1998-05-28 | Max Planck Gesellschaft | Verfahren für die lösbare Verbindung und anschließende Trennung reversibel gebondeter und polierter Scheiben sowie eine Waferstruktur und Wafer |
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
-
1997
- 1997-08-19 FR FR9710480A patent/FR2767604B1/fr not_active Expired - Lifetime
-
1998
- 1998-08-11 US US09/132,059 patent/US6429094B1/en not_active Expired - Lifetime
- 1998-08-17 EP EP98402073A patent/EP0898307B1/fr not_active Expired - Lifetime
- 1998-08-17 DE DE69836707T patent/DE69836707T2/de not_active Expired - Lifetime
- 1998-08-19 JP JP23326898A patent/JP4316701B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20020022337A1 (en) | 2002-02-21 |
EP0898307B1 (fr) | 2006-12-27 |
US6429094B1 (en) | 2002-08-06 |
DE69836707T2 (de) | 2007-10-11 |
DE69836707D1 (de) | 2007-02-08 |
EP0898307A1 (fr) | 1999-02-24 |
JPH11154652A (ja) | 1999-06-08 |
FR2767604A1 (fr) | 1999-02-26 |
FR2767604B1 (fr) | 2000-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4316701B2 (ja) | 2つの構造体の分子結合および分子結合解除のための処理プロセス | |
US7351644B2 (en) | Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process | |
US20070029043A1 (en) | Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process | |
KR100751125B1 (ko) | 지지 기판 및 초박층을 갖는 구조체를 취득하기 위한 방법 | |
KR100742240B1 (ko) | 과깨짐 형성 단계를 포함하는 박막의 전달 방법 | |
US8202785B2 (en) | Surface treatment for molecular bonding | |
US6465327B1 (en) | Method for producing a thin membrane and resulting structure with membrane | |
TWI337762B (en) | A method of fabricating a thin film | |
US20080064182A1 (en) | Process for high temperature layer transfer | |
US20030077885A1 (en) | Embrittled substrate and method for making same | |
US7972939B2 (en) | Transfer method with a treatment of a surface to be bonded | |
US20110195560A1 (en) | Method of producing a silicon-on-sapphire type heterostructure | |
US8623740B2 (en) | Method of detaching semi-conductor layers at low temperature | |
US8932938B2 (en) | Method of fabricating a multilayer structure with circuit layer transfer | |
JP2008021971A (ja) | 電子工学、光学または光電子工学に使用される2つの基板を直接接合する方法 | |
US20070032044A1 (en) | Method and structure for fabricating devices using one or more films provided by a layer transfer process and etch back | |
US20120018855A1 (en) | Method of producing a heterostructure with local adaptation of the thermal expansion coefficient | |
KR100944235B1 (ko) | 이중 플라즈마 utbox | |
KR101302071B1 (ko) | 제공 기판의 인장 응력 조건을 감소시키기 위한 이종 구조체의 제조 방법 | |
JP5613580B2 (ja) | 基板の製造方法 | |
US7811901B1 (en) | Method and edge region structure using co-implanted particles for layer transfer processes | |
US10727106B2 (en) | Method for transfer of a useful layer | |
TWI762755B (zh) | 可分離結構及應用所述結構之分離方法 | |
TW200831724A (en) | Method and structure for cleaning surfaces for bonding layer transfer substrates |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050609 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090313 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090521 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |