JP4310442B2 - 電子回路基板および電子回路基板作製方法 - Google Patents

電子回路基板および電子回路基板作製方法 Download PDF

Info

Publication number
JP4310442B2
JP4310442B2 JP2006354356A JP2006354356A JP4310442B2 JP 4310442 B2 JP4310442 B2 JP 4310442B2 JP 2006354356 A JP2006354356 A JP 2006354356A JP 2006354356 A JP2006354356 A JP 2006354356A JP 4310442 B2 JP4310442 B2 JP 4310442B2
Authority
JP
Japan
Prior art keywords
bare chip
conductive material
circuit board
electronic circuit
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006354356A
Other languages
English (en)
Other versions
JP2008166491A (ja
Inventor
武 村上
Original Assignee
大学共同利用機関法人 高エネルギー加速器研究機構
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大学共同利用機関法人 高エネルギー加速器研究機構 filed Critical 大学共同利用機関法人 高エネルギー加速器研究機構
Priority to JP2006354356A priority Critical patent/JP4310442B2/ja
Publication of JP2008166491A publication Critical patent/JP2008166491A/ja
Application granted granted Critical
Publication of JP4310442B2 publication Critical patent/JP4310442B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]

Landscapes

  • Die Bonding (AREA)

Description

本発明は、電子回路が配線された電子回路基板および電子回路基板を作製する電子回路基板作製方法に関し、特に、トランジスタ等の電子素子が複数集積された集積回路を有する電子回路基板および電子回路基板作製方法に関する。
従来の電子回路基板には、IC(Integrated Circuit:集積回路)やLSI(Large-Scale Integrated circuit:大規模集積回路)のような、いわゆる、半導体パッケージまたは半導体パッケージと呼ばれるチップが固定、配線されているものがある。
図6は、従来の半導体パッケージの説明図であり、図6Aは上面図、図6Bは断面図である。
図7は図6に示す半導体パッケージにおいて、図6Bの破線部分の封止材を除去した状態の上面図である。
図8は複数のベアチップが実装された半導体パッケージの説明図である。
図6〜図8において、従来の半導体パッケージ01では、硬質の導電体02上に、トランジスタ等の電子素子や微細な回路、配線がされたベアチップ(シリコンチップ)03が直接接着されている。前記ベアチップ03のチップ側端子03aと、半導体パッケージ01のパッケージ側端子(電極、いわゆる、リードフレーム)04との間は、ボンディングワイヤー06で電気的に接続されている。そして、従来の半導体パッケージ01では、回路や配線等が露出するベアチップ03を保護するために、シリカ等により構成された封止材07により、ベアチップ03やボンディングワイヤー06等が封止されて、パッケージ化されている。
前記構成を備えた従来の半導体パッケージ01は、配線がされた基板上にはんだ等により固定および電気的に接続され、ベアチップ03に組み込まれた電子素子等により情報処理が行われている。
このような半導体パッケージに関しては、例えば、特許文献1(特開2006−100588号公報)に記載されている。
特開2006−100588号公報(「0031」〜「0035」、図2)
(従来技術の問題点)
前記従来技術では、多機能のベアチップ03からの信号線が多数になると、半導体パッケージ01のパッケージ側端子04も多数となり、パッケージ01が大きくなる。このため、電子回路基板が大型化したり、規格等で定められた所定の大きさの電子回路基板上に配置できる半導体パッケージ01の数が少なくなり、電子回路基板の集積化が困難になるという問題がある。
また、図8に示すように、複数のベアチップ03が、1つの半導体パッケージ01としてパッケージされていると、複数のベアチップ03の中の1つのベアチップ03が動作不良になると、半導体パッケージ01全体を交換する必要があり、正常に動作するその他のベアチップ03まで廃棄されてしまう問題がある。
本発明は、前述の事情に鑑み、電気回路基板の集積度を高めることを第1の技術的課題とする。
また、本発明は、正常なベアチップが廃棄されることを防止することを第2の技術的課題とする。
(本発明)
前記技術的課題を解決するために、請求項1に記載の電子回路基板は、
信号線と、前記信号線の端部に形成された基板側端子と、ベアチップ配置部と、を有する基板本体と、
集積された複数の電子素子と、前記各電子素子を接続する配線と、前記配線の端部に形成されたチップ側端子とを有し、前記ベアチップ配置部に固定されたベアチップと、
前記ベアチップのチップ側端子と前記基板本体の基板側端子とを接続するボンディングワイヤーと、
導電面により構成された前記ベアチップ配置部と、
前記ベアチップ配置部に接着された剥離可能な導電材と、
前記導電材の表面に塗布されたベアチップ貼付材と、
前記ベアチップ貼付材により固定された前記ベアチップと、
前記導電材の四隅に配置され、前記導電材を前記ベアチップ配置部に固定する導電材固定材と、
を備えたことを特徴とする。
前記構成要件を備えた請求項1に記載の発明の電子回路基板では、基板本体には、信号線と、前記信号線の端部に形成された基板側端子と、ベアチップ配置部とが設けられている。ベアチップは、集積された複数の電子素子と、前記各電子素子を接続する配線と、前記配線の端部に形成されたチップ側端子とを有し、ベアチップ配置部に固定されている。ボンディングワイヤーは、前記ベアチップのチップ側端子と前記基板本体の基板側端子とを接続する。
したがって、本発明の電子回路基板では、従来半導体パッケージ内部に収容されていたベアチップが基板本体のベアチップ配置部に固定されているので、配置面積を小さくすることができ、電気回路基板の集積度を高めることができる。
また、前記構成要件を備えた電子回路基板では、前記ベアチップ配置部は、導電面により構成されている。剥離可能な導電材が、前記ベアチップ配置部に接着されている。前記導電材の表面には、ベアチップ貼付材は塗布される。前記ベアチップ貼付材により、前記ベアチップは固定されている。したがって、動作不良のベアチップがあった場合に、固定されたベアチップを除去し、剥離可能な導電材を剥がすことで、元の状態に戻すことができ、ベアチップの交換を容易に行うことができる。この結果、ベアチップが複数ある場合に、正常なベアチップまで廃棄されていた従来の半導体パッケージの場合に比べて、正常なベアチップが廃棄されてしまうことを防止でき、無駄を省くことができる。
さらに、前記構成要件を備えた電子回路基板では、前記導電材の四隅に配置された導電材固定材は、前記導電材を前記ベアチップ配置部に固定する。したがって、ワイヤーボンディング作業時に導電材の位置がずれてしまうことを防止でき、ワイヤーボンディング作業の失敗を防止できる。
請求項2に記載の電子回路基板は、請求項1に記載の電子回路基板において、
前記基板本体に支持され且つ前記ベアチップの外側に配置され、前記ベアチップを保護する保護部材、
を備えたことを特徴とする。
前記構成要件を備えた電子回路基板では、前記基板本体に支持され且つ前記ベアチップの外側に配置された保護部材は、前記ベアチップを保護する。したがって、ベアチップやボンディングワイヤー等の破損を防止することができる。
請求項3に記載の電子回路基板は、請求項1または2に記載の電子回路基板において、
アルミニウム製のテープにより構成された前記導電材と、
銀のペーストにより構成された前記導電材固定材および前記ベアチップ貼付材と、
を備えたことを特徴とする。
前記構成要件を備えた電子回路基板では、前記導電材は、アルミニウム製のテープを使用でき、前記導電材固定材および前記ベアチップ貼付材は、銀のペーストを使用できる。
請求項4に記載の電子回路基板は、請求項1ないしのいずれかに記載の電子回路基板において、
2〜3mmの長さのボンディングパッドにより構成された前記基板側端子、
を備えたことを特徴とする。
前記構成要件を備えた電子回路基板では、前記基板側端子は、2〜3mmの長さのボンディングパッドにより構成されており、従来に比べて長く形成されているので、ベアチップの取り替えに伴い、複数回ワイヤーボンディング作業が行われる際に、ずれた位置に接続することができ、同じ位置に複数回ボンディングワイヤーを接続することにより発生する不具合を防止することができる。
前記技術的課題を解決するために、請求項5に記載の電子回路基板作製方法は、
基板本体のベアチップ配置部に剥離可能な導電材を接着し、前記ベアチップ配置部に前記導電材が接着された後に、前記導電材の四隅を導電材固定材により固定する導電材接着工程と、
前記導電材の表面にベアチップ貼付材を塗布する貼付剤塗布工程と、
前記ベアチップ貼付材に、チップ側端子とを有するベアチップを固定するベアチップ固定工程と、
前記ベアチップのチップ側端子と、前記基板本体の基板側端子との間をボンディングワイヤーで接続するワイヤーボンディング工程と、
を実行することを特徴とする。
前記構成要件を備えた電子回路基板作製方法では、導電材接着工程において、基板本体のベアチップ配置部に剥離可能な導電材を接着する。また、前記導電材接着工程において、前記ベアチップ配置部に前記導電材が接着された後に、前記導電材の四隅を導電材固定材により固定する。したがって、ワイヤーボンディング工程において、導電材の位置がずれてしまうことを低減でき、ワイヤーボンディング作業が失敗することを低減できる。
貼付剤塗布工程において、前記導電材の表面にベアチップ貼付材を塗布する。ベアチップ固定工程において、前記ベアチップ貼付材に、チップ側端子とを有するベアチップを固定する。ワイヤーボンディング工程において、前記ベアチップのチップ側端子と、前記基板本体の基板側端子との間をボンディングワイヤーで接続する。
したがって、本発明の電子回路基板作製方法では、従来半導体パッケージ内部に収容されていたベアチップを、基板本体のベアチップ配置部に固定できるので、配置面積を小さく、集積度の高い電気回路基板を作製できる。
請求項6に記載の電子回路基板作製方法は、請求項5に記載の電子回路基板作製方法において、
不良の前記ベアチップに接続された前記ボンディングワイヤーを除去するボンディングワイヤー除去工程と、
前記ボンディングワイヤーが除去された前記不良のベアチップを前記ベアチップ貼付材から取り外すベアチップ取外し工程と、
前記導電材を前記ベアチップ配置部から剥離する導電材剥離工程と、
を実行した後に、前記導電材接着工程と、前記貼付剤塗布工程と、前記ベアチップ固定工程と、前記ワイヤーボンディング工程と、を実行して、前記ベアチップの取り替えを行うことを特徴とする。
前記構成要件を備えた電子回路基板作製方法では、ボンディングワイヤー除去工程において、不良の前記ベアチップに接続された前記ボンディングワイヤーを除去する。ベアチップ取外し工程において、前記ボンディングワイヤーが除去された前記不良のベアチップを前記ベアチップ貼付材から取り外す。導電材剥離工程において、前記導電材を前記ベアチップ配置部から剥離する。ボンディングワイヤー除去工程、ベアチップ取外し工程、導電材剥離工程を実行した後に、前記導電材接着工程と、前記貼付剤塗布工程と、前記ベアチップ固定工程と、前記ワイヤーボンディング工程と、を実行して、前記ベアチップの取り替えが行われる。したがって、不良のベアチップを取り替えることができ、正常なベアチップを廃棄する無駄を省くことができる。
前述の本発明は、電気回路基板の集積度を高めることができる。
また、本発明は、正常なベアチップが廃棄されることを防止することができる。
次に図面を参照しながら、本発明の実施の形態の具体例(実施例)を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
図1は本発明の実施例1の電子回路基板の全体説明図である。
図2は実施例1の電子回路基板の基板側端子の要部拡大説明図である。
図1において、本発明の実施例1の電子回路基板1は、板状の基板本体2を有する。前記基板本体2上には、パーソナルコンピュータ等の情報処理装置(図示せず)に接続するための接続端子2aや、前記接続端子2aから延びる配線(信号線)2bが形成されている(プリントされている)。また、前記基板本体2上には、導電面により構成されたベアチップ配置部2cが形成されており、前記ベアチップ配置部2cの周囲まで延びる前記配線2bの端部には、基板側端子2dが形成されている。実施例1の基板側端子2dはボンディングパッドにより構成されており、その長さL1は、3mmに設定されている。したがって、実施例1の基板側端子2dは、従来のワイヤーボンディングがされる端子(ボンディングパッド)に比べ長く形成されている。
なお、実施例1の基板本体2は、板状の基板を例示したが、これに限定されず、ポリイミド樹脂等により構成された可撓性、柔軟性のあるFPC(Flexible Print Circuit:フレキシブルプリント回路基板)により構成することも可能である。
図1において、前記基板本体2上の前記ベアチップ配置部2cの外側には、保護部材3が支持されている。前記保護部材3は、透明なアクリル板により構成された保護部材本体3aと、前記基板本体2にネジ止めされ且つ前記保護部材本体3aの端部を支持する蝶番により構成された回転支持部材3bとを有する。前記回転支持部材3bにより、前記保護部材本体3aは、図1の実線で示す保護位置と、図1の二点鎖線で示す開放位置との間を移動可能に支持されている。
図3は実施例1の電子回路基板のベアチップの要部拡大説明図である。
図1,図3において、前記ベアチップ配置部2cには、ベアチップ固定材4を介してベアチップ6が固定されている。前記ベアチップ固定材4は、ベアチップ配置部2c表面に接着された剥離可能な導電材4aと、前記導電材4aの四隅に点付け接着された導電材固定材4bと、前記導電材4a表面に塗布されて前記ベアチップ6を固定するベアチップ貼付材4cとを有する。
実施例1のベアチップ固定材4では、前記導電材4aはアルミニウム箔に導電性接着剤が塗布された導電性テープにより構成されており、例えば、住友3M株式会社製のAL−50BTを使用可能である。また、実施例1の導電材固定材4bおよびベアチップ貼付材4cは、銀のペーストにより構成されており、例えば、一液性の常温硬化型の銀系導電材であるイオンケミー株式会社製のイオタイト(登録商標)A−80Tを使用可能である。
前記ベアチップ6は、従来の半導体パッケージ内部に収容されていたものと同様に構成されており、集積された複数の電子素子や前記各電子素子を接続する配線を内部に有しており、配線に接続されたチップ側端子6aを有する。前記チップ側端子6aと、前記基板側端子2dとの間は、ボンディングワイヤー7により電気的に接続されている。
なお、実施例1では、前記導電材4aの厚みが90μm、ベアチップ貼付材4cの厚みが10μm、ベアチップ6の高さが600μmに設定されており、基板本体2の表面からベアチップ6の表面までの高さが700μmに設定されている。
(電子回路基板1の作製方法)
(ベアチップの取付方法)
図4は実施例1の電子回路基板の作製方法の説明図であり、図4Aはベアチップが固定される前のベアチップ配置部の状態の説明図、図4Bは図4Aに示す状態からベアチップ配置部に導電材が接着された状態の説明図、図4Cは図4Bの正面図、図4Dは図4Bに示す状態から導電材固定材が接着された状態の説明図、図4Eは図4Dの正面図、図4Fは図4Dに示す状態からベアチップ貼付材が塗布された状態の説明図、図4Gは図4Fの正面図、図4Hは図4Fに示す状態からベアチップが貼り付けられ且つワイヤーボンディングがされた状態の説明図、図4Iは図4Hの正面図である。
図4において、実施例1の電子回路基板1を作製する場合、図4Aに示すように基板本体2に形成されているベアチップ配置部2cの表面に、剥離可能な導電材4aが接着される(図4B,図4C参照)。なお、前記導電材4aの面積は、前記ベアチップ配置部2cの面積よりも小さく設定されている。図4D,図4Eにおいて、導電材4aの四隅に導電材固定材4bを接着し、ワイヤーボンディング作業時に導電材4aの位置がずれないように固定される。
図4F,図4Gにおいて、次に、前記導電材4aの表面に、層状にベアチップ貼付材4cを塗布する。前記ベアチップ貼付材4cを塗布する面積は、前記導電材4aの面積よりも小さく設定されている。
図4H、図4Iにおいて、次に、前記ベアチップ貼付材4cの上面に、2つのベアチップ6が貼り付けられ、固定される。
次に、前記固定されたベアチップ6のチップ側端子6aと、基板側端子2dとの間をボンディングワイヤー7で接続するワイヤーボンディングが行われ、電子回路基板1が作製される。
(ベアチップの取り外し方法)
図5は実施例1の電子回路基板のベアチップの取外し方法の説明図であり、図5Aは取外しを開始する前の状態の説明図、図5Bは図5Aに示す状態からベアチップが取り外された状態の説明図、図5Cは図5Bに示す状態から導電材が剥離され且つ導電材固定材が除去された状態の説明図である。
図5において、電子回路基板1に固定されたベアチップ6に動作不良のベアチップ6があり、ベアチップ6の取り替えが必要になった場合に、まず、ボンディングワイヤー7を除去し、銀のペーストにより構成されたベアチップ貼付材4cからベアチップ6を除去する。図5Bにおいて、ベアチップ貼付材4cが表面に塗布された導電材4aを剥離すると共に、導電材固定材4bをベアチップ配置部2cから除去することで、図5Cに示すベアチップ配置部2cのみの状態となる。この後、前記図4A〜図4Iに示す工程を経てベアチップが取り付けられることで、ベアチップ6が取り替えられる。
(実施例1の作用)
前記構成要件を備えた実施例1の電子回路基板1では、ベアチップ6が、従来のように半導体パッケージ化されること無く、基板本体2上に配置されるので、従来に比べて、約1/20〜1/60に専有面積を小さくすることができる。したがって、従来に比べて、基板1の集積度を高めることができ、同じ面積の基板1上にベアチップ6を多く配置することができたり、同じ機能の電子回路基板1を従来よりも小さな面積で実現できる。
また、ベアチップ6およびボンディングワイヤー7の上方は、保護部材3によりカバーされているため、ベアチップ6やボンディングワイヤー7が保護される。そして、保護部材3を開放位置に移動させることにより、ベアチップ6の取り替えも容易に行うことができる。
さらに、ベアチップ6が取り替え可能であるため、複数のベアチップがパッケージ化された従来の半導体パッケージでは、正常に動作するベアチップも廃棄していたが、実施例1ではベアチップ6を取り外して交換できるため、動作不良のベアチップ6のみを廃棄し、正常なベアチップ6は再使用することができる。この結果、正常なベアチップ6が廃棄されることを防止でき、無駄を省くことができる。したがって、パッケージ化するためのコストや無駄な廃棄を防止できるためのコストを低減できる。
また、ベアチップ6を取り替える際に、複数回ワイヤーボンディングが行われるが、基板側端子2dが従来に比べて長く形成されているため、一度目の位置から、ずれた位置にボンディングワイヤー7の一端部を連結することができ、複数回のワイヤーボンディングを実行することができる。
また、ベアチップ6を固定するベアチップ固定材4が、剥離可能な導電材4aを有しているため、ベアチップ6を取り替える際に、ベアチップ貼付材4cを除去する作業を省略でき、剥離後のベアチップ配置部2cを元の状態に近い状態に戻すことができる。
さらに、実施例1の電子回路基板では、導電材固定材4bにより導電材4aの位置がずれないように固定されているので、ワイヤーボンディング作業の失敗を防止することができる。また、導電材4aの前面を接着せず、四隅を接着しているので、導電材4aを取り外す際に、容易に導電材4aを取り外すことができる。
さらに、ベアチップ6の上面から離れて保護部材が配置されているため、放熱、排熱が円滑にでき、従来の半導体パッケージにおいて封止材とベアチップとの熱膨張率の違いにより発生していた割れ等の問題の発生を防止できる。
(変更例)
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例を下記に例示する。
(H01)前記実施例において、情報処理装置に取り付けられる電子回路基板を例示したがこれに限定されず、検査装置や実験装置等の組み込み基板等の任意の電子回路基板に適用可能である。
(H02)前記実施例において、導電材固定材4bは設けることが望ましいが、省略することも可能である。
(H03)前記実施例において、ベアチップ6の取り替えを前提としない場合には、ベアチップ固定材4は実施例1の構成に限定されず、ベアチップをベアチップ配置部に直接固定する等の任意の固定方法を採用可能である。
(H04)前記実施例において、導電材4aや導電材固定材4b、ベアチップ貼付材4cは、例示した材料に限定されず、任意の材料を使用可能である。
(H05)前記実施例において、1つのベアチップ配置部2cに2つのベアチップ6を配置したが、これに限定されず、1つのみまたは3つ以上とすることも可能である。
(H06)前記実施例において、保護部材3を設けることが望ましいが、省略することも可能である。また、保護部材3を回転可能な構成としたが、これに限定されず、移動不能な状態で保持することも可能である。
図1は本発明の実施例1の電子回路基板の全体説明図である。 図2は実施例1の電子回路基板の基板側端子の要部拡大説明図である。 図3は実施例1の電子回路基板のベアチップの要部拡大説明図である。 図4は実施例1の電子回路基板の作製方法の説明図であり、図4Aはベアチップが固定される前のベアチップ配置部の状態の説明図、図4Bは図4Aに示す状態からベアチップ配置部に導電材が接着された状態の説明図、図4Cは図4Bの正面図、図4Dは図4Bに示す状態から導電材固定材が接着された状態の説明図、図4Eは図4Dの正面図、図4Fは図4Dに示す状態からベアチップ貼付材が塗布された状態の説明図、図4Gは図4Fの正面図、図4Hは図4Fに示す状態からベアチップが貼り付けられ且つワイヤーボンディングがされた状態の説明図、図4Iは図4Hの正面図である。 図5は実施例1の電子回路基板のベアチップの取外し方法の説明図であり、図5Aは取外しを開始する前の状態の説明図、図5Bは図5Aに示す状態からベアチップが取り外された状態の説明図、図5Cは図5Bに示す状態から導電材が剥離され且つ導電材固定材が除去された状態の説明図である。 図6は、従来の半導体パッケージの説明図であり、図6Aは上面図、図6Bは断面図である。 図7は図6に示す半導体パッケージにおいて、図6Bの破線部分の封止材を除去した状態の上面図である。 図8は複数のベアチップが実装された半導体パッケージの説明図である。
符号の説明
1…電子回路基板、
2…基板本体、
2b…信号線、
2c…ベアチップ配置部
2d…基板側端子,ボンディングパッド、
3…保護部材、
4a…導電材、
4b…導電材固定材、
4c…ベアチップ貼付材、
6…ベアチップ、
6a…チップ側端子、
7…ボンディングワイヤー。

Claims (6)

  1. 信号線と、前記信号線の端部に形成された基板側端子と、ベアチップ配置部と、を有する基板本体と、
    集積された複数の電子素子と、前記各電子素子を接続する配線と、前記配線の端部に形成されたチップ側端子とを有し、前記ベアチップ配置部に固定されたベアチップと、
    前記ベアチップのチップ側端子と前記基板本体の基板側端子とを接続するボンディングワイヤーと、
    導電面により構成された前記ベアチップ配置部と、
    前記ベアチップ配置部に接着された剥離可能な導電材と、
    前記導電材の表面に塗布されたベアチップ貼付材と、
    前記ベアチップ貼付材により固定された前記ベアチップと、
    前記導電材の四隅に配置され、前記導電材を前記ベアチップ配置部に固定する導電材固定材と、
    を備えたことを特徴とする電子回路基板。
  2. 前記基板本体に支持され且つ前記ベアチップの外側に配置され、前記ベアチップを保護する保護部材、
    を備えたことを特徴とする請求項1に記載の電子回路基板。
  3. アルミニウム製のテープにより構成された前記導電材と、
    銀のペーストにより構成された前記導電材固定材および前記ベアチップ貼付材と、
    を備えたことを特徴とする請求項1または2に記載の電子回路基板。
  4. 2〜3mmの長さのボンディングパッドにより構成された前記基板側端子、
    を備えたことを特徴とする請求項1ないしのいずれかに記載の電子回路基板。
  5. 基板本体のベアチップ配置部に剥離可能な導電材を接着し、前記ベアチップ配置部に前記導電材が接着された後に、前記導電材の四隅を導電材固定材により固定する導電材接着工程と、
    前記導電材の表面にベアチップ貼付材を塗布する貼付剤塗布工程と、
    前記ベアチップ貼付材に、チップ側端子とを有するベアチップを固定するベアチップ固定工程と、
    前記ベアチップのチップ側端子と、前記基板本体の基板側端子との間をボンディングワイヤーで接続するワイヤーボンディング工程と、
    を実行することを特徴とする電子回路基板作製方法。
  6. 不良の前記ベアチップに接続された前記ボンディングワイヤーを除去するボンディングワイヤー除去工程と、
    前記ボンディングワイヤーが除去された前記不良のベアチップを前記ベアチップ貼付材から取り外すベアチップ取外し工程と、
    前記導電材を前記ベアチップ配置部から剥離する導電材剥離工程と、
    を実行した後に、前記導電材接着工程と、前記貼付剤塗布工程と、前記ベアチップ固定工程と、前記ワイヤーボンディング工程と、を実行して、前記ベアチップの取り替えを行うことを特徴とする請求項5に記載の電子回路基板作製方法。
JP2006354356A 2006-12-28 2006-12-28 電子回路基板および電子回路基板作製方法 Active JP4310442B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006354356A JP4310442B2 (ja) 2006-12-28 2006-12-28 電子回路基板および電子回路基板作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006354356A JP4310442B2 (ja) 2006-12-28 2006-12-28 電子回路基板および電子回路基板作製方法

Publications (2)

Publication Number Publication Date
JP2008166491A JP2008166491A (ja) 2008-07-17
JP4310442B2 true JP4310442B2 (ja) 2009-08-12

Family

ID=39695571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006354356A Active JP4310442B2 (ja) 2006-12-28 2006-12-28 電子回路基板および電子回路基板作製方法

Country Status (1)

Country Link
JP (1) JP4310442B2 (ja)

Also Published As

Publication number Publication date
JP2008166491A (ja) 2008-07-17

Similar Documents

Publication Publication Date Title
JP3337129B2 (ja) フレキシブル集積回路パッケージ
US5757073A (en) Heatsink and package structure for wirebond chip rework and replacement
JP2974552B2 (ja) 半導体装置
TWI551198B (zh) 具散熱功能之印刷電路板結構
JPH0846098A (ja) 直接的熱伝導路を形成する装置および方法
JP4452235B2 (ja) パッケージ構造とその製造方法
JP2002373969A (ja) 半導体装置及び半導体装置の製造方法
JPH09330996A (ja) 電子パッケージ
JP2001520460A (ja) マイクロ電子デバイス用パッケージの放熱特性を改善する方法及び構造
JP2005311321A (ja) 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
JP3724954B2 (ja) 電子装置および半導体パッケージ
JP4310442B2 (ja) 電子回路基板および電子回路基板作製方法
JP2002324873A (ja) 半導体装置及びその製造方法
JPH06310564A (ja) 半導体装置
JP2006286679A (ja) 半導体装置およびその製造方法
JP3196821B2 (ja) 樹脂封止型回路装置
JP2001077266A (ja) 樹脂封止型半導体装置の製造方法
JPH07235633A (ja) マルチチップモジュール
KR20130025641A (ko) 방열성을 향상시킨 칩 온 필름 패키지
KR20080020896A (ko) 일체화된 보호막들을 구비하는 반도체 칩 패키지 및 이를형성하는 방법
US20040233637A1 (en) Slim type packaging structure with high heat dissipation
KR20000039152A (ko) 반도체패키지용 인쇄회로기판 및 그 제조방법
JPH06196614A (ja) リードフレーム
JPH05315481A (ja) フィルムキャリア半導体装置及びその製造方法
JP2968704B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090318

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090414

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150