JP4291829B2 - マルチプライヤを含んだプログラマブルロジックデバイスならびにそのリソース使用を低減するための構成 - Google Patents
マルチプライヤを含んだプログラマブルロジックデバイスならびにそのリソース使用を低減するための構成 Download PDFInfo
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Description
特にリソース使用を低減するための特別な構成でマルチプライヤが使用されるプ
ログラマブルロジックデバイスに関する。
ライヤを構成することを要求するのではなくプログラマブルロジック回路上にマ
ルチプライヤを提供することがより一般的になっている。しかしながら、マルチ
プライヤ回路は比較的大きな面積を占有し、その入力に大きなルーティングリソ
ースが消費される。
ばしばm=nとなる))を乗算するために提供される。しかしながら、プログラ
マブルロジックデバイスの使用者がpビット×qビットのマルチプライヤを必要
とし、この際pおよびqはプログラム時に使用者によって選択され殆どの場合異
なったものとなりp<mおよびq<nであることがあり得る。このことはプログ
ラミング中に使用されていないビットに0をプリロードあるいは注入することに
よって達成される。しかしながら、この使用されていないビットへの入力は1つ
のソースによって駆動される必要があり、このソースはその入力に対してルーテ
ィングする必要がある。従って、入力が一定の連続デバイス動作を維持している
場合においても使用されていないビットの注入に使用されるリソースは他の使用
が不可能となる。
D処理することができ、そして各追加的レジスタを1(これは最も重要なマルチ
プライヤビットであり、使用され得る)または0(最も重要でないマルチプライ
ヤの場合であり、これは使用されない)のいずれかにセットすることができる。
特定のレジスタが0または1のいずれにセットされるかは構成ビットによって制
御することができる。これはより重要でないマルチプライヤ入力に直接0をルー
ティングするよりも小さなリソースを消費するが、これにおいても追加的なレジ
スタおよび構成ビットが要求される。
いて使用されることもあり、ここでもこの一定係数のためにリソースが消費され
る。このような使用法の1つは有限インパルス応答(FIR)フィルタにおける
ものであり、これは複数のマルチプライヤの使用を必要とし、その結果ルーティ
ングリソースが使用される。加えて、この種のフィルタ内において多数のマルチ
プライヤの出力は複数の加算器によって積算する必要があり、多くの積を加算器
に伝送しその合計を別の加算器に伝送するためにさらにルーティングリソースが
使用される。
グラマブルロジックデバイスを提供することが望まれている。
うに構成されている、マルチプライヤ回路を備えたプログラマブルロジックデバ
イスを提供することである。
――号(代理人整理番号174/198)に記載されている(これは全体的に参
照に組み入れてある)マルチプライヤ回路を有するプログラマブルロジックデバ
イスが提供される。このプログラマブルロジックデバイスは、検査の目的のため
の複数のスキャンチェーンレジスタを備え、この複数のスキャンチェーンレジス
タの少なくとも一部はマルチプライヤ回路に近接して配置されている。スキャン
チェーンレジスタ内のデータを使用してマルチプライヤ回路への入力データを修
正するための入力回路が設けられる。
を有する2つの数字を乗算することができるマルチプライヤ回路を、これに代え
てp×qビットでp<mおよびq<n(しばしばp=q)の乗算を行うように構
成することができる。これはサブセット乗算として知られており、またこのマル
チプライヤはサブセットマルチプライヤとして知られている。欠落しているm−
pビットおよび欠落しているn−qビットを補償するために入力に0を注入する
ためのルーティングリソースを浪費することを防止するために、通常プログラマ
ブルロジックデバイスを検査するために設けられているスキャンチェーンが使用
される。
の全体にわたって設けられる。デバイスが製造された後予め設定されたパターン
の1および0がスキャンチェーンを介してクロックされ、デバイスの全ての部分
にわたってレジスタを有しているチェーンを介してのパターンの進行が検査され
る。入力されたパターンからの変異が存在する場合は製造不良の可能性があるこ
とを示しており、チェーン内においてパターンが崩壊しているかどうかを判定す
ることによってこれを隔離する。
ーンレジスタはマルチプライヤ入力によってAND処理される。最も重要でない
m−pおよびn−qビットに相当するスキャンチェーンレジスタにはデバイスの
検査後に0がロードされ、pおよびqの最も重要なビットには1がロードされる
。スキャンチェーンにはそれ以上のデータが入力されないため、ロードされた数
値をデバイス動作全体にわたって保持する。前述したように1および0がロード
されたスキャンチェーンレジスタをマルチプライヤ入力においてAND処理する
ことによって、ルーティングリソースを使用することなく最も重要でないビット
に0を注入することと同様な効果が得られる。従って、最も重要でないビットに
接続されたルーティングリソースは別の機能に使用することができ、これはこれ
らのビット内にどの数値が現れているかは乗算の目的には重要でないためであり
、その数値は常に0とAND処理される。スキャンチェーンレジスタの残りのヒ
ットには1がロードされるため、マルチプライヤ入力の最も重要なビット内の数
値はAND動作を通じてマルチプライヤに伝送される。通常、マルチプライヤ入
力は記録(同期的に入力)されており、スキャンチェーンレジスタは入力レジス
タとAND処理される。しかしながら、場合によってマルチプライヤ入力は非同
期的で記録されておらず、この場合スキャンチェーンレジスタは入力自体とAN
D処理される。
ライヤ回路を有するプログラマブルロジックデバイスが提供される。ロジックブ
ロックはさらにこれら複数のマルチプライヤ回路の出力を積算するための複数の
加算器を備えており、これは前記の同時に提出され通常通り付与された米国特許
第09/―――号(代理人整理番号174/199)に記載されているものと同
様であり、これは全体的に参照に組み入れてある。ロジックブロック内のマルチ
プライヤおよび加算器は多様な使用のために構成されており、有限インパルス応
答フィルタの構成も含まれている。
レクトフォームI”FIRフィルタまたは“ダイレクトフォームII”FIRフィ
ルタとすることができる。入力データ(サンプル)または中間データのいずれか
を記録するためのマルチプライヤ、加算器、レジスタに加えていずれかの形式の
FIRフィルタが必要とされ、レジスタの数はFIRフィルタ内のマルチプライ
ヤの数と等しいことが好適である。ダイレクトフォームIFIRフィルタの場合
レジスタはマルチプライヤの出力部分にあり、一方ダイレクトフォームIIFIR
フィルタの場合レジスタはマルチプライヤの入力部分にある。
力の1つがプログラミング時に固定される係数であるとともにフィルタによって
形成される固有の使用に特化し、例えば適応フィルタ等のその他の場合係数は時
間変化する。係数を固定することができるため、この係数のためにルーティング
リソースを消費することが無駄である。従って、サブセットマルチプライヤに関
連して前述したように、この本発明の特徴によれば、マルチプライヤ入力係数と
AND処理されるスキャンチェーンレジスタにはデバイスの検査が完了した後に
フィルタ係数がロードされる。
Rフィルタへのデータ(サンプル)入力のために使用することもできる。このこ
とは別のスキャンチェーンレジスタを各マルチプライヤの別の入力(または入力
レジスタ)とAND処理し、その後フィルタサンプル入力を形成するための使用
中にスキャンチェーンを介してデータをクロックすることによって達成される。
この変更例が使用される場合、入力サンプルデータがクロックされる際にスキャ
ンチェーンレジスタ内の固定であると仮定された係数データがスキャンチェーン
を介してクロックされることを防止する方法を設ける必要がある。このことは以
下の2つの方法のうちの1つまたは両方を使用して達成することが好適である。
してクロックされることを防止するための第1の方法は、係数データが適宜なス
キャンチェーンレジスタ内にロードされた後に開放することができる1つまたは
複数のスイッチまたはリンクを設けることである。このリンクまたはスイッチを
開放することによってこれらのレジスタをスキャンチェーンの他の部分から隔離
することができ、従って入力サンプルデータはこれらの係数レジスタを介しては
クロックされない。このことによって、係数データのために使用される全てのス
キャンチェーンレジスタが入力サンプルデータのために使用されるいずれのスキ
ャンチェーンレジスタよりも下流に存在するようにスキャンチェーンを構成する
ことが必要になる。
してクロックされることを防止するための第2の方法は、係数入力のために使用
されるスキャンチェーンレジスタのための第1の係数クロックと、サンプルデー
タ入力のために使用されるものとを含むその他のスキャンチェーンレジスタのた
めの第2の分離したデータまたはサンプルクロックとを設けることである。“通
常”のスキャンチェーン検査動作ならびに係数データのクロックインの間に、こ
れらの2つのクロックは互いに結合されているかまたは同期的に動作することが
できる。その後係数クロックがサンプルデータクロックから切断されるかあるい
は単純にターンオフされ、これによって、係数レジスタがスキャンチェーンに接
続されたままであるとともにデータまたはサンプルクロックによってクロックさ
れるいずれかのレジスタを介してデータがクロックされる場合においても係数デ
ータが変化することが防止される。これによってもどれが係数に使用されるかの
予備知識に基づいた適正な順序でスキャンチェーンレジスタを構成することが求
められ、従って全ての係数レジスタがいずれのサンプルデータレジスタよりも下
流に存在し、これは前述した構成例のように係数レジスタがチェーンから除去さ
れないにしてもサンプルデータレジスタの下流方向の係数レジスタにデータがク
ロックされることは不可能なためである。このことも同じ予備知識を使用して各
スキャンチェーンレジスタに適正なクロックを接続することを必要とする。
急にまたは少なくとも時折係数を変更することが好適あるいは必要となる。係数
をロードするためにスキャンチェーンを使用することによってこの緊急の変更が
可能にある。従って、独立したスキャンチェーンとその独自のクロックを使用し
て係数がロードされる構成例において、係数を変更することが必要である場合常
にクロックを再起動することができる。同一のスキャンチェーンを使用してサン
プルおよび係数がロードされる構成例において、このスキャンチェーンは係数が
ロードされた後遮断され、係数の変更が必要となった場合遮断が解除される(例
えばスイッチ等によって)。後者の構成例において、新規の係数データがチェー
ンのサンプル用部分を介して伝搬される間に、フィルタ出力が無効となる期限が
存在し得る。
チェーンの使用とは別あるいはこれから離れて、FIRフィルタとして構成する
ことができるマルチプライヤおよび加算器を含んだ前記のロジックブロックは、
これらの要素をFIRフィルタとして接続するために必要なルーティングを含ん
でおり、プログラマブルロジックデバイスの一般的なルーティング上の負荷を緩
和する。従って、マルチプライヤ積算器(MAC)ブロックまたは(しばしばデ
ジタル信号処理に使用されるため)DSPブロックとも呼ばれるロジックブロッ
クは、マルチプライヤ、加算器、2つの異なった形式のFIRフィルタに対して
異なった位置にあることが必要なレジスタ(以下で説明する)、2つの異なった
構成間の選択を行うためのマルチプレクサ(これも以下で説明する)を含んでい
る。
ら以下に記述する詳細な説明によって明らかにされる。各図中において同一の構
成要素は同一の参照符号をもって示されている。
その他のデバイスリソースを節約する方式でプログラマブルロジックデバイス上
に構成されたマルチプライヤを含んでいる。通常はデバイスの動作中には使用さ
れないスキャンチェーンを必要に応じて特定の機能を実行するために使用するこ
とによってさらにリソースの節約が達成される。
式で示されている。デバイス10はロジック領域11を含んでおり、これはp項
または積算項ロジック、あるいはより一般的にルックアップテーブル型ロジック
とすることができ、各ロジック領域11をプログラムによって互いに接続するこ
とができる相互接続コンダクタ12によって相互接続されている。
である。各マルチプライヤ13はmビットの数値をnビットの数値と乗算するこ
とが可能であるが、デバイス10のプログラミングに際して使用者がpビット×
qビットのマルチプライヤを必要とし、この際pおよびqはプログラム時に使用
者によって選択され殆どの場合異なったものとなりp<mおよびq<nであるこ
とがあり得る。例えば、マルチプライヤ13は18×18のマルチプライヤとす
ることができるが、使用者は16×16のマルチプライヤまたは12×8等のマ
ルチプライヤを必要とすることがある。通常、このことは、マルチプライヤのm
−pおよびn−qの最も重要でないビットである、使用されていないビットに注
入を行い0にセットすることによって達成される。他方、最も重要であるビット
に注入を行うことも可能である。しかしながら、このことは、最も重要なビット
を符号拡張する、すなわち正の数値に対して0を注入し負の数値に対しては1を
注入する必要があるため複雑なものとなる。従って最も重要でないビットに注入
を行う方が好適である。
て、各乗数のうちの最も重要でない2つのビットが0にセットされ、他方18×
18のマルチプライヤのうちの12×8のサブセットに対しては一方の乗数のう
ちの最も重要でない6個のビットと他方の乗数のうちの最も重要でない10個の
ビットが0にセットされる。(実際に、0といずれかの数値との積は0であるた
め、より大きな数の使用されていないビットを有する乗数の使用されてないビッ
トを0にセットすれば充分であり;他方の乗数に関しては使用されていないビッ
トがいずれの数値を有するかは問題でない。従って、18×18のマルチプライ
ヤのうちの12×8のサブセットにおいて、第2の乗数のうちの最も重要でない
10個のビットを0にセットすれば充分であり;第1の乗数のうちの最も重要で
ない6個のビットの数値は問題にならない。)このことは、従来より、デバイス
10の通常の構成およびリソースを使用してこれらのビットを0にセットするこ
とによって解決される。
p×qマルチプライヤとして構成されると、この構成はデバイスの動作全体にわ
たって保持され、またデバイス10が再プログラムされる場合はそれまで保持さ
れる。従って、通常のルーティングリソースを使用してマルチプライヤ13の最
も重要でないビットをセットすると、これらのビットの数値がデバイス10の動
作全体にわたって一定である際は、これらのリソースをデバイス10の動作に対
して使用可能なリソースのリストから外すことが不要となる。
ことによってこれらのリソースをマルチプライヤ13の使用されていないビット
をセットすることから解放する。スキャンチェーンレジスタ21を含んだ少なく
とも1つのスキャンチェーン20が検査目的のために通常デバイス10上に設け
られており、半導体製造プロセスにおいてデバイス10が適正に動作するかどう
かを判定する。デバイス10の全ての部分を介して1つまたは複数のスキャンチ
ェーン20が延在している。製造の後に既知の一連の信号がスキャンチェーン2
0を介して伝送され、スキャンチェーン20の末端またはスキャンチェーン途中
の出力が入力と比較される。出力が入力と一致した場合、デバイス10は適正に
製造されていると判断される。出力が入力と一致しない場合、製造に問題が生じ
てチェーン20内のレジスタ21が機能不良であり信号を適正に伝送しないと推
定される。この時点において、デバイス全体を廃棄するか、あるいはスキャンチ
ェーン20上の多数の位置においてスキャン信号を摘出して欠陥の位置と大きさ
を判定し、この場合欠陥の位置が検知されて作用を及ぼす領域を使用から除外す
ることができればデバイスを使用することができる。
スタ21は一般的にはそのデバイスの残りの寿命の間の全体において使用されな
いままとなる。スキャンチェーン20によるデバイスの損失面積は許容し得ない
コストとなる。
ャンチェーン20はデバイス10の全領域にわたっているため、マルチプライヤ
13の入力レジスタ22に近接したスキャンチェーンレジスタ21が存在する。
ANDゲート24を設けることによって、特定のスキャンチェーンレジスタ21
の内容が特定の入力レジスタ22の内容とAND処理される。検査が完了した後
、例えばプログラミング時に、入力レジスタ22のpおよびqの最も重要なビッ
トに対応するスキャンチェーンレジスタ21に1をロードし、入力レジスタ22
の最も重要でないビットに対応するスキャンチェーンレジスタ21に0をロード
することによって、レジスタ22自体の最も重要でないビットに0をロードした
場合と同じ結果がAND操作後に達成される。入力レジスタ22自体の選択(例
えばどこでマルチプライヤ13全体が使用されているか)、またはレジスタ22
とスキャンチェーンレジスタ21とのAND処理の結果の選択(例えばサブセッ
ト乗算のために)を可能にするためにマルチプレクサ23が設けられる。他方、
マルチプレクサ23を省略し、マルチプレクサ13全体の選択はスキャンチェー
ンレジスタ21に全て1をロードすることによって行うこともできる。
するために、スキャンチェーンクロックをアースすることができる。いくつかの
場合において、特定のスキャンチェーンレジスタ21を数値が変化し得るように
使用することも考えられる(下記参照)。従って、図3に示されているように、
特定のスキャンチェーンレジスタ21に対してのみクロックをアースするクロッ
ク構成を提供することもできる。図3に示されている一つの実施例において、ス
キャンチェーンクロック30はスキャンチェーンレジスタ31,32に直接フィ
ードされているが、スキャンチェーンレジスタ34,35に対しては先にマルチ
プレクサ33を介してフィードされ、またスキャンチェーンレジスタ37,38
に対しては先にマルチプレクサ36を介してフィードされる。各マルチプレクサ
33,36の第2の入力はアースであり、マルチプレクサ33,36のいずれも
クロック信号30によってアースを代替することが可能であり、これによってこ
のマルチプレクサに結合されたこれらのスキャンチェーンレジスタ21に対して
クロック入力をアースし、その結果これらのレジスタの内容が解放される。
32を“絶え間なく”変化することが必要な機能に使用し、他のもの、例えばレ
ジスタ34,35を一度セットされたら一定であるかあるいはそれ程頻繁に変化
しないことが要求される機能に使用することが可能になる。
データの両方を提供するために使用される異なったスキャンチェーンレジスタの
構成300が示されている。2つのマルチプライヤ301,302と4つのスキ
ャンチェーンレジスタ303−306のみが示されているが、これらはより長い
チェーンの一部であることが好適であり、残りの部分は図面上省略されている。
るが、これらは検査モードにおいてスキャンデータが全ての他のレジスタ(例え
ば303,305)に対して一方向に通流し、代替的なレジスタ(例えば304
,306)に対して逆方向に通流するように結線することが好適である。検査の
目的においてはデータが種々のレジスタに到達する順序は問題でなく、出力パタ
ーンが入力パターンと同一であるかどうかを判断することができれば充分である
。しかしながら、試験の目的のため全てのスキャンチェーンレジスタに同一のス
キャンクロックが到達すことが重要である。従って、図4に示されているように
、スキャンクロック307は直接奇数番号のレジスタ(例えば303,305)
に到達し、偶数番号のレジスタ(例えば304,306)にはマルチプレクサ3
09を介して係数クロック308として到達することが好適であり、ここで検査
モードでない場合はアース310をアース係数クロック308に選択し得ること
も好適であり、これによって奇数番号のレジスタ内の数値を凍結することなく偶
数番号のレジスタ内の係数数値を凍結することができる。
タの間に挿入されているが、電気的には全ての偶数番号のレジスタが奇数番号の
レジスタの下流に存在する。
には奇数番号のレジスタ)に到達しており、全てのデータがチェーンの位置的な
末端に達する。データはそこでスイッチ312(検査および係数ロードの間に閉
じられている)を介して伝送され、係数データ線313として偶数番号のレジス
タに戻されることが好適である。このことによって検査中ならびに係数ローディ
ング中に電気的において連続したチェーンが提供される。
された後スイッチ312が開放される。このことにより、係数レジスタ304,
306内のデータを変更することなくマルチプライヤ301,302への入力レ
ジスタとして機能するレジスタ303,305(および他の奇数番号レジスタ)
に変動データを提供するためにスキャンチェーンを介してデータが伝送されるこ
とが可能になる。しかしながら、係数レジスタが全て空になる(または全てが同
一の係数を含む)まで既に係数レジスタ内にある係数データが次々とクロックさ
れることを防止するために、係数クロック308はマルチプレクサ309を使用
してなおアースされることが好適である。
のマルチプライヤが設けられる。使用者が複数のマルチプライヤが共同で動作す
る適用形態を使用する場合、使用者は所要の結果を得るためにデバイス10の汎
用の相互接続リソースを使用することができる。しかしながら、このような必要
性は特にデジタル信号処理用途において大幅に一般化している。従って、図5に
概略的に示されているように、この種の用途を実行するためにマルチプライヤ1
3と加算器41の特別な構成40をデバイス10上に提供することができる。い
くつかの乗算の結果が加算器41によって積算されるため構成40はマルチプラ
イヤ積算器(“MAC”)ブロックと呼ぶか、またはデジタル信号処理に有効な
ため“DSP”ブロックと呼ぶこともできる。この種のブロックを設けることは
前記の同時に提出され通常通り付与された米国特許第09/―――号(代理人整
理番号174/199)に記載されており、これによれば各ブロックが独自の内
部ルーティングリソースを備えているためデバイス10の汎用相互接続リソース
の負担をいくらか緩和することができ、また通常はデバイス10上に分離して別
に設けられている構成要素によって実行される機能の速度を増加することができ
る。
ス応答(FIR)フィルタを形成することである。同様に前述されたように、F
IRフィルタはダイレクトフォームIFIRフィルタまたはダイレクトフォーム
IIFIRフィルタとして形成することができる。
Cブロック50の一例が示されている。ブロック50は4つのマルチプライヤ5
1−54を備えていることが好適であり、それぞれがデータ入力55と係数入力
56と3つの加算器57−59を備えている。マルチプライヤ51および52の
出力は加算器57によって加算または積算することが好適であり、一方マルチプ
ライヤ53および54の出力は加算器58によって加算または積算することが好
適である。加算器57および58の出力は続いて加算器59によって積算される
。従ってDSP/MACブロック50は4つの入力55および1つの出力500
を有することが好適である。ダイレクトフォームIIFIRフィルタとして使用さ
れる場合、4つのレジスタ501−504を入力55の上流に設けることが好適
である。レジスタ501−504は単一の入力505上で連結されることが好適
であり、各入力55は各レジスタ501−504の出力をタップする。係数入力
56に接続された係数レジスタ(図示されていない)に係数をロードするために
追加的な入力あるいはルーティングリソース(図示されていない)が必要とされ
る。
MACブロック60の一例が示されている。ブロック60は4つのマルチプライ
ヤ61−64を備えていることが好適であり、それぞれがデータ入力65と係数
入力66と4つの加算器67,68,69,600と4つのレジスタ601−6
04を備えている。各加算器67,68,69,600はマルチプライヤ61−
64のうちの1つの出力を前置された加算器の出力に加算し、これを対応するレ
ジスタ601−604に記録する。特に、後続する各加算器は先行する加算器の
直接的な出力ではなく記録された出力を対応するマルチプライヤ出力に加算する
ことが好適である。最終的な合計を出力605として提供することが好適である
。第1の加算器67の場合、マルチプライヤ61の出力がデバイス10の何処か
からの入力606(これは他のDSP/MACブロックの合計出力であり得る)
に加算される。チェーン内の最初のDSP/MACブロックの場合、入力606
はゼロ化されていることが好適である。このことはデバイスのルーティングによ
って達成するか、あるいはマルチプレクサ607がアース(0)と入力606と
の間の選択を行うことができる。マルチプレクサ607を使用することにより、
追加的な構成ビットを必要とすることによってルーティングリソースを節約する
ことができる。マルチプレクサ706はデバイス10上の各DSP/MACブロ
ック60内に提供することが好適であり、これはいずれのブロックもが“最初”
のブロックとして構成され得るからである。ブロック50の場合においては、係
数入力66に接続された係数レジスタ(図示されていない)内に係数をロードす
るために追加的な入力またはルーティングリソースが必要となる。
データ源をタップする。従ってブロック60は1つの入力のみを有するかのよう
に構成することができ、この1つの入力がブロック60内において種々のマルチ
プライヤ61−64にルーティングされる。先行した合計のための別の入力71
と別の出力605によって再構成されたブロック70(図8においていくつか連
鎖している)は3つの入力/出力接続のみを必要とする。これは他の場合に必要
とされるものに比べて大幅に少ない接続であり、係数が固定されておらずスキャ
ンチェーンがサポートするよりも頻繁に変更される必要がある場合に係数内にル
ーティングする必要があるにもかかわらず、ルーティングリソースを節約するこ
とができる。
タまたはダイレクトフォームIIFIRフィルタのいずれとしても構成することが
できるDSP/MACブロック80の好適な実施例が概略的に示されている。ブ
ロック80は4つのマルチプライヤ81−84を備えていることが好適である。
マルチプライヤ81は第1の入力811と第2の入力812を備えている。同様
に各マルチプライヤ82−84もそれぞれ第1の入力821,831,841と
第2の入力822,832,842を備えている。各マルチプライヤ入力811
,812,821,822,831,832,841,842は、マルチプレク
サ809を使用してデータ入力801−808(D1−D8で示されている)の
うちの1つあるいはレジスタ810の1つのいずれかに対してそれぞれ選択的に
接続することができ、この各レジスタはそれぞれ入力801−808の1つのも
のである。加えて、各入力821,831,841は追加的なマルチプレクサ8
19のうちの1つを使用してそれぞれ接続することができ、その結果D1データ
入力801をマルチプライヤ81と共有し、図7に示されている信号入力ダイレ
クトフォームIFIRフィルタの形式を実施する。
とが好適である。DSP/MACブロック80がダイレクトフォームIIFIRフ
ィルタとして機能することを可能にするために、マルチプライヤ81および82
の出力を加算器86によって加算しマルチプライヤ83および84の出力を加算
器87によって加算することができる。加算器86および87の出力は続いて加
算器88によって加算することができる。
解され、これに対してはD3データ入力803も入力となり、レジスタ850内
に記録された加算器85の出力とともにマルチプレクサ820によって制御して
加算器86への入力とされ、その理由については以下に記述する。同様に、マル
チプライヤ84の出力は加算器87への入力として使用可能であり、この加算器
87への入力はレジスタ823内に記録してマルチプレクサ824によって選択
される加算器86の出力とすることもでき、その理由については以下に記述する
。
れる。加算器86の出力はマルチプレクサ825によって加算器88への入力と
して選択することができ、このマルチプレクサ825はさらにマルチプライヤ8
4の出力も選択することができる。加算器87の出力は加算器88に直接入力す
るかあるいはレジスタ826に記録した後にマルチプレクサ827によって選択
して入力することができる。加算器88の出力は880で直接出力するかあるい
はレジスタ828に記録した後にマルチプレクサ829によって選択して出力す
ることができる。加算器86,87の出力は860,870において出力とする
こともできるが、DSP/MACブロック60がFIRフィルタとして使用され
ている場合はこれに該当しない。DSP/MACブロック60のその他の使用は
前記の同時に提出され通常通り付与された米国特許第09/―――号(代理人整
理番号174/199)に記載されている。
ライヤ81−84の1つに直接供給(対応するマルチプレクサ809を介して)
するか、あるいはレジスタ810のうちの対応する1つに付加してそこからマル
チプライヤ81−84に供給する(対応するマルチプレクサ809を介して)こ
とができる。この汎用的な構造はDSP/MACブロック80が多くの使用法を
有するために提供される。しかしながら、前述したFIRフィルタ内における使
用に対しては各マルチプライヤ81−84の1つの入力、例えば入力812,8
22,832,および842上にフィルタ係数を蓄積するために該当するレジス
タ810の1つが使用されることが考えられる。この係数はD1−D8入力80
1−808のうちの適宜な1つから入力することができるが、前述したようにレ
ジスタ810の適宜な1つに近接するスキャンチェーンレジスタを使用して入力
することもできる。
成される場合、信号D1データ入力801は入力811上でマルチプライヤ81
に入力され、また前述したようにマルチプレクサ819によって入力821,8
31,841に使用することも可能である。図7に関して記述したように、マル
チプライヤ81は入力811上のD1データを入力812上の係数と乗算し、そ
の積は加算器85によって先行した別のDSP/MACブロックからの和または
0に加算することができる。先行した和はD3データ入力803上に入力され、
これはマルチプライヤ82へのデータ入力821には必要でなく、それは4つの
マルチプライヤ81−84がD1データ入力801を共有するためである。加算
器85の出力はレジスタ830内に記録される。
の積)をレジスタ850内に記録されマルチプレクサ820によって選択された
和に加算する。この加算器86の合計出力はレジスタ823内に記録される。加
算器87はマルチプライヤ83の出力(D1データと入力832上の係数との積
)をレジスタ823内に記録されマルチプレクサ824によって選択された和に
加算する。この加算器87の合計出力はレジスタ826内に記録される。加算器
88はマルチプレクサ825によって選択されたマルチプライヤ84の出力(D
1データと入力842上の係数との積)をレジスタ826内に記録されマルチプ
レクサ827によって選択された和に加算する。この加算器88の合計出力はレ
ジスタ828内に記録され、これはダイレクトフォームIFIRフィルタの出力
880としてマルチプレクサ829によって選択される。
成される場合、前述したようにマルチプライヤ入力812,822,832,8
42と結合された適宜なレジスタ810内に係数が記録されている。D1データ
入力801はマルチプライヤ81の入力811に接続するために対応するマルチ
プレクサ809によって選択される。D3データ入力803はマルチプライヤ8
2の入力821に接続するために対応するマルチプレクサ809によって選択さ
れる。D5データ入力805はマルチプライヤ83の入力831に接続するため
に対応するマルチプレクサ809によって選択される。D7データ入力807は
マルチプライヤ84の入力841に接続するために対応するマルチプレクサ80
9によって選択される。
択されたD1データ入力801を入力812上の係数と乗算する。マルチプライ
ヤ82は、マルチプレクサ809によって入力821のために選択されたD3デ
ータ入力803を入力822上の係数と乗算する。マルチプライヤ83は、マル
チプレクサ809によって入力831のために選択されたD5データ入力805
を入力832上の係数と乗算する。マルチプライヤ84は、マルチプレクサ80
9によって入力841のために選択されたD7データ入力807を入力842上
の係数と乗算する。
の出力をマルチプライヤ82の出力に加算する。加算器87は、マルチプレクサ
824によって選択されたマルチプライヤ84の出力をマルチプライヤ83の出
力に加算する。加算器88は、マルチプレクサ825によって選択された加算器
86の出力をマルチプレクサ827によって選択された加算器87の出力に加算
する。加算器88の出力は、ダイレクトフォームIIFIRフィルタの出力として
出力880に直接出力するためにマルチプレクサ829によって選択される。
810はそれぞれのマルチプライヤではなく次の入力レジスタ810にフィード
されるように構成することができる。この方式によって、レジスタ810はダイ
レクトフォームIIFIRフィルタの遅延チェーン(例えば図6中の501−50
4)として機能することができ、この遅延チェーンをブロック内部に移動するこ
とが可能となり、外部のロジックおよびルーティングリソースが節約される。こ
のことによって、(a)各D1−D8入力801−808と(b)先行したレジ
スタ810との間における選択を行うために、各レジスタ810の入力上に追加
的なマルチプレクサ(図示されていない)が必要となる。
らのスキャンチェーンを含んでいることが好適であり、これは前述したようにブ
ロック80の動作内において使用されることが好適であることが理解される。
グラマブルロジックデバイス10が示されている。データ処理システム900は
、さらに:プロセッサ901;メモリ902;I/O回路903;ならびに周辺
機器904のうちの1つまたは複数を含むことができる。これらの構成要素はシ
ステムバス905によって互いに結合されるとともにエンドユーザシステム90
7内に含まれた回路基板906上に実装されている。
、ビデオ処理、デジタル信号処理、またはプログラマブルあるいはリプログラマ
ブルロジックデバイスの利点を活用することが望まれる、広範な適用形態で使用
することができる。プログラマブルロジックデバイス10は多様なロジック機能
を広範囲に実行するために使用することができる。例えば、プログラマブルロジ
ックデバイス10はプロセッサ901と組合されて動作するプロセッサまたはコ
ントローラとして構成することができる。プログラマブルロジックデバイス10
は、さらにシステム900内の共有リソースへのアクセスを仲介するアービタと
して構成することもできる。さらに別の例として、プログラマブルロジックデバ
イス10は、プロセッサ901とシステム900内の他の構成要素との間のイン
タフェースとして構成することもできる。システム900は1つの例であり、本
発明の範囲ならびに精神は請求の範囲によってのみ定義されることは勿論である
。
だプログラマブルロジックデバイス10を実施するために多様な技術を使用する
ことができる。さらに、本発明は一回のみプログラム可能なデバイスおよびリプ
ログラム可能なデバイスの両方に適用可能であることが理解される。
れている、マルチプライヤ回路を備えたプログラマブルロジックデバイスが提供
される。以上の記述は単に本発明の原理を説明したものであり、当業者において
は本発明の範囲および精神を逸脱することなく種々の設計変更をなし得ることは
勿論であり、本発明は請求項の記載によってのみ限定されるものである。
11 ロジック領域
12相互接続コネクタ
13,301,302,51,52,53,54,61,62,63,64,8
1,82,83,84 マルチプライヤ
20 スキャンチェーン
21,22,31,32,34,35,37,38,39,303,304,3
05,306,501,502,503,504,810,826 レジスタ
23,33,36,309,607,819,820,824,825,827
,829 マルチプレクサ
30 クロック信号
308 クロック
310 アース
311,313 データ線
312 スイッチ
41,57,58,59,67,68,69,600,87,88 加算器
50,60,80 DSP/MACブロック
55,65 データ入力
56,66 係数入力
500,880 出力
505 信号入力
605 出力
606,71,801,802,803,804,805,806,807,8
08,811,821,831,841,822,832,842 入力
70 ブロック
900 処理システム
901 プロセッサ
902 メモリ
903 I/O回路
904 周辺機器
905 システムバス
906 回路基板
Claims (56)
- プログラマブルロジックデバイスであって、
マルチプライヤ回路と、
前記プログラマブルロジックデバイスをテストする複数のスキャンチェーンレジスタであって、前記複数のスキャンチェーンレジスタの少なくとも一部は、前記マルチプライヤ回路に隣接して配置されている、複数のスキャンチェーンレジスタと、
前記複数のスキャンチェーンレジスタ内のデータを前記マルチプライヤ回路に入力する入力回路と
を備えた、プログラマブルロジックデバイス。 - 被乗数のビットを前記マルチプライヤ回路に入力する複数の入力をさらに備え、
前記複数のスキャンチェーンレジスタの前記少なくとも一部は、前記複数の入力に隣接しており、
前記入力回路は、前記マルチプライヤ回路に入力するために前記複数の入力内のデータを前記複数のスキャンチェーンレジスタ内のデータに結合する、請求項1に記載のプログラマブルロジックデバイス。 - 前記マルチプライヤ回路は、mビットの数値とnビットの数値との乗算を実行するm×nマルチプライヤ回路であり、
前記複数の入力は、
前記mビットの数値のm個のビットを前記マルチプライヤ回路に入力するためのm個の入力と、
前記nビットの数値のn個のビットを前記マルチプライヤ回路に入力するためのn個の入力と
を含み、
前記複数のスキャンチェーンレジスタは、少なくともm+n個のスキャンチェーンレジスタを含む、請求項2に記載のプログラマブルロジックデバイス。 - 前記入力回路は、前記マルチプライヤ回路に入力するために前記複数の入力内のデータと前記複数のスキャンチェーンレジスタ内のデータとをAND演算するAND回路を含む、請求項3に記載のプログラマブルロジックデバイス。
- 前記m個の入力に隣接した前記m個のスキャンチェーンレジスタのうちのp個には、p個のロジック1がロードされ、前記m個の入力に隣接した前記m個のスキャンチェーンレジスタのうちのm−p個には、m−p個のロジック0がロードされ、ここでp<mが成立しており、
前記n個の入力に隣接した前記n個のスキャンチェーンレジスタのうちのq個には、q個のロジック1がロードされ、前記n個の入力に隣接した前記n個のスキャンチェーンレジスタのうちのn−q個には、n−q個のロジック0がロードされ、ここでq<nが成立しており、
前記AND回路は、前記m個の入力内のデータと前記m個のスキャンチェーンレジスタ内のデータとをAND演算し、前記n個の入力内のデータと前記n個のスキャンチェーンレジスタ内のデータとをAND演算し、これにより、前記m×nのマルチプライヤ回路がp×qのマルチプライヤ回路として構成されている、請求項4に記載のプログラマブルロジックデバイス。 - 前記p個のロジック1は、前記m個のスキャンチェーンレジスタのうちの最上位のp個のスキャンチェーンレジスタの中にあり、
前記m−p個のロジック0は、前記m個のスキャンチェーンレジスタのうちの最下位のm−p個のスキャンチェーンレジスタの中にある、請求項5に記載のプログラマブルロジックデバイス。 - 前記q個のロジック1は、前記n個のスキャンチェーンレジスタのうちの最上位のq個のスキャンチェーンレジスタの中にあり、
前記n−q個のロジック0は、前記n個のスキャンチェーンレジスタのうちの最下位のn−q個のスキャンチェーンレジスタの中にある、請求項6に記載のプログラマブルロジックデバイス。 - 前記q個のロジック1は、前記n個のスキャンチェーンレジスタのうちの最上位のq個のスキャンチェーンレジスタの中にあり、
前記n−q個のロジック0は、前記n個のスキャンチェーンレジスタのうちの最下位のn−q個のスキャンチェーンレジスタの中にある、請求項5に記載のプログラマブルロジックデバイス。 - 前記入力回路は、前記マルチプライヤ回路に入力するために前記複数の入力内のデータと前記複数のスキャンチェーンレジスタ内のデータとをAND演算するAND回路を含む、請求項2に記載のプログラマブルロジックデバイス。
- 前記複数の入力は、被乗数のビットを前記マルチプライヤ回路に入力するための複数の入力レジスタを含み、
前記複数のスキャンチェーンレジスタの前記少なくとも一部は、前記複数の入力レジスタに隣接しており、
前記入力回路は、前記マルチプライヤ回路内に入力するために前記複数の入力レジスタ内のデータを前記複数のスキャンチェーンレジスタ内のデータに結合する、請求項2に記載のプログラマブルロジックデバイス。 - 前記マルチプライヤ回路は、mビットの数値とnビットの数値との乗算を実行するm×nマルチプライヤ回路であり、
前記複数の入力レジスタは、
前記mビットの数値のm個のビットを前記マルチプライヤ回路に入力するためのm個のレジスタと、
前記nビットの数値のn個のビットを前記マルチプライヤ回路に入力するためのn個のレジスタと
を含み、
前記複数のスキャンチェーンレジスタは、少なくともm+n個のスキャンチェーンレジスタを含む、請求項10に記載のプログラマブルロジックデバイス。 - 前記入力回路は、前記マルチプライヤ回路に入力するために前記複数の入力レジスタ内のデータと前記複数のスキャンチェーンレジスタ内のデータとをAND演算するAND回路を含む、請求項11に記載のプログラマブルロジックデバイス。
- 前記m個の入力レジスタに隣接した前記m個のスキャンチェーンレジスタのうちのp個には、p個のロジック1がロードされ、前記m個の入力レジスタに隣接した前記m個のスキャンチェーンレジスタのうちのm−p個には、m−p個のロジック0がロードされ、ここでp<mが成立しており、
前記n個の入力レジスタに隣接した前記n個のスキャンチェーンレジスタのうちのq個には、q個のロジック1がロードされ、前記n個の入力レジスタに隣接した前記n個のスキャンチェーンレジスタのうちのn−q個には、n−q個のロジック0がロードされ、ここでq<nが成立しており、
前記AND回路は、前記m個の入力レジスタ内のデータと前記m個のスキャンチェーンレジスタ内のデータとをAND演算し、前記n個の入力レジスタ内のデータと前記n個のスキャンチェーンレジスタ内のデータとをAND演算し、これにより、前記m×nのマルチプライヤ回路がp×qのマルチプライヤ回路として構成されている、請求項12に記載のプログラマブルロジックデバイス。 - 前記p個のロジック1は、前記m個のスキャンチェーンレジスタのうちの最上位のp個のスキャンチェーンレジスタの中にあり、
前記m−p個のロジック0は、前記m個のスキャンチェーンレジスタのうちの最下位のm−p個のスキャンチェーンレジスタの中にある、請求項13に記載のプログラマブルロジックデバイス。 - 前記q個のロジック1は、前記n個のスキャンチェーンレジスタのうちの最上位のq個のスキャンチェーンレジスタの中にあり、
前記n−q個のロジック0は、前記n個のスキャンチェーンレジスタのうちの最下位のn−q個のスキャンチェーンレジスタの中にある、請求項14に記載のプログラマブルロジックデバイス。 - 前記q個のロジック1は、前記n個のスキャンチェーンレジスタのうちの最上位のq個のスキャンチェーンレジスタの中にあり、
前記n−q個のロジック0は、前記n個のスキャンチェーンレジスタのうちの最下位のn−q個のスキャンチェーンレジスタの中にある、請求項13に記載のプログラマブルロジックデバイス。 - 前記入力回路は、前記マルチプライヤ回路に入力するために前記複数の入力レジスタ内のデータと前記複数のスキャンチェーンレジスタ内のデータとをAND演算するAND回路を含む、請求項10に記載のプログラマブルロジックデバイス。
- 前記マルチプライヤ回路は、第1の被乗数のビットを入力するための第1の入力と、第2の被乗数のビットを入力するための第2の入力とを含み、
前記複数のスキャンチェーンレジスタの前記少なくとも一部は、前記マルチプライヤ回路の前記第1の入力および前記第2の入力のうちの一方に接続されており、これにより、前記テストの後に前記複数のスキャンチェーンレジスタの前記少なくとも第1の部分にロードされたデータは、前記第1の被乗数および第2の被乗数のうちの少なくとも一方を表す、請求項1に記載のプログラマブルロジックデバイス。 - 前記第1の被乗数を表す前記データは、複数の乗算動作の間、実質的に固定されている、請求項18に記載のプログラマブルロジックデバイス。
- 前記第1の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも一部は、前記複数のスキャンチェーンレジスタの他のものから分離クロックによってクロックされ、これにより、前記第1の被乗数は、前記分離クロックを停止することによって、実質的に固定された状態に保持される、請求項19に記載のプログラマブルロジックデバイス。
- 前記プログラマブルロジックデバイスの動作中に前記第1の被乗数を変更するように、前記分離クロックが再起動される、請求項20に記載のプログラマブルロジックデバイス。
- 前記第1の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも一部を前記複数のスキャンチェーンレジスタの他のものから分離するスイッチをさらに備え、これにより、前記第1の被乗数は、前記スイッチを開放することによって、実質的に固定さた状態に保持される、請求項19に記載のプログラマブルロジックデバイス。
- 前記プログラマブルロジックデバイスの動作中に前記第1の被乗数を変更するように、前記スイッチが閉じられる、請求項22に記載のプログラマブルロジックデバイス。
- ロジックブロック内に配置された複数のマルチプライヤ回路であって、前記マルチプライヤ回路のそれぞれは、1つの第1の被乗数と1つの第2の被乗数とを有している、複数のマルチプライヤ回路と、
前記複数のマルチプライヤ回路の出力を累積する複数の加算器と
を備えている、請求項19に記載のプログラマブルロジックデバイス。 - 前記ロジックブロック内の前記複数のマルチプライヤ回路および前記複数の加算器は、有限インパルス応答フィルタを形成するように構成されるように適合されており、
前記第1の被乗数のそれぞれは、前記有限インパルス応答フィルタの係数を表す、請求項24に記載のプログラマブルロジックデバイス。 - 前記ロジックブロックは、4つのマルチプライヤ回路と3つの加算器とを含み、
前記複数の加算器のうちの第1の加算器は、前記複数のマルチプライヤ回路のうちの第1のマルチプライヤ回路の出力と第2のマルチプライヤ回路の出力とを加算し、
前記複数の加算器のうちの第2の加算器は、前記複数のマルチプライヤ回路のうちの第3のマルチプライヤ回路の出力と第4のマルチプライヤ回路の出力とを加算し、
記複数の加算器のうちの第3の加算器は、前記第1の加算器の出力と前記第2の加算器の出力とを加算する、請求項25に記載のプログラマブルロジックデバイス。 - 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項26に記載のプログラマブルロジックデバイス。
- 前記複数のレジスタは、前記ロジックブロックへの入力に連鎖しており、前記複数のレジスタのそれぞれは、前記複数のマルチプライヤ回路のうちの1つに入力するための出力を提供する、請求項27に記載のプログラマブルロジックデバイス。
- 前記ロジックブロックは、ある数のマルチプライヤ回路と、前記マルチプライヤ回路の数に等しい数の加算器とを含み、前記複数の加算器のそれぞれは、前記複数のマルチプライヤ回路のうちの1つの出力を先行した和に加算する、請求項25に記載のプログラマブルロジックデバイス。
- 前記先行した和の第1番目のものは、前記ロジックブロックへの入力である、請求項29に記載のプログラマブルロジックデバイス。
- 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項30に記載のプログラマブルロジックデバイス。
- 前記複数のレジスタのそれぞれは、前記複数の加算器のうちの1つの出力を登録し、前記登録された出力のそれぞれが前記先行した和の1つを形成する、請求項31に記載のプログラマブルロジックデバイス。
- 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項29に記載のプログラマブルロジックデバイス。
- 前記複数のレジスタのそれぞれは、前記複数の加算器のうちの1つの出力を登録し、前記登録された出力のそれぞれが前記先行した和の1つを形成する、請求項33に記載のプログラマブルロジックデバイス。
- 前記第1の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも第1の部分内のレジスタは、前記ロードが行われた後にさらに入力が行われることが防止される、請求項19に記載のプログラマブルロジックデバイス。
- 前記第1の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも第1の部分内の前記レジスタは、第1のクロックを接地することによって、前記ロードが行われた後にさらに入力が行われることが防止される、請求項35に記載のプログラマブルロジックデバイス。
- 前記第2の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも第1の部分内のレジスタは、前記第1のクロックとは異なる第2のクロックをクロックすることによって、前記ロードが行われた後に更なる入力を受信する、請求項36に記載のプログラマブルロジックデバイス。
- 前記第1の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも一部内の前記レジスタは、前記第1の被乗数を表す前記レジスタへの接続を開放することによって、前記ロードが行われた後に更なる入力が行われることが防止される、請求項35に記載のプログラマブルロジックデバイス。
- 前記第2の被乗数を表す前記複数のスキャンチェーンレジスタの前記少なくとも第1の部分内の前記レジスタは、前記接続が開放された後に更なる入力を受信し続ける、請求項38に記載のプログラマブルロジックデバイス。
- ロジックブロック内に配置された複数のマルチプライヤ回路であって、前記複数のマルチプライヤ回路のそれぞれは、1つの第1の被乗数と1つの第2の被乗数とを有している、複数のマルチプライヤ回路と、
前記複数のマルチプライヤ回路の出力を累積する複数の加算器と
を備えている、請求項39に記載のプログラマブルロジックデバイス。 - 前記ロジックブロック内の前記複数のマルチプライヤ回路および前記複数の加算器は、有限インパルス応答フィルタを形成するように構成されるように適合されており、
前記第1の被乗数のそれぞれは、前記有限インパルス応答フィルタの係数を表す、請求項40に記載のプログラマブルロジックデバイス。 - 前記ロジックブロックは、4つのマルチプライヤ回路と3つの加算器とを含み、
前記複数の加算器のうちの第1の加算器は、前記複数のマルチプライヤ回路のうちの第1のマルチプライヤ回路の出力と第2のマルチプライヤ回路の出力とを加算し、
前記複数の加算器のうちの第2の加算器は、前記複数のマルチプライヤ回路のうちの第3のマルチプライヤ回路の出力と第4のマルチプライヤ回路の出力とを加算し、
記複数の加算器のうちの第3の加算器は、前記第1の加算器の出力と前記第2の加算器の出力とを加算する、請求項41に記載のプログラマブルロジックデバイス。 - 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項42に記載のプログラマブルロジックデバイス。
- 前記複数のレジスタは、前記ロジックブロックへの入力に連鎖しており、前記複数のレジスタのそれぞれは、前記複数のマルチプライヤ回路のうちの1つに入力するための出力を提供する、請求項43に記載のプログラマブルロジックデバイス。
- 前記ロジックブロックは、ある数のマルチプライヤ回路と、前記マルチプライヤ回路の数に等しい数の加算器とを含み、前記複数の加算器のそれぞれは、前記複数のマルチプライヤ回路のうちの1つの出力を先行した和に加算する、請求項41に記載のプログラマブルロジックデバイス。
- 前記先行した和の第1番目のものは、前記ロジックブロックへの入力である、請求項45に記載のプログラマブルロジックデバイス。
- 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項46に記載のプログラマブルロジックデバイス。
- 前記複数のレジスタのそれぞれは、前記複数の加算器のうちの1つの出力を登録し、前記登録された出力のそれぞれが前記先行した和の1つを形成する、請求項47に記載のプログラマブルロジックデバイス。
- 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項45に記載のプログラマブルロジックデバイス。
- 前記複数のレジスタのそれぞれは、前記複数の加算器のうちの1つの出力を登録し、前記登録された出力のそれぞれが前記先行した和の1つを形成する、請求項49に記載のプログラマブルロジックデバイス。
- 前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項41に記載のプログラマブルロジックデバイス。
- 処理回路と、
前記処理回路に結合されたメモリと、
前記処理回路と前記メモリとに結合されたプログラマブルロジックデバイスであって、請求項1に記載のプログラマブルロジックデバイスと
を備えた、デジタル処理システム。 - 請求項1に記載のプログラマブルロジックデバイスが実装されたプリント回路基板。
- 前記プリント回路基板上に実装されたメモリであって、前記プログラマブルロジックデバイスに結合されたメモリをさらに備えている、請求項53に記載のプリント回路基板。
- 前記プリント回路基板上に実装されたメモリ回路であって、前記メモリに結合されたメモリ回路をさらに備えている、請求項54に記載のプリント回路基板。
- 前記プリント回路基板上に実装された処理回路であって、前記メモリ回路に結合された処理回路をさらに備えている、請求項55に記載のプリント回路基板。
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