JP4290706B2 - 回路ループを停止することによるクロックデータ回復回路 - Google Patents

回路ループを停止することによるクロックデータ回復回路 Download PDF

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Description

発明の詳細な説明
［背景］
コンピュータ処理電力が増すにつれて、メモリー容量が、将来的なコンピュータおよびサーバーの性能の問題となってきている。メモリー容量の問題は、例えばデータ転送速度が２倍である第２世代ダイナミックランダムアクセスメモリー（ＤＤＲ２−ＤＲＡＭ）やデータ転送速度が２倍である第３世代ダイナミックランダムアクセスメモリー（ＤＤＲ３−ＤＲＡＭ）の開発によってメモリーの速度が上がるにつれて、より深刻になる。メモリー容量が増す毎に、クロック速度の増大に対応するため、より多くのトレースが必要となる。また、メモリー速度が上がるにつれて、ノイズや混信などの問題により、サポートすることができるメモリー容量が低減する。
この問題に対応するため、次世代のメモリーソリューションに対する長期的な代替を提供しつつ、メモリーの速度の増大に伴ってスケーリング可能なメモリーインターフェースが工業上開発された。このアーキテクチャは、完全バッファ型デュアルインラインメモリモジュール（ＦＢ−ＤＩＭＭ）と呼ばれる工業規格となっている。ＦＢ−ＤＩＭＭは、双方向シリアルインターフェースを備えており、この双方向シリアルインターフェースによって、基板電気配線が簡単化され、付加的なメモリーコントローラが不要となる。レジスタードＤＩＭＭ技術と比較すると、ＦＢ−ＤＩＭＭでは、メモリー容量がより大きくなり、帯域幅がより高くなり、ピンカウントがより低くなっている。
一般的に、各ＦＢ−ＤＩＭＭは、拡張型メモリーバッファ（ＡＭＢ）と、ＤＤＲ２−ＤＲＡＭやＤＤＲ３−ＤＲＡＭなどの選択された数のダイナミックランダムアクセスメモリー（ＤＲＡＭ）とを備えている。ＡＭＢは、ＦＢ−ＤＩＭＭチャネルと、ローカルＦＢ−ＤＩＭＭに対するメモリー要求およびローカルＦＢ−ＤＩＭＭからのメモリー要求とを処理し、その要求を、他のＦＢ−ＤＩＭＭへ転送する機能を果たす。ＡＭＢは、命令と、アドレスと、書き込みデータとを、メモリーコントローラから、または、別のＡＭＢを介して、受信する。ＡＭＢは、読み込みデータを、メモリーコントローラへ、直接、または、別のＦＢ−ＤＩＭＭを介して、送信する。上記データから、クロック・データ回復回路（ＣＤＲ）によって、クロック信号とデータとが回復される。
ＣＤＲは、データからクロック信号およびデータを回復し、上記データ中の遷移に対してクロック信号をロックし、ローカルＦＢ−ＤＩＭＭにおいて使用するためのデータを取得し、または、他のＦＢ−ＤＩＭＭへのデータの送信のためのデータを正確に取得する。多くの場合、クロック信号の位相は、データ遷移に対してできるだけ迅速にロックされる。一般的に、入ってくるデータストリームは、複数のクロック位相においてサンプルされ、データ中の遷移に最も近いクロック位相が見出される。もしくは、ＣＤＲは、ディスクドライブアプリケーションにおいて使用されるＣＤＲなどのアナログデュアルループアーキテクチャを含んでいる。これらの方法の各々では、位相収束は迅速ではあるが、面積および消費電力が大きい。これらのおよびその他の理由により、本発明が必要となる。
［概要］
本発明では、請求項１、請求項６および請求項１０に定義されるクロックデータ回復回路と、請求項１２に定義されるメモリーバッファと、請求項１５に定義されるコンピュータシステムとが提供される。さらに、本発明は、請求項１６、請求項２１および請求項２４に定義されるクロックデータ回復方法を提供する。従属請求項は、本発明の好ましい形態または有利な形態を定義するものである。
本願の一発明は、第１回路と、第２回路と、第３回路とを備えるクロックデータ回復回路を提供する。上記第１回路は、データおよびクロック信号を受信し、上記データ中の遷移を検出し、上記クロック信号および上記データ中の上記遷移に基づいて第１信号を生成するように構成されている。上記第２回路は、上記第１信号を受信し、上記第１信号に基づいて第１シフト信号を生成するように構成されている。上記第３回路は、上記第１シフト信号を受信するように構成されている。上記第１回路、上記第２回路および上記第３回路は、第１回路ループを形成するように構成されており、上記第３回路は、上記第１回路ループを停止し、上記第１シフト信号に基づいて上記クロック信号をシフトするように構成されている。
図１は、本発明のコンピュータシステムの一形態を示す図である。
図２は、ＣＤＲの一形態を示す図である。
図３は、ＣＤＲの一形態を図２よりも詳しく示す図である。
図４は、ＣＤＲの一形態の動作を示すフローチャートである。
図５は、ＣＤＲの一形態の第一例の動作を示す図である。
図６は、ＣＤＲの一形態の第二例の動作を示す図である。
図７は、ＣＤＲの一形態の第三例の動作を示す図である。
図８は、ＣＤＲの一形態の第四例の動作を示す図である。
［詳細な説明］
以下の詳細な説明では、本願の一部である添付の図を参照し、添付の図に、本発明を踏まえた具体的な実施形態が図解により示されている。その際、方向を示す用語である「上」、「下」、「前」、「後」、「先」、「後」、「左」、「右」などは、説明される図の方向について使用されるものである。本発明の実施形態の部材は、複数の異なる方向に配置することができるので、方向を示す用語は、図解を目的として使用されるものであり、決して制限的なものではない。なお、他の実施形態を利用してもよいし、本発明の範囲に反することなく構造的または論理的な変更を行ってもよい、ということが分かる。したがって、以下の詳細な説明は、制限的な意味で受け取られるべきものではなく、本発明の範囲は、添付の請求項によって定義されている。
図１に、本発明のコンピュータシステム２０の一実施形態を示す。コンピュータシステム２０は、メモリーコントローラ２２と、完全バッファ型デュアルインラインメモリーモジュール（ＦＢ−ＤＩＭＭ）２４ａ〜２４ｎとを備えている。メモリーコントローラ２２は、命令通信経路２６ａと読み込み通信経路２８ａとを介して、ＦＢ−ＤＩＭＭ２４ａに電気的に結合されている。ＦＢ−ＤＩＭＭ２４ａは、命令通信経路２６ｂと読み込み通信経路２８ｂとを介して、ＦＢ−ＤＩＭＭ２４ｂに電気的に結合されている。ＦＢ−ＤＩＭＭ２４ｂは、命令通信経路２６ｃと読み込み通信経路２８ｃとを介して、次のＦＢＤＩＭＭ２４ｃ（図示せず）に電気的に結合されており、以下同様に、ＦＢ−ＤＩＭＭ２４ｎ−１（図示せず）まで、命令通信経路２６ｎと読み込み通信経路２８ｎとを介して、ＦＢ−ＤＩＭＭ２４ｎに電気的に結合されている。
一実施形態では、命令通信経路２６ａ〜２６ｎの各々は、１０個の差動信号対として組織された２０個のトレースを備えている。一実施形態では、読み込み通信経路２８ａ〜２８ｎの各々は、１４個の差動信号対として組織された２８個のトレースを備えている。他の実施形態では、命令通信経路２６ａ〜２６ｎと、読み込み通信経路２８ａ〜２８ｎとは、任意の適切な通信体系に組織された任意の適切な数のトレースを備えている。
メモリーコントローラ２２は、命令と、アドレスと、書き込みデータとを、命令通信経路２６ａを介して、ＦＢ−ＤＩＭＭ２４ａに送信するように構成されている。ＦＢ−ＤＩＭＭ２４ａは、命令と、アドレスと、書き込みデータとを、局部的に消費することができ、または、命令と、アドレスと、書き込みデータとを、命令通信経路２６ｂを介して、ＦＢ−ＤＩＭＭ２４ｂに送信することができる。ＦＢ−ＤＩＭＭ２４ｂは、命令と、アドレスと、書き込みデータとを局部的に消費することができ、または、命令と、アドレスと、書き込みデータとを、命令通信経路２６ｃを介して、次ぎのＦＢ−ＤＩＭＭに送信することができる。命令と、アドレスと、書き込みデータとは、通信経路２６ｎを介して、１つのＦＢ−ＤＩＭＭから次のＦＢ−ＤＩＭＭへ、ＦＢ−ＤＩＭＭ２４ｎまでシリアル送信される。
読み込みデータは、発信元のＦＢ−ＤＩＭＭ２４ａ〜２４ｎから前段のＦＢ−ＤＩＭＭ２４ａ〜２４ｎと、メモリーコントローラ２２とへ送信される。ＦＢ−ＤＩＭＭ２４ｎは、読み込み通信経路２８ｎを介して、読み込みデータを、ＦＢ−ＤＩＭＭ２４ｎ−１へ送信し、以下同様に、ＦＢ−ＤＩＭＭ２４ｃまで送信する。ＦＢ−ＤＩＭＭ２４ｃは、読み込み通信経路２８ｃを介して、読み込みデータをＦＢ−ＤＩＭＭ２４ｂへ送信する。ＦＢ−ＤＩＭＭ２４ｂは、読み込み通信経路２８ｂを介して、読み込みデータをＦＢ−ＤＩＭＭ２４ａへ送信する。ＦＢ−ＤＩＭＭ２４ａは、読み込み通信経路２８ａを介して、読み込みデータをメモリーコントローラ２２へ送信する。
ＦＢ−ＤＩＭＭ２４ａは、拡張型メモリーバッファ（ＡＭＢ）３０ａと、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａとを備えている。ＡＭＢ３０ａは、命令通信経路２６ａと読み込み通信経路２８ａとを介して、メモリーコントローラ２２に電気的に結合されている。ＡＭＢ３０ａは、クロック・データ回復回路（ＣＤＲ）４８ａを備えている。一実施形態では、ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａの各々は、データ転送速度が２倍である第２世代ＤＲＡＭ（ＤＤＲ２−ＤＲＡＭ）である。一実施形態では、ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａの各々は、データ転送速度が２倍である第３世代ＤＲＡＭ（ＤＤＲ３−ＤＲＡＭ）である。他の実施形態では、ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａの各々は、任意の適切なメモリーであってもよい。
ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａの各々は、アドレス経路５０ａを介して、ＡＭＢ３０ａに電気的に結合されており、ＤＲＡＭ４０ａ・４２ａ・４４ａ・４６ａの各々は、アドレス経路５１ａを介して、ＡＭＢ３０ａに電気的に結合されている。さらに、ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａの各々は、データ経路５２ａ・５４ａ・５６ａ・５８ａ・６０ａ・６２ａ・６４ａ・６６ａにそれぞれ電気的に結合されている。ＤＲＡＭ３２ａは、データ経路５２ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ３４ａは、データ経路５４ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ３６ａは、データ経路５６ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ３８ａは、データ経路５８ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ４０ａは、データ経路６０ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ４２ａは、データ経路６２ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ４４ａは、データ経路６４ａを介して、ＡＭＢ３０ａに電気的に結合されている。ＤＲＡＭ４６ａは、データ経路６６ａを介して、ＡＭＢ３０ａに電気的に結合されている。
ＦＢ−ＤＩＭＭ２４ｂは、ＡＭＢ３０ｂと、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂとを備えている。ＡＭＢ３０ｂは、命令通信経路２６ｂと読み込み通信経路２８ｂとを介して、ＡＭＢ３０ａに電気的に結合されている。さらに、ＡＭＢ３０ｂは、ＣＤＲ４８ｂを備えている。一実施形態では、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂの各々は、ＤＤＲ２−ＤＲＡＭである。一実施形態では、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂの各々は、ＤＤＲ３−ＤＲＡＭである。他の実施形態では、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂの各々は、任意の適切なメモリーであってもよい。
ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂの各々は、アドレス経路５０ｂを介して、ＡＭＢ３０ｂに電気的に結合されており、ＤＲＡＭ４０ｂ・４２ｂ・４４ｂ・４６ｂの各々は、アドレス経路５１ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。さらに、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂの各々は、データ経路５２ｂ・５４ｂ・５６ｂ・５８ｂ・６０ｂ・６２ｂ・６４ｂ・６６ｂにそれぞれ電気的に結合されている。ＤＲＡＭ３２ｂは、データ経路５２ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ３４ｂは、データ経路５４ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ３６ｂは、データ経路５６ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ３８ｂは、データ経路５８ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ４０ｂは、データ経路６０ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ４２ｂは、データ経路６２ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ４４ｂは、データ経路６４ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。ＤＲＡＭ４６ｂは、データ経路６６ｂを介して、ＡＭＢ３０ｂに電気的に結合されている。
他のＦＢ−ＤＩＭＭ２４ｃ〜２４ｎ−１（図示せず）の各々は、ＦＢ−ＤＩＭＭ２４ｂに類似している。ＦＢ−ＤＩＭＭ２４ｎは、ＡＭＢ３０ｎと、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎとを備えている。ＡＭＢ３０ｎは、命令通信経路２６ｎと読み込み通信経路２８ｎとを介して、ＡＭＢ３０ｎ−１（図示せず）に電気的に結合されている。さらに、ＡＭＢ３０ｎは、ＣＤＲ４８ｎを備えている。一実施形態では、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎの各々は、ＤＤＲ２−ＤＲＡＭである。一実施形態では、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎの各々は、ＤＤＲ３−ＤＲＡＭである。他の実施形態では、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎの各々は、任意の適切なメモリーであってもよい。
ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎの各々は、アドレス経路５０ｎを介して、ＡＭＢ３０ｎに電気的に結合されており、ＤＲＡＭ４０ｎ・４２ｎ・４４ｎ・４６ｎの各々は、アドレス経路５１ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。さらに、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎの各々は、データ経路５２ｎ・５４ｎ・５６ｎ・５８ｎ・６０ｎ・６２ｎ・６４ｎ・６６ｎにそれぞれ電気的に結合されている。ＤＲＡＭ３２ｎは、データ経路５２ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ３４ｎは、データ経路５４ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ３６ｎは、データ経路５６ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ３８ｎは、データ経路５８ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ４０ｎは、データ経路６０ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ４２ｎは、データ経路６２ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ４４ｎは、データ経路６４ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。ＤＲＡＭ４６ｎは、データ経路６６ｎを介して、ＡＭＢ３０ｎに電気的に結合されている。
メモリーコントローラ２２は、ＦＢ−ＤＩＭＭ２４ａ〜２４ｎに対する読み込みアクセスおよび書き込みアクセスを制御する。ＡＭＢ３０ａは、命令通信経路２６ａを介して、命令と、アドレスと、書き込みデータとを、メモリーコントローラ２２から受け取る。命令と、アドレスと、書き込みデータとを、局部的に消費するために、ＡＭＢ３０ａは、アドレス経路５０ａ・５１ａを介して、上記アドレスを、ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａへ送信する。さらに、ＡＭＢ３０ａは、対応するデータ経路５２ａ・５４ａ・５６ａ・５８ａ・６０ａ・６２ａ・６４ａ・６６ａを介して、上記データを、ＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａへ送信する。命令と、アドレスと、書き込みデータとを別のＦＢ−ＤＩＭＭへ送信するために、ＡＭＢ３０ａは、命令通信経路２６ｂを介して、命令と、アドレスと、書き込みデータとを、ＦＢ−ＤＩＭＭ２４ｂのＡＭＢ３０ｂへ送信する。
命令と、アドレスと、書き込みデータとを、局部的に消費するために、ＡＭＢ３０ｂは、アドレス経路５０ｂ・５１ｂを介して、上記アドレスを、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂへ送信する。さらに、ＡＭＢ３０ｂは、対応するデータ経路５２ｂ・５４ｂ・５６ｂ・５８ｂ・６０ｂ・６２ｂ・６４ｂ・６６ｂを介して、上記データを、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂへ送信する。命令と、アドレスと、書き込みデータとを別のＦＢ−ＤＩＭＭへ送信するために、ＡＭＢ３０ｂは、命令通信経路２６ｃを介して、命令と、アドレスと、書き込みデータとを、ＦＢ−ＤＩＭＭ２４ｃのＡＭＢへ送信する。
命令と、アドレスと、書き込みデータとは、１つのＡＭＢから次のＡＭＢへ、通信経路２６ｎを介してＦＢ−ＤＩＭＭ２４ｎのＡＭＢ３０ｎまでシリアル送信される。命令と、アドレスと、書き込みデータとを、局部的に消費するために、ＡＭＢ３０ｎは、アドレス経路５０ｎ・５１ｎを介して、上記アドレスを、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎへ送信する。さらに、ＡＭＢ３０ｎは、対応するデータ経路５２ｎ・５４ｎ・５６ｎ・５８ｎ・６０ｎ・６２ｎ・６４ｎ・６６ｎを介して、上記データを、ＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎへ送信する。
読み込みデータは、発信元のＦＢ−ＤＩＭＭ２４ａ〜２４ｎから前段のＦＢ−ＤＩＭＭ２４ａ〜２４ｎと、メモリーコントローラ２２とへ送信される。ＦＢ−ＤＩＭＭ２４ｎのＡＭＢ３０ｎは、読み込み通信経路２８ｎを介して、読み込みデータをＦＢ−ＤＩＭＭ２４ｎ−１（図示せず）のＡＭＢ３０ｎ−１へ送信し、以下同様に、ＦＢ−ＤＩＭＭ２４ｃ（図示せず）のＡＭＢ３０ｃまで送信する。ＡＭＢ３０ｃは、読み込み通信経路２８ｃを介して、読み込みデータをＦＢ−ＤＩＭＭ２４ｂのＡＭＢ３０ｂへ送信する。ＡＭＢ３０ｂは、読み込み通信経路２８ｂを介して、読み込みデータをＦＢ−ＤＩＭＭ２４ａのＡＭＢ３０ａへ送信する。ＡＭＢ３０ａは、読み込み通信経路２８ａを介して、読み込みデータをメモリーコントローラ２２へ送信する。
ＡＭＢ３０ａ〜３０ｎのＣＤＲ４８ａ〜４８ｎは、データを受信し、データと、データからのクロック信号とを回復する。ＣＤＲ４８ａ〜４８ｎは、ＡＭＢ３０ａ〜３０ｎの１つ、または、メモリーコントローラ２２から、データを受信する。受信されたデータは、局部的に消費され、および／または、ＡＭＢ３０ａ〜３０ｎの１つまたはメモリーコントローラ２２へ送信される。一実施形態では、命令通信経路２６ａ〜２６ｎと読み込み通信経路２８ａ〜２８ｎとにおける各差動データ経路は、１つのＣＤＲ（例えば、ＣＤＲ４８ａ〜４８ｎの１つ）を備えている。
ＣＤＲ４８ａが、命令通信経路２６ａのデータ経路に接続されている場合は、ＣＤＲ４８ａは、書き込みデータをメモリーコントローラ２２から受信し、書き込みデータと、書き込みデータからのクロック信号とを回復する。書き込みデータが局部的に消費される場合は、ＡＭＢ３０ａは、回復された書き込みデータと、回復されたクロック信号または回復されたクロック信号の導関数とを、アドレスされるＤＲＡＭ３２ａ・３４ａ・３６ａ・３８ａ・４０ａ・４２ａ・４４ａ・４６ａへ送信する。書き込みデータは、アドレスされた記憶場所に書き込まれる。書き込みデータが、局部的に消費されない場合は、ＡＭＢ３０ａは、回復された書き込みデータを、命令通信経路２６ｂを介して、ＡＭＢ３０ｂへ送信する。ＣＤＲ４８ａが、読み込み通信経路２８ｂにおけるデータ経路に接続されている場合は、ＣＤＲ４８ａは、ＡＭＢ３０ｂから読み込みデータを受信し、読み込みデータと、読み込みデータからのクロック信号とを回復する。回復された読み込みデータは、読み込み通信経路２８ａを介して、メモリーコントローラ２２へ送信される。
ＣＤＲ４８ｂが、命令通信経路２６ｂのデータ経路に接続されている場合は、ＣＤＲ４８ｂは、書き込みデータをＡＭＢ３０ａから受信し、書き込みデータと、書き込みデータからのクロック信号とを回復する。書き込みデータが局部的に消費される場合は、ＡＭＢ３０ｂは、回復された書き込みデータと、回復されたクロック信号または回復されたクロック信号の導関数とを、アドレスされるＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂへ送信する。書き込みデータは、アドレスされた記憶場所に書き込まれる。書き込みデータが、局部的に消費されない場合は、ＡＭＢ３０ｂは、回復された書き込みデータを、命令通信経路２６ｃを介して、ＡＭＢ３０ｃへ送信する。ＣＤＲ４８ｂが、読み込み通信経路２８ｃにおけるデータ経路に接続されている場合は、ＣＤＲ４８ｂは、ＡＭＢ３０ｃから読み込みデータを受信し、読み込みデータと、読み込みデータからのクロック信号とを回復する。回復された読み込みデータは、読み込み通信経路２８ｂを介して、ＡＭＢ３０ａへ送信される。ＣＤＲ４８ｂと同様の動作がＣＤＲ４８ｃ〜４８ｎ−１（図示せず）においても行われる。
ＣＤＲ４８ｎが、命令通信経路２６ｎのデータ経路に接続されている場合は、ＣＤＲ４８ｎは、書き込みデータをＡＭＢ３０ｎ−１から受信し、書き込みデータと、書き込みデータからのクロック信号とを回復する。書き込みデータが局部的に消費される場合は、ＡＭＮ３０ｎは、回復された書き込みデータと、回復されたクロック信号または回復されたクロック信号の導関数とを、アドレスされるＤＲＡＭ３２ｎ・３４ｎ・３６ｎ・３８ｎ・４０ｎ・４２ｎ・４４ｎ・４６ｎへ送信する。回復された書き込みデータは、アドレスされた記憶場所に書き込まれる。
一例の動作では、ＣＤＲ４８ａ〜４８ｎの各々は、命令通信経路２６ａ〜２６ｎの１つにおけるデータ経路に接続されている。メモリーコントローラ２２は、書き込み命令、書き込みアドレス、および、書き込みデータを、ＡＭＢ３０ａへ送信する。書き込みアドレスは、ＦＢ−ＤＩＭＭ２４ｂにおける１つまたは複数の記憶場所を表している。ＡＭＢ３０ａは、書き込み命令と、書き込みアドレスと、書き込みデータとを受信し、ＣＤＲ４８ａは、書き込みデータストリームの１つを受信する。ＣＤＲ４８ａは、書き込みデータに対してロックし、書き込みデータと、書き込みデータからのクロック信号とを回復する。書き込みアドレスは、ＦＢ−ＤＩＭＭ２４ｂにおける１つまたは複数の記憶場所を表しているので、ＡＭＢ３０ａは、回復された書き込みデータと、書き込み命令と、書き込みアドレスとを、ＡＭＢ３０ｂへ送信する。ＣＤＲ４８ｂは、書き込みデータストリームの１つを受信し、書き込みデータと、書き込みデータからのクロック信号とを回復する。書き込みアドレスは、ＦＢ−ＤＩＭＭ２４ｂにおける記憶場所を表しているので、ＡＭＢ３０ｂは、回復された書き込みデータと、回復されたクロック信号とを、ＤＲＡＭ３２ｂ・３４ｂ・３６ｂ・３８ｂ・４０ｂ・４２ｂ・４４ｂ・４６ｂへ送信する。書き込みデータは、アドレスされた記憶場所に書き込まれる。
図２に、ＣＤＲ４８ａの一実施形態を示す。図１のコンピュータシステム２０におけるＣＤＲ４８ｂ〜４８ｎの各々は、ＣＤＲ４８ａと類似している。他の実施形態では、ＣＤＲ４８ａ〜４８ｎの１つまたは複数は、別の適切なＣＤＲに類似していてもよい。
ＣＤＲ４８ａは、検出器回路１００と、高帯域幅積算回路１０２と、制御回路１０４と、低帯域幅積算回路１０６とを備えている。検出器回路１００は、１０８を介してデータＤを受信し、クロック信号通信経路１１０を介して、制御回路１０４に電気的に結合されている。さらに、検出器回路１００は、先行通信経路１１２と遅延通信経路１１４とを介して、高帯域幅積算回路１０２に電気的に結合されており、先行通信経路１１６と、遅延通信経路１１８とを介して、低帯域幅積算回路１０６に電気的に結合されている。高帯域幅積算回路１０２は、シフト通信経路１２０とリセット通信経路１２２とを介して、制御回路１０４に電気的に結合されている。低帯域幅積算回路１０６は、シフト通信経路１２４とリセット通信経路１２６とを介して、制御回路１０４に電気的に結合されている。制御回路１０４は、クロック信号通信経路１１０を介して、検出器回路１００に電気的に結合されている。
検出器回路１００は、１０８を介して、データＤを受信し、クロック信号通信経路１１０を介して、制御回路１０４から直交クロック信号を受信する。直交クロック信号は、４つのクロック信号を含んでいる。４つのクロック信号の各々は、５０％のデューティ周期を有し、４つのクロック信号の各々は、他の直交クロック信号と同じ周波数で発振する。４つのクロック信号の第１番目のクロック信号は、４つのクロック信号の第２番目のクロック信号よりも９０度だけ先行している。４つのクロック信号の第２番目のクロック信号は、４つのクロック信号の第３番目のクロック信号よりも９０度だけ先行している。４つのクロック信号の第３番目のクロック信号は、４つのクロック信号の第４番目のクロック信号よりも９０度だけ先行している。４つのクロック信号の第４番目のクロック信号は、４つのクロック信号の第１番目のクロック信号よりも９０度だけ先行している。１０８におけるデータＤは、４つのクロック信号の各々に対して１８０度の間隔で遷移するようなデータ転送速度で遷移する。すなわち、４つのクロック信号の各々は、データ転送速度の２分の１で発振する。一実施形態では、データ転送速度は、１秒間に５ギガビット（Ｇｂｐｓ）であり、データアイは２００ピコ秒（ｐｓ）であり、４つのクロック信号の各々は、４００ｐｓの期間において２．５ギガヘルツ（ＧＨｚ）で発振する。
検出器回路１００は、直交クロック信号の立ち上がりエッジ間で１０８におけるデータＤにおける遷移を検出する。４つのクロック信号の第１番目のクロック信号（および第３番目のクロック信号）の立ち上がりエッジは、１０８におけるデータＤの遷移よりも最大で９０度だけ先行しているか、または、１０８におけるデータＤの遷移よりも最大で９０度だけ遅延しているか、または、１０８における遷移と同相である。ここでは、明瞭化のために、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジだけを、１０８におけるデータＤの先行遷移または遅延遷移として示す。しかしながら、図示された実施形態では、４つのクロック信号の第１番目および第３番目のクロック信号の立ち上がりエッジは、１０８におけるデータＤの遷移よりも最大で９０度だけ先行しているか、または、遅延している。さらに、ここでは、明瞭化のために、４つのクロック信号の第２番目のクロック信号の立ち上がりエッジだけを、データアイの中央の近くに配置されているものとして記載する。しかしながら、記載された実施形態では、４つのクロック信号の第２番目および第４番目の立ち上がりエッジが、データアイの中央の近くに配置されている。
検出器回路１００は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも先行しているのか、または、遅延しているのかを示す。４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが、１０８におけるデータＤの遷移よりも最大で９０度だけ先行している場合は、検出器回路１００は、先行指標を生成する。４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが、１０８におけるデータＤの遷移よりも最大で９０度だけ遅延している場合は、検出器回路１００は、遅延指標を生成する。
検出器回路１００は、先行通信経路１１２を介して、先行指標を、高帯域幅積算回路１０２へ提供し、遅延通信経路１１４を介して、遅延指標を、高帯域幅積算回路１０２へ提供する。検出器回路１００は、先行通信経路１１６を介して、先行指標を、低帯域幅積算回路１０６へ提供し、遅延通信経路１１８を介して、遅延指標を、低帯域幅積算回路１０６へ提供する。一実施形態では、高帯域幅積算回路１０２へ提供される先行指標および遅延指標は、１０８におけるデータＤのデータ転送速度で提供される。一実施形態では、低帯域幅積算回路１０６に提供される先行指標および遅延指標は、１０８におけるデータＤのデータ転送速度で提供される。一実施形態では、先行指標および遅延指標は、縮小され、１０８におけるデータＤのデータ転送速度の分数で低帯域幅積算回路１０６へ提供される。他の実施形態では、先行指標および遅延指標は、任意の適切な速度で、高帯域幅積算回路１０２および低帯域幅積算回路１０６へ提供される。
高帯域幅積算回路１０２は、先行指標と遅延指標とを積算（すなわち、累積）し、高速シフト信号を、制御回路１０４へ提供する。高帯域幅積算回路１０２は、先行通信経路１１２を介して先行指標を受信し、遅延通信経路１１４を介して、遅延指標を受信する。高帯域幅積算回路１０２は、別々の累積器において先行指標と遅延指標とを累積する。複数の先行指標（例えば、８個の先行指標）が累積される場合は、高帯域幅積算回路１０２は、制御回路１０４に送信する高速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の右へシフトする。複数の遅延指標（例えば、８個の遅延指標）が累積される場合は、高帯域幅積算回路１０２は、制御回路１０４に送信する高速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の左へシフトする。高速シフト信号は、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジが、１０８におけるデータＤの遷移よりも主に先行しているのかまたは遅延しているのか、および、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジを１０８におけるデータＤの遷移に、より厳密に合わせるために、直交クロック信号を右へシフトするのかまたは左へシフトするのか、を示すものである。一実施形態では、高帯域幅積算回路１０２は、先行指標および遅延指標を、１０８におけるデータＤのデータ転送速度で受信する。
他の実施形態では、高帯域幅積算回路１０２は、任意の適切な積算器（例えば、先行指標と遅延指標とを、先行指標を加算し遅延指標を減算する中央加算／減算型累積器において累積する積算器）において、先行指標と遅延指標とを累積する。正の数（例えば、８）が累積される場合は、高帯域幅積算回路１０２は、制御回路１０４に送信する高速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の右へシフトする。負の数（例えば、−８）が累積される場合は、高帯域幅積算回路１０２は、制御回路１０４に送信する高速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の左へシフトする。正または負の数が、選択された時間間隔において累積されない場合は、タイムアウトが生じ、高帯域幅積算回路１０２は、制御回路１０４に送信する高速シフト信号を減衰し、累積器におけるカウントが正であるのかまたは負であるのかに応じて、直交クロックを、右または左にシフトする。高速シフト信号は、複数の直交クロック信号の第１番目の直交クロック信号が、１０８におけるデータＤの遷移よりも主に先行しているのかまたは遅延しているのか、および、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジを１０８におけるデータＤの遷移に、より厳密に合わせるために、直交クロック信号を右へシフトするのかまたは左へシフトするのか、を示すものである。
低帯域幅積算回路１０６は、先行指標と遅延指標とを積算（すなわち、累積）し、低速シフト信号を、制御回路１０４へ提供する。低帯域幅積算回路１０６は、先行指標と遅延指標とを累積し、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジをトラックし、１０８におけるデータＤの遷移に、より厳密に微調整する。初期の大まかなロックが生じた後、低帯域幅積算回路１０６は、先行通信経路１１６を介して、先行指標を受信し、遅延通信経路１１８を介して、遅延指標を受信する。低帯域幅積算回路１０６は、任意の適切な積算器（例えば、先行指標と遅延指標とを別々の累積器において累積する積算器、または、先行指標と遅延指標とを中央加算／減算型累積器において累積する積算器）において、先行指標および遅延指標を累積することができる。選択された数の先行指標が累積されたならば、低帯域幅積算回路１０６は、制御回路１０４に送信する低速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の右へシフトする。選択された数の遅延指標が累積されたならば、低帯域幅積算回路１０６は、制御回路１０４に送信する低速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の左へシフトする。低速シフト信号は、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジが、１０８におけるデータＤの遷移よりも先行しているのか遅延しているのかを示し、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジを１０８におけるデータＤの遷移に、より厳密に合わせるために、直交クロック信号を右へシフトするのかまたは左へシフトするのか、を示すものである。
一実施形態では、低帯域幅積算回路１０６は、先行指標および遅延指標を、１０８におけるデータＤのデータ転送速度で受信し、制御回路１０４に送信する低速シフト信号を減衰する前に、高帯域幅積算器１０２よりも多数の先行指標および遅延指標を累積する。一実施形態では、検出器回路１００からの先行指標および遅延指標は、先行遷移または遅延遷移を１０８におけるデータ転送速度Ｄの分数で示すために、縮小または分割される。低帯域幅積算回路１０６は、縮小された先行指標および遅延指標を受信し、制御回路１０４に送信する低速シフト信号を減衰する前に、ある特定の数を累積する。他の実施形態では、検出器回路１００と、低帯域幅積算回路１０６とは、縮小された先行指標および遅延指標の組み合わせを提供し、低速シフト信号を減衰する前に、より多くの数の先行指標および遅延指標を累積する。他の実施形態では、任意の適切な体系を使用して低速シフト信号を制御回路１０４に提供することができる。
制御回路１０４（位相シフト回路とも呼ばれる）は、シフト通信経路１２０を介して、高帯域幅積算器１０２から高速シフト信号を受信し、リセット通信経路１２２を介して、高帯域幅積算回路１０２へリセット信号を送信する。制御回路１０４は、リセット信号によって高帯域幅積算回路１０２をリセットし、制御回路１０４が直交クロック信号をシフトしている間は、高帯域幅積算回路１０２によって別の高速シフト信号が提供されないようにする。高帯域幅積算回路１０２は、リセットが解除された後、または、高帯域幅積算回路１０２が別の高速シフト信号を生成するように起動された後、上記別の高速シフト信号を生成する。制御回路１０４は、直交クロック信号の立ち上がりおよび立ち下がりのエッジを、高速シフト信号に応じて右または左へシフトし、その間、高帯域幅積算回路１０２による別の高速シフト信号の生成は防止されている。高帯域幅積算回路１０２による別の高速シフト信号の生成を防止することにより、検出器回路１００から、高帯域幅積算回路１０２および制御回路１０４を経て直交クロック信号がシフトされて検出器回路１００に戻るフィードバック回路ループが中断される。このフィードバック回路ループの中断により、高帯域幅積算回路１０２は、先行指標と遅延指標とを迅速に積算することができ、フィードバックループ回路を不安定にせずに、高速シフト信号を制御回路１０４へ提供し、直交クロック信号をシフトする。制御回路１０４は、連続的な高速シフト信号を受信し、４つのクロック信号の第１クロック信号の立ち上がりエッジを、１０８におけるデータＤの遷移に、より厳密に合わせるために、直交クロック信号を連続的に近似する。制御回路１０４は、第１高速シフト信号を受信し、直交クロック信号を、第１高速シフト信号によって示されているように、４５度左へ、または、４５度右へシフトする。リセット信号が解除され、および／または、高帯域幅積算回路１０２は起動され、制御回路１０４に第２高速シフト信号が提供される。制御回路１０４は、第２高速シフト信号を受信し、直交クロック信号を、第２高速シフト信号によって示されているように、２２．５度左へ、または、２２．５度右へシフトする。一実施形態では、上記リセット信号は解除され、および／または、高帯域幅積算回路１０２は起動され、制御回路１０４に第３高速シフト信号が提供される。制御回路１０４は、第３高速シフト信号を受信し、直交クロック信号を、第３高速シフト信号によって示されているように、１１．２５度左へ、または、１１．２５度右へシフトする。他の実施形態では、制御回路１０４は、任意の適切な数の高速シフト信号を受信し、４つのクロック信号の第１クロック信号の立ち上がりエッジを、１０８におけるデータＤの遷移に、より厳密に合わせるために、直交クロック信号を、任意の適切な数だけ連続して近似することができる。
制御回路１０４は、シフト通信経路１２４を介して、低帯域幅積算器１０６から低速シフト信号を受信し、リセット信号を、リセット通信経路１２６を介して、低帯域幅積算回路１０６へ送信する。リセット信号は、低帯域幅積算回路１０６をリセットする。また、リセット信号が解除され、および／または、低帯域幅積算回路１０６が起動されることにより、制御回路１０４は、直交クロック信号を、低速シフト信号に応じて右または左へシフトする間に、先行指標および遅延指標を累積する。低帯域幅積算回路１０６は、検出器回路１００から低帯域幅積算回路１０６および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループが安定した状態を保ち、中断されないように、低速シフト信号を十分に遅く供給する。制御回路１０４は、低速シフト信号を受信し、低速シフト信号によって示されるように、直交クロック信号を、右または左へシフトする。その間に低帯域幅積算回路１０６は、先行指標および遅延指標を累積する。
動作中は、ＡＭＢ３０ａ（図１に示す）は、初期状態では電気的に停止状態であり、ＣＤＲ４８ａはリセットに保持されている。電気的な停止状態が終了した時点で、制御回路１０４は、低帯域幅積算器１０６をリセット（すなわち、停止）に保持し、高帯域幅積算回路１０２を起動して、直交クロック信号の連続的な近似のプロセスを開始し、複数の直交クロック信号の第１番目（および第３番目）の直交クロック信号を１０８におけるデータＤの遷移に対してロックする。検出器１００は、１０８を介してデータＤを受信し、クロック信号通信経路１１０を介して、直交クロック信号を受信し、先行指標および遅延指標を、高帯域幅積算回路１０２へ提供する。先行指標は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが、最大で９０度、１０８におけるデータＤの遷移よりも先行していることを示す。遅延指標は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが、最大で９０度、１０８におけるデータＤの遷移よりも遅延していることを示す。
高帯域幅積算回路１０２は、先行指標および遅延指標を累積し、先行指標の数（例えば８個の先行指標）または遅延指標の数（例えば８個の遅延指標）の累積に応じて、第１高速シフト信号を生成する。制御回路１０４は、高帯域幅積算回路１０２から第１高速シフト信号を受信し、高帯域幅積算回路１０２にリセット信号を送信する。高帯域幅積算回路１０２をリセットすることにより、検出器回路１００から、高帯域幅積算回路１０２および制御回路１０４を経て、直交クロック信号がシフトされて検出器回路１００に戻る、フィードバック回路ループが中断される。
制御回路１０４は、第１高速シフト信号を受信し、直交クロック信号を、第１高速シフト信号によって示されているように、４５度左へ、または、４５度右へシフトする。上記リセット信号は解除され、および／または、高帯域幅積算回路１０２は起動され、制御回路１０４に第２高速シフト信号が提供される。制御回路１０４は、第２高速シフト信号を受信し、直交クロック信号を、第２高速シフト信号によって示されているように、２２．５度左へ、または、２２．５度右へシフトする。この時点で、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジは、１０８におけるデータＤの遷移から２２．５度以内になるようにロックされている。回復された、または、再整合されたクロック信号を使用して、１０８におけるデータＤからデータを回復し、局部的にデータを読み込みおよび書き込み、命令と、アドレスと、データとを送信することができる。回復された直交クロック信号によってタイミングを変更されたデータは、続く後段のＡＭＢ（例えばＡＭＢ３０ｂ）へ送信される。
次に、制御回路１０４は、低帯域幅積算回路１０６を起動し、高帯域幅積算回路１０２をリセットに保持する。低帯域幅積算回路１０６は、先行指標および遅延指標を累積し、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジをトラックし、１０８におけるデータＤの遷移に、より厳密に微調整する。選択された数の先行指標または遅延指標が個々にまたは相互に関連して累積されたならば、低帯域幅積算回路１０６は、制御回路１０４に送信する低速シフト信号を減衰する。制御回路１０４は、低速シフト信号を受信し、リセット通信経路１２６を介してリセット信号を低帯域幅積算回路１０６へ送信する。リセット信号は、低帯域幅積算回路１０６における累積器をリセットする。しかしながら、このリセット信号は、検出器回路１００から、低帯域幅積算回路１０６および制御回路１０４を経て、直交クロック信号がシフトされて検出器回路１００に戻る、フィードバック回路ループを中断しない。低帯域幅積算回路１０６は、先行指標および遅延指標を累積し続け、その間に、制御回路１０４は、低速シフト信号に基づいて、直交クロック信号を右または左へシフトする。制御回路１０４は、低速シフト信号を受信し、直交クロック信号を、低速シフト信号によって示されているように、左へ、または、右へシフトする。その間に、低帯域幅積算回路１０６は、先行指標および遅延指標を累積する。
図３に、ＣＤＲ４８ａの一実施形態を示す。図１のコンピュータシステム２０のＣＤＲ４８ｂ〜４８ｎの各々は、ＣＤＲ４８ａに類似していてもよい。他の実施形態では、ＣＤＲ４８ａ〜４８ｎの１つまたは複数が、別の適切なＣＤＲに類似していてもよい。
ＣＤＲ４８ａは、検出器回路１００と、高帯域幅積算回路１０２と、制御回路１０４と、低帯域幅積算回路１０６とを備えている。検出器回路１００は、１０８を介してデータＤを受信し、クロック信号通信経路１１０を介して、制御回路１０４に電気的に結合されている。さらに、検出器回路１００は、先行通信経路１１２と遅延通信経路１１４とを介して、高帯域幅積算回路１０２に電気的に結合されており、先行通信経路１１６と、遅延通信経路１１８とを介して、低帯域幅積算回路１０６に電気的に結合されている。高帯域幅積算回路１０２は、シフト通信経路１２０とリセット通信経路１２２とを介して、通信回路１０４に電気的に結合されている。低帯域幅積算回路１０６は、シフト通信経路１２４とリセット通信経路１２６とを介して、制御回路１０４に電気的に結合されている。制御回路１０４は、クロック信号通信経路１１０を介して、検出器回路１００に電気的に結合されている。
検出器回路１００は、サンプリング回路１２８ａ〜１２８ｄと、先行／遅延エッジ検出器１３０とを備えている。サンプリング回路１２８ａ〜１２８ｄの各々は、１０８を介して、データＤを受信し、サンプル通信経路１３２ａ〜１３２ｄをそれぞれ介して、エッジ検出器１３０に電気的に結合されている。サンプリング回路１２８ａは、通信経路１３２ａを介して、エッジ検出器１３０に電気的に結合されている。サンプリング回路１２８ｂは、通信経路１３２ｂを介して、エッジ検出器１３０に電気的に結合されている。サンプリング回路１２８ｃは、通信経路１３２ｃを介して、エッジ検出器１３０に電気的に結合されている。サンプリング回路１２８ｄは、通信経路１３２ｄを介して、エッジ検出器１３０に電気的に結合されている。エッジ検出器１３０は、先行通信経路１１２と遅延通信経路１１４とを介して、高帯域幅積算回路１０２に電気的に結合されており、先行通信経路１１６と遅延通信経路１１８とを介して、低帯域幅積算回路１０６に電気的に結合されている。
検出器回路１００は、クロック信号通信経路１１０を介して、制御回路１０４から直交クロック信号を受信する。４つのクロック信号の各々は、５０％のデューティ周期を有し、他の直交クロック信号と同じ周波数で発振する。４つのクロック信号の第１番目のクロック信号は、４つのクロック信号の第２番目のクロック信号よりも９０度だけ先行している。４つのクロック信号の第２番目のクロック信号は、４つのクロック信号の第３番目のクロック信号よりも９０度だけ先行している。４つのクロック信号の第３番目のクロック信号は、４つのクロック信号の第４番目のクロック信号よりも９０度だけ先行している。４つのクロック信号の第４番目のクロック信号は、４つのクロック信号の第１番目のクロック信号よりも９０度だけ先行している。１０８におけるデータＤは、４つのクロック信号の各々に対して１８０度の間隔で遷移するようなデータ転送速度で遷移する。
サンプリング回路１２８ａ〜１２８ｄは、１０８におけるデータＤのサンプルを収集し、エッジ検出器１３０は、収集されたサンプルに基づいて１０８におけるデータＤの遷移を検出する。サンプリング回路１２８ａ〜１２８ｄの各々は、フリップフロップであり、このフリップフロップは、通信経路１１０を介したフリップフロップのクロック入力でトリガされた立ち上がりエッジにおいて、４つのクロック信号のうちの１つを受信する。サンプリング回路１２８ａは、４つのクロック信号の第１番目のクロック信号を受信し、サンプリング回路１２８ｂは、４つのクロック信号の第２番目のクロック信号を受信し、サンプリング回路１２８ｃは、４つのクロック信号の第３番目のクロック信号を受信し、サンプリング回路１２８ｄは、４つのクロック信号の第４番目のクロック信号を受信する。
４つのクロック信号の第１番目のクロック信号の立ち上がりエッジは、１０８におけるデータＤの遷移よりも最大で９０度だけ先行しているか、または、１０８におけるデータＤの遷移よりも最大で９０度だけ遅延している。１０８におけるデータＤの遷移は、４つのクロック信号の第４番目のクロック信号の立ち上がりエッジと４つのクロック信号の第１番目のクロック信号の立ち上がりエッジとの間、または、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジと４つのクロック信号の第２番目のクロック信号の立ち上がりエッジとの間に生じている。１０８におけるデータＤの遷移が、４つのクロック信号の第４番目のクロック信号の立ち上がりエッジと４つのクロック信号の第１番目のクロック信号の立ち上がりエッジとの間に生じている場合は、１０８におけるデータＤの他の遷移は、４つのクロック信号の第２番目のクロック信号の立ち上がりエッジと４つのクロック信号の第３番目のクロック信号の立ち上がりエッジとの間に生じる。１０８におけるデータＤの遷移が、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジと４つのクロック信号の第２番目のクロック信号の立ち上がりエッジとの間に生じる場合は、１０８におけるデータＤの他の遷移は、４つのクロック信号の第３番目のクロック信号の立ち上がりエッジと４つのクロック信号の第４番目のクロック信号の立ち上がりエッジとの間に生じる。隣接するサンプリング回路１２８ａ〜１２８ｄによって収集されたサンプル値（隣接するサンプリング回路としてサンプリング回路１２８ｄとサンプリング回路１２８ａとを含む）が異なるのは、１０８におけるデータＤの遷移が隣接するサンプリング回路１２８ａ〜１２８ｄの直交クロック信号の立ち上がりエッジ間に生じる場合である。
エッジ検出器１３０は、収集されたサンプルを、サンプル通信経路１３２ａ〜１３２ｄを介して受信し、１０８におけるデータＤの遷移を検出する。エッジ検出器１３０は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも先行しているのか、または、遅延しているのかを示す。１０８におけるデータＤの遷移が、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジと４つのクロック信号の第２番目のクロック信号の立ち上がりエッジとの間に生じる場合は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジは、１０８におけるデータＤの遷移よりも最大で９０度だけ先行しており、エッジ検出器１３０は、先行指標を生成する。１０８におけるデータＤの遷移が、４つのクロック信号の第４番目のクロック信号の立ち上がりエッジと４つのクロック信号の第１番目のクロック信号の立ち上がりエッジとの間に生じる場合は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジは、１０８におけるデータＤの遷移よりも最大で９０度だけ遅延しており、エッジ検出器１３０は、遅延指標を生成する。さらに、４つのクロック信号の第２番目のクロック信号の立ち上がりエッジと４つのクロック信号の３番目のクロック信号の立ち上がりエッジとの間、または、４つのクロック信号の第３番目のクロック信号の立ち上がりエッジと４つのクロック信号の第４番目のクロック信号の立ち上がりエッジとの間に検出された遷移を使用して、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジに関する１０８におけるデータＤの遷移を検出し、確定することができる。
高帯域幅積算回路１０２は、先行指標累積器１３４と、遅延指標累積器１３６と、オーバーフロー検出器１３８とを備えている。先行指標累積器１３４は、先行通信経路１１２を介して、エッジ検出器１３０に電気的に接続されており、先行通信経路１４０を介して、オーバーフロー検出器１３８に電気的に接続されている。遅延指標累積器１３６は、遅延通信経路１１４を介して、エッジ検出器１３０に電気的に接続されており、遅延通信経路１４２を介して、オーバーフロー検出器１３８に電気的に接続されている。
先行指標累積器１３４は、８ビットシフトレジスタを備え、遅延指標累積器１３６は、８ビットシフトレジスタを備えている。先行指標累積器１３４は、先行指標累積器１３４における８ビットシフトレジスタの第１ビットに対する入力として、１４４を介して、ＶＤＤなどの論理１を受信し、遅延指標累積器１３６は、遅延指標累積器１３６における８ビットシフトレジスタの第１ビットに対する入力として、１４４を解して、ＶＤＤなどの論理１を受信する。高帯域幅積算回路１０２のリセット中に、先行指標累積器１３４における８ビットシフトレジスタの全てのビット、および、遅延指標累積器１３６における８ビットシフトレジスタの全てのビットは、論理０にクリアされる。オーバーフロー検出器１３８は、シフト通信経路１２０を介して、制御回路１０４に電気的に結合されている。
高帯域幅積算回路１０２は、先行指標と遅延指標とを累積し、高速シフト信号を、制御回路１０４へ提供する。先行指標累積器１３４は、先行通信経路１１２を介して、先行指標を受信する。受信した先行指標の各々は、高論理レベル信号（すなわち、論理１）を、先行指標累積器１３４のシフトレジスタの第１ビットにクロックし、シフトレジスタビットの各々の内容を次のシフトレジスタビットへシフトする。高帯域幅積算回路１０２が８個の遅延指標を受信する前に８個の先行指標を受信する場合は、先行指標累積器１３４は、高論理レベル信号を、オーバーフロー検出器１３８へシフトし、オーバーフロー検出器１３８は、制御回路１０４に送信する高速シフト信号を減衰する。高速シフト信号は、直交クロック信号を、１０８におけるデータＤの遷移の右へシフトすることを示す。遅延指標累積器１３６は、遅延通信経路１１４を介して、遅延指標を受信する。受信した遅延指標の各々は、高論理レベル信号（すなわち、論理１）を、遅延指標累積器１３６のシフトレジスタの第１ビットにクロックし、シフトレジスタビットの各々の内容を、次のシフトレジスタビットへシフトする。高帯域幅積算回路１０２が、８個の先行指標を受信する前に８個の遅延指標を受信する場合は、遅延指標累積器１３６は、高論理レベル信号をオーバーフロー検出器１３８へシフトし、オーバーフロー検出器１３８は、制御回路１０４に送信する高速シフト信号を減衰する。高速シフト信号は、直交クロック信号を、１０８におけるデータＤの遷移よりも左へシフトすることを示す。一実施形態では、エッジ検出器１３０は、先行指標および遅延指標を、１０８におけるデータＤのデータ転送速度で提供し、高帯域幅積算回路１０２が提供された先行指標および遅延指標を受信する。
低帯域幅積算回路１０６は、先行指標と遅延指標とを累積し、低速シフト信号を制御回路１０４に提供し、直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジをトラックし、１０８におけるデータＤの遷移に、より厳密に微調整する。低帯域幅積算回路１０６は、先行通信経路１１６を介して先行指標を受信し、遅延通信経路１１８を介して遅延指標を受信する。低帯域幅積算回路１０６は、任意の適切な積算器（例えば、先行指標と遅延指標とを別々の累積器において累積する積算器、または、先行指標と遅延指標とを中央加算／減算型累積器において累積する積算器）において、先行指標と遅延指標とを累積することができる。先行指標の選択された数（例えば、９以上）が累積されたならば、低帯域幅積算回路１０６は、制御回路１０４に送信する低速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の右へシフトする。遅延指標の選択された数（例えば、９以上）が累積されたならば、低帯域幅積算回路１０６は、制御回路１０４に送信する低速シフト信号を減衰し、直交クロックを、１０８におけるデータＤの遷移の左へシフトする。低速シフト信号は、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジが、１０８におけるデータＤの遷移よりも先行しているのかまたは遅延しているのか、および、複数の直交クロック信号の第１番目の直交クロック信号の立ち上がりエッジを１０８におけるデータＤの遷移に、より厳密に合わせるために、直交クロック信号を右へシフトするのかまたは左へシフトするのかを示すものである。
一実施形態では、低帯域幅積算回路１０６は、１０８におけるデータＤのデータ転送速度における先行指標および遅延指標を受信し、制御回路１０４に送信する低速シフト信号を減衰する前に、高帯域幅積算器１０２よりも多数の先行指標または遅延指標を累積する。一実施形態では、検出器回路１００からの先行指標および遅延指標は、先行指標および遅延指標を１０８におけるデータ転送速度Ｄの分数で示すために縮小または分割される。低帯域幅積算回路１０６は、縮小された先行指標および遅延指標を受信し、制御回路１０４に送信する低速シフト信号を減衰する前に、ある特定の数を累積する。他の実施形態では、検出器回路１００と、低帯域幅積算回路１０６とは、縮小された先行指標および遅延指標の組み合わせを提供し、低速シフト信号を減衰する前に、より多くの数の先行指標および遅延指標を累積する。他の実施形態では、任意の適切な体系を使用して低速シフト信号を制御回路１０４に提供することができる。
制御回路１０４は、有限状態機械（ＦＳＭ）１４６と、位相補間器（ＰＩ）１４８とを備えている。ＦＳＭ１４６は、シフト通信経路１２０を介して、オーバーフロー検出器１３８に電気的に結合されており、リセット通信経路１２２を介して、高帯域幅積算回路１０２に電気的に結合されている。さらに、ＦＳＭ１４６は、シフト通信経路１２４と、リセット通信経路１２６とを介して、低帯域幅積算回路１０６に電気的に結合されている。さらに、ＦＳＭ１４６は、位相シフト通信経路１５０を介して、ＰＩ１４８に電気的に結合されている。ＰＩ１４８は、クロック信号通信経路１１０を介して、サンプリング回路１２８ａ〜１２８ｄに電気的に結合されている。
ＦＳＭ１４６は、シフト通信経路１２０を介して、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット通信経路１２２を介して、リセット信号を高帯域幅積算回路１０２へ送信し、位相シフト通信経路１５０を介して、位相シフト信号をＰＩ１４８へ送信する。ＰＩ１４８は、位相シフト信号を受信し、直交クロック信号を、受信した位相シフト信号に応じて、右または左へシフトする。リセット信号は、先行指標累積器１３４における８ビットシフトレジスタの全てのビットと、遅延指標累積器１３６における８ビットシフトレジスタの全てのビットとを、論理０にクリアし、ＰＩ１４８が直交クロック信号をシフトする間は、先行指標累積器１３４と遅延指標累積器１３６とをリセットに保持する。このことにより、ＰＩ１４８が直交クロック信号をシフトする間に、オーバーフロー検出器１３８によって別の高速シフト信号がＦＳＭ１４６へ提供されるのが防止される。オーバーフロー検出器１３８による別の高速シフト信号の提供を防止することにより、検出器回路１００から、高帯域幅積算回路１０２および制御回路１０４を経て、検出器回路１００に戻る、フィードバック回路ループが中断される。このフィードバック回路ループを中断することにより、高帯域幅積算回路１０２は、先行指標と遅延指標とを迅速に積算することができ、フィードバックループ回路を不安定にすることなく、直交クロック信号をシフトするために、高速シフト信号を制御回路１０４に提供することができる。ＰＩ１４８が直交クロック信号をシフトした後、ＦＳＭ１４６は、リセット信号を除去し、オーバーフロー検出器１３８は、別の高速シフト信号をＦＳＭ１４６へ提供する。ＦＳＭ１４６は、リセット通信経路１２２を介して、高帯域幅積算回路１０２にリセット信号を送信し、位相シフト通信経路１５０を介して、ＰＩ１４８に位相シフト信号を送信する。
ＦＳＭ１４６は、連続的な高速シフト信号を受信し、連続的な位相シフト信号をＰＩ１４８へ提供する。ＰＩ１４８は直交クロック信号を連続的に近似し、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジを、１０８におけるデータＤの遷移に合わせる。電気的な停止状態を終了した後、制御回路１０４は、低帯域幅積算器１０６を、リセット（すなわち、停止）に保持し、高帯域幅積算回路１０２を起動して、直交クロック信号を連続的に近似化するプロセスを開始する。ＦＳＭ１４６は、第１高速シフト信号を受信し、第１位相シフト信号をＰＩ１４８に提供する。ＰＩ１４８は、直交クロック信号を、４５度左へ、または、４５度右へシフトする。リセット信号は、高帯域幅積算回路１０２から除去され、オーバーフロー検出器１３８は、シフト通信経路１２０を介して、第２高速シフト信号をＦＳＭ１４６へ提供する。ＦＳＭ１４６は、第２高速シフト信号を受信し、第２位相シフト信号をＰＩ４８へ提供する。ＰＩ１４８は、直交クロック信号を、２２．５度左へ、または、２２．５度右へシフトする。一実施形態では、リセット信号は、同じく、高帯域幅積算回路１０２から除去され、オーバーフロー検出器１３８は、ＦＳＭ１４６へ第３高速シフト信号を提供する。ＦＳＭ１４６は、第３位相シフト信号をＰＩ１４８へ提供し、ＰＩ１４８は、第３高速シフト信号によって示されたように、直交クロック信号を、１１・２５度左へ、または、１１・２５度右へシフトする。他の実施形態では、ＦＳＭ１４６は、任意の適切な数の高速シフト信号を受信することができ、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジを、１０８におけるデータＤの遷移に合わせるために、ＰＩ１４８は、直交クロック信号の連続的な近似化を任意の適切な数だけ行うことができる。
ＦＳＭ１４６は、低帯域幅積算回路１０６からシフト通信経路１２４を介して低速シフト信号を受信し、リセット通信経路１２６を介して低帯域幅積算回路１０６にリセット信号を送信し、位相シフト通信経路１５０を介してＰＩ１４８に位相シフト信号を送信する。この位相シフト信号をＰＩ１４８は受信し、受信された位相シフト信号に基づいて直交クロック信号を右または左にシフトする。リセット信号は、低帯域幅積算回路１０６をリセットし、次に、低帯域幅積算回路１０６が先行指標および遅延指標を累積できるようにするために、除去される。その間に、ＰＩ１４８は、位相シフト信号に基づいて直交クロック信号を右または左にシフトする。低帯域幅積算回路１０６は、検出器回路１００から低帯域幅積算回路１０６および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループが安定した状態を保つように、低速シフト信号を十分に遅く供給する。低速シフト信号をＦＳＭ１４６が受信し、ＰＩ１４８は直交クロック信号を右又は左へシフトする。その間に、低帯域積算回路１０６は、先行指標及び遅延指標を累積する。
動作中は、ＡＭＢ３０ａ（図１に示す）は、初期状態では電気的に停止状態であり、ＣＤＲ４８ａはリセットされたままである。このとき、高帯域幅積算回路１０２はリセットされたままであり、先行指標累積器１３４の８個のビットシフトレジスタと、論理０にクリアされた遅延指標累積器１３６の８個のビットシフトレジスタと、低帯域幅積算回路１０６とは、リセットされたままになっている。これにより、該低帯域幅積算回路を停止して、そこから累積器をクリアする。電気的な停止状態が終了した時点で、ＦＳＭ１４６は、広帯域幅積算回路１０２のリセットを解除することにより、先行指標累積器１３４および遅延指標累積器１３６のリセットが解除される。低帯域幅積算回路１０６は、リセット（停止）されたままであり、ＣＤＲ４８ａは、直交クロック信号を連続的に近似化するプロセスを開始し、複数の直交クロック信号の第１番目の直交クロック信号を１０８におけるデータＤの遷移近傍にロックする。
サンプリング回路１２８ａ〜１２８ｄは、１０８におけるデータＤと、クロック信号通信経路１１０を介した直交クロック信号とを受信する。サンプリング回路１２８ａ〜１２８ｄは、１０８におけるデータＤをサンプリングし、収集されたサンプルをサンプル通信経路１３２ａ〜１３２ｄを介して供給する。エッジ検出器１３０は、先行指標累積器１３４に先行指標を供給し、遅延指標累積器１３６に遅延指標を供給する。先行指標は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも最大で９０度先行していることを示している。遅延指標は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも最大で９０度遅延していることを示している。
先行指標累積器１３４は先行指標を累積し、遅延指標累積器１３６は遅延指標を累積する。先行指標累積器１３４は、先行指標に応じて高論理レベルをシフトレジスタにおよびシフトレジスタを介してシフトすることにより、先行指標を累積する。遅延指標累積器１３６は、遅延指標に応じて高論理レベルをシフトレジスタにおよびシフトレジスタを介してシフトすることにより、遅延指標を累積する。８個の先行指標または８個の遅延指標が累積されたならば、オーバーフロー検出器１３８が、第１高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。第１高速シフト信号は、直交信号のうちの第１番目の直交信号の立ち上がりエッジが１０８におけるデータＤの遷移に先行しているか、または、遅延しているかを示している。
ＦＳＭ１４６は、オーバーフロー検出器１３８から第１高速シフト信号を受信し、リセット信号を高帯域幅積算回路１０２に送信する。このとき、ＦＳＭ１４６は、高帯域幅積算回路１０２を停止し、先行指標累積器１３４におけるシフトレジスタの全てのビットと、遅延指標累積器１３６におけるシフトレジスタのすべてのビットとを論理０にクリアする。同様に、ＦＳＭ１４６は、第１位相シフト信号をＰＩ１４８に送信する。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。ＰＩ１４８は、第１位相シフト信号を受信し、第１位相シフト信号によって示されているように、直交クロック信号を４５度左に、または、４５度右にシフトする。ＰＩ１４８の直交クロック信号のシフトは、先行指標累積器１３４および遅延指標累積器１３６がリセットされた状態で行われる。
次に、ＦＳＭ１４６は、先行指標累積器１３４および遅延指標累積器１３６のリセットを解除し、オーバーフロー検出器１３８は、第２高速シフト信号をＦＳＭ１４６に供給する。ＦＳＭ１４６は、第２高速シフト信号をオーバーフロー検出器１３８から受信し、リセット信号を高帯域幅積算回路１０２に、および、第２位相シフト信号をＰＩ１４８に送信する。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。ＰＩ１４８は、第２位相シフト信号を受信し、第２位相シフト信号によって示されているように、直交クロック信号を２２．５度左または２２．５度右にシフトする。その後、直交クロック信号のうちの第１の直交クロック信号の立ち上がりエッジを、１０８におけるデータＤの遷移から２２．５度以内になるようにロックする。回復された、または、再調整された直交クロック信号を用いて、１０８におけるデータＤからデータを回復し、データを局所的に読出しおよび書込み、命令と、アドレスと、データとを送信できる。回復された直交クロック信号によってタイミング変更されたデータを、続く後段のＡＭＢ（例えば、図１に示したＡＭＢ３０ｂ）に送信する。
次に、ＦＳＭ１４６は、低帯域幅積算回路１０６のリセットを解除し、高帯域幅積算回路１０２をリセットしたままにする。低帯域幅積算回路１０６は、先行指標および遅延指標を累積する。選択された数の先行指標および遅延指標が個々にまたは相互に関連して累積されたならば、低帯域幅積算回路１０６は、ＦＳＭ１４６に送信する低速シフト信号を減衰する。ここで、ＦＳＭ１４６は、低速シフト信号を受信し、リセット信号をリセット通信経路１２６を介して低帯域幅積算回路１０６に送信し、位相シフト信号をＰＩ１４８に送信する。このリセット信号は、低帯域幅積算回路１０６から累積器をリセットし、低帯域幅積算回路１０６は、先行指標および遅延指標を累積し続け、その間に、ＰＩ１４８が、位相シフト信号に基づいて直交クロック信号を右または左にシフトする。ＦＳＭ１４６は、低速シフト信号を受信し続け、ＰＩ１４８は、直交行クロック信号を左または右にシフトし、その間、低帯域幅積算回路１０６は、先行指標および遅延指標を累積する。
図４は、ＣＤＲ４８ａの一実施形態の動作を示すフローチャートである。２００では、ＡＭＢ３０ａ（図１に示す）は、電気的に停止状態にあり、ＣＤＲ４８ａはリセットされたままである。このとき、高帯域幅積算回路１０２はリセットされたままであり、低帯域幅積算回路１０６もリセットされたままである。電気的停止状態を解除すると、２０２では、ＦＳＭ１４６が高帯域幅積算回路１０２を使用できるようにし、先行指標累積器１３４および遅延指標累積器１３６のリセットが解除される。低帯域幅積算回路１０６はリセットされたままである。
２０４では、サンプリング回路１２８ａ〜１２８ｄが、１０８におけるデータＤをサンプリングし、収集されたサンプルをサンプル通信経路１３２ａ〜１３２ｄを介してエッジ検出器１３０に供給する。エッジ検出器１３０は、先行指標を先行指標累積器１３４に供給し、遅延指標を遅延指標累積器１３６に供給する。先行指標は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも最大で９０度先行していることを示している。遅延指標は、４つのクロック信号の第１番目のクロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも最大で９０度遅延していることを示している。
２０６では、先行指標累積器１３４は先行指標を累積し、遅延指標累積器１３６は遅延指標を累積する。先行指標累積器１３４は、先行指標に応じて高論理レベルをシフトレジスタにおよびシフトレジスタを介してシフトすることにより、先行指標を累積する。遅延指標累積器１３６は、遅延指標に応じて高論理レベルをシフトレジスタにおよびシフトレジスタを介してシフトすることにより、遅延指標を累積する。８個の先行指標または８個の遅延指標が累積されたならば、オーバーフロー検出器１３８が、高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この高速シフト信号は、直交信号のうちの第１番目の直交信号の立ち上がりエッジが１０８におけるデータＤの遷移に先行しているか、または、遅延しているかを示している。
２０８では、ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。２１０では、電気的停止状態が解除されているので、受信された高速シフト信号が第１高速シフト信号である場合、直交クロック信号を４５度右に、または、４５度左にシフトする。
２１２では、第１高速シフト信号が、直交クロック信号のうちの第１直交クロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも先行していることを示している場合、ＰＩ１４８は、第１位相シフト信号を受信し、２１４では直交クロック信号を右に４５度シフトする。２１２では、第１高速シフト信号が、直交クロック信号のうちの第１直交クロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも遅延していることを示している場合、ＰＩ１４８は、第１位相シフト信号を受信し、２１６では直交クロック信号を左に４５度シフトする。
次に、ＦＳＭ１４６は、２０２において高帯域幅積算回路１０２を使用できるようにし、先行指標累積器１３４および遅延指標累積器１３６のリセットが解除される。低帯域幅積算回路１０６はリセットされたままである。２０４では、サンプリング回路１２８ａ〜１２８ｄが、１０８でのデータＤをサンプリングし、収集されたサンプルを、サンプル通信経路１３２ａ〜１３２ｄを介してエッジ検出器１３０に供給する。エッジ検出器１３０は、先行指標を先行指標累積器１３４に供給し、遅延指標を遅延指標累積器１３６に供給する。２０６では、先行指標累積器１３４が先行指標を累積し、遅延指標累積器１３６は遅延指標を累積する。８個の先行指標または８個の遅延指標が累積されたならば、オーバーフロー検出器１３８は、高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。２０８では、ＦＳＭ１４６が、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。
電気的停止状態が解除されているので、受信された高速シフト信号が第２高速シフト信号である場合、直交クロック信号を２２．５度右に、または、２２．５度左にシフトする。２１８では、第２高速シフト信号が、直交クロック信号のうちの第１直交クロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも先行していることを示している場合、ＰＩ１４８は、第２位相シフト信号を受信し、２２０において直交クロック信号を右に２２．５度シフトする。２１８では、第２高速シフト信号が、直交クロック信号のうちの第１直交クロック信号の立ち上がりエッジが１０８におけるデータＤの遷移よりも遅延していることを示している場合、ＰＩ１４８は、第２位相シフト信号を受信し、２２２において直交クロック信号を左に２２．５度シフトする。その後、直交クロック信号のうちの第１の直交クロック信号の立ち上がりエッジを、１０８におけるデータＤの遷移から２２．５度以内になるようにロックする。回復された、または、再調整された直交クロック信号を用いて、１０８におけるデータＤからデータを回復し、データを局所的に読出しおよび書込み、命令と、アドレスと、データとを送信できる。回復された直交クロック信号によってタイミング変更されたデータを、続く後段のＡＭＢ（例えば、図１に示したＡＭＢ３０ｂ）に送信する。
次に、２２４では、ＦＳＭ１４６は低帯域幅積算回路１０６のリセットを解除し、高帯域幅積算回路１０２をリセットしたままにする。２２６では、サンプリング回路１２８ａ〜１２８ｄは、１０８においてデータＤをサンプリングし、収集されたサンプルを、サンプル通信経路１３２ａ〜１３２ｄを介してエッジ検出器１３０に供給する。エッジ検出器１３０は、先行指標および遅延指標を低帯域幅積算回路１０６に供給する。２２８では、低帯域幅積算回路１０６は先行指標および遅延指標を累積し、選択された数の先行指標および遅延指標が個々にまたは相互に関連して累積されたならば、低帯域幅積算回路１０６は、ＦＳＭ１４６に送信する低速シフト信号を減衰する。２３０では、ＦＳＭ１４６は、低速シフト信号を受信し、リセット通信経路１２６を介してリセット信号を低帯域幅積算回路１０６に送信し、位相シフト信号をＰＩ１４８に送信する。このリセット信号は、低帯域幅積算回路１０６をリセットした後、除去される。低帯域幅積算回路１０６は、２２６において再び先行指標および遅延指標を累積する。その間に、ＰＩ１４８は、位相シフト信号に基づいて、直交クロック信号を右または左にシフトする。ＦＳＭ１４６は、低速シフト信号を受信し続け、ＰＩ１４８は、直交クロック信号を左または右にシフトし、その間に、低帯域幅積算回路１０６は、先行指標および遅延指標を累積する。
図５は、ＣＤＲ４８ａの一形態の第一例の動作を示す図である。３００におけるデータＤは、サンプリング回路１２８ａ〜１２８ｄによって受信される。３０２の理想的なクロック信号位置は、３０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、３０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、３０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとのための理想的な位置を示している。４個の直交クロック信号のうちの第４直交クロック信号の立ち上がりエッジについては、図示していない。理想的には、３０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、３００におけるデータＤの３１０での遷移に合わせ、３０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、３００におけるデータＤの実体の中央に合わせ、３０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、３００におけるデータＤの３１２での遷移に合わせる。
始めに、３１４での最初のクロック信号位置は、３００におけるデータＤの３１０での遷移が、３１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、３１８における４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間で生じることを示している。３００でのデータＤの遷移は、３１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、３２０での４個の直交クロック信号Ｑのうちの第３直交クロック信号の立ち上がりエッジとの間には生じない。３１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、３００におけるデータＤの３１０での遷移よりも先行しており、エッジ検出器１３０は、先行指標を高帯域幅積算回路１０２の先行指標累積器１３４に供給する。
８個の先行指標が累積された後、オーバーフロー検出器１３８は、高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この高速シフト信号は、３１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、３００におけるデータＤの３１０での遷移よりも先行していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。受信された高速シフト信号は、電気的停止状態が解除された後の、第１高速シフト信号であり、ＰＩ１４８は、直交クロック信号を４５度右にシフトする。
３２２での第１シフト後の信号は、３００におけるデータＤの３１０での遷移が、３２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、３２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間でなおも生じることを示している。３００でのデータＤの遷移は、３２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、３２８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間では生じない。３２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、３１０において、３００におけるデータＤの３１０での遷移よりもまだ先行しており、エッジ検出器１３０は、先行指標を高帯域幅積算回路１０２の先行指標累積器１３４に供給する。
８個の先行指標が累積された後、オーバーフロー検出器１３８は、第２高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この第２高速シフト信号は、３２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、３００におけるデータＤの３１０での遷移よりも先行していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から第２高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。高速シフト信号は、電気的停止状態が解除された後の、第２高速シフト信号であり、ＰＩ１４８は、直交クロック信号を２２．５度右にシフトする。
３３０での第２シフトの後、３３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、３００におけるデータＤの３１０での遷移から２２．５度以内になるようにロックする。回復された、または、再調整された直交クロック信号を用いて、３００におけるデータＤからデータを回復し、データを局所的に読出しおよび書込み、命令と、アドレスと、データとを送信できる。回復された直交クロック信号によってタイミングを変更されたデータを、続く後段のＡＭＢ（例えば、図１に示したＡＭＢ３０ｂ）に送信する。この例では、３００での第２シフト後は、３００におけるデータＤの３１０での遷移が、３３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、３３４での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間でなおも生じるということを、示している。３００でのデータＤの遷移は、３３４での４個の直交クロック信号Ｑの第２直交クロック信号の立ち上がりエッジと、３３６での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間では生じない。３３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、３００でのデータＤの３１０での遷移よりもなおも先行しており、エッジ検出器１３０は、先行指標を低帯域幅積算回路１０６に供給する。このエッジ検出器は、３３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、３００でのデータＤの３１０での遷移の方へゆっくりと移動させる。
図６は、ＣＤＲ４８ａの一形態の他の例の動作を示す図である。４００でのデータＤは、サンプリング回路１２８ａ〜１２８ｄによって受信される。４０２での理想的なクロック信号位置は、４０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、４０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、４０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとのための理想的な位置を示している。理想的には、４０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、４００におけるデータＤの４１０での遷移に合わせ、４０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、４００でのデータＤの実体の中央に合わせ、４０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、４００におけるデータＤの４１２での遷移に合わせ、４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジを、４００でのデータＤの実体の中央に合わせる。
始めに、４１４での最初のクロック信号位置は、４００におけるデータＤの４１０での遷移が、４１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、４１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間で生じる。４００でのデータＤの遷移は、４１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、４２０での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間には生じない。４１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、４００におけるデータＤの４１０での遷移よりも先行しており、エッジ検出器１３０は、先行指標を高帯域幅積算回路１０２の先行指標累積器１３４に供給する。
８個の先行指標が累積された後、オーバーフロー検出器１３８は、高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この高速シフト信号は、４１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、４００におけるデータＤの４１０での遷移よりも先行していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。受信された高速シフト信号は、電気的停止状態が解除された後の、第１高速シフト信号であり、ＰＩ１４８は、直交クロック信号を４５度右にシフトする。
４２２での第１シフト後の信号は、４００におけるデータＤの４１０での遷移が、４２３での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジと、４２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジとの間で生じるということを、示している。４００でのデータＤの遷移は、４２４での４個の直交クロック信号Ｉの第１直交クロック信号の立ち上がりエッジと、４２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間では生じない。４００におけるデータＤの４１２での遷移は、４２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、４２８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間で生じる。４２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、４００におけるデータＤの４１０での遷移よりも遅延しており、エッジ検出器１３０は、高帯域幅積算回路１０２の遅延指標累積器１３６に遅延指標を供給する。
８個の遅延指標が累積された後、オーバーフロー検出器１３８は、第２高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この第２高速シフト信号は、４２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、４００におけるデータＤの４１０での遷移よりも遅延していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。高速シフト信号は、電気的停止状態が解除された後の高速シフト信号であり、ＰＩ１４８は、直交クロック信号を２２．５度左にシフトする。
４３０での第２シフトの後、４３２での直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、４００におけるデータＤの４１０での遷移から２２．５度以内になるようにロックし、４３４での直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、４００でのデータＤの実体の中央から２２．５度以内になるようにロックし、４３６での直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、４００におけるデータＤの４１２での遷移から２２．５度以内になるようにロックし、直交クロック信号Ｉのうちの第４直交クロック信号の立ち上がりエッジを、４００でのデータＤの実体の中央から２２．５度以内になるようにロックする。回復された、または、再調整された直交クロック信号を用いて、４００でのデータＤからデータを回復し、データを局所的に読出しおよび書込み、命令と、アドレスと、データとを送信できる。回復された直交クロック信号によってタイミングを変更されたデータを、続く後段のＡＭＢ（例えば、図１に示したＡＭＢ３０ｂ）に送信する。エッジ検出器１３０は、先行指標および遅延指標を低帯域幅積算回路１０６に供給する。このエッジ検出器は、４３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、４００におけるデータＤの４１０での遷移により近く合わせられるように、直交クロック信号をゆっくりと移動させる。
図７は、ＣＤＲ４８ａの一形態の他の例の動作を示す図である。５００でのデータＤは、サンプリング回路１２８ａ〜１２８ｄによって受信される。５０２での理想的なクロック信号位置は、５０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、５０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、５０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジと、５０９での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジとのための理想的な位置を示している。理想的には、５０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、５００におけるデータＤの５１０での遷移に合わせ、５０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、５００でのデータＤの実体の中央に合わせ、５０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、５００におけるデータＤの５１２での遷移に合わせ、５０９での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジを、５００でのデータＤの実体の中央に合わせる。
始めに、５１４での最初のクロック信号位置は、５００におけるデータＤの５１０での遷移が、５１５での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジと、５１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジとの間で生じる。５００でのデータＤの遷移は、５１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、５１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間には生じない。さらに、５００でのデータＤの遷移は、５１２において、５１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、５２０での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間で生じる。５１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、５００におけるデータＤの５１０での遷移よりも遅延しており、エッジ検出器１３０は、遅延指標を高帯域幅積算回路１０２の遅延指標累積器１３６に供給する。
８個の遅延指標が累積された後、オーバーフロー検出器１３８は、高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この高速シフト信号は、５１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、５００におけるデータＤの５１０での遷移よりも遅延していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。受信された高速シフト信号は、電気的停止状態が解除された後の第１高速シフト信号であり、ＰＩ１４８は、直交クロック信号を４５度左にシフトする。
５２２での第１シフト後の信号は、５００におけるデータＤの５１０での遷移が、５２３での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジと、５２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジとの間で生じるということを、示している。５００でのデータＤの遷移は、５２４での４個の直交クロック信号Ｉの第１直交クロック信号の立ち上がりエッジと、５２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間では生じない。５００におけるデータＤの５１２での遷移は、５２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、５２８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間で生じる。５２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、５００におけるデータＤの５１０での遷移よりも遅延しており、エッジ検出器１３０は、高帯域幅積算回路１０２の遅延指標累積器１３６に遅延指標を供給する。
８個の遅延指標が累積された後、オーバーフロー検出器１３８は、第２高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この第２高速シフト信号は、５２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、５００におけるデータＤの５１０での遷移よりも遅延していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から第２高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。高速シフト信号は、電気的停止状態が解除された後の第２高速シフト信号であり、ＰＩ１４８は、直交クロック信号を２２．５度左にシフトする。
５３０での第２シフトの後、５３２での直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、５００におけるデータＤの５１０での遷移から２２．５度以内になるようにロックし、５３４での直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、５００でのデータＤの実体の中央から２２．５度以内になるようにロックし、５３６での直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、５００におけるデータＤの５１２での遷移から２２．５度以内になるようにロックし、直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジを、５００でのデータＤの実体の中央から２２．５度以内になるようにロックする。回復された、または、再調整された直交クロック信号を用いて、５００でのデータＤからデータを回復し、データを局所的に読出しおよび書込み、命令と、アドレスと、データとを送信できる。回復された直交クロック信号によってタイミングを変更されたデータを、続く後段のＡＭＢ（例えば、図１に示したＡＭＢ３０ｂ）に送信する。エッジ検出器１３０は、先行指標および遅延指標を低帯域幅積算回路１０６に供給する。このエッジ検出器は、５３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが、５００におけるデータＤの５１０での遷移により近く合わせられるように、直交クロック信号をゆっくりと移動させる。
図８は、ＣＤＲ４８ａの一形態の他の例の動作を示す図である。６００でのデータＤは、サンプリング回路１２８ａ〜１２８ｄによって受信される。６０２での理想的なクロック信号位置は、６０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、６０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、６０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジと、６０９での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジとのための理想的な位置を示している。理想的には、６０４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、６００におけるデータＤの６１０での遷移に合わせ、６０６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、６００でのデータＤの実体の中央に合わせ、６０８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、６００におけるデータＤの６１２での遷移に合わせ、６０９での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジを、６００でのデータＤの実体の中央に合わせる。
始めに、６１４での最初のクロック信号位置は、６００におけるデータＤの６１０での遷移が、６１５での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジと、６１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジとの間で生じる。６００でのデータＤの６１０での遷移は、６１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、６１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間では生じない。さらに、６００におけるデータＤの６１２での遷移は、６１８での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジと、６２０での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間で生じる。６１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、６００におけるデータＤの６１０での遷移よりも遅延しており、エッジ検出器１３０は、遅延指標を高帯域幅積算回路１０２の遅延指標累積器１３６に供給する。
８個の遅延指標が累積された後、オーバーフロー検出器１３８は、高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この高速シフト信号は、６１６での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが６００におけるデータＤの６１０での遷移よりも遅延していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。受信された高速シフト信号は、電気的停止状態が解除された後の第１高速シフト信号であり、ＰＩ１４８は、直交クロック信号を４５度左にシフトする。
６２２での第１シフト後の信号は、６００におけるデータＤの６１０での遷移が、６２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジと、６２６での４個の直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジとの間で生じるということを、示している。６００におけるデータＤの６１０での遷移は、６２６での４個の直交クロック信号Ｑの第２直交クロック信号の立ち上がりエッジと、６２８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジとの間では生じない。６００におけるデータＤの６１２での遷移は、６２８での４個の直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジと、６２９での４個の直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジとの間で生じる。６２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジは、６００におけるデータＤの６１０での遷移よりも先行しており、エッジ検出器１３０は、高帯域幅積算回路１０２の先行指標累積器１３４に先行指標を供給する。
８個の先行指標が累積された後、オーバーフロー検出器１３８は、第２高速シフト信号を、シフト通信経路１２０を介してＦＳＭ１４６に供給する。この第２高速シフト信号は、６２４での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが６００におけるデータＤの６１０での遷移よりも先行していること示している。ＦＳＭ１４６は、オーバーフロー検出器１３８から高速シフト信号を受信し、リセット信号を送信して、高帯域幅積算回路１０２をリセットしたままにする。先行指標累積器１３４および遅延指標累積器１３６をリセットしたままにすることにより、検出器回路１００から高帯域幅積算回路１０２および制御回路１０４を経て検出器回路１００に戻るフィードバック回路ループは、中断される。高速シフト信号は、電気的停止状態が解除された後の第２高速シフト信号であり、ＰＩ１４８は、直交クロック信号を２２．５度右にシフトする。
６３０での第２シフトの後、６３２での直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジを、６００におけるデータＤの６１０での遷移から２２．５度以内になるようにロックし、６３４での直交クロック信号Ｑのうちの第２直交クロック信号の立ち上がりエッジを、６００でのデータＤの実体の中央から２２．５度以内になるようにロックし、６３６での直交クロック信号Ｉｂのうちの第３直交クロック信号の立ち上がりエッジを、６００におけるデータＤの６１２での遷移から２２．５度以内になるようにロックし、６３８での直交クロック信号Ｑｂのうちの第４直交クロック信号の立ち上がりエッジを、６００でのデータＤの実体の中央から２２．５度以内になるようにロックする。回復された、または、再調整された直交クロック信号を用いて、６００でのデータＤからデータを回復し、データを局所的に読出しおよび書込み、命令と、アドレスと、データとを送信できる。回復された直交クロック信号によってタイミングを変更されたデータを、続く後段のＡＭＢ（例えば、図１に示したＡＭＢ３０ｂ）に送信する。エッジ検出器１３０は、先行指標および遅延指標を低帯域幅積算回路１０６に供給する。このエッジ検出器は、６３２での４個の直交クロック信号Ｉのうちの第１直交クロック信号の立ち上がりエッジが６００におけるデータＤの６１０での遷移により近く合わせられるように、直交クロック信号をゆっくりと移動させるものである。
特定の実施形態を示し、ここに記載してきたが、当業者は、多種多様な他の形態および／または同等の形態を、本発明の範囲から逸脱することなく、図示・記載した特定の実施形態に代えてもよいことを、理解するだろう。本出願は、ここで検討してきた特定の実施形態の全ての改良例または変形例を含んでいる。したがって、本発明は、特許請求の範囲およびそれの同等物によってのみ限定される。
本発明のコンピュータシステムの一形態を示す図である。 ＣＤＲの一形態を示す図である。 ＣＤＲの一形態を図２よりも詳しく示す図である。 ＣＤＲの一形態の動作を示すフローチャートである。 ＣＤＲの一形態の第一例の動作を示す図である。 ＣＤＲの一形態の第二例の動作を示す図である。 ＣＤＲの一形態の第三例の動作を示す図である。 ＣＤＲの一形態の第四例の動作を示す図である。

Claims (27)

  1. データおよびクロック信号を受信し、上記データの遷移を検出し、上記クロック信号と上記データの遷移とに基づいた第１信号を生成するように構成された第１回路（１００）と、
    上記第１信号を受信し、前記第１信号に基づいた第１シフト信号を生成するように構成された第２回路（１０２）と、
    上記第１シフト信号を受信するように構成された第３回路（１０４）とを備え、
    上記第１回路（１００）、上記第２回路（１０２）、および、上記第３回路（１０４）は、第１回路ループを形成するように構成されており、
    上記第３回路（１０４）は、上記第１回路ループを停止し、上記第１シフト信号に基づいて上記クロック信号をシフトするように構成されている、クロックデータ回復回路（４８）。
  2. 上記第１シフト信号は連続的な近似値を示し、第３回路（１０４）は、上記第１シフト信号に基づいて、上記クロック信号を連続的に近似化してシフトするように構成されている、請求項１に記載のクロックデータ回復回路。
  3. 上記の第１回路（１００）が、上記第１信号を生成するように構成されており、上記の第１信号が、上記データの上記遷移と上記クロック信号の遷移との間の時間差を示している、請求項１または２に記載のクロックデータ回復回路。
  4. 上記の第１回路（１００）が、あるデータ転送速度で上記データを受信し、上記データ転送速度で上記第１信号を生成するように構成されている、請求項１〜３のいずれか１項に記載のクロックデータ回復回路。
  5. 第４回路（１０６）を含み、前記第１回路（１００）、前記第４回路（１０６）、および、前記第３回路（１０４）が、第２回路ループを形成するように構成されており、上記第１回路（１００）は第２信号を生成し、上記第４回路（１０６）は、前記第２信号を受信して第２シフト信号を前記第３回路（１０４）に供給するように構成されており、上記第３回路は、第２シフト信号に基づいて前記クロック信号をシフトするように構成されている、請求項１〜４のいずれか１項に記載のクロックデータ回復回路。
  6. データおよびクロック信号を受信して、上記クロック信号の遷移と上記データの遷移との間の先行差および遅延差を示す第１信号を生成するように構成されている、検出器回路（１００）と、
    上記の第１信号を受信して、連続的な近似信号を供給するために、上記先行差および上記遅延差を累積するように構成されている、積算回路（１０２、１０６）と、
    上記の連続的な近似信号を受信して、それに応じて上記クロック信号をシフトするように構成されている、位相シフト回路（１０４）とを含み、
    上記検出器回路（１００）、上記積算回路（１０２、１０６）、および、上記位相シフト回路（１０４）は、回路ループを形成するために構成されており、上記位相シフト回路（１０４）は、上記クロック信号をシフトするために上記回路ループを停止し、他の連続的な近似信号を受信するために上記回路ループを使用できるようにするように構成されている、クロックデータ回復回路（４８）。
  7. 上記検出器回路によって受信された上記クロック信号は、直交クロック信号を含んでおり、前記検出器回路は、前記直交クロック信号のうちの１つの遷移の位相差内でデータの遷移を検出するように構成されている、請求項６に記載のクロックデータ回復回路。
  8. 上記の位相シフト回路（１０４）は、第１連続近似信号に応じて位相差のほぼ半分で上記クロック信号をシフトし、第２連続近似信号に応じて位相差のほぼ４分の１で上記クロック信号をシフトするように構成されている、請求項６または７に記載のクロックデータ回復回路。
  9. 上記積算器回路（１０２）が、
    上記先行差を累積するように構成されている、第１累積器（１３４）と、
    上記遅延差を累積するように構成されている、第２累積器（１３６）とを含み、
    上記積算器回路（１０２）は、上記第１累積器（１３４）の第１値に応じて右シフト連続近似信号を生成し、上記第２累積器（１３６）の第２値に応じて左シフト連続近似信号を生成する、請求項６〜８のいずれか１項に記載のクロックデータ回復回路。
  10. データを受信する手段（１００、１２８）と、
    上記データの遷移と上記クロック信号の遷移との間の差を検出する手段（１００、１３０）と、
    第１シフト信号を得るために、上記の差を累積する手段（１０２、１３４、１３６）と、
    上記の差の累積を停止する手段（１０４、１４６）と、
    上記の差の累積を停止している間に、上記第１シフト信号に応じて上記クロック信号の位相をシフトする手段（１０４、１４８）とを含む、クロックデータ回復回路（４８）。
  11. 第２シフト信号を得るために、上記の差を累積する手段（１０６）と、
    上記の差の累積を使用できるようになっている間に、上記第２シフト信号に応じて上記クロック信号の位相をシフトする手段（１０４、１４８）とを含む、請求項１０に記載のクロックデータ回復回路。
  12. データを受信し、上記データからクロック信号を回復するように構成されているクロックデータ回復回路（４８）を含んだ、メモリーバッファ回路（３０）であって、
    上記クロックデータ回復回路が、
    上記データおよび上記クロック信号を受信し、第１転送速度で第１信号を供給するように構成されており、上記の第１信号が上記データの遷移と上記クロック信号の遷移との間の差を示す、検出器回路（１００）と、
    上記データの遷移と上記クロック信号の遷移との間の上記差を累積するために上記第１転送速度で上記第１信号を受信し、第１シフト信号を供給するように構成されている、高帯域幅積算回路（１０２）と、
    上記の第１シフト信号を受信し、上記高帯域幅積算器回路（１０２）をリセットし、上記の第１シフト信号に応じて上記クロック信号の位相をシフトするように構成されている、制御回路（１０４）とを含んでおり、
    上記クロック信号の上記位相は、上記第１シフト信号の選択された数で、各連続的第１シフト信号ごとに、より小さい増分でシフトされるメモリーバッファ回路。
  13. 上記データの遷移と上記クロック信号の遷移との間の差を累積するために第２転送速度で第２信号を受信し、第２シフト信号を供給するように構成されている、低帯域幅積算回路（１０６）を含み、
    上記の検出器回路（１００）は、上記第２転送速度で上記第２信号を供給するように構成されており、上記の第２信号は、上記データの遷移と上記クロック信号の遷移との間の差を示し、制御回路（１０４）は、上記第２シフト信号を受信し、上記クロック信号をシフトして、修正された第２シフト信号を受信するように構成されている、請求項１２に記載のメモリーバッファ回路。
  14. 上記の制御回路（１０４）が、
    上記第１シフト信号を受信し、上記高帯域幅積算器（１０２）をリセットおよび停止し、位相シフト信号を供給するように構成されている、有限状態機械回路（１４６）と、
    上記クロック信号を供給し、上記位相シフト信号に応じて上記クロック信号をシフトするために上記の位相シフト信号を受信するように構成されている、位相補間器（１４８）とを含む、請求項１２または１３に記載のメモリーバッファ回路。
  15. メモリーコントローラ（２２）と、
    上記メモリーコントローラ（２２）によって制御され、請求項１〜１１のうちのいずれか１項に記載のクロックデータ回復回路（４８）を含んだメモリーバッファ（３０）を含む、少なくとも１つのメモリーモジュール（２４）とを含む、コンピュータシステム（２０）。
  16. クロック信号を供給し、
    データを受信し、
    上記データの遷移と上記クロック信号の遷移との間の差を示し、
    上記の差を第１回路（１０２）において累積し、
    上記の第１回路（１０２）からの累積された差を示し、
    上記の第１回路（１０２）からの累積された差の他の表示を獲得できないようにし、
    上記の第１回路（１０２）からの累積された差の他の表示を獲得できないようにしている間に、上記第１回路（１０２）からの累積されて表示された差に基づいて上記クロック信号をシフトする、クロックデータ回復方法。
  17. 上記の第１回路（１０２）からの累積された差の他の表示を獲得できるようにし、
    上記シフトされたクロック信号を供給して、上記第１回路（１０２）からの累積された差の他の表示を獲得する、請求項１６に記載の方法。
  18. 上記の第１回路（１０２）からの累積された差の他の表示を獲得している間に、上記の第１回路（１０２）からの累積された差の獲得された表示に基づいて、上記クロック信号を、連続的に近似化してシフトする、請求項１６または１７に記載の方法。
  19. データを受信する工程が、あるデータ転送速度でデータを受信することを含み、
    差を表示する工程が、上記のデータ転送速度で上記の差を示すことを含む、請求項１６〜１８のいずれか１項に記載の方法。
  20. 上記の差を第２回路（１０６）において累積し、
    上記第２回路（１０６）からの累積された差を示し、
    上記第２回路（１０６）からの、累積されて示された差に基づいて、上記クロック信号をシフトする、請求項１６〜１９のいずれか１項に記載の方法。
  21. クロック信号を供給し、
    データを受信し、
    上記データの遷移と上記クロック信号の遷移との間の先行差および遅延差を示し、
    上記の先行差および遅延差を累積し、
    上記の累積された差の第１表示を獲得し、
    上記の累積された差の第２表示を獲得できないようにし、
    上記の累積された差の第２表示を獲得できないようにしている間に、上記の累積された差の第１表示に基づいて上記クロック信号をシフトし、
    上記の累積された差の上記第２表示を獲得できるようにし、
    上記の累積された差の第３表示を獲得できないようにしている間に、累積された差の上記第２表示に基づいて上記クロック信号をシフトする、クロックデータ回復方法。
  22. クロック信号を供給することは、直交クロック信号を供給することを含み、
    先行差および遅延差を示すことは、上記の直交クロック信号のうちの１つの遷移のほぼ９０度以内で、上記データの遷移を検出することを含む、請求項２１に記載の方法。
  23. 上記の第１表示に基づいて上記クロック信号をシフトすることが、上記クロック信号をほぼ４５度でシフトすることを含み、
    上記の第２表示に基づいて上記クロック信号をシフトすることが、上記クロック信号をほぼ２２．５度でシフトすることを含む、請求項２１または２２に記載の方法。
  24. クロック信号を検出器回路（１００）に供給し、
    上記の検出器回路（１００）においてデータを受信し、
    上記データの遷移と上記クロック信号の遷移との間の先行差および遅延差を示し、
    上記の先行差および遅延差を高帯域幅積算器（１０２）において第１転送速度で累積し、
    上記の高帯域幅積算器（１０２）からの累積された差を示し、
    上記高帯域幅積算器（１０２）からの累積されて示された差を、制御回路（１０４）において受信し、
    上記の高帯域幅積算器回路（１０２）をリセットし、
    上記高帯域幅積算器（１０２）からの累積されて示された差に応じて、上記の高帯域幅積算器回路（１０２）がリセットされている間に、上記クロック信号をシフトし、
    高帯域幅積算器（１０２）からの累積されて示された連続的な差に応じて、増分を減らして上記クロック信号をシフトする、メモリーバッファ回路（３０）のクロックデータを回復する方法。
  25. 上記先行差および遅延差を低帯域幅積算器（１０６）において第２転送速度で累積し、
    上記低帯域幅積算器（１０６）からの累積された差を示し、
    上記低帯域幅積算器（１０６）からの累積されて示された差を制御回路（１０４）において受信し、
    上記低帯域幅積算器（１０６）からの累積されて示された差に応じて、上記クロック信号をシフトする、請求項２４に記載の方法。
  26. 位相シフト信号を有限状態機械（１４６）から供給し、
    上記高帯域幅積算器（１０２）からの累積されて示された差を受信することが、上記高帯域幅積算器（１０２）からの累積されて示された差を有限状態機械回路（１４６）において受信することを含み、
    上記の高帯域幅積算器回路（１０２）をリセットすることが、上記高帯域幅積算器回路（１０２）を上記有限状態機械（１４６）を介してリセットすることを含む、請求項２４または２５に記載の方法。
  27. 上記の位相シフト信号を位相補間器（１４８）において受信し、
    上記の位相シフト信号に基づいて、上記位相補間器（１４８）を介して、上記クロック信号を供給する、請求項２４〜２６のいずれか１項に記載の方法。
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