CN1855295B - 禁用电路环路的时钟数据恢复电路 - Google Patents

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Abstract

一种时钟数据恢复电路，包括第一电路、第二电路、和第三电路。第一电路被配置为接收数据和时钟信号，检测数据中的转换，并基于该时钟信号和数据中的转换提供第一信号。第二电路被配置为接收第一信号，并基于该第一信号提供第一偏移信号。第三电路被配置为接收第一偏移信号，其中第一电路、第二电路、和第三电路形成第一电路环路，并且第三电路被配置为使第一电路环路禁用，并根据第一偏移信号偏移时钟信号。

Description

禁用电路环路的时钟数据恢复电路
背景技术
随着计算机处理的功能的持续增长，存储容量成为将来计算机和服务器性能的关键所在。存储容量问题由于存储器速度增加而恶化，如第二代双数据速率动态随机存取存储器(DDR2-DRAM)以及第三代双数据速率动态随机存取存储器(DDR3-DRAM)的发展。随着各个存储容量的增加，需要更多线路支持增加的时钟速度，并且随着存储速度的增加，由于如噪音及串话等问题，减小了能够支持的存储容量。
为了解决这些问题，工业界开发了一种存储器接口，该接口能够缩放存储器增长速度，从而为下一代存储器解决方案提供长期选择。这个结构已经成为了工业标准，称为完全缓冲双列直插存储模块(FB-DIMM)。FB-DIMM包括双向串行接口，该接口简化了电路板电子布线并且不需要附加存储控制器。与已有记录的DIMM技术相比，FB-DIMM提供了更大的存储容量、更高的带宽、和更低的引脚数。
典型地，各个FB-DIMM都包括高级存储缓冲区(AMB)和选择的动态随机存取存储器(DRAM)数目，诸如DDR2-DRAM和DDR3-DRAM。AMB负责处理FB-DIMM通道以及来自和送至本地FB-DIMM的存储请求，并且将该请求转发至其它的FB-DIMM。AMB从存储控制器或者通过另一个AMB接收命令、地址及写入数据。AMB把读出数据直接或者通过另一个FB-DIMM传送给存储控制器。由时钟和数据恢复电路(CDR)从数据中恢复时钟信号和数据。
CDR从数据中恢复时钟信号和数据并且将一个时钟信号锁定到在数据中的转换以准确地获取数据，该数据用于在本地FB-DIMM使用或者将该数据传输到其它FB-DIMM。经常将时钟信号的相位锁定在尽可能快速的数据传输。典型地，为了找到与在数据中的转换最接近的时钟相位，使用多时钟相位来对输入数据流进行采样。可选地，CDR包括模拟双环结构，如在磁盘驱动应用程序下使用的CDR。这些方法中的每一个都在面积成本和功率消耗上实现了快速的相位收敛。
由于这些和其它的原因，存在对本发明的需要。
发明内容
本发明的一个方面提供了一个包括第一电路、第二电路和第三电路的时钟数据恢复电路。第一电路被配置为接收数据和时钟信号以及检测数据中的转换，并且根据时钟信号和数据中的转换提供第一信号。第二电路被配置为接收第一信号，并且基于第一信号提供第一偏移信号。第三电路被配置为接收第一偏移信号，其中第一电路、第二电路、和第三电路形成第一电路环路，并且第三电路被配置为禁用第一电路环路，并根据第一偏移信号来偏移时钟信号。
附图说明
图1为说明根据本发明的一个计算机系统的实施例的示意图。
图2为说明CDR的一个实施例的示意图。
图3为比图2更详细地说明CDR的一个实施例的示例图。
图4为说明CDR的一个实施例操作的流程图。
图5为说明CDR的一个实施例的第一示例操作的示例图。
图6为说明CDR的一个实施例的第二示例操作的示例图。
图7为说明CDR的一个实施例的第三示例操作的示例图。
图8为说明CDR的一个实施例的第四示例操作的示例图。
具体实施方式
在以下的详细描述中，参考了附图，该附图作为其中的组成部分，并且通过说明本发明可以实践的具体实施例的方式表示。在这方面，指示方向的术语，如“顶部”、“底部”、“前面”、“后面”、“超前”“滞后”、“左”“右”等，参照所描述的附图的方向使用。因为能够将本发明实施例的部件在多个不同方向上定位，方向术语仅用作例示的目的并且不是限制性的。应当理解，可以利用其它的实施例并且可以改变结构或者逻辑，而不背离本发明的范围。因此，以下的详细描述并没有限定的意义，并且，本发明的范围由所附的权利要求限定。
图1是说明本发明一个实施例的计算机系统20的示意图。计算机系统20包括存储控制器22和完全缓冲双列直插存储模块(FB-DIMM)24a-24n。通过命令通信路径26a和读取通信路径28a将存储控制器22电耦合到FB-DIMM 24a。将FB-DIMM 24a通过命令通信路径26b和读取通信路径28b电耦合到FB-DIMM 24b。通过命令通信路径26c和读取通信路径28c使FB-DIMM 24b电耦合到下一个FB-DIMM24c(未示出)，并且依此类推，直到通过命令通信路径26n和读取通信路径28n将FB-DIMM 24n-1(未示出)电耦合到FB-DIMM 24n。
在一个实施例中，每一个命令通信路径26a-26n包括组织为十个差分信号对的20条线路。在一个实施例中，每一个读取通信路径28a-28n包括组织为十四个差分信号对的二十八条线路。在其它实施例中，命令通信路径26a-26n和读取通信路径28a-28n包括以任何适宜的通信方案组织的任何适当数目的线路。
将存储控制器22配置为通过命令通信路径26a向FB-DIMM 24a传送指令、地址和写入数据。FB-DIMM 24a能够在本地执行指令、地址以及写入数据，或者通过命令通信路径26b向FB-DIMM 24b传送指令、地址和写入数据。FB-DIMM 24b能够在本地执行指令、地址以及写入数据，或者通过命令通信路径26c向下一个FB-DIMM传送指令、地址和写入数据。将指令、地址以及写入数据串行地从一个FB-DIMM传送给下一个FB-DIMM，直到包括通过通信路径26n传送给FB-DIMM 24n。
从发端FB-DIMM 24a-24n将读出数据传送到先前的FB-DIMM 24a-24n并输出到存储控制器22。FB-DIMM 24n通过读取通信路径28n把读出数据传送给FB-DIMM 24n-1，并且依此类推直到FB-DIMM 24c，其通过读取通信路径28c把读出数据传送给FB-DIMM24b。FB-DIMM 24b通过读取通信路径28b把读出数据传送给FB-DIMM 24a，并且FB-DIMM24a通过读取通信路径28a把读出数据传送给存储控制器22。
FB-DIMM 24a包括高级存储缓冲区(AMB)30a和动态随机存取存储器(DRAM)32a、34a、36a、38a、40a、42a、44a和46a。将AMB30a通过命令通信路径26a和读取通信路径28a电耦合到存储控制器22。AMB30a包括时钟和数据恢复电路(CDR)48a。在一个实施例中，DRAM 32a、34a、36a、38a、40a、42a、44a、和46a中的每一个都是是第二代双数据速率DRAM(DDR2-DRAM).在一个实施例中，DRAM 32a、34a、36a、38a、40a、42a、44a、和46a的每一个都是第三代双数据速率DRAM(DDR3-DRAM)。在其它实施例中，DRAM 32a、34a、36a、38a、40a、42a、44a、和46a的每一个可以是任何适合的存储器。
将DRAM 32a、34a、36a、38a中的每一个通过地址路径50a电耦合到AMB 30a，并且将DRAM 40a、42a、44a和46a中的每一个通过地址路径51b电耦合到AMB 30a。同样，DRAM 32a、34a、36a、38a、40a、42a、44a和46a中的每一个都电耦合到数据路径52a、54a、56a、58a、60a、62a、64a和66a中的一个。通过数据路径52a将DRAM 32a电耦合到AMB 30a。通过数据路径54a将DRAM 34a电耦合到AMB 30a。通过数据路径56a将DRAM 36a电耦合到AMB30a。通过数据路径58a将DRAM 38a电耦合到AMB 30a。通过数据路径60a将DRAM 40a电耦合到AMB 30a。通过数据路径62a将DRAM 42a电耦合到AMB 30a。通过数据路径64a将DRAM 44a电耦合到AMB 30a。通过数据路径66a将DRAM 46a电耦合到AMB 30a。
FB-DIMM 24b包括AMB 30b和DRAM 32b、34b、36b、38b、40b、42b、44b、46b。将AMB 30b通过命令通信路径26b和读取通信路径28b电耦合到AMB 30a。同样，AMB 30b包括CDR 48b。在一个实施例中，DRAM32b、34b、36b、38b、40b、42b、44b和46b中的每一个为DDR2-DRAM。在一个实施例中，DRAM 32b、34b、36b、38b、40b、42b、44b和46b中的每一个为DDR3-DRAM。在其它实施例中，DRAM 32b、34b、36b、38b、40b、42b、44b和46b中的每一个可以是任何适合的存储器。
DRAM 32b、34b、36b、和38b中的每一个通过地址路径50b连接到AMB 30b，并且DRAM 40b、42b、44b和46b中的每一个通过地址路径51b电耦合到AMB 30b。同样，DRAM 32b、34b、36b、38b、40b、42b、44b和46b中的每一个都电耦合到数据路径52b、54b、56b、58b、60b、62b、64b和66b中的一个。将DRAM 32b通过数据通路52b电耦合到AMB30b。将DRAM 34b通过数据通路54b电耦合到AMB 30b。将DRAM 36b通过数据通路56b电耦合到AMB 30b。将DRAM 38b通过数据通路58b电耦合到AMB 30b。将DRAM 40b通过数据通路60b电耦合到AMB 30b。将DRAM42b通过数据通路62b电耦合到AMB 30b。将DRAM 44b通过数据通路64b电耦合到AMB 30b。将DRAM 46b通过数据通路66b电耦合到AMB 30b。
其它FB-DIMM 24c-24n-1(未示出)中的每一个与FB-DIMM 24b类似。FB-DIMM 24n包括AMB 30n和DRAM 32n、34n、36n、38n、40n、42n、44n以及46n。将AMB 30n通过命令通信路径26n和读取通信路径28n电耦合到AMB 30n-1(未示出)。同样，AMB 30n包括CDR 48n。在一个实施例中，DRAM 32n、34n、36n、38n、40n、42n、44n以及46n中的每一个为DDR2-DRAM。在一个实施例中，DRAM 32n、34n、36n、38n、40n、42n、44n以及46n中的每一个为DDR3-DRAM。在其它实施例中，DRAM 32n、34n、36n、38n、40n、42n、44n以及46n中每一个可以是任何适合的存储器。
DRAM 32n、34n、36n和38n中的每一个都通过地址路径50n电耦合到AMB 30n，并且DRAM 40n、42n、44n和46n中的每一个通过地址路径51n电耦合到AMB 30n。同样，DRAM 32n、34n、36n、38n、40n、42n、44n以及4bn中的每一个都电耦合到数据路径52n、54n、56n、58n、60n中的一个。DRAM 32n通过数据路径52n电耦合到AMB 30n。DRAM 34n通过数据路径54n电耦合到AMB 30n。DRAM 36n通过数据路径56n电耦合到AMB 30n。DRAM 38n通过数据路径58n电耦合到AMB 30n。DRAM 40n通过数据路径60n电耦合到AMB 30n。DRAM 42n通过数据路径62n电耦合到AMB 30n。DRAM 44n通过数据路径64n电耦合到AMB 30n.DRAM 46n通过数据路径66n电耦合到AMB 30n。
存储控制器22控制对FB-DIMM 24a-24n的读出和写入访问。AMB30a通过命令通信路径26a从存储控制器22接收指令、地址和写入数据。为了在本地使用指令、地址写入数据，AMB 30a通过地址路径50a和51a把地址传送给DRAM 32a、34a、36a、38a、40a、42a、44a以及46a。同样，AMB 30a通过相应的数据路径52a、54a、56a、58a、60a、62a、64a以及66a把数据传送给DRAM 32a、34a、36a、38a、40a、42a、44a以及46a。为了将指令、地址和写入数据传递到另一个FB-DIMM，AMB 30a通过命令通信路径26b将指令、地址和写入数据传送到FB-DIMM 24b中的AMB 30b。
为了在本地使用指令、地址写入数据，AMB 30b通过地址路径50b和51b把地址传送给DRAM 32b、34b、36b、38b、40b、42b、44b以及46b。同样，AMB 30b通过相应数据路径52b、54b、56b、58b、60b、62b、64b以及66b把数据传送给DRAM 32b、34b、36b、38b、40b、42b、44b以及46b。为了将指令、地址和写入数据传递到另一个FB-DIMM，AMB 30b通过命令通信路径26c将指令、地址和写入数据传送到FB-DIMM 24c中的AMB。
指令、地址和写入数据可以串行地从一个AMB传送到下一个AMB，直到通过通信路径26n传送到FB-DIMM 24n中的AMB 30n。为了在本地使用指令、地址和写入数据，AMB 30n通过地址路径50n和51n把地址传送给DRAM 32n、34n、36n、38n、40n、42n、44n和46n。同样，AMB 30n通过对应的数据路径52n、54n、56n、58n、60n、62n、64n和66n把数据传送给DRAM 32n、34n、36n、38n、40n、42n、44n和46n。
从发端FB-DIMM 24a-24n将读出数据传送到先前的FB-DIMM 24a-24n并输出到存储控制器22。在FB-DIMM 24n中的AMB 30n通过读取通信路径28n把读出数据传送给FB-DIMM 24n-1(未示出)中的AMB30n-1，等等依此类推，直到将读出数据传送给FB-DIMM 24c(未示出)中的AMB 30c，其通过读取通信路径28c将读出数据传送给在FB-DIMM 24b中的AMB 30。AMB 30b通过读取通信路径28b将读出数据传送给FB-DIMM 24a中的AMB 30a，并且AMB 30a通过读取通信路径28a将读出数据传送给存储控制器22。
AMB 30a-30n中的CDR 48a-48n接收数据并恢复数据和从该数据中恢复时钟信号。CDR 48a-48n从AMB 30a-30n中的一个或者存储控制器22接收数据。可以在本地使用恢复的数据和/或将其传送给AMB30a-30n中的一个或者存储控制器22。在一个实施例中，在命令通信路径26a-26n和读取通信路径28a-28n中的每个差分数据通路包含CDR，如CDR 48a-48n中的一个。
若将CDR 48a连接至命令通信路径26a中的数据路径上，CDR 48a从存储控制器22接收写入数据，并恢复写入数据和从该写入数据中恢复时钟信号。如果在本地使用写入数据，AMB 30a将恢复的写入数据和恢复的时钟信号或者恢复的时钟信号的派生信号传送到编址的DRAM 32a、34a、36a、38a、40a、42a、44a、和46a。将该写入数据写入到编址的存储器位置。如果不在本地使用写入数据，AMB 30a通过命令通信路径26b把恢复的写入数据传送给AMB 30b。若将CDR 48a连接至读取通信路径28b中的数据路径上，CDR 48a从AMB 30b接收读出数据，并恢复读出数据和从该读出数据中恢复时钟信号。把恢复的读出数据通过读取通信路径28a传送给存储控制器22。
若将CDR 48b连接至命令通信路径26b中的数据路径上，CDR 48b从AMB 30a接收写入数据并恢复写入数据和从该写入数据中恢复时钟信号.如果在本地使用写入数据，AMB 30b将恢复的写入数据和恢复的时钟信号或者恢复的时钟信号的派生信号传送到编址的DRAM32b、34b、36b、38b、40b、42b、44b和46b。将该写入数据写入到编址的存储器位置。如果不在本地使用写入数据，AMB 30b通过命令通信路径26c把恢复的写入数据传送给AMB 30c。若将CDR 48b连接至读取通信路径28c中的数据路径上，CDR 48b从AMB 30c接收读出数据并恢复读出数据和从该读出数据中恢复时钟信号。把恢复的读出数据通过读取通信路径28b传送给AMB 30a。CDRs 48c-48n-1(未示出)类似CDR 48b操作。
若将CDR 48n连接至命令通信路径26n中的数据路径上，CDR 48n从AMB 30n-1接收写入数据并恢复写入数据和从该写入数据中恢复时钟信号。如果在本地执行写入数据，AMB 30n将恢复的写入数据和恢复的时钟信号或者恢复的时钟信号的派生信号传送到编址的DRAM32n、34n、36n、38n、40n、42n、44n和46n。将恢复的数据写入到编址的存储器位置。
在一个示例操作中，将CDR 48a-48n中的每一个连接至在命令通信路径26a-26n中的一个中的数据通路。存储控制器22将写入命令、写入地址和写入数据传送到AMB 30a。写入地址表示FB-DIMM 24b的一个或多个存储器位置。AMB 30a接收写入命令、写入地址以及写入数据，并且CDR 48a接收写入数据流中的一个。CDR 48a锁定到写入数据上并恢复写入数据和从该写入数据中恢复时钟信号。因为写入地址表示FB-DIMM 24b中的一个或多个存储器位置，AMB 30a将恢复的写入数据、写入命令和写入地址传送到AMB 30b。CDR 48b接收写入数据流中的一个并恢复写入数据和从该写入数据中恢复时钟信号。因为写入地址表示FB-DIMM 24b的存储器位置，AMB 30b将恢复的写入数据和恢复的时钟信号传送到DRAM 32b、34b、36b、38b、40b、42b、44b和46b。将该写入数据写入到编址的存储器位置。
图2为说明CDR 48a的一个实施例的示意图。图1的计算机系统20中CDR 48b-48n中的每一个与CDR 48a相似。在其它实施例中，在CDR48a-48n当中一个或多个可能与另一个适合的CDR类似。
CDR 48a包含检测器电路100、高带宽积分电路102、控制电路104和低带宽积分电路106。检测器电路100在108接收数据D并且通过时钟信号通信路径110电耦合至控制电路104。同样，检测器电路100通过超前通信路径112和滞后通信路径114电耦合至高带宽积分电路102，并且通过超前通信路径116和滞后通信路径118电耦合至低带宽积分电路106。高带宽积分电路102通过偏移通信路径120和复位通信路径122电耦合至控制电路104。低带宽积分电路106通过偏移通信路径124和复位通信路径126电耦合至控制电路104。控制电路104通过时钟信号通信路径110电耦合至检测器电路100。
检测器电路100在108接收数据D并且通过时钟信号通信路径110从控制电路104接收正交时钟信号。正交时钟信号包含四个时钟信号。四个时钟信号中的每一个具有50％占空比，并且四个时钟信号中的每一个以与其它正交时钟信号相同的频率振荡。四个时钟信号中的第一个超前四个时钟信号中的第二个90度。四个时钟信号中的第二个超前四个时钟信号中的第三个90度。四个时钟信号中的第三个超前四个时钟信号中的第四个90度，并且四个时钟信号中的第四个超前四个时钟信号中的第一个90度。在108的数据D以一种数据速率进行转换使得在108的数据D对于四个时钟信号中的每一个以180度的间隔进行转换。即四个时钟信号中的每一个以数据速率的一半进行振荡。在一个实施例中，数据速率是5千兆比特每秒(Gbps)，并且数据眼是200微微秒(ps)，并且四个时钟信号中的每一个在具有周期为400ps的2.5千兆赫兹(GHz)振荡。
检测器电路100在正交时钟信号的上升沿之间检测在108的数据D中的转换。四个时钟信号中的第一(和第三)的上升沿要么超前在108的数据D中的转换90度，要么滞后在108的数据D中的转换90度，或者为与在108的数据D中的转换同相。为了清楚起见，在此仅将四个时钟信号第一个的上升沿描述为在108的数据D中的超前或滞后转换。然而，在例示的实施例中，四个时钟信号中的第一和第三个的上升沿超前或滞后在108的数据D中的转换90度。同样，在此为了清楚起见，仅将四个时钟信号中的第二个的上升沿描述为在数据眼中心的附近对准。然而，在例示的实施例中，将四个时钟信号中的第二和第四个的上升沿与在数据眼的中心附近对准。
检测器电路100指示四个时钟信号中的第一个的上升沿是超前还是滞后于在108的数据D中的转换。如果四个时钟信号中的第一个的上升沿超前在108中的数据D中的转换90度，那么检测器电路100提供一个超前指示符。如果四个时钟信号中的第一个的上升沿滞后在108中的数据D中的转换90度，那么检测器电路100提供一个滞后指示符。
检测器电路100通过超前通信路径112为高带宽积分电路102提供超前指示符，并且通过滞后通信路径114为高带宽积分电路102提供滞后指示符。检测器电路100通过超前通信路径116为低带宽积分电路106提供超前指示符，并且通过滞后通信路径118为低带宽积分电路106提供滞后指示符。在一个实施例中，提供给高带宽积分电路102的超前和滞后指示符以在108的数据D的数据速率来提供。在一个实施例中，提供给低带宽积分电路106的超前和滞后指示符以在108的数据D的数据速率来提供。在一个实施例中，将超前和滞后指示符进行分样(decimate)，并以在108的数据D的数据速率的一部分来向低带宽积分电路106提供。在其它实施例中，将超前和滞后指数以任何适合的速率提供给高带宽积分电路102和低带宽积分电路106。
高带宽积分电路102积分(即累加)超前指示符和滞后指示符，并为控制电路104提供高速偏移信号。高带宽积分电路102通过超前通信路径112接收超前指示符，并且通过滞后通信路径114接收滞后指示符。高带宽积分电路102在分离的累加器里累加超前指示符和滞后指示符。如果累加到一定量的超前指示符，例如八个超前指示符，高带宽积分电路102将高速偏移信号转储到控制电路104从而将正交时钟偏移至相对在108的数据D中的转换的右边。如果累加到一定量的滞后指示符，例如八个滞后指示符，带宽积分电路102将高速偏移信号转储到控制电路104，从而将正交时钟偏移至相对在108的数据D中的转换的左边。高速偏移信号指示该正交时钟信号中的第一个的上升沿决是定性地超前还是滞后在108的数据D中的转换，并且将该正交时钟信号向右或向左偏移从而将该正交时钟信号中的第一个的上升沿与在108的数据D中的转换更接近地对准。在一个实施例中，高带宽积分电路102以在108的数据D的数据速率接收超前指示符和滞后指示符。
在其它实施例中，高带宽积分电路102在任何适合积分器中累加超前指示符和滞后指示符，如在中心加/减型累加器里累加超前指示符和滞后指示符的积分器，其中增加超前指示符并且减去滞后指示符.如果累加一个正数，比如八，高带宽积分电路102将高速偏移信号转储到控制电路104从而将该正交时钟偏移至相对在108的数据D中的转换的右边.如果累加一个负数，比如负八，高带宽积分电路102将高速偏移信号转储到控制电路104从而将该正交时钟偏移至相对在108的数据D中的转换的左边.如果在选择的时间间隔中没有累加该正数或负数，则发生超时，并且高带宽积分电路102将高速偏移信号转储到控制电路104从而根据累加器里的计数是正或负来将该正交时钟向右或向左偏移.高速偏移信号表明正交时钟信号中的第一个是决定性地超前还是滞后于在108的数据D中的转换，并且是将正交时钟信号偏移至右边还是左边从而将第一个正交时钟信号的上升沿与在108的数据D中的转换更加接近地对准.
低带宽积分电路106积分(即累加)超前指示符和滞后指示符并且为控制电路104提供低速偏移信号。低带宽积分电路106累加超前和滞后指示符从而跟踪并微调第一个正交时钟信号的上升沿使之更接近于在108的数据D中的转换。在初始的粗略锁定发生以后，低带宽积分电路106通过超前通信路径116接收超前指示符，并通过滞后通信路径118接收滞后指示符。低带宽积分电路106能够在任何适合的积分器中累加超前指示符和滞后指示符，所述积分器比如是在分离的累加器累加超前指示符和滞后指示符的积分器，或者在中心加/减型累加器里累加超前指示符和滞后指示符的积分器。如果累加了所选数目的超前指示符，低带宽积分电路106将低速偏移信号转储到控制电路104从而将正交时钟偏移至相对在108数据D中的转换的右边。如果累加了所选数目的滞后指示符，低带宽积分电路106将低速偏移信号转储到控制电路104从而将正交时钟信号偏移至相对在108数据D中的转换的左边。低速偏移信号指示该正交时钟信号中的第一个的上升沿是在108的数据D中的超前转换还是滞后转换，并且将该正交时钟信号向右或向左偏移，从而将该正交时钟信号中的第一个的上升沿与在108的数据D中的转换更接近地对准。
在一个实施例中，在将低速偏移信号转储到控制电路104之前，低带宽积分电路106以在108的数据D的数据速率接收超前指示符和滞后指示符，并且与高带宽积分器102相比，累加大量超前指示符和滞后指示符。在一个实施例中，将来自检测器电路100的滞后指示符和超前指示符进行分样或者划分，用来以在108的数据D中的数据速率的一部分来指示超前和滞后转换。低带宽积分电路106接收分样的超前指示符和滞后指示符，并且在将低速偏移信号转储到控制电路104之前累加一定的数量。在其它实施例中，检测器电路100和低带宽积分电路106提供分样的超前和滞后指示符的组合，并且在转储低速偏移信号之前累加大量超前和滞后指示符。在其它实施例中，可以使用任何适宜的方案来为控制电路104提供低速偏移信号。
控制电路104，也称为相位偏移电路，通过偏移通信路径120从高带宽积分器102接收高速偏移信号，并且通过复位通信路径122把复位信号传送给高带宽积分电路102。控制电路104通过复位信号复位高带宽积分电路102，从而防止高带宽积分电路102在控制电路104偏移正交时钟信号时提供另一个高速偏移信号。在复位释放后或者能够使高带宽积分电路102提供另一个高速偏移信号之后，高带宽积分电路102提供另一个高速偏移信号。当阻止高带宽积分电路102提供另一个高速偏移信号时，控制电路104根据高速偏移信号来将正交时钟信号的上升沿和下降沿偏移到右边或左边。防止高带宽积分电路102提供另一个高速偏移信号，利用偏移的正交时钟信号打破反馈电路环路，该电路环路包括检测器电路100到高带宽积分电路102到控制电路104并且返回到检测器电路100。通过打破反馈电路环路，高带宽积分电路102能够迅速积分超前和滞后指示符，并且为控制电路104提供高速偏移信号，从而偏移正交时钟信号而无需使反馈环电路不稳定。
控制电路104接收连续的高速偏移信号并提供正交时钟信号的逐次近似，从而将四个时钟信号第一个的上升沿与在108的数据D中的转换更接近地对准.控制电路104接收第一个高速偏移信号，并且按第一个高速偏移信号的指示将正交时钟信号向左或向右偏移45度.释放复位信号和/或允许高带宽积分电路102为控制电路104提供第二高速偏移信号.控制电路104接收第二高速偏移信号，并且按第二高速偏移信号的指示将正交时钟信号向左或向右偏移22.5度.在一个实施例中，释放复位信号和/或允许高带宽积分电路102为控制电路104提供第三高速偏移信号.控制电路104接收第三高速偏移信号，并且按第三高速偏移信号的指示将正交时钟信号向左或向右偏移11.25度.在其它实施例中，控制电路104能够接收任何适合数量的高速偏移信号，并且提供任何适合数量的正交时钟信号逐次近似来将四个时钟信号中的第一个的上升沿与在108的数据D中的转换更接近地对准.
控制电路104通过偏移通信路径124从低带宽积分器106接收低速偏移信号，并且通过复位通信路径126把复位信号传送给低带宽积分电路106。复位信号复位低带宽积分电路106并且释放复位信号，和/或当控制电路104根据低速偏移信号将正交时钟向右或是向左偏移时，允许低带宽积分电路106累加超前指示符和滞后指示符。低带宽积分电路106以足够慢的速率提供低速偏移信号，使得反馈电路环路保持稳定而不被破坏，该反馈电路环路包括检测器电路100到低带宽积分电路106到控制电路104并返回到检测器电路100。在低带宽积分电路106累加超前或滞后指示符时，控制电路104接收低速偏移信号，并且按低速偏移信号的指示将正交时钟信号向左或向右偏移。
操作时，AMB 30a(图1所示)最初为电气闲置并且将CDR 48a保持复位。在电气闲置结束时，控制电路104保持低带宽积分器106处于复位(即禁用)并且允许高带宽积分电路102开始正交时钟信号的逐次近似过程来将正交时钟信号中的第一(和第三)个锁定在108的数据D的转换上。检测器102在108接收数据D并且通过时钟信号通信路径110接收正交时钟信号，为高带宽积分电路102提供超前指示符和滞后指示符。超前指示符指示四个时钟信号中的第一个的上升沿超前在108的数据D中的转换90度。滞后指示符指示四个时钟信号中的第一个的上升沿滞后在108的数据D中的转换90度。
高带宽积分电路102累加超前指示符和滞后指示符，并且响应于累加到一定数量的超前指示符，如八个超前指示符，或者一定数量的滞后指示符，如八个滞后指示符，来提供第一高速偏移信号。控制电路104从高带宽积分电路102接收第一高速偏移信号，并且将复位信号传送给高带宽积分电路102。复位的高带宽积分器电路102通过偏移的正交时钟信号来破坏反馈电路环路，该反馈电路环路包含检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。
控制电路104接收第一高速偏移信号，并且按第一高速偏移信号的指示将正交时钟信号向左或向右偏移45度。释放复位信号和/或允许高带宽积分电路102为控制电路104提供第二高速偏移信号。控制电路104接收第二高速偏移信号，并且按第二高速偏移信号的指示将正交时钟信号向左或向右偏移22.5度。这个时候，第一正交时钟信号的上升沿锁定在108的数据D中的转换的22.5度之内。能够使用恢复的或重新对准的时钟信号来从在108的数据D中恢复数据，并在本地读出和写入数据，以及传送指令、地址和数据。把由恢复的正交时钟信号重新定时的数据传送给随后的下游AMB，如AMB 30b。
随后，控制电路104使能低带宽积分电路106并保持复位高带宽积分电路102.低带宽积分电路106累加超前指示符和滞后指示符来跟踪并微调第一个正交时钟信号的上升沿使之更接近于在108的数据D中的转换.如果选择的超前指示符或者滞后指示符的数目单独地或互相关联地累加，低带宽积分电路106将低速偏移信号转储到控制电路104，该电路通过复位通信路径126接收低速偏移信号并且把复位信号传送给低带宽积分电路106.复位信号在低带宽积分电路106中复位累加器，但是，不使用偏移的正交时钟信号来破坏反馈电路环路，该电路环路包含检测器电路100到低带宽积分器电路106到控制电路104并返回到检测器电路100.在控制电路104根据低速偏移信号将正交时钟信号向右或向左偏移时，低带宽积分电路106继续累加超前指示符和滞后指示符.在低带宽积分电路106累加超前或滞后指示符时，控制电路104接收低速偏移信号，并且按低速偏移信号的指示将正交时钟信号向左或向右偏移.
图3为说明CDR 48a的一个实施例的示意图。图1中计算机系统20中的CDR 48b-48n中的每一个与CDR 48a相似。在其它实施例中，在CDR 48a-48n中的一个或多个可能与另一个适合的CDR类似。
CDR 48a包含检测器电路100、高带宽积分电路102、控制电路104和低带宽积分电路106。检测器电路100在108接收数据D并且通过时钟信号通信路径110电耦合至控制电路104。同样，检测器电路100通过超前通信路径112和滞后通信路径114电耦合至高带宽积分电路102，并且通过超前通信路径116和滞后通信路径118电耦合至低带宽积分电路106。高带宽积分电路102通过偏移通信路径120和复位通信路径122电耦合至控制电路104。低带宽积分电路106通过偏移通信路径124和复位通信路径126电耦合至控制电路104。控制电路104通过时钟信号通信路径110电耦合至检测器电路100。
检测器电路100包含采样电路128a-128d和超前/滞后边缘检测器130。每一个采样电路128a-128d在108接收数据D并且通过采样通信路径132a-132d中的一个电耦合至边缘检测器130。采样电路128a通过通信路径132a电耦合至边缘检测器130。采样电路128b通过通信路径132b电耦合至边缘检测器130。采样电路128c通过通信路径132c电耦合至边缘检测器130，并且采样电路128d通过通信路径132d电耦合至边缘检测器130。边缘检测器130通过超前通信路径112和滞后通信路径114电耦合至高带宽积分电路102，并且通过超前通信路径116和滞后通信路径118电耦合至低带宽积分电路106。
检测器电路100通过时钟信号通信路径110从控制电路104接收正交时钟信号。四个正交时钟信号中的每一个具有50％占空比并且以与其它正交时钟信号相同的频率振荡。四个时钟信号中的第一个超前于四个时钟信号中的第二个90度。四个时钟信号中的第二个超前于四个时钟信号中的第三个90度。四个时钟信号中的第三个超前于四个时钟信号中的第四个90度，并且四个时钟信号中的第四个超前于四个时钟信号中的第一个90度。在108的数据D以一个数据速率进行转换，使得在108的数据D相对该四个时钟信号中的每一个以180度的间隔进行转换。
采样电路128a-128d在108捕获数据D的采样，并且边缘检测器130根据捕获的采样来检测在108的数据D中的转换。采样电路128a-128d中的每一个为触发器，其通过通信路径110在由触发器输入的时钟触发的上升沿处接收四个时钟信号中的一个。采样电路128a接收四个时钟信号中的第一个，采样电路128b接收四个时钟信号中的第二个，采样电路128c接收四个时钟信号中的第三个，并且采样电路128d接收四个时钟信号中的第四个。
四个时钟信号中的第一个的上升沿在108超前数据D中的转换90度，或者滞后在108的数据D中的转换90度。在108的数据D中的转换发生在四个时钟信号中的第四个的上升沿和四个时钟信号中的第一个的上升沿之间，或者在四个时钟信号中的第一个的上升沿和四个时钟信号中的第二个的上升沿之间。如果在108的数据D中的转换发生在四个时钟信号中的第四个的上升沿和四个时钟信号中的第一个的上升沿之间，则在108的数据D中的其它转换发生在四个时钟信号中的第二个的上升沿和四个时钟信号中的第三个的上升沿之间。如果在108的数据D中的转换发生在四个时钟信号中的第一个的上升沿和四个时钟信号中的第二个的上升沿之间，则在108的数据D中的其它转换发生在四个时钟信号中的第三个的上升沿和四个时钟信号中的第四个的上升沿之间。如果在108的数据D中的转换发生在相邻采样电路128a-128d的正交时钟信号的上升沿之间，则由相邻采样电路128a-128d(包括作为相邻采样电路的采样电路128d和采样电路128a)捕获到的采样值是不同的。
边缘检测器130通过采样通信路径132a-132d接收捕获的采样，并且检测在108的数据D中的转换。边缘检测器130指示四个时钟信号中的第一个的上升沿是超前还是滞后于在108的数据D中的转换。如果在108的数据D中的转换发生在四个时钟信号中的第一个的上升沿和四个时钟信号中的第二个的上升沿之间，四个时钟信号中的第一个的上升沿超前在108的数据D中的转换90度，并且边缘检测器130提供超前指示符。如果在108的数据D中的转换发生在四个时钟信号中的第四个的上升沿和四个时钟信号中的第一个的上升沿之间，四个时钟信号中的第一个的上升沿在108滞后于在180的数据D中的转换90度，并且边缘检测器130提供滞后指示符。同样，在四个时钟信号中的第二个的上升沿和四个时钟信号中的第三个的上升沿之间或者在四个时钟信号中的第三个的上升沿和四个时钟信号中的第四个的上升沿之间检测的转换可以用来检测和确认在108的数据D中相对四时钟信号中的第一个的上升沿的转换。
高带宽积分电路102包含超前指示符累加器134、滞后指示符累加器136和溢出检测器138。超前指示符累加器134通过超前通信路径112电耦合至边缘检测器130，并且通过超前通信路径140电耦合至溢出检测器138。滞后指示符累加器136过滞后通信路径114连接至边缘检测器130，并且通过滞后通信路径142连接至溢出检测器138。
超前指示符累加器134包含八位移位寄存器，滞后指示符累加器136包含八位移位寄存器。超前指示符累加器134接收逻辑1，比如在144的VDD，作为对超前指示符累加器134中的八位移位寄存器的第一位的输入，并且滞后指示符累加器136接收逻辑1，比如在144的VDD，作为滞后指示符累加器136中的八位移位寄存器的第一位的输入。在高带宽积分电路102的复位期间，超前指示符累加器134的八位移位寄存器中的所有位以及滞后指示符累加器136的八位移位寄存器中的所有位都清为逻辑0。通过偏移通信路径120将溢出检测器138电耦合到控制电路104。
高带宽积分电路102累加超前指示符和滞后指示符并且为控制电路104提供高速偏移信号.超前指示符累加器134通过超前通信通路112接收超前指示符.每一个接收的超前指示符将一个高逻辑电平信号，即，逻辑1，计时到超前指示符累加器134的移位寄存器的第一位中，并且将每一个移位寄存器位的内容偏移到下一个移位寄存器位.如果高带宽积分电路102在接收八个滞后指示符之前接收八个超前指示符，超前指示符累加器134将高逻辑电平信号偏移至溢出检测器138，该检测器向控制电路104转储高速偏移信号.高速偏移信号指示将正交时钟信号偏移至相对在108的数据D中的转换的右边.滞后指示符累加器136通过滞后通信通路114接收滞后指示符.每一个接收的滞后指示符将一个高逻辑电平信号，即，逻辑1，计时到滞后指示符累加器136的移位寄存器的第一位中，并且将每一个移位寄存器位的内容偏移到下一个移位寄存器位.如果高带宽积分电路102在接收八个超前指示符之前接收八个滞后指示符，滞后指示符累加器136将高逻辑电平信号偏移至溢出检测器138，该检测器向控制电路104转储高速偏移信号.高速偏移信号指示将正交时钟信号偏移至相对在108的数据D中的转换的左边.在一个实施例中，超前指示符和滞后指示符由边缘检测器130提供，并且由高带宽积分电路102以在108的数据D的数据速率接收.
低带宽积分电路106累加超前指示符和滞后指示符并且为控制电路104提供低速偏移信号，用来跟踪并微调第一个正交时钟信号的上升沿使之更接近在108的数据D中的转换。低带宽积分电路106通过超前通信路径116接收超前指示符并通过滞后通信路径118接收滞后指示符。低带宽积分电路106能够在任何适合的积分器中累加超前指示符和滞后指示符，所述积分器比如是在分离的累加器累加超前指示符和滞后指示符的积分器，或在中心加/减型累加器中累加超前指示符和滞后指示符的积分器。如果累加到所选数目的超前指示符，诸如累加到了超过八个，低带宽积分电路106将低速偏移信号转储到控制电路104从而将正交时钟偏移至相对在108的数据D中的转换的右边。如果累加到所选数目的滞后指示符，诸如累加到了超过八个，低带宽积分电路106将低速偏移信号转储到控制电路104从而将正交时钟偏移至相对在108的数据D中的转换的左边。低速偏移信号指示该正交时钟信号中的第一个的上升沿是决定性地超前还是滞后在108的数据D中的转换，并且将该正交时钟信号向右或向左偏移从而将该正交时钟信号中的第一个的上升沿与在108的数据D中的转换更接近地对准。
在一个实施例中，在转储低速偏移信号至控制电路104之前，低带宽积分电路106以在108的数据D的数据速率接收超前指示符和滞后指示符，并且相比于高带宽积分器102，累加大量超前指示符和滞后指示符。在一个实施例中，将来自检测器电路100的超前指示符和滞后指示符进行分样或划分，用来以在108的数据D的数据速率的一部分来指示超前或滞后转换。低带宽积分电路106接收分样的超前指示符和滞后指示符，并在将低速偏移信号转储到控制电路104之前累加一定的数量。在其它实施例中，检测器电路100和低带宽积分电路106提供分样的超前和滞后指示符的组合，并且在转储低速偏移信号之前累加大量超前和滞后指示符。在其它实施例中，可以使用任何适宜的方案来为控制电路104提供低速偏移信号。
控制电路104包含有限状态机(FSM)146和相位内插器(PI)148。FSM 146通过偏移通信路径120电耦合至溢出检测器138，并且通过复位通信路径122电耦合至高带宽积分电路102。同样，FSM 146通过偏移通信路径124和复位通信路径126电耦合至低带宽积分电路106。此外，FSM 146通过相位偏移通信路径150电耦合至PI 148。PI 148通过时钟信号通信路径110电耦合至采样电路128a-128d。
FSM 146通过偏移通信路径120从溢出检测器138接收高速偏移信号，并且通过复位通信路径122将复位信号传送给高带宽积分电路102，并且通过相位偏移通信路径150将相位偏移信号传送给PI 148。PI 148接收相位偏移信号并根据所接收的相位偏移信号将正交时钟信号向右或向左偏移。复位信号将超前指示符累加器134和滞后指示符累加器136中的八位移位寄存器的所有位清为逻辑0，并在PI 148偏移正交时钟信号时将超前指示符累加器134和滞后指示符累加器136保持在复位。这防止了当PI 148偏移正交时钟信号时，溢出检测器138为FSM 146提供另一个高速偏移信号。防止溢出检测器138提供另一个高速偏移信号破坏了反馈电路环路，该电路环路包含检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。通过破坏反馈电路环路，高带宽积分电路102能够迅速累加超前和滞后指示符，并且为控制电路104提供高速偏移信号，从而偏移正交时钟信号而无需禁用反馈环形电路。在PI 148偏移正交时钟信号以后，FSM 146去除复位信号并且溢出检测器138为FSM 146提供另一个高速偏移信号，FSM 146通过复位通信路径122将复位信号传送给高带宽积分电路102，并且通过相位偏移通信路径150将相位偏移信号传送给PI 148。
FSM 146接收连续高速偏移信号并为PI 148提供连续的相位偏移信号，PI 148提供在正交时钟信号中的逐次近似以将四个时钟信号中的第一个的上升沿与在108的数据D中的转换对准。在取消(de-assert)电气闲置之后，控制电路104将低带宽积分器106保持在复位状态(即，禁用)，并且允许高带宽积分电路102开始正交时钟信号逐次近似的过程。FSM 146接收第一高速偏移信号并提供第一相位偏移信号到PI 148，PI 148将正交时钟发信号向左或向右偏移45度。从高带宽积分电路102去除复位信号，并且溢出检测器138通过偏移通信路径120为FSM 146提供第二高速偏移信号。FSM 146接收第二高速偏移信号并提供第二相位偏移信号到PI 148，PI 148将正交时钟发信号向左或向右偏移22.5度。在一个实施例中，再次从高带宽积分电路102去除复位信号，并且溢出检测器138为FSM 146提供第三高速偏移信号，FSM 146为PI 148提供第三相位偏移信号，PI 148如第三个高速偏移信号所指示的那样来将正交时钟信号向左或向右偏移11.25度。在其它实施例中，FSM 146能够接收任何适合数量的高速偏移信号并且PI 148能够提供任何适合数量的正交时钟信号逐次近似用来将四个时钟信号中的第一个的上升沿与在108的数据D中的转换对准。
FSM 146通过偏移通信路径124从低带宽积分器106接收低速偏移信号，并且通过复位通信路径126将复位信号传送给低带宽积分电路106，以及通过相位偏移通信路径150将相位偏移信号传送给PI 148。PI 148接收相位偏移信号，并根据所接收的相位偏移信号将正交时钟信号向右或向左偏移。复位信号复位低带宽积分电路106，并且去除该复位信号使得随后在PI 148根据相位偏移信号将正交时钟信号向右或向左偏移时，低带宽积分电路106累加超前指示符和滞后指示符。低带宽积分电路106以足够低的速率提供低速偏移信号，反馈电路环路保持稳定，电路环路包含检测器电路100到低带宽积分电路106到控制电路104并返回到检测器电100。当低带宽积分电路106累加超前指示符和滞后指示符时，FSM 146接收低速偏移信号并且PI148将正交时钟信号向左或向右偏移。
操作时，AMB 30a(图1所示)最初为电气闲置并且将CDR 48a保持在复位状态，同时，高带宽积分电路102保持在复位状态，并且将超前指示符累加器134的八位移位寄存器和滞后指示符累加器136的八位移位寄存器清为逻辑0，并且低带宽积分电路106保持在复位状态而使得低带宽积分电路106禁用，并且清除低带宽积分电路106中的累加器.在电气闲置的结束时，FSM 146去除高带宽积分电路102上的复位，并且从超前指示符累加器134和滞后指示符累加器136去除复位。低带宽积分电路106保持在复位(禁用)，并且CDR 48a开始正交时钟信号逐次近似的过程以将第一个正交时钟信号锁定在在108的数据D中的转换附近。
采样电路128a-128d在108接收数据D并且通过时钟信号通信路径100接收正交时钟信号。采样电路128a-128d对在108的数据D进行采样并且通过采样通信路径132a-132d为边缘检测器130提供捕获的采样。边缘检测器130为超前指示符累加器134提供超前指示符，并且为滞后指示符累加器136提供滞后指示符。超前指示符指示四个时钟信号中的第一个的上升沿超前在108的数据D中的转换90度。滞后指示符指示四个时钟信号中的第一个的上升沿滞后在108的数据D中的转换90度。
超前指示符累加器134累加超前指示符并且滞后指示符累加器136累加滞后指示符。超前指示符累加器134响应于超前指示符，通过偏移高逻辑电平进入并通过移位寄存器来累加超前指示符。滞后指示符累加器136响应于滞后指示符，通过偏移高逻辑电平进入并通过过移位寄存器来累加滞后指示符。如果累加了八个超前指示符或八个滞后指示符，溢位检测器138通过移位通信路径120向FSM146提供第一高速偏移信号。第一高速偏移信号指示第一正交信号的上升沿是超前还是滞后于在108的数据D中的转换。
FSM 146从溢出检测器138接收第一高速偏移信号，并且将复位信号传送给高带宽积分电路102，这使高带宽积分电路102禁用并将超前指示符累加器134中的移位寄存器中的所有位以及滞后指示符累加器136中的移位寄存器的所有位清为逻辑0。同样，FSM 146将第一相位偏移信号传送给PI 148。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。PI 148接收第一相位偏移信号，并且按第一个相位偏移信号的指示将正交时钟信号向左或向右偏移45度。PI 148偏移正交时钟信号，同时超前指示符累加器134和滞后指示符累加器136保持在复位。
随后，FSM 146除去超前指示符累加器134和滞后指示符累加器136的复位，并且溢出检测器138为FSM 146提供第二高速偏移信号。FSM146从溢出检测器138接收第二高速偏移信号，并且将复位信号传送给高带宽积分电路102，将第二相位偏移信号传送给PI 148。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而打破反馈电路环路，该反馈电路环路包括从检测器电路100到高带宽积分电路102到控制电路104并回到检测器电路100。PI 148接收第二相位偏移信号，并且按第二相位偏移信号的指示将正交时钟信号向左或向右偏移22.5度。之后，将第一个正交时钟信号的上升沿锁定在108的数据D中的转换的22.5度之内。能够使用恢复的或重新对准的正交时钟信号来从在108的数据D中恢复数据，并且在本地读出和写入数据以及传送指令、地址和数据。把由恢复的正交时钟信号重新定时的数据传送给随后的下游AMB，如AMB 30b(图1所示)。
随后，FSM 146除去低带宽积分电路106上的复位，并将高带宽积分电路102保持在复位状态。低带宽积分电路106累加超前指示符和滞后指示符。如果选择的超前指示符或者滞后指示符的数目单独地或互相关联地累加，低带宽积分电路106将低速偏移信号转储到FSM146，FSM146接收低速偏移信号并且通过复位通信路径126把复位信号传送给低带宽积分电路106，并将相位偏移信号传送到PI 148.复位信号复位低带宽积分电路106中的累加器，并且在PI 148根据相位偏移信号将正交时钟信号向右或左偏移时，低带宽积分电路106继续累加超前指示符和滞后指示符。在低带宽积分电路106累加超前指示符和滞后指示符时，FSM 146继续接收低速偏移信号，并且PI 148将正交时钟信号向左或向右偏移。
图4为说明CDR 48a运行的流程图。在200，AMB 30a(图1所示)为电气闲置，并且将CDR48a保持在复位，同时高带宽积分电路102和低带宽积分电路106保持在复位。当释放了电气闲置后，FSM 146使能在202的高带宽积分电路102，并且除去超前指示符累加器134和滞后指示符累加器136中的复位。低带宽积分电路106保持在复位。
在204，采样电路128a-128d采样在108的数据D，并且通过采样通信路径132a-132d为边缘检测器130提供捕获的采样。边缘检测器130为超前指示符累加器134提供超前指示符以及为滞后指示符累加器136提供滞后指示符。超前指示符指示四个时钟信号中的第一个的上升沿超前在108的数据D中的转换90度.滞后指示符指示四个时钟信号中的第一个的上升沿滞后在108的数据D中的转换90度。
在206，超前指示符累加器134累加超前指示符，并且滞后指示符累加器136累加滞后指示符。超前指示符累加器134响应于超前指示符，通过偏移高逻辑电平进入并通过移位寄存器累加超前指示符。滞后指示符累加器136响应于滞后指示符，通过偏移高逻辑电平进入并通过移位寄存器来累加滞后指示符。如果累加了八个超前指示符或者八个滞后指示符，溢出检测器138通过偏移通信路径120为FSM146提供高速偏移信号。第一个高速偏移信号指示第一个正交信号的上升沿是超前还是滞后于在108的数据D中的转换。
在208，FSM146从溢出检测器138接收高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括从检测器电路100到高带宽积分电路102到控制电路104并且回到检测器电路100。在210，如果接收的高速偏移信号是从释放电气闲置之后的第一个高速偏移信号，则将正交时钟信号向左或向右偏移45度。
在212，如果第一高速偏移信号指示第一个正交时钟信号的上升沿超前于在108的数据D中的转换，PI 148接收第一相位偏移信号，并且在214将正交时钟信号向右偏移45度。在212，如果第一个高速偏移信号指示第一个正交时钟信号的上升沿滞后于在108的数据D中的转换，PI 148接收第一相位偏移信号，并且在216将正交时钟信号向左偏移45度。
随后在202，FSM 146使能高带宽积分电路102，并且从超前指示符累加器134和滞后指示符累加器136中除去复位.低带宽积分电路106保持在复位.在204，采样电路128a-128d采样在108的数据D，并且通过采样通信路径132a-132d为边缘检测器130提供捕获的采样.边缘检测器130为超前指示符累加器134提供超前指示符以及为滞后指示符累加器136提供滞后指示符.在206，超前指示符累加器134累加超前指示符并且滞后指示符累加器136累加滞后指示符.若累加了八个超前指示符或滞后指示符，溢出检测器138通过偏移通信路径120为FSM146提供一个高速偏移信号.在208，FSM146从溢出检测器138接收高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位.将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100.
在210，如果接收的高速偏移信号是从释放电气闲置之后的第二个高速偏移信号，则将正交时钟信号向左或向右偏移22.5度。在218，如果第二高速偏移信号指示第一正交时钟信号的上升沿超前于在108的数据D中的转换，PI 148接收第二相位偏移信号，并且在220将正交时钟信号向右偏移22.5度。在218，如果第二高速偏移信号指示第一正交时钟信号的上升沿滞后于在108的数据D中的转换，PI 148接收第二相位偏移信号，并且在222将正交时钟信号向左偏移22.5度。之后，将第一个正交时钟信号的上升沿锁定在108的数据D中的转换的22.5度之内。能够使用恢复的或重新对准的正交时钟信号来从在108的数据D中恢复数据，并且在本地读出和写入数据以及传送指令、地址和数据。将通过所恢复的正交时钟信号重新计时的数据传送到随后的下游AMB，如AMB 30b(图1所示)。
随后在224，FSM 146除去低带宽积分电路106上的复位，并将高带宽积分电路102保持在复位状态。在226，采样电路128a-128d采样在108的数据D，并且通过采样通信路径132a-132d为边缘检测器130提供捕获的采样。边缘检测器130为低带宽积分电路106提供超前指示符和滞后指示符。在228，低带宽积分电路106累加超前指示符和滞后指示符，并且如果选择的超前指示符或者滞后指示符的数目单独地或互相关联地累加，低带宽积分电路106将低速偏移信号转储到FSM146。在230，FSM146接收低速偏移信号，并且通过复位通信路径126将复位信号传送给低带宽积分电路106，并将相位偏移信号传送到PI 148。复位信号复位低带宽积分电路106并且随后被除去。在226，当PI 148基于相位偏移信号将正交时钟信号向左或向右偏移时，低带宽积分器电路106重新返回到累加超前指示符和滞后指示符。在低带宽积分电路106累加超前指示符和滞后指示符时，FSM 146继续接收低速偏移信号并且PI 148将正交时钟信号向左或向右偏移。
图5为说明CDR 48a的一个实施例的操作示例图。在300，采样电路128a-128d接收数据D。在302，理想时钟信号位置指示了在304的四个正交时钟信号中的第一个的上升沿I的理想位置、指示了在306的四个时钟信号中的第二个的上升沿Q的理想位置，以及指示了在308的四个正交时钟信号中的第三个的上升沿Ib的理想位置。未表示出四个时钟信号中的第四个的上升沿。理想地，在304的四个正交时钟信号中的第一个的上升沿I与在300的数据D在310的转换对准，在306的四个正交时钟信号中的第二个的上升沿Q与在300的数据D的数据眼中间对准，并且在308的四个时钟信号中的第三个的上升沿Ib与在300的数据D在312的转换对准。
首先，在314的初始时钟信号位置指示在300的数据D在310的转换发生在316的四个正交时钟信号中的第一个的上升沿I与在318的四个正交时钟信号中的第二个的上升沿Q之间。在300的数据D中的转换不发生在318的四个正交时钟信号中的第二个的上升沿Q与在320的四个正交时钟信号中的第三个的上升沿Ib之间。在316的四个正交时钟信号中的第一个的上升沿I超前于在300的数据D在310的转换，并且边缘检测器130为高带宽积分电路102的超前指示符累加器134提供超前指示符。
累加了八个超前指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供高速偏移信号.高速偏移信号指示在315的四个正交时钟信号中的第一个的上升沿超前于在300的数据D在310的转换.FSM146从溢出检测器138接收高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位.将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100.接收的高速偏移信号为释放电气闲置之后的第一个高速偏移信号，并且PI 148将正交时钟信号向右偏移45度。
在322的第一偏移之后的信号指示在300的数据D在310的转换仍然发生在324的四个正交时钟信号中的第一个的上升沿I与在326的四个正交时钟信号中的第二个的上升沿Q之间。在300的数据D的转换不发生在326的四个正交时钟信号中的第二个的上升沿Q与在328的四个正交时钟信号中的第三个的上升沿Ib之间。在324的四个正交时钟信号中的第一个的上升沿I仍然超前于在300的数据D在310的转换，并且边缘检测器130为高带宽积分电路102的超前指示符累加器134提供超前指示符。
在累加了八个超前指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供第二高速偏移信号。第二高速偏移信号指示在324的四个正交时钟信号中的第一个的上升沿I超前于在300的数据D在310的转换。FSM146从溢出检测器138接收第二高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第二个高速偏移信号，并且PI 148将位正交时钟信号向右偏移22.5度。
在330的第二偏移之后，在332将正交时钟信号中的第一个的上升沿锁定到在300的数据D在310的转换的22.5度之内。能够使用恢复的或重新对准的正交时钟信号来从在300的数据D中恢复数据，并且在本地读出和写入数据以及传送指令、地址和数据。把由恢复的正交时钟信号重新定时的数据传送给随后的下游AMB，如AMB 30b(图1所示)。在这个例子中，在330的第二个偏移之后指示在300的数据D中在310的转换仍然发生在322的四个正交时钟信号中的第一个的上升沿I与在334的四个正交时钟信号中的第二个的上升沿Q之间。在300的数据D中转换不发生在318的四个正交时钟信号中的第二个的上升沿Q与在320的四个正交时钟信号中的第三个的上升沿Ib之间。在332的四个正交时钟信号中的第一个的上升沿I仍然超前于在300的数据D中在310的转换，并且边缘检测器130为低带宽积分电路106提供超前指示符，该低带宽积分电路缓慢地将在332的四个正交时钟信号中的第一个的上升沿I向在300的数据D中在310的转换移动。
图6为说明CDR 48a的另一个实施例的操作示例图。采样电路128a-128d接收在400的数据D。在402，理想时钟信号位置指示了在404的四个正交时钟信号中的第一个的上升沿I的理想位置、指示了在406的四个时钟信号中的第二个的上升沿Q的理想位置，以及指示了在408的四个正交时钟信号中的第三个的上升沿Ib的理想位置。理想地，在404的四个正交时钟信号中的第一个的上升沿I与在400的数据D在410的转换对准，在406的四个正交时钟信号中的第二个的上升沿Q与在400的数据D的眼睛中间对准，并且在408的四个时钟信号中的第三个的上升沿Ib与在400的数据D在412的转换对准，并且四个正交时钟信号中的第四个的上升沿Qb与在400的数据D的眼睛中间对准。
首先，在414的初始时钟信号位置指示在400的数据D中在410的转换发生在416的四个正交时钟信号中的第一个的上升沿I与在418的四个正交时钟信号中的第二个的上升沿Q之间.在400的数据D中的转换不发生在418的四个正交时钟信号中的第二个的上升沿Q与在420的四个正交时钟信号中的第三个的上升沿Ib之间.在416的四个正交时钟信号中的第一个的上升沿I超前于在400的数据D中在410的转换，并且边缘检测器130为高带宽积分电路102的超前指示符累加器134提供超前指示符.
在累加了八个超前指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供高速偏移信号。高速偏移信号指示在416的四个正交时钟信号中的第一个的上升沿I超前于在400的数据D中在410的转换。FSM146从溢出检测器138接收高速偏移信号并且传送复位信号以将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第一个高速偏移信号，并且PI 148将正交时钟信号向右偏移45度。
在422的第一偏移之后的信号指示在400的数据D中在410的转换发生在423的四个正交时钟信号中的第四个的上升沿Qb与在424的四个正交时钟信号中的第一个的上升沿I之间。在400的数据D中的转换不发生在424的四个正交时钟信号中的第一个的上升沿I与在426的四个正交时钟信号中的第二个的上升沿Q之间。在400的数据D中的在412的转换发生在426的四个正交时钟信号中的第二个的上升沿Q与在428的四个正交时钟信号中的第三个的上升沿Ib之间。在424的四个正交时钟信号中的第一个的上升沿I滞后于在400的数据D中在410的转换，并且边缘检测器130为高带宽积分电路102的滞后指示符累加器136提供滞后指示符。
在累加了八个滞后指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供第二高速偏移信号。第二高速偏移信号指示在424的四个正交时钟信号中的第一个的上升沿I滞后于在400的数据D中在410的转换。FSM 146从溢出检测器138接收第二高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第二个高速偏移信号，并且PI 148将位正交时钟信号向左偏移22.5度。
在430的第二偏移之后，将在432的正交时钟信号中的第一个的上升沿I锁定到在400的数据D中在410的转换的22.5度之内，将在434的正交时钟信号中的第二个的上升沿Q锁定到在400的数据D的眼睛中间的22.5度之内，将在436的正交时钟信号中的第三个的上升沿Ib锁定到在400的数据D中在412的转换的22.5度之内，并且将正交时钟信号中的第四个的上升沿Qb锁定到在400的数据D的眼睛中间的22.5度之内。能够使用恢复的或重新对准的正交时钟信号来从在400的数据D中恢复数据，并且在本地读出和写入数据以及传送指令、地址和数据。把由恢复的正交时钟信号重新定时的数据传送给随后的下游AMB，如AMB 30b(图1所示)。边缘检测器130为低带宽积分电路106提供超前和滞后指示符，该低带宽积分电路缓慢移动正交时钟信号，使得在432的四个正交时钟信号中的第一个的上升沿I更接近于在400的数据D中在410的转换。
图7为说明CDR 48a的另一个实施例的操作示例图.采样电路128a-128d在500接收数据D.在502的理想时钟信号位置指示了在504的四个正交时钟信号中的第一个的上升沿I的理想位置、指示了在506的四个正交时钟信号中的第二个的上升沿Q的理想位置、指示了在508的四个正交时钟信号中的第三个的上升沿Ib的理想位置，以及指示了在509的四个正交时钟信号中的第四个的上升沿Qb的理想位置.理想地，在504的四个正交时钟信号中的第一个的上升沿I与在500的数据D中在510的转换对准，在506的四个正交时钟信号中的第二个的上升沿Q与在500的数据D的眼睛中间对准，并且在508的四个时钟信号中的第三个的上升沿Ib与在500的数据D中在512的转换对准，在509的四个正交时钟信号中的第四个的上升沿Qb与在500的数据D的眼睛中间对准.
首先，在514的初始时钟信号位置指示在500的数据D中在510的转换发生在515的四个正交时钟信号中的第四个的上升沿Qb与在516的四个正交时钟信号中的第一个的上升沿I之间。在500的数据D中的转换不发生在516的四个正交时钟信号中的第一个的上升沿I与在518的四个正交时钟信号中的第二个的上升沿Q之间。同样，在500的数据D中的在512的转换发生在518的四个正交时钟信号中的第二个的上升沿Q和在520的四个正交时钟信号中的第三个的上升沿Ib之间。在516的四个正交时钟信号中的第一个的上升沿I滞后于在500的数据D中在510的转换，并且边缘检测器130为高带宽积分电路102的滞后指示符累加器136提供滞后指示符。
在累加了八个滞后指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供高速偏移信号。高速偏移信号指示在516的四个正交时钟信号中的第一个的上升沿I滞后于在500的数据D中在510的转换。FSM146从溢出检测器138接收高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第一个高速偏移信号，并且PI 148将正交时钟信号向左偏移45度。
在522的第一偏移之后的信号指示在500的数据D中在510的转换发生在523的四个正交时钟信号中的第四个的上升沿Qb与在524的四个正交时钟信号中的第一个的上升沿I之间。在500的数据D中的转换不发生在524的四个正交时钟信号中的第一个的上升沿I与在526的四个正交时钟信号中的第二个的上升沿Q之间。在500的数据D中在512的转换发生在526的四个正交时钟信号中的第二个的上升沿Q与在528的四个正交时钟信号中的第三个的上升沿Ib之间。在524的四个正交时钟信号中的第一个的上升沿I滞后于在500的数据D中在510的转换，并且边缘检测器130为高带宽积分电路102的滞后指示符累加器136提供滞后指示符。
在累加了八个滞后指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供第二高速偏移信号。第二高速偏移信号指示在524的四个正交时钟信号中的第一个的上升沿I滞后于在500的数据D中在510的转换。FSM146从溢出检测器138接收第二高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第二个高速偏移信号，并且PI 148将正交时钟信号向左偏移22.5度。
在530的第二偏移之后，将在532的正交时钟信号中的第一个的上升沿I锁定到在500的数据D中在510的转换的22.5度之内，将在534的正交时钟信号中的第二个的上升沿Q锁定到在500的数据D的眼睛中间的22.5度之内，将在536的正交时钟信号中的第三个的上升沿Ib锁定到在500的数据D中在512的转换的22.5度之内，并且将正交时钟信号中的第四个的上升沿Qb锁定到在500的数据D的眼睛中间的22.5度之内。能够使用恢复的或重新对准的正交时钟信号来从在500的数据D中恢复数据，并且在本地读出和写入数据以及传送指令、地址和数据。把由恢复的正交时钟信号重新定时的数据传送给随后的下游AMB，如AMB 30b(图1所示)。边缘检测器130为低带宽积分电路106提供超前和滞后指示符，该低带宽积分电路缓慢地移动正交时钟信号，使得在532的四个正交时钟信号中的第一个的上升沿I更接近在500的数据D中在510的转换。
图8为说明CDR 48a的另一个实施例的操作示例图。采样电路128a-128d在600接收数据D。在602的理想时钟信号位置指示了在604的四个正交时钟信号中的第一个的上升沿I的理想位置、指示了在606的四个正交时钟信号中的第二个的上升沿Q的理想位置、指示了在608的四个正交时钟信号中的第三个的上升沿Ib的理想位置，以及指示了在609的四个正交时钟信号中的第四个的上升沿Qb的理想位置。理想地，在604的四个正交时钟信号中的第一个的上升沿I与在600的数据D中在610的转换对准，在606的四个正交时钟信号中的第二个的上升沿Q与在600的数据D的眼睛中间对准，在608的四个时钟信号中的第三个的上升沿Ib与在600的数据D中在612的转换对准，并且在609的四个正交时钟信号中的第四个的上升沿Qb与在600的数据D的眼睛中间对准。
首先，在614的初始时钟信号位置指示在600的数据D中在610的转换发生在615的四个正交时钟信号中的第四个的上升沿Qb与在616的四个正交时钟信号中的第一个的上升沿I之间。在600的数据D中的转换不发生在616的四个正交时钟信号中的第一个的上升沿I与在618的四个正交时钟信号中的第二个的上升沿Q之间。同样，在600的数据D中在612的转换发生在618的四个正交时钟信号中的第二个的上升沿Q与在620的四个正交时钟信号中的第三个的上升沿Ib之间。在616的四个正交时钟信号中的第一个的上升沿I滞后于在600的数据D中的在610的转换，并且边缘检测器130为高带宽积分电路102的滞后指示符累加器136提供滞后指示符。
在累加了八个滞后指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供高速偏移信号。高速偏移信号指示在616的四个正交时钟信号中的第一个的上升沿I滞后于在600的数据D中在610的转换。FSM146从溢出检测器138接收高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第一个高速偏移信号，并且PI 148将正交时钟信号向左偏移45度。
在622的第一偏移之后的信号指示在600的数据D中在610的转换仍然发生在624的四个正交时钟信号中的第一个的上升沿I与在626的四个正交时钟信号中的第二个的上升沿Q之间.在600的数据D中的转换不发生在626的四个正交时钟信号中的第二个的上升沿Q与在628的四个正交时钟信号中的第三个的上升沿Ib之间.在600的数据D中的在612的转换发生在628的四个正交时钟信号中的第三个的上升沿Ib与在629的四个正交时钟信号中的第四个上的升沿Qb之间.在624的四个正交时钟信号中的第一个的上升沿I超前于在600的数据D中在610的转换，并且边缘检测器130为高带宽积分电路102的超前指示符累加器134提供超前指示符.
在累加了八个超前指示符以后，溢出检测器138通过偏移通信路径120为FSM 146提供第二高速偏移信号。第二高速偏移信号指示在624的四个正交时钟信号中的第一个的上升沿I超前于在600的数据D中在610的转换。FSM146从溢出检测器138接收第二高速偏移信号，并且传送复位信号来将高带宽积分电路102保持在复位。将超前指示符累加器134和滞后指示符累加器136保持在复位状态，从而破坏反馈电路环路，该反馈电路环路包括检测器电路100到高带宽积分电路102到控制电路104并返回到检测器电路100。接收的高速偏移信号为释放电气闲置之后的第二个高速偏移信号，并且PI 148将正交时钟信号向右偏移22.5度。
在630的第二个偏移之后，将在632的正交时钟信号中的第一个的上升沿I锁定到在600的数据D中在610的转换的22.5度之内，将在634的正交时钟信号中的第二个的上升沿Q锁定到在600的数据D的眼睛中间的22.5度之内，将在636的正交时钟信号中的第三个的上升沿Ib锁定到在600的数据D中在612的转换的22.5度之内，并且将在638的正交时钟信号中的第四个的上升沿Qb锁定到在600的数据D的眼睛中间的22.5度之内。能够使用恢复的或重新对准的正交时钟信号来从在600的数据D中恢复数据，并且在本地读出和写入数据以及传送指令、地址和数据。把由恢复的正交时钟信号重新定时的数据传送给随后的下游AMB，如AMB 30b(图1所示)。边缘检测器130为低带宽积分电路106提供超前和滞后指示符，该低带宽积分电路缓慢地移动正交时钟信号，使得在632的四个正交时钟信号中的第一个的上升沿I更接近于在600的数据D中在610的转换。
尽管已经在此示例和说明了具体的实施例，本领域普通技术人员可以意识到有大量的替换和/或等同的实施可以替换已示出并说明的实施例，其没有超出本发明的范围。本申请意在覆盖在此所讨论的具体实施例的任何修改和改动。因此，意即通过权利要求及其等同方式限定本发明。

Claims (24)

1.一种时钟数据恢复电路(48)，包括：
检测器电路(100)，用于接收数据和时钟信号并用于检测数据中的转换和时钟信号中的转换之间的时差，以提供表示数据中的转换和时钟信号中的转换之间的时差的信号；
积分电路(102)，用于接收该表示时差的信号，并累加该数据中的转换和时钟信号中的转换之间的时差以提供偏移信号；以及
相位偏移电路(104)，用于接收该偏移信号，并用于响应于该偏移信号来偏移时钟信号，
其中检测器电路(100)、积分电路(102)、和相位偏移电路(104)形成一个电路环路，
其中相位偏移电路(104)被配置为禁止电路环路响应于该偏移信号，以便基于该偏移信号偏移时钟信号，并防止该积分电路(102)在相位偏移电路(104)偏移时钟信号时提供另一偏移信号，以及
其中该相位偏移电路(104)被配置为允许该电路环路从该积分器电路(102)接收另一偏移信号。
2.如权利要求1所述的时钟数据恢复电路，其中该偏移信号表示逐次近似值，并且所述相位偏移电路(104)被配置为基于该偏移信号以逐次近似偏移的方式来偏移时钟信号。
3.如权利要求1所述的时钟数据恢复电路，其中检测器电路(100)被配置为以一个数据速率接收数据，并以该数据速率提供表示时差的信号。
4.如权利要求1所述的时钟数据恢复电路，包括另外的积分电路(106)，
其中检测器电路(100)、该另外的积分电路(106)，和相位偏移电路(104)被配置为形成另外的电路环路，
其中检测器电路(100)提供表示数据中的转换和时钟信号中的转换之间的时差的另外的信号，
其中该另外的积分电路(106)被配置为接收该表示时差的另外的信号并累加数据中的转换和时钟信号中的转换之间的时差以向相位偏移电路(104)提供另外的偏移信号，以及
其中相位偏移电路(104)被配置为在禁止该电路环路时基于该另外的偏移信号来偏移时钟信号并使能该另外的电路环路。
5.如权利要求4所述的时钟数据恢复电路，其中积分电路(102)是以第一速率接收表示时差的信号的高带宽积分电路，且另外的积分电路(106)是以低于第一速率的第二速率接收表示时差的另外的信号的低带宽积分电路。
6.如权利要求1所述的时钟数据恢复电路，其中检测器电路(100)被配置为提供表示时钟信号中的转换和数据中的转换之间的超前差值和滞后差值的信号，并且其中积分电路(102)被配置为累加该超前差值和该滞后差值以提供偏移信号。
7.如权利要求6所述的时钟恢复电路，
其中积分电路(102)包括：
第一累加器(134)，用于累加超前差值；和
第二累加器(136)，用于累加滞后差值，并且
其中积分电路(102)响应在第一累加器(134)中的第一值而提供右移逐次近似信号，并响应在第二累加器(136)中的第二值而提供左移逐次近似信号。
8.如权利要求1所述的时钟数据恢复电路，其中由检测器电路(100)接收的时钟信号包括正交时钟信号，并且该检测器电路(100)被配置为在正交时钟信号之一中的转换相位差内检测数据中的转换。
9.如权利要求8所述的时钟数据恢复电路，其中相位偏移电路(104)被配置为响应偏移信号而将时钟信号偏移一半的相位差，以及响应连续的偏移信号而将时钟信号偏移四分之一的相位差。
10.如权利要求1所述的时钟数据恢复电路，其中所述相位偏移电路(104)被配置成对于所选数目的偏移信号中的每个连续的偏移信号，与先前的偏移信号相比较，当前的偏移信号以更小的增量对时钟信号进行偏移。
11.如权利要求1所述的时钟恢复电路，其中相位偏移电路(104)包括：
一个有限状态机电路(146)，用于接收偏移信号，并禁用积分电路(102)，并提供相位偏移信号；和
一个相位内插器(148)，用于提供时钟信号，接收相位偏移信号并响应于该相位偏移信号而偏移时钟信号。
12.一种存储缓冲电路(30)，包括如权利要求1-11中任何一个所述的时钟数据恢复电路(48)。
13.一种计算机系统(20)，包括：
存储器控制器(22)；
由所述存储器控制器(22)控制并包括存储器缓冲器(30)的至少一个存储器模块(24)，包括如权利要求1-11中任何一个所述的时钟数据恢复电路(48)。
14.一种时钟数据恢复的方法，包括：
提供一个时钟信号；
接收数据；
指示数据中的转换和时钟信号中的转换之间的时差；
累加积分电路(102)中的时差；
指示来自积分电路(102)的累加时差；
禁止从积分电路(102)获取累加时差的另一个指示；以及
根据指示的来自积分电路(102)的累加时差来偏移时钟信号；
其中当禁止从积分电路(102)获取累加时差的另一个指示时，根据指示的累加时差来偏移时钟信号，并且
其中通过提供偏移的时钟信号以从积分电路(102)获取累加时差的另一个指示，允许从积分电路(102)获取累加时差的所述另一个指示。
15.根据权利要求14的方法，包括：
当禁止从积分电路(102)获取累加时差的另一个指示时，基于从积分电路(102)获取的累加时差的指示，以逐次近似的方式来偏移时钟信号。
16.根据权利要求14的方法，其中：
接收数据包括以一个数据速率接收数据；以及
指示时差包括指示该数据速率的时差。
17.根据权利要求14的方法，包括
累加另外的积分电路(106)中的时差；
指示来自另外的积分电路(106)的另外的累加时差；以及
当禁止从积分电路(102)获取累加时差的另一个指示时，根据来自另外的积分电路(106)的另外的指示的累加时差来偏移时钟信号，并允许从另外的积分电路(106)获取累加时差的另一个指示。
18.如权利要求17所述的方法，其中积分电路(102)是以第一速率接收时差的指示的高带宽积分电路，且另外的积分电路(106)是以低于第一速率的第二速率接收时差的指示的低带宽积分电路。
19.如权利要求14所述的方法，其中指示时差包括指示数据中的转换和时钟信号中的转换之间的超前时差和滞后时差，并且其中在积分电路(102)中累加时差包括累加该超前时差和滞后时差。
20.如权利要求19的方法，其中
提供时钟信号包括提供正交时钟信号；和
指示超前和滞后时差包括在正交时钟信号之一中90度的转换内检测数据中的转换。
21.如权利要求19所述的方法，其中：
基于指示的累加时差偏移时钟信号包括将时钟信号偏移45度；和
基于累加时差的所述另一指示偏移时钟信号包括将时钟信号偏移22.5度。
22.如权利要求14所述的方法，其中响应于来自所述积分电路(102)的连续的指示的累加时差，对时钟信号以减小的增量进行偏移。
23.根据权利要求14的方法，包括：
提供来自有限状态机(146)的相位偏移信号；
其中接收所指示的来自积分电路(102)的累加时差包括在有限状态机电路(146)处接收所指示的来自积分电路(102)的累加时差；并且
其中禁止从积分电路(102)获取累加时差的另一个指示包括通过该有限状态机(146)复位积分电路(102)。
24.根据权利要求23的方法，包括：
在相位内插器(148)处接收相位偏移信号；和
基于该相位偏移信号通过相位内插器(148)来提供时钟信号。
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