JP4285370B2 - 半導体試験装置 - Google Patents

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本発明は半導体試験装置に関し、詳しくは、半導体試験装置の出力部を構成するピンエレクトロニクス部の改良に関するものである。
特許文献１には、半導体試験装置の出力部を構成するピンエレクトロニクス部におけるメカ（メカニカル）リレーの半導体化に関する技術が開示されている。
特開２００１―７４８１６号
図２は、半導体試験装置の概念構成図である。テストヘッド１０は例えばポゴピン２０を介してパフォーマンスボード３０と接続されている。パフォーマンスボード３０には検査対象であるＤＵＴ４０が装着されている。
テストヘッド１０のポゴピン２０との接続部分には、各ピン毎に、半導体試験装置の出力部を構成するピンエレクトロニクス部が設けられている。
図３は、従来のピンエレクトロニクス部の一例を示す回路図であり、ＤＵＴ４０がロジック回路の場合の例を示している。ピンエレクトロニクス部５０には、ドライバ５１、コンパレータ５２、電子負荷５３が並列接続されている。これら並列接続されているドライバ５１、コンパレータ５２、電子負荷５３の共通接続点は、半導体リレーＳＷ１とメカニカルリレーＳＷ０の直列回路を介してポゴピンに接続されている。半導体リレーＳＷ１とメカニカルリレーＳＷ０の接続点には、半導体リレーＳＷ２を介して直流（ＤＣ）測定用の割り込み信号入力端子が接続されている。
ここで、メカニカルリレーＳＷ０は、特許文献１の段落０００７に記載されているのと同様に、半導体試験装置自体の校正／診断時に、ＤＵＴ４０に電気信号が印加されて影響を及ぼさないように電気的に切り離すためのものである。
しかし、メカニカルリレーＳＷ０は、オン抵抗は小さいものの、機械的接点構造であることから、接点の磨耗など比較的寿命が短く信頼性が低い。そこで、特許文献１にも記載されているように、半導体リレーに置き換えることが検討されている。
ところが、半導体リレーの電気的特性に着目すると、耐圧／オフ時の静電容量／オン抵抗はトレードオフの関係がある。このうち、特にオフ時の静電容量は、前述のような半導体試験装置自体の校正/診断時に半導体リレーをオフに制御していても、この静電容量を介して半導体試験装置内部のパルス信号がＤＵＴ側に送出されてしまい、ＤＵＴを破損してしまう恐れがある。
ところで、特許文献１では、段落００１８に記載されているように、ピンエレクトロニクス７０内の全段を半導体リレー７５で構成し、ピンエレクトロニクス出力部とパフォーマンスボード３０とをＺＩＦコネクタ３２で接続している。ここで、ＺＩＦコネクタ３２の接点３３は、段落００２０に記載されているように、メカリレーと同じく機械的な構造原理によるものである。
このような特許文献１に記載されている装置全体の信頼性に着目すると、メカリレーと同様な機械的な構造原理による接点を有するＺＩＦコネクタが支配的になり、比較的寿命が短く信頼性が低くなるものと考えられる。
また、特許文献１に記載されている装置において、制御手段７９が電気的に制御する範囲に着目すると、図１に示されているようにピンエレクトロニクス７０部分とＺＩＦコネクタ３２部分にまで及ぶことになり、制御系統が複雑になるものと思われる。
本発明は、このような従来の問題点を解決するものであり、その目的は、ピンエレクトロニクス部からＤＵＴに至る経路からメカニカルリレーを排除して半導体リレーのみにしても、半導体試験装置内部のパルス信号がＤＵＴ側に送出されることはなく、ＤＵＴを破損する恐れのない半導体試験装置を提供することにある。
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ピンエレクトロニクス部を出力部とする半導体試験装置において、
これらピンエレクトロニクス部からＤＵＴに至る経路のリレーが、全て半導体リレーで構成され、
前記ピンエレクトロニクス部で並列接続されているドライバとコンパレータと電子負荷の共通接続点は第１の半導体リレーを介してポゴピンに接続され、
第１の半導体リレーとポゴピンの接続点には第２の半導体リレーと第３の半導体リレーの直列回路を介して直流測定用の割り込み信号入力端子が接続され、
第２の半導体リレーと第３の半導体リレーの接続点は第４の半導体リレーを介して共通電位点に接続され、
前記半導体試験装置自体の校正/診断は、前記第１の半導体リレーと第３の半導体リレーをオフにし、前記第２の半導体リレーと第４の半導体リレーをオンにして実行されることを特徴とする。
請求項２記載の発明は、請求項１記載の半導体試験装置において、
ピンエレクトロニクス部を出力部とするテストヘッドがポゴピンを介してＤＵＴに接続されていることを特徴とする。
本発明によれば、ピンエレクトロニクス部からＤＵＴに至る経路のリレーが全て半導体リレーでありながら、半導体試験装置内部のパルス信号がＤＵＴ側に送出されることはなく、ＤＵＴを破損する恐れのない半導体試験装置が実現できる。
以下、本発明を図面を用いて詳細に説明する。図１は本発明の具体例を示すブロック図であって、図３と共通する部分には同一符号を付けている。図１において、並列接続されているドライバ５１、コンパレータ５２、電子負荷５３の共通接続点は、半導体リレーＳＷ１を介してポゴピンに接続されている。半導体リレーＳＷ１とポゴピンの接続点には、半導体リレーＳＷ２と半導体リレーＳＷ３の直列回路を介して直流（ＤＣ）測定用の割り込み信号入力端子が接続されている。そして、半導体リレーＳＷ２と半導体リレーＳＷ３の接続点は、半導体リレーＳＷ４を介して共通電位点に接続されている。
このような構成において、以下に説明する各動作モード（Ａ）〜（Ｃ）に応じて各半導体リレーＳＷ１〜ＳＷ４をオンオフ制御する。
（Ａ）ファンクション動作
ＳＷ１ オン
ＳＷ２ オフ
ＳＷ３ オフ
ＳＷ４ オン
半導体リレーＳＷ１がオンになることから、並列接続されているドライバ５１、コンパレータ５２、電子負荷５３の共通接続点は、半導体リレーＳＷ１を介してポゴピンに接続される。このとき、半導体リレーＳＷ２と半導体リレーＳＷ３はオフになるので、直流測定用割り込み信号が半導体リレーＳＷ１とポゴピンの接続点に印加されることはない。さらに、半導体リレーＳＷ４がオンになるので、半導体リレーＳＷ２と半導体リレーＳＷ３の接続点の電位は共通電位点に保持される。
これにより、並列接続されているドライバ５１、コンパレータ５２、電子負荷５３を用いて、ＤＵＴに対する各種の試験が行われる。
（Ｂ）直流系測定
ＳＷ１ オフ
ＳＷ２ オン
ＳＷ３ オン
ＳＷ４ オフ
半導体リレーＳＷ１がオフになることから、並列接続されているドライバ５１、コンパレータ５２、電子負荷５３の共通接続点は、半導体リレーＳＷ１のオフ時静電容量を介してポゴピンに接続される。このとき、半導体リレーＳＷ２と半導体リレーＳＷ３はオンになるので、直流測定用割り込み信号が半導体リレーＳＷ１とポゴピンの接続点に印加される。ここで、半導体リレーＳＷ４はオフになっているので、半導体リレーＳＷ２と半導体リレーＳＷ３の接続点の電位が共通電位点に保持されることはない。
これにより、直流測定用割り込み信号に基づき、ＤＵＴに対する直流試験が行われる。
（Ｃ）半導体試験装置自体の校正/診断
ＳＷ１ オフ
ＳＷ２ オン
ＳＷ３ オフ
ＳＷ４ オン
半導体リレーＳＷ１がオフになることから、並列接続されているドライバ５１、コンパレータ５２、電子負荷５３の共通接続点は、半導体リレーＳＷ１のオフ時静電容量を介してポゴピンに接続される。このとき、半導体リレーＳＷ２と半導体リレーＳＷ４がオンになるので、半導体リレーＳＷ１のオフ時静電容量を介して共通電位点にも接続されることになる。半導体リレーＳＷ１のオフ時静電容量は、ドライバ５１の負荷になる。ポゴピン（ＤＵＴ）側からみると、ピンエレクトロニクス部の出力は共通電位点と接続されていることになり、半導体試験装置自体の校正/診断に用いるピンエレクトロニクス部のパルス出力がＤＵＴに悪影響を及ぼすことはない。
このような構成によれば、ピンエレクトロニクス部５０からパフォーマンスボード３０に至る経路のリレーが全て半導体リレーでありながら、半導体試験装置内部のパルス信号がＤＵＴ４０側に送出されることはなく、ＤＵＴ４０を破損する恐れのない半導体試験装置が実現できる。
そして、ピンエレクトロニクス部５０からパフォーマンスボード３０に至る経路のリレー全てが半導体リレーであることから、半導体試験装置全体の長寿命化が図れるとともに信頼性を高めることができ、メカニカルリレーがないことからこれらリレーの制御は容易になる。
本発明の具体例を示すブロック図である。 半導体試験装置の概念構成図である。 従来のピンエレクトロニクス部の一例を示す回路図である。
符号の説明
１０ テストヘッド
２０ ポゴピン
３０ パフォーマンスボード
４０ ＤＵＴ
５０ ピンエレクトロニクス部
５１ ドライバ
５２ コンパレータ
５３ 電子負荷
ＳＷ１〜ＳＷ４ 半導体リレー

Claims (2)

  1. ピンエレクトロニクス部を出力部とする半導体試験装置において、
    これらピンエレクトロニクス部からＤＵＴに至る経路のリレーが、全て半導体リレーで構成され、
    前記ピンエレクトロニクス部で並列接続されているドライバとコンパレータと電子負荷の共通接続点は第１の半導体リレーを介してポゴピンに接続され、
    第１の半導体リレーとポゴピンの接続点には第２の半導体リレーと第３の半導体リレーの直列回路を介して直流測定用の割り込み信号入力端子が接続され、
    第２の半導体リレーと第３の半導体リレーの接続点は第４の半導体リレーを介して共通電位点に接続され、
    前記半導体試験装置自体の校正/診断は、前記第１の半導体リレーと第３の半導体リレーをオフにし、前記第２の半導体リレーと第４の半導体リレーをオンにして実行されることを特徴とする半導体試験装置。
  2. ピンエレクトロニクス部を出力部とするテストヘッドがポゴピンを介してＤＵＴに接続されていることを特徴とする請求項１記載の半導体試験装置。
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