JP4275034B2 - ノイズ抑制回路 - Google Patents

Description

本発明は、導電線上を伝搬するノイズを抑制するノイズ抑制回路に関する。

スイッチング電源、インバータ、照明機器の点灯回路等のパワーエレクトロニクス機器は、電力の変換を行う電力変換回路を有している。電力変換回路は、直流を矩形波の交流に変換するスイッチング回路を有している。そのため、電力変換回路は、スイッチング回路のスイッチング周波数と等しい周波数のリップル電圧や、スイッチング回路のスイッチング動作に伴うノイズを発生させる。このリップル電圧やノイズは他の機器に悪影響を与える。そのため、電力変換回路と他の機器あるいは線路との間には、リップル電圧やノイズを低減する手段を設ける必要がある。

また、最近、家庭内における通信ネットワークを構築する際に用いられる通信技術として電力線通信が有望視され、その開発が進められている。電力線通信は、電力線に高周波信号を重畳して通信を行う。この電力線通信では、電力線に接続された種々の電気・電子機器の動作によって、電力線上にノイズが発生し、このことが、エラーレートの増加等の通信品質の低下を招く。そのため、電力線上のノイズを低減する手段が必要になる。また、電力線通信では、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する必要がある。

これらのノイズを抑制するために、電源ラインや信号ラインなどにラインフィルタを設けることが有効である。ラインフィルタとしては、インダクタンス素子（インダクタ）とキャパシタとを含むフィルタ、いわゆるＬＣフィルタがよく用いられている。ＬＣフィルタには、インダクタンス素子とキャパシタとを１つずつ有するものの他に、Ｔ型フィルタやπ型フィルタ等がある。また、電磁妨害（ＥＭＩ）対策用の一般的なノイズフィルタも、ＬＣフィルタの一種である。一般的なＥＭＩフィルタは、コモンモードチョークコイル、ノーマルモードチョークコイル、Ｘコンデンサ、Ｙコンデンサ等のディスクリート素子を組み合わせて構成されている。

なお、２本の導電線を伝搬するノイズには、２本の導電線の間で電位差を生じさせるノーマルモード（ディファレンシャルモード）ノイズと、２本の導電線を同じ位相で伝搬するコモンモードノイズとがある。

特許文献１には、３つのインピーダンス素子で構成されたローパスフィルタが記載されている。このローパスフィルタは、２本の導電線のうちの一方に直列に挿入された２つの高インピーダンス素子と、一端が２つの高インピーダンス素子の間に接続され、他端が２本の導電線のうちの他方に接続された低インピーダンス素子とを備えている。２つの高インピーダンス素子は、それぞれ、コイルと抵抗との並列接続回路で構成され、低インピーダンス素子はキャパシタで構成されている。このローパスフィルタは、ノーマルモードノイズを低減する。

従来のＬＣフィルタでは、インダクタンスおよびキャパシタンスで決まる固有の共振周波数を有するため、所望の減衰量を狭い周波数範囲でしか得ることができないという問題点があった。特許文献１に記載されたローパスフィルタも、ノイズ低減の原理は従来のＬＣフィルタと同様であるため、従来のＬＣフィルタと同様の問題点を有している。

一方、特許文献２には、Ｔ型フィルタの例が記載されている。図２８にその等価回路を示す。この回路は、第１の導電線１０３に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタＬ１０１，Ｌ１０２を備えている。この回路はまた、直列に接続された第３のインダクタＬ１０３と第１のキャパシタＣ１０１とからなり、一端が第１のインダクタＬ１０１と第２のインダクタＬ１０２との間に接続され、他端が第２の導電線１０４に接続された直列回路１１５を備えている。
特開平５−１２１９８８号公報（図１） 特開平１０−２００３５７号公報（図２（Ａ））

ここで、図２８に示した回路において、ノーマルモードノイズを低減するための理想的な条件は以下のとおりである。まず、第１および第２のインダクタＬ１０１，Ｌ１０２のインダクタンスを互いに同一の値とし、かつ結合係数を１とする。また、直列回路１１５における第３のインダクタＬ１０３のインダクタンスも、第１および第２のインダクタＬ１０１，Ｌ１０２のインダクタンスと同一の値とする。第１のキャパシタＣ１０１は、直流や低域の電流を流させないためのハイパスフィルタとして機能するものであり、そのインピーダンスは無視できるほど小さい低インピーダンスであるものとする。

この理想的な回路条件において、図２８に示したように、入力端子１０１Ａ，１０１Ｂ間にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１０１と直列回路１１５における第３のインダクタＬ１０３とによって分圧され、第１のインダクタＬ１０１の両端間と第３のインダクタＬ１０３の両端間にそれぞれＶｉ／２の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１０１と第２のインダクタＬ１０２は互いに電磁気的に結合されているので、第１のインダクタＬ１０１の両端間に発生した電圧Ｖｉ／２に応じて、第２のインダクタＬ１０２の両端間にも電圧Ｖｉ／２が発生する。その結果、出力端子１０２Ａ，１０２Ｂ間の電圧Ｖｏは、第２のインダクタＬ１０２の両端間に発生した電圧Ｖｉ／２と第３のインダクタＬ１０３の両端間の電圧Ｖｉ／２とが相殺されることにより、原理的にはゼロとなる。逆に、出力端子１０２Ａ，１０２Ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、入力端子１０１Ａ，１０１Ｂ間の電圧は、原理的にはゼロとなる。このようにしてノーマルモードノイズを抑制することができる。

しかしながら、実際の回路条件下では、図２９に示したように第１の導電線１０３上の第１および第２のインダクタＬ１０１，Ｌ１０２に並列的に寄生成分として浮遊容量Ｃｘ１や寄生抵抗成分Ｒｘ１が存在する。また、直列回路１１５における第３のインダクタＬ１０３に並列的に浮遊容量Ｃｘ２や寄生抵抗成分Ｒｘ２が存在する。そのほか、実際の回路基板には回路パターンなどによる寄生成分もある。

このため実際の回路条件下では、第１および第２のインダクタＬ１０１，Ｌ１０２と浮遊容量Ｃｘ１とによる並列共振回路が形成される。また、第３のインダクタＬ１０３と浮遊容量Ｃｘ２とによる並列共振回路が形成される。そして、自己共振点以上の周波数領域ではインダクタンス成分としての作用が弱くなり、極端には、等価的に図３０に示したような回路状態になってしまう。このような回路状態では、上記した理想的なノイズ抑制効果が得られなくなり、入力されたノイズが伝送されてしまうという問題がある。この場合、第３のインダクタＬ１０３のインダクタンスに比べて、第１および第２のインダクタＬ１０１，Ｌ１０２の合成インダクタンスの方が値が大きいので、寄生成分の値も大きく影響が大きい。また、この問題は高周波数領域になるほど悪化する。高周波数領域でノイズ抑制効果を得るためには、各インダクタの自己共振点が高くなるように努めなければならないが、そのためにある程度大きなインダクタンス値を得ようとすると、インダクタを形成するコイルの線材の容量成分や線材とコアとの容量成分、あるいはコアそのものの共振点などで、実際には低周波数領域に自己共振点ができしてしまう。これらは、狭帯域でのノイズ抑制効果のみを目的とするものであればある程度許容できるが、広帯域でのノイズ抑制効果を目的とするものの場合には無視できない問題である。

本発明はかかる問題点に鑑みてなされたもので、その目的は、寄生成分による周波数特性の悪化を改善し、広い周波数範囲においてノイズを良好に抑制することができるノイズ抑制回路を提供することにある。

本発明の第１の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、直列に接続された第３のインダクタと第１のキャパシタとからなり、一端が第１のインダクタと第２のインダクタとの間に接続され、他端が第２の導電線に接続された第１の直列回路と、第１の直列回路における第３のインダクタに対して並列接続された第２のキャパシタとを備えたものである。
なお、第２のキャパシタは、回路部品で構成できるほか、並列接続された第３のインダクタによる線間容量や回路基板の寄生容量などで構成しても良い。

本発明の第１の観点に係るノイズ抑制回路では、ノーマルモードノイズを抑制する不平衡型のノイズ抑制回路が構成される。そして、第１の直列回路における第３のインダクタに対して並列接続された第２のキャパシタを備えたことで、主に第１および第２のインダクタに並列的に形成された浮遊容量などの寄生成分による高域特性の悪化が改善される。これにより、広い周波数範囲においてノーマルモードノイズが良好に抑制される。

この場合において、特に以下の条件を満足するように第２のキャパシタのキャパシタンスを調整することで良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、第１の直列回路における第３のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＩＬ、第２のキャパシタのキャパシタンスをａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−１）
さらに、第１の直列回路における第３のインダクタに対して並列接続された第１の抵抗を備えていても良い。これにより、全域に亘って特性が改善されると共に、特に低域での減衰特性がより良好に改善される。

本発明の第１の観点に係るノイズ抑制回路において、第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第４および第５のインダクタと、直列に接続された第６のインダクタと第３のキャパシタとからなり、一端が第４のインダクタと第５のインダクタとの間に接続され、他端が第１の導電線に接続された第２の直列回路と、第２の直列回路における第６のインダクタに対して並列接続された第４のキャパシタとを、さらに備えていても良い。この場合、第１の直列回路の他端が、信号の入力側または出力側のいずれかの側において第２の導電線に接続され、第２の直列回路の他端が、第１の直列回路の他端が接続された側とは異なる側において第１の導電線に接続される。
なお、第４のキャパシタは、回路部品で構成できるほか、並列接続された第６のインダクタによる線間容量や回路基板の寄生容量などで構成しても良い。

この場合において、特に以下の条件を満足するように第２のキャパシタのキャパシタンスと第４のキャパシタのキャパシタンスとを調整することで良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、第４および第５のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＬＬ、第１の直列回路における第３のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、第２の直列回路における第６のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＩＬ、第２のキャパシタのキャパシタンスと第４のキャパシタのキャパシタンスとをそれぞれａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−２）

この場合さらに、一端が第１の直列回路の他端に接続され、他端が第２の直列回路の他端に接続された第５のキャパシタを備えていても良い。これにより、より良好な信号特性が得られる。
さらに、第２の直列回路における第６のインダクタに対して並列接続された第２の抵抗を備えていても良い。これにより、全域に亘って特性が改善されると共に、特に低域での減衰特性がより良好に改善される。

本発明の第２の観点に係るノイズ抑制回路は、第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第３および第４のインダクタと、直列に接続された第５のインダクタと第１のキャパシタとからなり、一端が第１のインダクタと第２のインダクタとの間に接続され、他端が第３のインダクタと第４のインダクタとの間に接続された直列回路と、直列回路における第５のインダクタに対して並列接続された第２のキャパシタとを備えたものである。
なお、第２のキャパシタは、回路部品で構成できるほか、並列接続された第５のインダクタによる線間容量や回路基板の寄生容量などで構成しても良い。

本発明の第２の観点に係るノイズ抑制回路では、ノーマルモードノイズを抑制する平衡型のノイズ抑制回路が構成される。そして、直列回路における第５のインダクタに対して並列接続された第２のキャパシタを備えたことで、主に第１および第２のインダクタと第３および第４のインダクタとに並列的に形成された浮遊容量などの寄生成分による高域特性の悪化が改善される。これにより、広い周波数範囲においてノーマルモードノイズが良好に抑制される。

この場合において、特に以下の条件を満足するように第２のキャパシタのキャパシタンスを調整することで良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、第３および第４のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＬＬ、直列回路における第５のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＩＬ、第２のキャパシタのキャパシタンスをａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−３）

また本発明の第２の観点に係るノイズ抑制回路において、第１および第２のインダクタと第３および第４のインダクタとを、互いに電磁気的に結合するようにしても良い。
この場合においては、特に以下の条件を満足するように第２のキャパシタのキャパシタンスを調整することで良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタ、ならびに第３および第４のインダクタを組み合わせた全体のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、直列回路における第５のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＩＬ、第２のキャパシタのキャパシタンスをａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−４）
さらに、本発明の第２の観点に係るノイズ抑制回路において、直列回路における第５のインダクタに対して並列接続された抵抗を備えていても良い。これにより、全域に亘って特性が改善されると共に、特に低域での減衰特性がより良好に改善される。

本発明の第３の観点に係るノイズ抑制回路は、第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、直列に接続された第３のインダクタと第１のキャパシタとからなり、一端が第１のインダクタと第２のインダクタとの間に接続され、他端が接地された第１の直列回路と、第１の直列回路における第３のインダクタに対して並列接続された第２のキャパシタと、第２の導電線に直列的に挿入されると共に、前記第１および第２のインダクタに磁気的に結合され、かつ互いに電磁気的に結合された第４および第５のインダクタと、直列に接続された第６のインダクタと第３のキャパシタとからなり、一端が第４のインダクタと第５のインダクタとの間に接続され、他端が接地された第２の直列回路と、第２の直列回路における第６のインダクタに対して並列接続された第４のキャパシタとを備えたものである。
第３のインダクタと第６のインダクタは、磁気的に結合されていても良い。
なお、第２および第４のキャパシタは、回路部品で構成できるほか、並列接続された第３および第６のインダクタによる線間容量や回路基板の寄生容量などで構成しても良い。

本発明の第３の観点に係るノイズ抑制回路では、コモンモードノイズを抑制するノイズ抑制回路が構成される。そして、第１の直列回路における第３のインダクタに対して並列接続された第２のキャパシタと、第２の直列回路における第６のインダクタに対して並列接続された第４のキャパシタとを備えたことで、主に第１および第２のインダクタと第４および第５のインダクタとに並列的に形成された浮遊容量などの寄生成分による高域特性の悪化が改善される。これにより、広い周波数範囲においてコモンモードノイズが良好に抑制される。

この場合において、特に以下の条件を満足するように第２のキャパシタのキャパシタンスと第４のキャパシタのキャパシタンスとを調整することで良好な特性が得られるので、好ましい。すなわち、第１および第２のインダクタ、ならびに第４および第５のインダクタを組み合わせた全体のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、第１の直列回路における第３のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、第２の直列回路における第６のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＩＬ、第２のキャパシタのキャパシタンスと第４のキャパシタのキャパシタンスとをそれぞれａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−５）

さらに、本発明の第３の観点に係るノイズ抑制回路において、第１の直列回路における第３のインダクタに対して並列接続された第１の抵抗と、第２の直列回路における第６のインダクタに対して並列接続された第２の抵抗とを備えていても良い。これにより、全域に亘って特性が改善されると共に、特に低域での減衰特性がより良好に改善される。

また、本発明の第３の観点に係るノイズ抑制回路において、第１の直列回路の第１のキャパシタの一端が第１のインダクタと第２のインダクタとの間に接続されると共に、第２の直列回路の第３のキャパシタの一端が第４のインダクタと第５のインダクタとの間に接続され、かつ、第１の直列回路の第３のインダクタと第２の直列回路の第６のインダクタとが共通化され、その共通化されたインダクタの一端が、第１および第２の直列回路の各キャパシタの他端に接続されると共に、他端が接地されていても良い。この場合、共通化されたインダクタに対して第２および第４のキャパシタが共通化されて並列接続される。

なお、各観点に係るノイズ抑制回路において、第１の導電線、第２の導電線の例としては、単相２線式電力線における各導電線がある他、現在、電力供給のために多く用いられている単相３線式電力線における３線のうちの２線がある。

本発明の各観点に係るノイズ抑制回路によれば、各直列回路におけるインダクタに並列的にキャパシタを接続するようにしたので、主に第１の導電線または第２の導電線に挿入されたインダクタ成分における寄生成分による高域特性の悪化を改善することができる。これにより、寄生成分による周波数特性の悪化を改善し、広い周波数範囲においてノイズを良好に抑制することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する不平衡型の回路である。

図１（Ａ）は、本実施の形態に係るノイズ抑制回路の第１の構成例を示している。このノイズ抑制回路は、一対の端子１Ａ，１Ｂと、他の一対の端子２Ａ，２Ｂと、端子１Ａ，２Ａ間を接続する第１の導電線３と、端子１Ｂ、２Ｂ間を接続する第２の導電線４とを備えている。このノイズ抑制回路はさらに、第１の導電線３に直列的に挿入された第１および第２のインダクタＬ１，Ｌ２を備えている。このノイズ抑制回路はまた、直列に接続された第３のインダクタＬ３と第１のキャパシタＣ１とからなる直列回路１５を備えている。このノイズ抑制回路はさらに、直列回路１５における第３のインダクタＬ３に並列接続された第２のキャパシタＣ２を備えている。

また、図１（Ｂ）に示した第２の回路例のように、第３のインダクタＬ３にさらに、第１の抵抗Ｒ１が並列接続されていても良い。

直列回路１５において、第３のインダクタＬ３は、磁芯１３Ｂに巻かれた巻線１３Ａを有している。ただし、第３のインダクタＬ３において、磁芯１３Ｂは特に必須の構成ではなく、空心コイルの構成となっていても良い。また、極性が図示したものとは逆であっても良い。直列回路１５において、第１のキャパシタＣ１は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。なお、直列回路１５内における第３のインダクタＬ３と第１のキャパシタＣ１の位置関係は、図示したものとは逆であってもよい。例えば図１（Ａ）では、第３のインダクタＬ３の方を第１および第２のインダクタＬ１，Ｌ２の間に接続しているが、第１のキャパシタＣ１の方を接続するようにしても良い。

第１および第２のインダクタＬ１，Ｌ２は、互いに電磁気的に結合されている。第１のインダクタＬ１は、磁芯１２の第１の部分に巻かれた巻線１１Ａを有している。第２のインダクタＬ２は、磁芯１２の第２の部分に巻かれた巻線１１Ｂを有している。第１および第２のインダクタＬ１，Ｌ２は、このようにそれぞれ別々の巻線１１Ａ，１１Ｂで形成してもよいが、図２に示したように単一の巻線１１で形成することも可能である。図２において巻線１１は、磁芯１２に巻かれている。なお、図２では、第１および第２のインダクタＬ１，Ｌ２以外の回路は図示を省略している。なお、本実施の形態において、第１および第２のインダクタＬ１，Ｌ２は、互いに同一の極性を有していれば良く、極性方向が図示したものとは逆となっていても良い。

第１および第２のインダクタＬ１，Ｌ２を単一の巻線で形成する場合、図２に示したように例えば、単一の巻線１１の途中に接続点Ｐ１を設け、その巻線１１の一方の端部から接続点までを巻線１１Ａとして第１のインダクタＬ１とすればよい。同様に、巻線１１の他方の端部から接続点までを巻線１１Ｂとして第２のインダクタＬ２とすればよい。この接続点Ｐ１に、直列回路１５の一端を接続する。

第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値であることが好ましい。第１および第２のインダクタＬ１，Ｌ２を単一の巻線１１で形成する場合、例えば単一の巻線１１の中点に上記接続点Ｐ１を設けることで、各インダクタンスを等しくすることができる。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。まず、図３を参照して、第２のキャパシタＣ２を除いた回路部分、ノイズ抑制のための基本的な回路部分における理想的な動作を説明する。第１および第２のインダクタＬ１，Ｌ２のインダクタンスは互いに同一の値とし、かつ結合係数を１とする。第１のキャパシタＣ１のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。この場合、端子１Ａ，１Ｂ間にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１と直列回路１５における第３のインダクタＬ３とによって分圧され、第１のインダクタＬ１の両端間と第３のインダクタＬ３の両端間にそれぞれ所定の電圧Ｖ１，Ｖ３が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１と第２のインダクタＬ２は互いに電磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した電圧Ｖ１に応じて、第２のインダクタＬ２の両端間にも電圧Ｖ１と同一の電圧Ｖ２が発生する。その結果、端子２Ａ，２Ｂ間の電圧Ｖｏは、端子１Ａ，１Ｂ間に印加された電圧Ｖｉよりも小さくなる。逆に、端子２Ａ，２Ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂ間の電圧は、端子２Ａ，２Ｂ間に印加された電圧よりも小さくなる。このように、理想的には、端子１Ａ，１Ｂにノーマルモードノイズが印加された場合と、端子２Ａ，２Ｂにノーマルモードノイズが印加された場合のいずれの場合にも、ノーマルモードノイズを抑制することができる。

次に、図４を参照して、第２のキャパシタＣ２を付加したことによる作用を説明する。なお、図４において、ＬＬは第１および第２のインダクタＬ１，Ｌ２を組み合わせた全体のインダクタンス、ＩＬは直列回路１５における第３のインダクタＬ３のインダクタンス、ｄＣは直列回路１５における第１のキャパシタＬ１のキャパシタンスを表す。実際の回路条件下では、図４に示したように第１および第２のインダクタＬ１，Ｌ２と第３のインダクタＬ３とに並列的に浮遊容量Ｃｘ１，Ｃｘ２が存在し、この浮遊容量Ｃｘ１，Ｃｘ２によるスルーパスが形成されて、上記した理想的なノイズ抑制動作の妨げとなる。特に第１および第２のインダクタＬ１，Ｌ２の浮遊容量Ｃｘ１による影響が大きく、第１および第２のインダクタＬ１，Ｌ２の自己共振点以上の周波数領域における特性の悪化が問題となる。第２のキャパシタＣ２を設けたことにより、直列回路１５にあらたな信号の経路が形成される。第２のキャパシタＣ２は、上記問題点を改善し、良好なノイズ抑制動作を実現する。

この場合において、特に以下の条件を満足するように第２のキャパシタＣ２のキャパシタンスを調整することで、良好な特性が得られる。すなわち、第１および第２のインダクタＬ１，Ｌ２の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ１）のキャパシタンスをＣＬＬ、直列回路１５における第３のインダクタＬ３の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ２）のキャパシタンスをＣＩＬ、第２のキャパシタＣ２のキャパシタンスをａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−１）
なお、第１および第２のインダクタＬ１，Ｌ２を組み合わせた全体のインダクタンスをＬＬとすると、第１および第２のインダクタＬ１，Ｌ２のインダクタンスが互いにＬＬ／４で同一の値とすることが好ましい。

さらに、第２のキャパシタＣ２に加えて、第１の抵抗Ｒ１が並列接続されている構成（図１（Ｂ））では、後にシミュレーションの結果で示すように、第１の抵抗Ｒ１の抵抗値Ｒａを、第１および第２のインダクタＬ１，Ｌ２の寄生抵抗成分Ｒｘ１の抵抗値ＲＬＬ（図５）に対して、例えば１／４以上の値にすることが好ましい。

ここで、第２のキャパシタＣ２のキャパシタンスａＣと第１の抵抗Ｒ１の抵抗値Ｒａの好ましい値の根拠、ならびに第２のキャパシタＣ２と第１の抵抗Ｒ１とを設けたことによる効果を、シミュレーションの結果（図７〜図１２）によって具体的に示す。

なお、以下のシミュレーションに用いた回路構成および回路値は、図６に示したとおりである。端子１Ａ側にノイズの発生源Ｅがあり、信号の入力側（端子１Ａ側）のインピーダンスをＲ１、出力側（端子２Ａ側）のインピーダンスをＲ２と記す。図示したように、第１および第２のインダクタＬ１，Ｌ２の浮遊容量Ｃｘ１のキャパシタンスＣＬＬを２ｐＦ、寄生抵抗成分Ｒｘ１の抵抗値ＲＬＬを１５ｋΩとする。また、第１および第２のインダクタＬ１，Ｌ２を組み合わせた全体のインダクタンスをＬＬ、直列回路１５における第３のインダクタＬ３のインダクタンスをＩＬ、直列回路１５における第１のキャパシタＬ１のキャパシタンスをｄＣ、第１および第２のインダクタＬ１，Ｌ２の結合係数をｋとすると、各値は以下のように設定した。なお、いずれの場合も比較のために、第２のキャパシタＣ２と第１の抵抗Ｒ１とを省いた回路構成（ａＣ＝０，Ｒａ＝０）での特性を比較例として同時に図示している。
Ｒ１，Ｒ２＝５０Ω
ＬＬ＝２．８ｍＨ
（第１および第２のインダクタＬ１，Ｌ２のインダクタンスを共にＬＬ／４＝７００μＨに設定）
ＩＬ＝７００μＨ
ｄＣ＝６６００ｐＦ
ｋ＝０．９９６

図７は、このノイズ抑制回路において、キャパシタンスａＣの値を調整した場合における、ノーマルモードノイズの減衰量の周波数特性をシミュレーションで求めた結果を示している。より具体的には、抵抗値Ｒａをゼロに固定し、キャパシタンスａＣの値を、浮遊容量Ｃｘ１のキャパシタンスＣＬＬに対し１倍（２ｐＦ）、２倍（４ｐＦ）、４倍（８ｐＦ）、８倍（１６ｐＦ）、１６倍（３２ｐＦ）、３２倍（６４ｐＦ）と変えた場合の特性をシミュレーションで求めた。

図７のシミュレーション結果から、キャパシタンスａＣの値が小さくなるほど、減衰のピーク位置が高域側にシフトしていくことが分かる。そして、キャパシタンスａＣの値が、浮遊容量Ｃｘ１のキャパシタンスＣＬＬの４倍（８ｐＦ）以下のときには、第２のキャパシタＣ２と第１の抵抗Ｒ１とを省いた回路構成（ａＣ＝０，Ｒａ＝０）での特性に比べて減衰特性が向上する領域が存在している。キャパシタンスａＣの値が１０ｐＦ程度であれば、減衰特性が向上する領域が存在すると考えられる。

そこで、キャパシタンスａＣの値を０〜１０ｐＦまで変更した状態において、さらに第１の抵抗Ｒ１の抵抗値Ｒａを調整した場合のノーマルモードノイズの減衰量の周波数特性をシミュレーションで求めた（図８〜図１２）。より具体的には、キャパシタンスａＣの値を、０（図８）、３ｐＦ（図９）、６ｐＦ（図１０）、８ｐＦ（図１１）、１０ｐＦ（図１２）にした各場合において、抵抗値Ｒａの値を、第１および第２のインダクタＬ１，Ｌ２の寄生抵抗成分Ｒｘ１の抵抗値ＲＬＬに対し、２倍（３０ｋΩ）、１倍（１５ｋΩ）、１／２倍（７．５ｋΩ）、１／４倍（３．２５ｋΩ）、１／８倍（１．６２５ｋΩ）、１／１６倍（０．８１２５ｋΩ）と変えた場合の特性をシミュレーションで求めた。

図８〜図１２のシミュレーション結果を考察すると、抵抗値Ｒａの値が寄生抵抗成分Ｒｘ１の抵抗値ＲＬＬに対し、１／８倍、１／１６倍のときには、第２のキャパシタＣ２と第１の抵抗Ｒ１とを省いた回路構成（ａＣ＝０，Ｒａ＝０）での特性に比べて減衰特性の向上は見られない。一方、寄生抵抗成分Ｒｘ１の抵抗値ＲＬＬに対し１／４倍以上のときには、減衰特性の向上が見られる。特に１／４倍のときには、最も減衰特性が向上している。

総合的には、図１０に示したように、キャパシタンスａＣの値が、浮遊容量Ｃｘ１のキャパシタンスＣＬＬに対し、３倍（４ｐＦ）の値で、かつ、抵抗値Ｒａの値が、寄生抵抗成分Ｒｘ１の抵抗値ＲＬＬに対し１／４倍のときが、最も好ましい減衰特性が得られている。

以上のような減衰特性の傾向を考慮することで、所望の減衰特性が得られるようなキャパシタンスａＣ、および抵抗値Ｒａの値を決めることができる。なお、以上のシミュレーションでは、直列回路１５における第３のインダクタＬ３の寄生容量成分（浮遊容量Ｃｘ２）が条件として組み込まれていないが、既に述べたように、浮遊容量Ｃｘ２のキャパシタンスＣＩＬを考慮すると、第２のキャパシタＣ２のキャパシタンスａＣは、以下の条件を満たすことが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−１）

以上説明したように、本実施の形態に係るノイズ抑制回路によれば、直列回路１５における第３のインダクタＬ３に並列的に第２のキャパシタＣ２を接続するようにしたので、主に第１および第２のインダクタＬ１，Ｌ２における寄生成分による高域特性の悪化を改善することができる。これにより、寄生成分による周波数特性の悪化を改善し、広い周波数範囲において効果的にノーマルモードノイズを抑制することが可能になる。

＜第１の実施の形態の変形例＞
（第１の変形例）
図１３は、本実施の形態に係るノイズ抑制回路の第１の変形例の回路構成を示している。この第１の変形例に係るノイズ抑制回路は、図１（Ａ）の回路に対してさらに、第２の回路部分１０Ｂを追加したものである。第１の回路部分１０Ａの構成は、図１（Ａ）の回路と同じである。以下、この変形例の説明では、第１の回路部分１０Ａにおける直列回路１５を第１の直列回路と呼ぶ。

追加した第２の回路部分１０Ｂは、第２の導電線４に直列的に挿入され、かつ互いに電磁気的に結合された第４および第５のインダクタＬ５，Ｌ６と、直列に接続された第６のインダクタＬ６と第３のキャパシタＣ３とからなり、一端が第４のインダクタＬ４と第５のインダクタＬ５との間に接続され、他端が第１の導電線３に接続された第２の直列回路１５Ａとを備えている。第２の回路部分１０Ｂはさらに、第２の直列回路１５Ａにおける第６のインダクタＬ３に並列接続された第４のキャパシタＣ４を備えている。

この変形例に係るノイズ抑制回路では、第１の直列回路１５の他端が、信号の入力側（例えば端子１Ｂ側）または出力側（例えば端子２Ｂ側）のいずれかの側において第２の導電線４に接続され、第２の直列回路１５Ａの他端が、第１の直列回路１５の他端が接続された側とは異なる側において第１の導電線３に接続されている。図１３の構成例では、第１の直列回路１５の他端が、信号の入力側（端子１Ｂ側）に接続され、第２の直列回路１５Ａの他端が、第１の直列回路１５の他端が接続された側とは異なる側（端子２Ａ側）において第１の導電線３に接続されている。

この変形例の回路において、第２の直列回路１５Ａ内における第６のインダクタＬ６と第３のキャパシタＣ３の位置関係は、第１の直列回路１５と同様、図示したものとは逆であってもよい。例えば図１３では、第６のインダクタＬ６の方を第４および第５のインダクタＬ５，Ｌ６の間に接続しているが、第３のキャパシタＣ３の方を接続するようにしても良い。また、第６のインダクタＬ６において、磁芯は特に必須の構成ではなく、空心コイルの構成となっていても良い。また、極性が図示したものとは逆であっても良い。

第４のインダクタＬ４は、磁芯２２の第１の部分に巻かれた巻線２１Ａを有している。第５のインダクタＬ５は、磁芯２２の第２の部分に巻かれた巻線２１Ｂを有している。第４および第５のインダクタＬ４，Ｌ５は、このようにそれぞれ別々の巻線２１Ａ，２１Ｂで形成してもよいが、第１および第２のインダクタＬ１，Ｌ２と同様、単一の巻線で形成することも可能である。また、第４および第５のインダクタＬ４，Ｌ５は、互いに同一の極性を有していれば良く、極性方向が図示したものとは逆となっていても良い。

この変形例の回路において、第１および第２のインダクタＬ１，Ｌ２、ならびに第４および第５のインダクタＬ４，Ｌ５のインダクタンスは、すべて同一の値であることが好ましい。

この変形例の回路では、追加した第２の回路部分１０Ｂが、第１の回路部分１０Ａと同様に動作する。同様に動作を行う回路が２つ設けられていることにより、第１の回路部分１０Ａのみの構成に比べて、より良好にノーマルモードノイズを低減することができる。特にこの回路では、第２の回路部分１０Ｂにおける第４のキャパシタＣ４が、第１の回路部分１０Ａにおける第２のキャパシタＣ２と同様に作用する。

しかしながら、実際の回路条件下では、図１４に示したように第１および第２のインダクタＬ１，Ｌ２と第４および第５のインダクタＬ４，Ｌ５とにそれぞれ、並列的に浮遊容量Ｃｘ１が存在する。また、第１の直列回路１５における第３のインダクタＬ３と第２の直列回路１５Ａにおける第６のインダクタＬ６とにそれぞれ、並列的に浮遊容量Ｃｘ２が存在する。これら浮遊容量Ｃｘ１，Ｃｘ２によるスルーパスが形成されて、理想的なノイズ抑制動作の妨げとなる。特に浮遊容量Ｃｘ１による影響が大きく、第１および第２のインダクタＬ１，Ｌ２と第４および第５のインダクタＬ４，Ｌ５との自己共振点以上の周波数領域における特性の悪化が問題となる。第２のキャパシタＣ２を設けたことにより、第１の直列回路１５にあらたな信号の経路が形成される。第４のキャパシタＣ４を設けたことにより、第２の直列回路１５Ａにあらたな信号の経路が形成される。第２のキャパシタＣ２は、第１の回路部分１０において上記問題点を改善し、良好なノイズ抑制動作を実現する。第２のキャパシタＣ２による作用は既に説明したとおりである。第４のキャパシタＣ４は、第２の回路部分１０Ｂにおいて上記問題点を改善し、良好なノイズ抑制動作を実現する。

この場合において、特に以下の条件を満足するように第２のキャパシタＣ２のキャパシタンスと第４のキャパシタＣ４のキャパシタンスとを調整することで、良好な特性が得られる。すなわち、第１および第２のインダクタＬ１，Ｌ２の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ１）のキャパシタンスと、第４および第５のインダクタの自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ１）のキャパシタンスとをそれぞれＣＬＬ、第１の直列回路１５における第３のインダクタＬ３の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ２）のキャパシタンスと、第２の直列回路１５Ａにおける第６のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＩＬ、第２のキャパシタＣ２のキャパシタンスとを第４のキャパシタのキャパシタンスとをそれぞれａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−２）

なお、図１４では、図１（Ａ）の回路における各回路値（図４）を基準として、この変形例に係る回路において良好な特性を得るための各回路値を示している。図示したように、例えば第２および第４のキャパシタＣ２，Ｃ４のキャパシタンスを、例えば図１（Ａ）の回路における第２のキャパシタＣ２のキャパシタンスａＣの値に対して、１／２倍の値とすることが好ましい。

なお、図１５に示した回路例のように、第１の直列回路１５における第３のインダクタＬ３と、第２の直列回路１５Ａにおける第６のインダクタＬ６とにそれぞれ、第１の抵抗Ｒ１と第２の抵抗Ｒ２とがさらに並列接続された構成であっても良い。

（第２の変形例）
図１６は、本実施の形態に係るノイズ抑制回路の第２の変形例の回路構成を示している。この第２の変形例に係るノイズ抑制回路は、図１３に示した第２の変形例の回路に対してさらに、第５のキャパシタＣ５を追加したものである。第５のキャパシタＣ５は、いわゆるＸコンデンサとして機能するものであり、一端が第１の直列回路１５の他端に接続され、他端が第２の直列回路１５Ａの他端に接続されている。このＸコンデンサを備えたことにより、図１６に示した第２の変形例の回路に比べて、さらに良好にノーマルモードノイズを低減することができる。

この第２の変形例に係るノイズ抑制回路における各回路値（図４）の好ましい値は、図１６に示した第２の変形例の回路と同様である。すなわち、図１７に示したように、例えば第２および第４のキャパシタＣ２，Ｃ４のキャパシタンスを、例えば図１（Ａ）の回路における第２のキャパシタＣ２のキャパシタンスａＣの値に対して、１／２倍の値とすることが好ましい。

なお、この図１６の回路においても、図１５に示した回路例と同様、第１の直列回路１５における第３のインダクタＬ３と、第２の直列回路１５Ａにおける第６のインダクタＬ６とにそれぞれ、第１の抵抗Ｒ１と第２の抵抗Ｒ２とがさらに並列接続された構成であっても良い。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する平衡型の回路である。

図１８は、本発明の第２の実施の形態に係るノイズ抑制回路の第１の構成例を示している。なお、上記第１の実施の形態におけるノイズ抑制回路と実質的に同一の構成部分には同一の符号を付している。このノイズ抑制回路は、第１の導電線３に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタＬ１１，Ｌ１２と、第２の導電線４に直列的に挿入され、かつ互いに電磁気的に結合された第３および第４のインダクタＬ１３，Ｌ１４とを備えている。このノイズ抑制回路はまた、第５のインダクタＬ１５と第１のキャパシタＣ１１とからなり、一端が第１のインダクタＬ１１と第２のインダクタＬ１２との間に接続され、他端が第３のインダクタＬ１３と第４のインダクタＬ１４との間に接続された直列回路１６を備えている。このノイズ抑制回路はさらに、直列回路１６における第５のインダクタＬ１５に並列接続された第２のキャパシタＣ１２を備えている。

また、図２０に示した第２の回路例のように、第５のインダクタＬ１５にさらに、抵抗Ｒ１１が並列接続されていても良い。

直列回路１６内における第５のインダクタＬ１５と第１のキャパシタＣ１１の位置関係は、図示したものとは逆であってもよい。例えば図１８では、第５のインダクタＬ１５の方を第１および第２のインダクタＬ１１，Ｌ１２の間に接続しているが、第１のキャパシタＣ１１の方を接続するようにしても良い。

直列回路１６において、第５のインダクタＬ１５は、磁芯１３Ｂに巻かれた巻線１３Ａを有している。直列回路１６において、第１のキャパシタＣ１１は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。また、第５のインダクタＬ１５において、磁芯１３Ｂは特に必須の構成ではなく、空心コイルの構成となっていても良い。また、極性が図示したものとは逆であっても良い。

第１のインダクタＬ１１は、図１（Ａ）の回路における第１のインダクタＬ１と同様、磁芯１２の第１の部分に巻かれた巻線１１Ａを有している。第２のインダクタＬ１２は、図１（Ａ）の回路における第２のインダクタＬ２と同様、磁芯１２の第２の部分に巻かれた巻線１１Ｂを有している。第１および第２のインダクタＬ１１，Ｌ１２は、このようにそれぞれ別々の巻線１１Ａ，１１Ｂで形成してもよいが、図１（Ａ）の回路における第１および第２のインダクタＬ１，Ｌ２と同様、単一の巻線で形成することも可能である。さらに、第１および第２のインダクタＬ１１，Ｌ１２は、互いに同一の極性を有していれば良く、極性方向が図示したものとは逆となっていても良い。

第３のインダクタＬ１３は、磁芯２２の第１の部分に巻かれた巻線２１Ａを有している。第４のインダクタＬ１４は、磁芯２２の第２の部分に巻かれた巻線２１Ｂを有している。第３および第４のインダクタＬ１３，Ｌ１４は、このようにそれぞれ別々の巻線２１Ａ，２１Ｂで形成してもよいが、第１および第２のインダクタＬ１１，Ｌ１２と同様、単一の巻線で形成することも可能である。さらに、第３および第４のインダクタＬ１３，Ｌ１４は、互いに同一の極性を有していれば良く、極性方向が図示したものとは逆となっていても良い。

この回路において、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスは、すべて同一の値であることが好ましい。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。まず、第２のキャパシタＣ１２を除いた回路部分、ノイズ抑制のための基本的な回路部分における理想的な動作を説明する。第１および第２のインダクタＬ１１，Ｌ１２のインダクタンスは互いに同一の値とし、かつ結合係数を１とする。第３および第４のインダクタＬ１３，Ｌ１４のインダクタンスも互いに同一の値とし、かつ結合係数を１とする。直列回路１６における第１のキャパシタＣ１１のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。

図３の場合と同様、端子１Ａ，１Ｂ間にノーマルモードの電圧Ｖｉが印加されると、この電圧Ｖｉは、第１のインダクタＬ１１と直列回路１６と第３のインダクタＬ１３とによって分圧され、第１のインダクタＬ１１の両端間と直列回路１６の両端間と第３のインダクタＬ１３の両端間とにそれぞれ所定の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。第１のインダクタＬ１１と第１２のインダクタＬ１２は互いに電磁気的に結合されているので、第１のインダクタＬ１１の両端間に発生した電圧に応じて、第２のインダクタＬ１２の両端間に所定の電圧が発生する。同様に、第３のインダクタＬ１３と第４のインダクタＬ１４は互いに電磁気的に結合されているので、第３のインダクタＬ１３の両端間に発生した電圧に応じて、第４のインダクタＬ１４の両端間に所定の電圧が発生する。その結果、第２のインダクタＬ１２の端部と第４のインダクタＬ１４の端部との間の電圧、すなわち端子２Ａ，２Ｂ間の電圧Ｖｏは、第１のインダクタＬ１１の端部と第３のインダクタＬ１３の端部との間に印加された電圧Ｖｉよりも小さくなる。

また、端子２Ａ，２Ｂ間にノーマルモードの電圧が印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂ間の電圧は、端子２Ａ，２Ｂ間に印加された電圧よりも小さくなる。このように、理想的には、端子１Ａ，１Ｂにノーマルモードノイズが印加された場合と、端子２Ａ，２Ｂにノーマルモードノイズが印加された場合のいずれの場合にも、ノーマルモードノイズを抑制することができる。

しかしながら、実際の回路条件下では、図１９に示したように第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４とにそれぞれ、並列的に浮遊容量Ｃｘ１が存在する。また、直列回路１５における第５のインダクタＬ１５に並列的に浮遊容量Ｃｘ２が存在する。これら浮遊容量Ｃｘ１，Ｃｘ２によるスルーパスが形成されて、理想的なノイズ抑制動作の妨げとなる。特に浮遊容量Ｃｘ１による影響が大きく、第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４との自己共振点以上の周波数領域における特性の悪化が問題となる。第２のキャパシタＣ１２を設けたことにより、直列回路１６にあらたな信号の経路が形成される。第２のキャパシタＣ１２は、上記問題点を改善し、良好なノイズ抑制動作を実現する。第２のキャパシタＣ１２による作用は図１（Ａ）の回路における第２のキャパシタＣ２と同様である。

また、特に以下の条件を満足するように第２のキャパシタＣ１２のキャパシタンスを調整することで、良好な特性が得られる。すなわち、第１および第２のインダクタＬ１１，Ｌ１２の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ１）のキャパシタンスと、第３および第４のインダクタＬ１３，Ｌ１４の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ１）のキャパシタンスとをそれぞれＣＬＬ、直列回路における第５のインダクタＬ１５の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ２）のキャパシタンスをＣＩＬ、第２のキャパシタのキャパシタンスをａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−３）

なお、図１９では、図１（Ａ）の回路における各回路値（図４）を基準として、この回路において良好な特性を得るための各回路値を示している。図示したように、例えば第２のキャパシタＣ１２のキャパシタンスに関しては、基本的には図１（Ａ）の回路における第２のキャパシタＣ２のキャパシタンスａＣと同様の値に設定すれば良い。

以上説明したように、本実施の形態に係るノイズ抑制回路によれば、第１および第２の導電線３，４のそれぞれにインダクタを挿入し、第１および第２の導電線３，４のインピーダンス特性が平衡になるように構成されているので、第１および第２の導電線３，４からの放射電界強度の増加を抑制して、放射ノイズの発生を抑制することができる。また、直列回路１６における第５のインダクタＬ１５に並列的に第２のキャパシタＣ１２を接続するようにしたので、主に第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４とにおける寄生成分による高域特性の悪化を改善することができる。これにより、寄生成分による周波数特性の悪化を改善し、広い周波数範囲において効果的にノーマルモードノイズを抑制することが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

＜第２の実施の形態の変形例＞
図２１は、本実施の形態に係るノイズ抑制回路の変形例の回路構成を示している。この変形例に係るノイズ抑制回路は、図１８に示した回路に対して、第１および第２のインダクタＬ１１，Ｌ１２と第３および第４のインダクタＬ１３，Ｌ１４とが互いに電磁気的に結合された構成となっている。すなわち、巻線１１Ａ，１１Ｂ，２１Ａ，２１Ｂがすべて１つの磁心１２に巻かれることにより、第１および第２のインダクタＬ１１，Ｌ１２、ならびに第３および第４のインダクタＬ１３，Ｌ１４が形成されている。この場合、ノーマルモードの信号を流した場合に第１および第２のインダクタＬ１１，Ｌ１２に発生する磁界を高めるように結合される構成とする。この場合、ノーマルモードノイズのインピーダンスを上げることができ、より効果的にノイズ抑制ができる。さらに、図１８に示した回路に比べて第１および第２のインダクタＬ１１，Ｌ１２の磁芯１２と第３および第４のインダクタＬ１３，Ｌ１４の磁芯２２とを共通化することができ、小型化に寄与すると共に、第１および第２のインダクタＬ１１，Ｌ１２、第３および第４のインダクタＬ１３，Ｌ１４、ならびに第５のインダクタＬ１５としてインダクタンスの小さなコイルを用いることができる。

また、特に以下の条件を満足するように第２のキャパシタＣ１２のキャパシタンスを調整することで、良好な特性が得られる。すなわち、図２２にも示したように、第１および第２のインダクタＬ１１、ならびに第３および第４のインダクタを組み合わせた全体のインダクタの自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ１）のキャパシタンスをＣＬＬ、直列回路１６おける第５のインダクタＬ１５の自己共振周波数を決定している寄生容量成分（浮遊容量Ｃｘ２１）のキャパシタンスをＣＩＬ、第２のキャパシタのキャパシタンスをａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−４）

なお、図２２では、図１（Ａ）の回路における各回路値（図４）を基準として、この回路において良好な特性を得るための各回路値を示している。図示したように、例えば第２のキャパシタＣ１２のキャパシタンスに関しては、基本的には図１（Ａ）の回路における第２のキャパシタＣ２のキャパシタンスａＣと同様の値に設定すれば良い。

なお、この変形例の回路においても、図２０に示した回路例のように、直列回路１６における第５のインダクタＬ１５にさらに、抵抗Ｒ１１が並列接続された構成であっても良い。

［第３の実施の形態］
次に、本発明の第３の実施に係るノイズ抑制回路について説明する。本実施の形態に係るノイズ抑制回路は、２本の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路である。

図２３は、本発明の第３の実施の形態に係るノイズ抑制回路の第１の構成例を示している。なお、上記第１の実施の形態におけるノイズ抑制回路と実質的に同一の構成部分には同一の符号を付している。このノイズ抑制回路は、グランド端子５と、グランド端子５に接続されたグランド線６とを備えている。このノイズ抑制回路はさらに、第１の導電線３に直列的に挿入された第１および第２のインダクタＬ２１，Ｌ２２を備えている。このノイズ抑制回路はさらに、直列に接続された第３のインダクタＬ２３と第１のキャパシタＣ２１とからなり、一端が第１のインダクタＬ２１と第２のインダクタＬ２２との間に接続され、他端が接地された第１の直列回路と、第１の直列回路における第３のインダクタＬ２３に対して並列接続された第２のキャパシタＣ２２とを備えている。

このノイズ抑制回路はさらに、第２の導電線４に直列的に挿入され、第１および第２のインダクタＬ２１，Ｌ２２と協働してコモンモードノイズを抑制する第４および第５のインダクタＬ２４，Ｌ２５を備えている。このノイズ抑制回路はさらに、直列に接続された第６のインダクタＬ２６と第３のキャパシタＣ２３とからなり、一端が第４のインダクタＬ２４と第５のインダクタＬ２５との間に接続され、他端が接地された第２の直列回路と、第２の直列回路における第６のインダクタＬ２６に対して並列接続された第４のキャパシタＣ２４と備えている。

第１および第２の直列回路における第３および第６のインダクタＬ２３，Ｌ２６はそれぞれ、共通の磁芯３７Ｂに巻かれた巻線３７Ａ，３７Ｃを有している。このような構成で第３および第６のインダクタＬ２３，Ｌ２６が磁気的に結合されることにより、部品のばらつきを吸収できるという利点がある。しかし、第３および第６のインダクタＬ２３，Ｌ２６の磁気的な結合は必須の構成要素ではなく、巻線３７Ａ，３７Ｃがそれぞれ異なる磁心に巻かれていても良い。また、磁芯３７Ｂも必須の構成要素ではなく、第３および第６のインダクタＬ２３，Ｌ２６のそれぞれが空心コイルの構成となっていても良い。第１および第２の直列回路において、第１および第３のキャパシタＣ２１，Ｃ２３は、周波数が所定値以上のノーマルモード信号を通過させるハイパスフィルタとして機能する。

第１の直列回路と第２の直列回路とのそれぞれにおいて、第３のインダクタＬ２３と第１のキャパシタＣ２１との位置関係、ならびに第６のインダクタＬ２６と第３のキャパシタＣ２３との位置関係は図示したものとは逆であってもよい。例えば、第１の直列回路において、第３のインダクタＬ２３ではなく、第１のキャパシタＣ２１の方を第１のインダクタＬ２１と第２のインダクタＬ２２との間に接続するようにしてもよい。

第１および第２のインダクタＬ２１，Ｌ２２は、互いに電磁気的に結合されている。第４および第５のインダクタＬ２４，Ｌ２５も同様に、互いに電磁気的に結合されている。第１および第２のインダクタＬ２１，Ｌ２２はそれぞれ、共通の磁芯３３に巻かれた巻線３１Ａ，３１Ｂを有している。第４および第５のインダクタＬ２４，Ｌ２５も同様に、共通の磁芯３３に巻かれた巻線３２Ａ，３２Ｂを有している。各インダクタは、このようにそれぞれ別々の巻線で形成してもよいが、図１（Ａ）の回路における第１および第２のインダクタＬ１，Ｌ２と同様、単一の巻線で形成することも可能である。各巻線は、共通の磁芯３３に巻かれることにより、協働してコモンモードノイズを抑制するように互いに結合している。すなわち、各巻線は、これらにノーマルモードの電流が流れたときに各巻線を流れる電流によって磁芯３３に誘起される磁束が互いに相殺されるような向きに磁芯３３に巻かれている。このように、各巻線および磁芯３３は、コモンモードノイズを抑制し、ノーマルモード信号を通過させるコモンモードチョークコイルを構成している。各インダクタＬ２１，Ｌ２２，Ｌ２４，Ｌ２５同士は、互いに同一の極性を有していれば良く、すべてのインダクタの極性方向が図示したものとは逆となっていても良い。
また、巻線３１Ａ，３１Ｂと巻線３２Ａ，３２Ｂとを結合させることなく、別々の磁芯に巻かれた構成にすることも可能である。この場合、巻線３１Ａ，３１Ｂと巻線３２Ａ，３２Ｂとを結合させた場合に比べて、ノーマルモードノイズの抑制を図ることができる。この場合、第１および第２のインダクタＬ２１，Ｌ２２同士が互いに同一の極性を有し、また、第４および第５のインダクタＬ２４，Ｌ２５同士が互いに同一の極性を有していれば良く、極性方向が図示したものとは逆となっていても良い。

第１および第２のインダクタＬ２１，Ｌ２２のインダクタンスは同一の値であることが好ましい。第４および第５のインダクタＬ２４，Ｌ２５のインダクタンスも、同様にして同一の値にすることが好ましい。より好ましくは、第１および第２のインダクタＬ２１，Ｌ２２、ならびに第４および第５のインダクタＬ２４，Ｌ２５のすべてのインダクタンスを同一の値にするとよい。

また、図２４に示した第２の回路例のように、第１の直列回路における第３のインダクタＬ２３と第２の直列回路における第６のインダクタＬ２６とにそれぞれ、第１および第２の抵抗Ｒ２１，Ｒ２２が並列接続されていても良い。

次に、本実施の形態に係るノイズ抑制回路の作用について説明する。まず、第２および第４のキャパシタＣ２２，Ｃ２４を除いた回路部分、ノイズ抑制のための基本的な回路部分における理想的な動作を説明する。第１および第２のインダクタＬ２１，Ｌ２２のインダクタンスは互いに同一の値とし、かつ結合係数を１とする。第４および第５のインダクタＬ２４，Ｌ２５のインダクタンスも互いに同一の値とし、かつ結合係数を１とする。直列回路における第１および第３のキャパシタＣ２１，Ｃ２３のインピーダンスは無視できるほど小さい低インピーダンスであるものとする。

始めに、端子１Ａ，１Ｂにコモンモードの電圧Ｖｉが印加された場合について説明する。この場合、第１のインダクタＬ２１の一方の端部（端子１Ａ側の端部）とアース間、および第４のインダクタＬ２４の一方の端部（端子１Ｂ側の端部）とアース間に等しい電圧Ｖｉが発生する。第１のインダクタＬ２１の一方の端部とアース間に発生した電圧Ｖｉは、第１のインダクタＬ２１と第１の直列回路における第３のインダクタＬ３によって分圧され、第１のインダクタＬ２１の両端間と第１の直列回路の両端間とに、それぞれ所定の電圧が発生する。同様に、第４のインダクタＬ２４の一方の端部とアース間に発生した電圧Ｖｉは、第４のインダクタＬ２４と第２の直列回路における第６のインダクタＬ２６とによって分圧され、第４のインダクタＬ２４の両端間と第２の直列回路の両端間とに、それぞれ所定の電圧が発生する。第１のインダクタＬ２１と第２のインダクタＬ２２は互いに電磁気的に結合されているので、第１のインダクタＬ２１の両端間に発生した電圧に応じて、第２のインダクタＬ２２の両端間に所定の電圧が発生する。第２のインダクタＬ２２の他方の端部（端子２Ａ側の端部）とアース間の電圧、すなわち端子２Ａとアース間の電圧Ｖｏは、第２のインダクタＬ２２に発生する電圧と第１の直列回路に発生する電圧との総和で表されるが、これらの電圧は逆向きであることから互いに打ち消し合い、その結果、第１のインダクタＬ２１の一方の端部とアース間に発生した電圧、すなわち端子１Ａとアース間に発生した電圧Ｖｉよりも小さくなる。

同様に、第４のインダクタＬ２４と第５のインダクタＬ２５は互いに電磁気的に結合されているので、第４のインダクタＬ２４の両端間に発生した電圧に応じて、第５のインダクタＬ２５の両端間に所定の電圧が発生する。その結果、第５のインダクタＬ２５の他方の端部とアース間の電圧、すなわち端子２Ｂとアース間の電圧Ｖｏは、第４のインダクタＬ２４の一方の端部とアース間に発生した電圧、すなわち端子１Ｂとアース間に発生した電圧Ｖｉよりも小さくなる。このようにして、端子１Ａ，１Ｂにコモンモードの電圧が印加された場合には、端子２Ａ，２Ｂに発生するコモンモードの電圧は、端子１Ａ，１Ｂに印加されたコモンモードの電圧よりも小さくなる。

また、この回路において、端子２Ａ，２Ｂにコモンモードの電圧が印加された場合も、上記の説明と同様にして、端子１Ａ，１Ｂに発生するコモンモードの電圧は、端子２Ａ，２Ｂに印加されたコモンモードの電圧よりも小さくなる。このように、理想的には、端子１Ａ，１Ｂにコモンモードノイズが印加された場合と、端子２Ａ，２Ｂにコモンモードノイズが印加された場合のいずれの場合にも、コモンモードノイズを抑制することができる。

しかしながら、実際の回路条件下では、図示しないが第１および第２のインダクタＬ２１，Ｌ２２と第４および第５のインダクタＬ２４，Ｌ２５とにそれぞれ、並列的に浮遊容量Ｃｘ１が存在する。また、第１の直列回路における第３のインダクタＬ２３と第２の直列回路における第６のインダクタＬ２６とにそれぞれ、並列的に浮遊容量Ｃｘ２が存在する。これら浮遊容量Ｃｘ１，Ｃｘ２によるスルーパスが形成されて、理想的なノイズ抑制動作の妨げとなる。特に浮遊容量Ｃｘ１による影響が大きく、第１および第２のインダクタＬ２１，Ｌ２２と第４および第５のインダクタＬ２４，Ｌ２５との自己共振点以上の周波数領域における特性の悪化が問題となる。第２のキャパシタＣ２２を設けたことにより、第１の直列回路にあらたな信号の経路が形成される。第４のキャパシタＣ２４を設けたことにより、第２の直列回路にあらたな信号の経路が形成される。第２および第４のキャパシタＣ２２，Ｃ２４は、上記問題点を改善し、良好なノイズ抑制動作を実現する。第２および第４のキャパシタＣ２２，Ｃ２４による作用は図１（Ａ）の回路における第２のキャパシタＣ２と同様である。

また、特に以下の条件を満足するように第２および第４のキャパシタＣ２２，Ｃ２４を調整することで、良好な特性が得られる。すなわち、第１および第２のインダクタＬ２１，Ｌ２２、ならびに第４および第５のインダクタＬ２４，Ｌ２５を組み合わせた全体のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、第１の直列回路における第３のインダクタＬ２３の自己共振周波数を決定している寄生容量成分のキャパシタンスと、第２の直列回路における第６のインダクタＬ２６の自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＩＬ、第２のキャパシタＣ２２のキャパシタンスと第４のキャパシタＣ２４のキャパシタンスとをそれぞれａＣとしたとき、以下の条件を満足することが好ましい。
ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−５）

本実施の形態に係るノイズ抑制回路の特性は、ノーマルモードとコモンモードの違いを除けば、第１の実施の形態に係るノイズ抑制回路と同様である。したがって、本実施の形態に係るノイズ抑制回路によれば、コモンモードチョークコイルに、インダクタとキャパシタからなる２つの直列回路を付加しただけの比較的簡単な構成で、しかも大きなインダクタンスを有するコイルを用いることなく、広い周波数範囲において効果的にコモンモードノイズを抑制することができる。また、第１の直列回路における第３のインダクタＬ２３に並列的に第２のキャパシタＣ２２を接続すると共に、第２の直列回路における第６のインダクタＬ２６に並列的に第４のキャパシタＣ２４を接続するようにしたので、主に第１および第２のインダクタＬ２１，Ｌ２２と第４および第５のインダクタＬ２４，Ｌ２５とにおける寄生成分による高域特性の悪化を改善することができる。これにより、寄生成分による周波数特性の悪化を改善し、広い周波数範囲において効果的にコモンモードノイズを抑制することが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

＜第３の実施の形態の変形例＞
図２５は、本実施の形態に係るノイズ抑制回路の変形例の回路構成を示している。この変形例に係るノイズ抑制回路は、図２３に示した回路における、第１の直列回路における第３のインダクタＬ２３と第２の直列回路における第６のインダクタＬ２６とを共通化したものである。以下、この変形例では共通化されたインダクタを第３のインダクタＬ２３と呼ぶ。第３のインダクタＬ２３において、磁芯は特に必須の構成ではなく、空心コイルの構成となっていても良い。また、極性が図示したものとは逆であっても良い。

この回路において、第１の直列回路の第１のキャパシタＣ２１の一端は第１のインダクタＬ２１と第２のインダクタＬ２２との間に接続されている。第２の直列回路の第３のキャパシタＣ２３の一端は第４のインダクタＬ２４と第５のインダクタＬ２５との間に接続されている。また、共通化された第３のインダクタＬ２３の一端が、第１および第２の直列回路の各キャパシタＣ２１，Ｃ２３の他端に接続されると共に、他端が接地されている。また、共通化された第３のインダクタＬ２３に対して、図２３の回路における第２および第４のキャパシタＣ２２，Ｃ２４が共通化されて並列接続されている。以下、この変形例では共通化されたキャパシタを第２のキャパシタＣ２２と呼ぶ。

図２６に、図１（Ａ）の回路における各回路値（図４）を基準として、この回路において良好な特性を得るための各回路値を示している。図示したように、例えば第２のキャパシタＣ２２のキャパシタンスに関しては、基本的には図１（Ａ）の回路における第２のキャパシタＣ２のキャパシタンスａＣと同様の値に設定すれば良い。

なお、図２７に示したように、この変形例の回路においても、直列回路における第３のインダクタＬ２３にさらに、抵抗Ｒ２１が並列接続された構成であっても良い。

なお、各実施の形態に係るノイズ抑制回路は、電力変換回路が発生するリップル電圧やノイズを低減する手段や、電力線通信において電力線上のノイズを低減したり、室内電力線上の通信信号が屋外電力線に漏洩することを防止する手段として利用することができる。

なお、本発明は上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明のノイズ抑制回路は、第１または第２の実施の形態に係るノーマルモードノイズ抑制用の回路と第３の実施の形態に係るコモンモードノイズ抑制用の回路とを備えていてもよい。

本発明の第１の実施の形態に係るノイズ抑制回路の第１および第２の構成例を示す回路図である。 第１および第２のインダクタの実際の構成例を示す図である。 本発明の第１の実施の形態に係るノイズ抑制回路の動作を説明するための回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路における第２のキャパシタの作用を説明するための回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路における第１の抵抗の作用を説明するための回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路の特性を求めるためのシミュレーションに用いた回路構成を示す図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスａＣの値を調整した場合における、減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスａＣの値を０に固定し、抵抗値Ｒａの値を可変させた場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスａＣの値を３ｐＦに固定し、抵抗値Ｒａの値を可変させた場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスａＣの値を６ｐＦに固定し、抵抗値Ｒａの値を可変させた場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスａＣの値を８ｐＦに固定し、抵抗値Ｒａの値を可変させた場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路において、キャパシタンスａＣの値を１０ｐＦに固定し、抵抗値Ｒａの値を可変させた場合における減衰特性のシミュレーション結果を示す特性図である。 本発明の第１の実施の形態に係るノイズ抑制回路の第１の変形例を示す回路図である。 第１の変形例に係るノイズ抑制回路の回路値を説明するための図である。 第１の変形例に係るノイズ抑制回路にさらに抵抗を付加した構成を示す回路図である。 本発明の第１の実施の形態に係るノイズ抑制回路の第２の変形例を示す回路図である。 第２の変形例に係るノイズ抑制回路の回路値を説明するための図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第１の構成例を示す回路図である。 図１８のノイズ抑制回路の回路値を説明するための図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第１の構成例にさらに抵抗を付加した構成を示す回路図である。 本発明の第２の実施の形態に係るノイズ抑制回路の第２の構成例を示す回路図である。 図２１のノイズ抑制回路の回路値を説明するための図である。 本発明の第３の実施の形態に係るノイズ抑制回路の第１の構成例を示す回路図である。 図２３のノイズ抑制回路の回路値を説明するための図である。 本発明の第３の実施の形態に係るノイズ抑制回路の第２の構成例を示す回路図である。 図２５のノイズ抑制回路の回路値を説明するための図である。 図２５のノイズ抑制回路にさらに抵抗を付加した構成を示す回路図である。 従来のノイズ抑制回路の一構成例を示す回路図である。 従来のノイズ抑制回路の問題点を説明するための回路図である。 従来のノイズ抑制回路の高域での等価回路を示す回路図である。

符号の説明

Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｃ３…第３のキャパシタ、Ｃ４…第４のキャパシタ、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｌ３…第３のインダクタ、Ｌ４…第４のインダクタ、Ｌ５…第５のインダクタ、Ｌ６…第６のインダクタ、３…第１の導電線、４…第２の導電線、１５…直列回路。

Claims (21)

1. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
   前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
   直列に接続された第３のインダクタと第１のキャパシタとからなり、一端が前記第１のインダクタと前記第２のインダクタとの間に接続され、他端が前記第２の導電線に接続された第１の直列回路と、
   前記第１の直列回路における前記第３のインダクタに対して並列接続された第２のキャパシタと
   を備えたことを特徴とするノイズ抑制回路。
2. 前記第１および第２のインダクタのインダクタンスが互いに同一の値である
   ことを特徴とする請求項１に記載のノイズ抑制回路。
3. 前記第１および第２のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、
   前記第１の直列回路における前記第３のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＩＬ、
   前記第２のキャパシタのキャパシタンスをａＣとしたとき、
   以下の条件を満足する
   ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−１）
   ことを特徴とする請求項２に記載のノイズ抑制回路。
4. 前記第１の直列回路における前記第３のインダクタに対して並列接続された第１の抵抗をさらに備えた
   ことを特徴とする請求項１ないし３のいずれか１項に記載のノイズ抑制回路。
5. 前記第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第４および第５のインダクタと、
   直列に接続された第６のインダクタと第３のキャパシタとからなり、一端が前記第４のインダクタと前記第５のインダクタとの間に接続され、他端が前記第１の導電線に接続された第２の直列回路と、
   前記第２の直列回路における前記第６のインダクタに対して並列接続された第４のキャパシタと
   をさらに備え、
   前記第１の直列回路の他端が、信号の入力側または出力側のいずれかの側において前記第２の導電線に接続され、
   前記第２の直列回路の他端が、前記第１の直列回路の他端が接続された側とは異なる側において前記第１の導電線に接続されている
   ことを特徴とする請求項１に記載のノイズ抑制回路。
6. 前記第１および第２のインダクタ、ならびに前記第４および第５のインダクタのインダクタンスがすべて同一の値である
   ことを特徴とする請求項５に記載のノイズ抑制回路。
7. 前記第１および第２のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、前記第４および第５のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＬＬ、
   前記第１の直列回路における前記第３のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、前記第２の直列回路における前記第６のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＩＬ、
   前記第２のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとをそれぞれａＣとしたとき、
   以下の条件を満足する
   ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−２）
   ことを特徴とする請求項６に記載のノイズ抑制回路。
8. 一端が前記第１の直列回路の他端に接続され、他端が前記第２の直列回路の他端に接続された第５のキャパシタをさらに備えた
   ことを特徴とする請求項５ないし７のいずれか１項に記載のノイズ抑制回路。
9. 前記第２の直列回路における前記第６のインダクタに対して並列接続された第２の抵抗をさらに備えた
   ことを特徴とする請求項５ないし８のいずれか１項に記載のノイズ抑制回路。
10. 第１および第２の導電線によって伝送され、これらの導電線の間で電位差を生じさせるノーマルモードノイズを抑制する回路であって、
    前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
    前記第２の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第３および第４のインダクタと、
    直列に接続された第５のインダクタと第１のキャパシタとからなり、一端が前記第１のインダクタと前記第２のインダクタとの間に接続され、他端が前記第３のインダクタと前記第４のインダクタとの間に接続された直列回路と、
    前記直列回路における前記第５のインダクタに対して並列接続された第２のキャパシタと
    を備えたことを特徴とするノイズ抑制回路。
11. 前記第１および第２のインダクタ、ならびに前記第３および第４のインダクタのインダクタンスがすべて同一の値である
    ことを特徴とする請求項１０に記載のノイズ抑制回路。
12. 前記第１および第２のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、前記第３および第４のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＬＬ、
    前記直列回路における前記第５のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＩＬ、
    前記第２のキャパシタのキャパシタンスをａＣとしたとき、
    以下の条件を満足する
    ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−３）
    ことを特徴とする請求項１１に記載のノイズ抑制回路。
13. 前記第１および第２のインダクタと前記第３および第４のインダクタとが、互いに電磁気的に結合されている
    ことを特徴とする請求項１０に記載のノイズ抑制回路。
14. 前記第１および第２のインダクタ、ならびに前記第３および第４のインダクタを組み合わせた全体のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、
    前記直列回路における前記第５のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＩＬ、
    前記第２のキャパシタのキャパシタンスをａＣとしたとき、
    以下の条件を満足する
    ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−４）
    ことを特徴とする請求項１３に記載のノイズ抑制回路。
15. 前記直列回路における前記第５のインダクタに対して並列接続された抵抗をさらに備えた
    ことを特徴とする請求項１０ないし１４のいずれか１項に記載のノイズ抑制回路。
16. 第１および第２の導電線を同じ位相で伝搬するコモンモードノイズを抑制する回路であって、
    前記第１の導電線に直列的に挿入され、かつ互いに電磁気的に結合された第１および第２のインダクタと、
    直列に接続された第３のインダクタと第１のキャパシタとからなり、一端が前記第１のインダクタと前記第２のインダクタとの間に接続され、他端が接地された第１の直列回路と、
    前記第１の直列回路における前記第３のインダクタに対して並列接続された第２のキャパシタと、
    前記第２の導電線に直列的に挿入されると共に、前記第１および第２のインダクタに磁気的に結合され、かつ互いに電磁気的に結合された第４および第５のインダクタと、
    直列に接続された第６のインダクタと第３のキャパシタとからなり、一端が前記第４のインダクタと前記第５のインダクタとの間に接続され、他端が接地された第２の直列回路と、
    前記第２の直列回路における前記第６のインダクタに対して並列接続された第４のキャパシタと
    を備えたことを特徴とするノイズ抑制回路。
17. 前記第３のインダクタと前記第６のインダクタは、磁気的に結合されている
    ことを特徴とする請求項１６に記載のノイズ抑制回路。
18. 前記第１および第２のインダクタ、ならびに前記第４および第５のインダクタのインダクタンスがすべて同一の値である
    ことを特徴とする請求項１６または１７に記載のノイズ抑制回路。
19. 前記第１および第２のインダクタ、ならびに前記第４および第５のインダクタを組み合わせた全体のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスをＣＬＬ、
    前記第１の直列回路における前記第３のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスと、前記第２の直列回路における前記第６のインダクタの自己共振周波数を決定している寄生容量成分のキャパシタンスとをそれぞれＣＩＬ、
    前記第２のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとをそれぞれａＣとしたとき、
    以下の条件を満足する
    ａＣ≦（ＣＬＬ×３）−ＣＩＬ ……（Ａ−５）
    ことを特徴とする請求項１８に記載のノイズ抑制回路。
20. 前記第１の直列回路における前記第３のインダクタに対して並列接続された第１の抵抗と、
    前記第２の直列回路における前記第６のインダクタに対して並列接続された第２の抵抗とをさらに備えた
    ことを特徴とする請求項１６ないし１９のいずれか１項に記載のノイズ抑制回路。
21. 前記第１の直列回路の第１のキャパシタの一端が前記第１のインダクタと前記第２のインダクタとの間に接続されると共に、前記第２の直列回路の第３のキャパシタの一端が前記第４のインダクタと前記第５のインダクタとの間に接続され、かつ、前記第１の直列回路の前記第３のインダクタと前記第２の直列回路の前記第６のインダクタとが共通化され、その共通化されたインダクタの一端が、前記第１および第２の直列回路の各キャパシタの他端に接続されると共に、他端が接地され、
    前記共通化されたインダクタに対して前記第２および第４のキャパシタが共通化されて並列接続されている
    ことを特徴とする請求項１６ないし２０のいずれか１項に記載のノイズ抑制回路。
    
    

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