JP4273117B2 - ２段電力変換回路 - Google Patents

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Description

本発明は、電力変換回路、例えばネットワークおよび通信の用途に使用される２段電力変換回路に関する。
今日の情報時代において、ネットワークおよび通信用途では情報帯域幅がますます必要となっている。帯域幅に対する要望が大きくなるにつれて、サービス品質（ＱｏＳ）においてデータの統合性をより保証し、かつシステム動作可能時間を最大化するための要求がますます増えている。この目的で、インテリジェントルーティング管理がしばしば採用される。例えばパケット配布ルーティングでは、データの流れはデータの小パケットに再編され、それぞれが別々のデータ経路を経由して最終的な宛て先へと送られここでパケットは最終的には元のデータの流れに再構成される。このようなルーティングは複雑な深層パケット処理を介してのみ行うことができるが、かかる処理はさらに速くかつよりパワフルなＮＰＵｓおよびＡＳＩＣｓを必要とする。
データ処理に対する要望が大きくなったことで、驚くまでもなく、特に内蔵配電の分野において内部ハードウェア設計が影響を受けてきた。通信ボードの標準サイズは比較的一定のままであるため、将来の設計がますます多くのプロセッサをボードに追加することを必要とするにつれて配電システムはさらに小さなスペースに設置しなければならない。同時に、構成部材数が増加すると必ず電力消費が増加する。電源をより小さなスペースに取り付けて電力に対する増大する要望を満足させるには、配電設計を最適化させて効率性を確保するべきである。より効率的な電源を設計すると散逸が小さくなるため発熱量が抑えられる。
今日のネットワーキングおよび通信システムの多くは嵩のあるバルクＡＣ／ＤＣ整流モジュールから４８Ｖ公称入力を受け取る電源構造を採用している。４８Ｖ入力は公称入力であるが、さまざまなシステムが公称の範囲内のいずれかの側で電力入力を受け取っている。例えば、汎用電気通信の電圧範囲は３６Ｖｉｎから７５Ｖｉｎであり、ＥＴＳＩ（ヨーロッパ電気通信標準入力）の電圧範囲は３６Ｖから６０Ｖである。他のシステムは規制された４８Ｖバスから＋／−１０％で作動する。いずれの配電方法を採用するかにかかわらず、入力電圧はできるかぎり最も電気的に効率がよく、かつ費用的に有効な方法で負荷点に配給されるべきである。
このようなより過酷な要求を満たすために、２段電力変換がボード搭載型の電力配給の新しい標準となりつつある。伝統的には、図１に示すように「ブリックス」と呼ばれる複数の独立した電力変換器１０５ａ、…、１０５ｎ−１、１０５ｎを使って、コンピュータマザーボードといったボード上のさまざまな低電圧負荷に電力供給していた。低電流の周辺への出力は、これらの「ブリックス」の内の１つによって生成された中間電力をＰＯＬｓ１１０ａ．．．１１０ｎを介して変換することにより供給されていた。
そして、ボード搭載配電設計の簡素性および柔軟性を高める試みとして、完全に規制された変換器を使って中間バス電圧を生成し、そして生成されたこの電圧は負荷点電力変換器（ＰＯＬｓ）を介して負荷点電圧に変換されていた。例えばある１つの態様（図示せず）では、−４８Ｖｉｎ公称入力は単一の独立した変換器を使って３．３ボルト中間バス電圧に変換される。この中間バス電圧はボード上のもっとも電力が不足している負荷に対しては直接供給されるが、電力があまり不足していない負荷はそれぞれのＰＯＬ変換器を介して電力を受け取る。スループット効率を最大化し、２段構成のうちいずれかの費用を最小化するためには、それぞれの電力変換段を注意深く最適化しなければならない。しかしながら、これらの構成のスループット効率は低い。
本願は、２００２年１１月１１日、２００２年１２月２３日、２００３年２月１４日、および２００３年６月９日にそれぞれ出願された、米国特許仮出願第６０／４２５，４２２号、第６０／４３６，３１６号、第６０／４４７，６３５号、および第６０／４７７，３１１号（それぞれＩＲ−２４１２ＰＲＯＶ、ＩＲ−２４１２ＰＲＯＶ ＩＩ、ＩＲ−２４１２ ＰＲＯＶ ＩＩＩ、およびＩＲ−２４１２ ＰＲＯＶ ＩＶ）の優先権に基づいておりまたこれを主張するものである。これら仮出願の開示は本願においてその全体を参考文献として援用する。
本発明の目的は、採用する構成部材が少ないと同時に多くの今日の用途に対するますます増大する電力要求を満たす、コストおよびスペースで効率的な配電設計を提供することにより従来の２段配電構成の欠点を克服することにある。この目的のために、本発明の例示的な実施態様では、独立型変換器は厳密に規制されたＰＯＬ変換器を使用する際に中間バス電圧を正確に制御する必要はないという事実を利用している。反対に、規制なしの変換器をオープンループで駆動することによって有効な性能を実現することができる。
デューティサイクル５０％で規制なしの規制方法で独立型ＤＣバス変換器をオープンループで駆動することによって、このような電力変換を制御するのに必要とされる制御および回路設計は非常に簡素となり、かつ高効率となる。なぜならオープンループ設計は伝統的な厳密に規制された電力変換設計の複雑なクローズドループ制御および過電圧保護回路系を必要としないからである。従って、かかる制御回路系は小さな空間で単一の一体型回路で実現できる。電力変換性能は最小限の電圧および電流ストレスを使って実現される。これは、より低い効果尺度（ＦＯＭ）でより効率的な電力ＭＯＳＦＥＴＳを見込んでいる。さらに、固定した５０％デューティサイクルは、簡素で高効率の自己駆動二次同期整流回路の使用を可能とすることによって信頼性を改善すると同時に入力および出力フィルタリングの必要性を最小限とする。
ここで簡素で新規のオープンループ制御構成を制御するには、２つの例示的な一体型回路コントローラが存在する。１つは半ブリッジ変換器であり、１つは全ブリッジ変換器である。本発明による例示的な半ブリッジ変換器を使って特定の範囲、例えば６０〜１６０Ｗの範囲の公称入力電力供給に変換できるが、本発明による全ブリッジ変換器は例えば１２０〜１６０Ｗの範囲で公称電力入力に変換することができる。固定された５０％デューティサイクルにより、出力電圧は係数Ｋで公称入力電圧に比例する。本発明による半ブリッジ変換器に関しては、係数Ｋは変圧器同調比によって分割される、例えば二分の一に等しい。本発明による全ブリッジ変換器に関しては係数Ｋは変圧器の同調比によって分割される、例えば１に等しい。従って、全ブリッジのトポロジーでは出力電圧選択に関してさらなる柔軟性を提供する。
基本的な案において、本発明よる１つの実施形態によれば、図２に示すように、公称−４８Ｖは単一の独立した変換器２１０を介して、１２Ｖの中間バス電圧２０５に変換される。そして中間バス電圧２０５はそれぞれのＰＯＬｓ２１５ａ、２１５ｂ、２１５ｃ、…、２１５ｎを介してさまざまな負荷点電圧に変換される。
ここで図３を参照すると、本発明による第１の例示的な半ブリッジ２段電力変換構成３００を見て取れる。電力変換構成３００は、オープンループで作動される単一の独立型の規制されないボード搭載型電力モジュール（ＢＭＰ）３０５を備えている。ＢＭＰ３０５は公称入力電圧３２０を中間バス電圧３２５に変換するよう作動させることができる。そして中間バス電圧３２５はさまざまな負荷点（ＰＯＬ）変換器３１０ａ、３１０ｂ、…、３１０ｎへと供給され、ここで中間バス電圧３２５はボード上のさまざまな負荷（図示せず）に電力供給するためにそれぞれの負荷点電圧３３０ａ、３３０ｂ、…、３３０ｎに変換される。
ここで図４を参照すると、図３のＢＭＰ電力モジュール３０５に使う例示的な半ブリッジ変換器回路４０５が見て取れる。半ブリッジ変換器回路４０５は、一次オープンループ反転回路４１０、一次バイアス回路４３０、二次整流およびフィルタリング回路４２５、および二次バイアス回路４２０を備えている。
一次オープンループ反転回路４１０は、端子（ＣＳ）、（ＣＴ）、（Ｇ）、（ＬＯ）、（Ｖｂ）、（ＨＯ）、（Ｖｓ）および（Ｖｃｃ）を持つ一次半ブリッジコントローラＩＣ４１５を備えている。ダイオードＤ１はＶｄｄとコントローラＩＣ４１５の端子（Ｖｂ）のとの間に接続されており、抵抗Ｒ１はＶｄｄとコントローラＩＣ４１５の端子（ＣＴ）との間に接続されており、コンデンサＣ１はＶｄｄとコントローラＩＣ４１５の端子（ＣＳ）、（Ｇ）との間に接続されており、コンデンサＣ２はコントローラＩＣ４１５の端子（ＣＴ）と接地との間に接続されていて、またコントローラＩＣ４１５の端子（ＣＳ）、（Ｇ）にも接続されており、コンデンサＣ３はコントローラＩＣ４１５の端子（Ｖｂ）と（Ｖｓ）との間に接続されており、そして端子（Ｖｃｃ）はＶｄｄに接続されている。一次オープンループ反転回路４１０はまた、４８ボルト公称入力３２０と接地との間の半ブリッジ構成においてノードＮ１で互いに接続されている電力ＭＯＳＦＥＴＳ Ｍ１、Ｍ２（例えば、ゲート駆動電圧が７．５ボルトといったバイアス電圧にクランプされている２つのＩＲＦ６６０３ ３０Ｖ ｎ−チャネルダイレクトＦＥＴ電力ＭＯＳＦＥＴＳ）も備えている。ノードＮ１はコントローラＩＣ４１５の端子（Ｖｓ）にも接続されている。ＭＯＳＦＥＴＳ Ｍ１、Ｍ２のゲートはそれぞれ端子（ＨＯ）、（ＬＯ）に接続されている。直列接続されたコンデンサＣ５およびＣ６と、コンデンサＣ４とは４８ボルト公称入力３２０と接地との間の半ブリッジＭＯＳＦＥＴＳ Ｍ１、Ｍ２に並列に接続されている。一次巻線Ｉ１はノードＮ２とコントローラＩＣ４１５の端子（Ｖｓ）との間に接続されている。
ＭＯＳＦＥＴの選択は、搭載箇所を小さいまま維持しつつ最小限の構成部材数も維持するための電気的および熱的効率の要求を満たすにあたって重要である。電力ＭＯＳＦＥＴＳ Ｍ１、Ｍ２は次世代ＭＯＳＦＥＴ技術を備えていてよく、また半ブリッジ構成に構成して、半ブリッジコントローラＩＣ４１５とともに動作するようにしてよい。パッケージング抵抗を事実上排除するためにダイレクトＦＥＴパッケージングもまた採用してよく、これにより全体のオン状態抵抗を低く見込むことが可能となる。さらに、ダイレクトＦＥＴ技術はプラスチックパッケージングを採用しているため、ダイレクトＦＥＴ ＭＯＳＦＥＴＳは上面冷却を採用する場合に非常に効率的である。一次バイアス回路４３０は、一次バイアスＭＯＳＦＥＴＳ Ｍ３、Ｍ４を含む二重ＦＥＴパッケージ４３５（例えばＩＲＦ７３８０ ｎ−チャネルＦＥＴｓ）、４８ボルト公称入力３２０とＭＯＳＦＥＴ Ｍ３との間に並列に接続されている抵抗Ｒ２、Ｒ３、４８ボルト公称入力３２０とＭＯＳＦＥＴ Ｍ４との間に接続されている抵抗Ｒ４、抵抗Ｒ４と接地との間に接続されている直列に接続されたツェナーダイオードＤ４，Ｄ５、ノードＮ３とＶｄｄとの間に接続されているダイオードＤ３、ＭＯＳＦＥＴ Ｍ４に接続されているダイオードＤ２、およびダイオードＤ２と接地との間に接続されている一次バイアス巻線Ｉ２を備えている。このようにして、起動時に線形レギュレータを介して、そして変圧器から定常状態で一次側バイアスが得られる。
二次整流およびフィルタリング回路４２５は、一次オープンループ反転回路４１０の一次巻線Ｉ１に磁気的に結合されている二次巻線Ｉ３を備えている。二次巻線Ｉ３は、ノードＮ４において互いに並列に接続されているＭＯＳＦＥＴＳ Ｍ５、Ｍ６の間に接続されている。抵抗Ｒ５およびコンデンサＣ７は、ＭＯＳＦＥＴ Ｍ５のソースおよびドレイン端子と並列に接続されているダイオードｄ６と並列に互いに接続されている。同様に、抵抗Ｒ６およびコンデンサＣ８は、ＭＯＳＦＥＴ Ｍ６のソースおよびドレイン端子と並列に接続されているダイオードＤ７と並列に互いに接続されている。Ｍ５、Ｍ６のゲートノードは各々がそれぞれの抵抗Ｒ７、Ｒ８を介してノードＮ４に接続されている。インダクタコイルＩ４はセンタータップノードＮ５に接続されており、コンデンサＣ９、Ｃ１０、Ｃ１１はインダクタコイルＩ４とノードＮ４との間に互いに並列に接続されている。二次整流およびフィルタリング回路４２５にもやはり２つの二次ＭＯＳＦＥＴＳ Ｍ７、Ｍ８が設けられている。ＭＯＳＦＥＴＳ Ｍ７、Ｍ８のゲートノードは互いに接続されている。ＭＯＳＦＥＴＳ Ｍ７、Ｍ８のソースノードはＭＯＳＦＥＴＳ Ｍ５、Ｍ６のゲートノードにそれぞれ接続されており、ＭＯＳＦＥＴＳ Ｍ７、Ｍ８のドレインノードはＭＯＳＦＥＴＳ Ｍ６、Ｍ５のドレインノードにそれぞれ接続されている。二次側ＭＯＳＦＥＴＳ Ｍ７、Ｍ８は、例えば自己駆動同期整流トポロジーに構成されているＩＲＦ６６０３ ダイレクトＦＥＴ ＭＯＳＦＥＴＳを使って実現してよい。
二次バイアス回路４２０は、一次バイアス回路４３０の一次バイアス配線Ｉ２に磁気的に結合されている二次バイアス配線Ｉ５を備えている。ダイオードＤ８、Ｄ９はノードＮ４とノードＮ６との間に直列に互いに接続されている。コンデンサＣ１２はノードＮ７に接続されている。バイアス配線Ｉ５はコンデンサＣ１２とノードＮ４との間に接続されている。抵抗Ｒ８はノードＮ６とＮ４との間にツェナーダイオードＤ１０と直列に接続されている。コンデンサＣ１３および抵抗Ｒ９はノードＮ４とＭＯＳＦＥＴＳ Ｍ７、Ｍ８のゲートとの間に並列に接続されている。このようにして二次バイアス回路４２０は、それぞれ異なる公称入力電圧で作動している２つのバス変換器の出力が並列に接続できるように設計されている。従って、二次バイアス回路４２０はたとえ２つのバス変換器のうちの１つが故障した場合でも半ブリッジ変換器回路４０５が作動し続けられるようにする。
ここで図７を参照すると、本発明による例示的な配電板７０５の正面および背面が見て取れる。配電板は１／８変換器ＢＭＰ出力ラインに９６％を超える効率で８Ｖ出力電圧で１５０Ｗを配送できる。これは従来の完全に規制され、ボード搭載型電力変換器と比較すると効率性が３〜５％高く、サイズが５０％小さい。プリント回路基板（ＰＣＢ）の電力損失を最小限にするために、配電板７０５は８層ＰＣＢボード構成といった多層ＰＣＢボード構成を持っていてよい。最上層および最下層は例えば２オンスの銅からなっていてよく、内部の６層は例えば４オンスの銅からなっていてよい。配電板７０５はまた、一次オープンループ反転回路４１０と二次整流およびフィルタリング回路４２５との間で電圧変換および分離を行うフラットなＰＱコアを持つ変圧器も備えていてよい。変圧器用の磁気コアは最大入力電圧および周波数に従って選択してよい。ＦＲ３材は高周波数で低損失のものを使用してよい。変圧器に非常に小さなエア間隙を設けて軽負荷において一次側のＭＯＳＦＥＴＳ Ｍ１、Ｍ２のターンオフ時間を短くするようにしてよい。エア間隔が１ミリメータの小型の１６０ｎＨ出力インダクタを使って出力および入力電流リップルを４アンペア未満に制限するようにしてよい。
半ブリッジコントローラＩＣ４１５は５０％デューティサイクルおよび最小限の外部構成部材数で一次ドライバＭＯＳＦＥＴＳ Ｍ１、Ｍ２用の高サイドおよび低サイド駆動信号を提供するように作動させることができる。半ブリッジコントローラＩＣ４１５のゲートドライブ能力は、ドライバまたはバッファを全く追加することなく新世代電力ＭＯＳＦＥＴＳ Ｍ１、Ｍ２を直接駆動するように最適化される。高サイド公称入力電圧３２０は、たとえ４８Ｖ公称入力電圧を使って図４の例示的な回路を実現した場合であっても、例えば１００Ｖという高い値であってよい。従って、この構成は電気通信、ネットワーキングおよび演算用に例えば２４Ｖから４８Ｖの間の広い公称入力電圧範囲を可能とする。さらに、一次側バイアス電圧は例えば１０〜１５Ｖの範囲としてさらに回路性能を最適化することができる。
磁束アンバランスを防止するために、高サイド駆動信号と低サイド駆動信号との間のパルス幅の差は所定のしきい値未満、例えば２５ｎｓ未満にすべきである。このことはある用途では重要となり得る。高サイドと低サイドの駆動信号間のスイッチング周波数およびデッドタイムは抵抗Ｒ１およびコンデンサＣ２の値を調整することによって異なる用途向けに変更することができる。スイッチング周波数は以下の数式によって決められる。
ｆｓ＝１／（２Ｒ１Ｃ２）
外部抵抗Ｒ１およびコンデンサＣ２もまた高サイドと低サイドの駆動信号間のデッドタイムを決める。ここで図５を参照すると、コンデンサＣ２を特定の容量値とした場合における抵抗Ｒ１の値とデッドタイムとの間の関係を示すチャートが見て取れる。デッドタイムは一次側ＭＯＳＦＥＴＳ Ｍ１、Ｍ２のターンオフ時間よりも長くして短絡電流を防止するようにすべきである。一次電力ＭＯＳＦＥＴＳのターンオフ時間は以下の数式によって見積もることができる。
ｔｏｆｆ＝（Ｑｇｄ＋Ｑｇｓ２）／Ｉｇ
ここで、ＱｇｄはＭＯＳＦＥＴゲートからドレインへの電荷（すなわち「ミラー」電荷）であり、Ｑｇｓ２は後しきい値ゲート電荷、およびＩｇは駆動電流である。
デッドタイム中は、二次ＭＯＳＦＥＴＳ Ｍ７、Ｍ８の本体ダイオードが導通する。従って、デッドタイムはできるだけ短く設定して効率性を最大化する一方、それでも一次側ＭＯＳＦＥＴＳ Ｍ１、Ｍ２が最悪の場合における作動条件ではターンオフとなるのに十分な時間が提供されるようにすべきである。
ここで図６を参照すると、図４の例示的な半ブリッジコントローラＩＣ４１５のさらなる詳細が見て取れる。コントローラＩＣ４１５全体がバイアスブロック６１０によって生成されるバイアス電圧（例えば１０から１５ボルト）で作動する。半ブリッジコントローラＩＣ４１５はＶｃｃおよびＶｂにそれぞれ割り当てられた不足電圧ロックアウト（ＵＶＬＯ）ブロック６０５、６５０を備えている。不足電圧監視機能により、すべてのタイミング信号が仕様内に確実に維持される。発振器ブロック６１５はデューティサイクルが５０％の、５５５タイプの発振波形信号Ｓ１を提供する。内部ソフトスタートブロック６３０により、信号Ｓ２、Ｓ３、Ｓ４のデューティサイクルが確実にゼロから５０％へと次第に増加するようにし、これにより起動中のインラッシュ電流が容易となる。高サイドおよび低サイドドライバ６５５、６６０は、ＭＯＳＦＥＴＳ ６６５、６７０、６７５、６８０を介して高いサイドおよび低サイドドライバ信号（ＨＯ）、（ＬＯ）で例えば１アンペアの電流を提供することが可能である。半ブリッジコントローラＩＣ４１５はまた電流源６４０、６４５、およびＭＯＳＦＥＴＳ ６９０、６９５を介した電流制限機能も備えている。
上述のように、半ブリッジコントローラＩＣ４１５を使ってオープンループで作動される、規制されない独立型ＤＣバス変換器、例えば４８Ｖ、２段ボード搭載型配電システムに用いるＤＣバス変換器を制御してよい。半ブリッジコントローラＩＣ４１５は性能、簡素性、および費用の面で最適化され、コントローラＩＣ４１５全体を単一のＳ０８パッケージといった単一のパッケージに一体化することができる。
ここで図９を参照すると、図３のＢＭＰ電力モジュール３０５用の例示的な全ブリッジ変換器回路９００が見て取れる。全ブリッジ変換器回路９００は、一次オープンループ反転回路９１０、一次バイアス回路９１５、および二次整流およびフィルタリング回路４２５を備えている。
一次オープンループ反転回路９１０は、端子（ＣＳ）、（Ｄ）、（ＣＴ）、（Ｇ１）、（ＬＯ１）、（Ｖｃｃ）、（ＶＢ１）、（ＨＯ１）、（ＶＳ１）、（Ｇ２）、（ＬＯ２）、（ＶＳ２）、（ＨＯ２）、および（ＶＢ２）を持つ一次全ブリッジコントローラＩＣ９０５を備えている。ダイオードＤ１１はＶｃｃとコントローラＩＣ９０５の端子（ＶＢ１）との間に接続されている。ダイオードＤ１２はＶｃｃとコントローラＩＣ９０５の端子（ＶＢ２）との間に接続されている。抵抗Ｒ１はＶｃｃとコントローラＩＣ９０５の端子（ＣＴ）との間に接続されている。コンデンサＣ１はＶｃｃとコントローラＩＣ９０５の端子（Ｇ１）との間に接続されている。コンデンサＣ２はコントローラＩＣ９０５の端子（ＣＴ）と接地との間に接続されている。コンデンサＣ１５はコントローラＩＣ９０５の端子（Ｖｂ１）、（ＶＳ１）の間に接続されている。端子（Ｖｃｃ）はＶｃｃに接続されている。コンデンサＣ１７およびＣ１８は４８ボルト公称入力３２０と接地との間に互いに並列に接続されている。そしてコンデンサＣ１６はコントローラＩＣ９０５の端子（ＶＳ２）および（ＶＢ２）の間に接続されている。一次オープンループ反転回路９０５はまた、電力ＭＯＳＦＥＴＳ Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２（例えば４つのＩＲＦ６６０３ ３０Ｖ ｎ−チャネルダイレクトＦＥＴ電力ＭＯＳＦＥＴＳ）も備えている。ＭＯＳＦＥＴ Ｍ９、Ｍ１０、およびＭ１１、Ｍ１２は全ブリッジ構成において４８ボルト公称入力３２０と接地との間でそれぞれノードＮ９，Ｎ１０で互いに接続されている。ノードＮ９もまたコントローラＩＣ９０５の端子（ＶＳ１）に接続されており、ノードＮ１０もまたコントローラＩＣ９０５の端子（ＶＳ２）に接続されている。ＭＯＳＦＥＴＳ Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２のゲートはそれぞれ端子（ＨＯ１）、（ＬＯ１）、（ＨＯ２）、（ＬＯ２）に接続されている。一次巻線Ｉ７はノードＮ９とＮ１０との間に接続されている。
一次バイアス回路９１５は、一次バイアスＭＯＳＦＥＴＳ Ｍ１５，Ｍ１６と、４８ボルト公称入力３２０とＭＯＳＦＥＴ Ｍ１５との間に並列に接続されている抵抗Ｒ１６，Ｒ１７と、４８ボルト公称入力３２０とＭＯＳＦＥＴ Ｍ４との間に接続されている抵抗Ｒ１８と、抵抗Ｒ１８と接地との間に接続されている直列に接続されたツェナーダイオードＤ１３、Ｄ１４、ＭＯＳＦＥＴ Ｍ１６に接続されたダイオードＤ１５と、ダイオードＤ１５と接地との間に接続された一次バイアス巻線Ｉ９と、コントローラＩＣ９０５の端子（ＣＳ）と接地との間に並列に互いに接続されている抵抗Ｒ１４およびコンデンサＣ２２と、コントローラＩＣ９０５の端子（ＣＳ）と接地との間にノードＮ１１で直列に接続されている抵抗Ｒ１５，Ｒ１３と、コントローラＩＣ９０５の端子（ＣＳ）と（ｒｍ）との間に接続されている抵抗Ｒ１９と、ノードＮ１１と接地との間に接続されている直列に接続されたダイオードＤ１６，Ｄ１７と、ノードＮ１１と接地との間に接続されている直列に接続されたダイオードＤ１８，Ｄ１９、直列に接続されたダイオードＤ１６、Ｄ１７とＤ１８、Ｄ１９との間に接続されているコイルＩ１０とを備えている。
二次整流およびフィルタリング回路９２０は、一次オープンループ反転回路９１０の一次巻線Ｉ７に磁気的に結合された二次巻線Ｉ１１を備えている。二次巻線Ｉ１１は、ノードＮ１２で互いに接続されているＭＯＳＦＥＴＳ Ｍ１７、Ｍ１８の間に接続されている。ＭＯＳＦＥＴＳ Ｍ１７、Ｍ１８のゲートノードは各々がそれぞれの抵抗Ｒ１１、Ｒ１０を介してノードＮ１２に接続されている。インダクタコイルＩ８はセンタータップノードＮ１３に接続されており、コンデンサＣ１９、Ｃ２０、Ｃ２１はインダクタコイルＩ８とノードＮ１２との間で並列に互いに接続されている。二次整流およびフィルタリング回路４２５には２つの二次ＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４も設けられている。ＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４のゲートノードは互いに接続されている。ツェナーダイオードＤ２０およびコンデンサＣ２３はＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４のゲートノードとノードＮ１２との間で互いに並列に接続されている。抵抗Ｒ１２はＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４のゲートノードとインダクタコイルＩ８との間に接続されている。ＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４のソースノードはそれぞれＭＯＳＦＥＴＳ Ｍ１７、Ｍ１８のゲートノードに接続されており、ＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４のドレインノードはそれぞれＭＯＳＦＥＴＳ Ｍ１８、Ｍ１７のドレインノードに接続されている。二次側ＭＯＳＦＥＴＳ Ｍ１３、Ｍ１４は、例えば自己駆動同期整流トポロジーに構成されているＩＲＦ６６０３ ダイレクトＦＥＴ ＭＯＳＦＥＴＳを使って実現してよい。
全ブリッジコントローラおよびドライバＩＣ９０５は、図４の半ブリッジコントローラ４１５に類似しているが、電流制限機能モードが改善されておりまた柔軟なソフトスタート能力をもっている。電流制限機能は一時的な中断モードを持っており、このモードでは一時的な中断期間中はコンデンサによって外部から制御してよい。一次側電流は電流変圧器によって検知される。例えば１５０対１のターン比といった高いターン比を持っている。検知されたＡＣ電流情報は整流され、そしてＲＣフィルタリング後、ドライバＩＣ９０５の電流検知ピン（ＣＳ）に入力として提供される。
このコントローラＩＣ９０５は全ブリッジ回路向けに設計されているため、ＭＯＳＦＥＴＳ Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２用の４つのゲート駆動信号をそれぞれ提供する。コントローラは５０％デューティサイクルでそれぞれの分岐を交互にオンする。２つの分岐間のターンオン期間の差は、たとえば２５ｎｓ未満として、磁束アンバランスを防止するようにすべきである。２つのＭＯＳＦＥＴＳ間のターンオンおよびターンオフのタイミング差もまた２５ｎｓ未満とすべきである。
ここで図１０を参照すると、電流制限設定が２１Ａ、電流負荷設定が２２Ａ、および公称入力電圧が４８Ｖでの一時的中断モードの最中の出力電圧波形を示すグラフが見て取れる。図１０に示すように、コントローラＩＣ９０５は所定の期間中に一回変換器をオンしようと試みている。例えば、所定の期間はコンデンサＣ１４の値を調整することによって例えば５００ｍｓに設定してよい。
半ブリッジコントローラＩＣ４１５および全ブリッジコントローラＩＣ９０５は両方とも重なり合う周波数範囲内で簡単に外部と同期できるように設計されている。この目的のために、タイミング抵抗Ｒ１を取り除く必要があり、図１１に示すようにタイミングコンデンサＣ２をＩＣ４１５、９０５と外部同期源との間に接続する必要がある。自己発振モードでは、外部タイミング抵抗Ｒ１を通る電流がタイミングコンデンサＣ２に充電される。ＩＣ４１５、９０５のいずれかの（ＣＴ）端子における電圧が所定のしきい値よりも高い場合、例えばＩＣ供給電圧ＶｃｃまたはＶｄｄの半分の場合にはいつでも、コントローラＩＣ４１５、９０５の内部ドライバがタイミングコンデンサＣ２を放電させ始める。端子（ＣＴ）における電圧が所定のしきい値となった後、例えば、供給電圧ＶｃｃまたはＶｄｄの５分の１となった後、コントローラＩＣ４０５、９１５は内部ドライバを使用不可としまたタイミングコンデンサＣ２の放電を停止させて、抵抗Ｒ１を通る電流が再びコンデンサＣ２を充電し始めるようにする。
動作の同期モードでは、外部コンデンサＣ２は外部同期源の立ち上がりを（ＣＴ）端子に接続される。端子（ＣＴ）における電圧が所定のしきい値よりも高い場合、例えばＩＣ供給電圧の半分であるときはいつでも、コントローラＩＣ４１５、９０５における内部ドライバが端子（ＣＴ）の電圧を放電させ始める。端子（ＣＴ）における電圧が所定のしきい値未満の場合、例えばＩＣ４１５、９０５供給電圧の５分の１の場合には、ＩＣ４１５、９０５はドライバを使用不可とし、またタイミングコンデンサＣ２の放電を停止させる。負エッジが印加されると、内部ダイオードが端子（ＣＴ）における電圧をリセットし、外部タイミングコンデンサＣ２両端の電圧をゼロボルトに維持する。外部タイミングコンデンサＣ２両端の電圧がゼロに達すると、コンデンサＣ２は次の外部正パルスの準備が整う。同期モードでは、デッドタイムは端子（ＣＴ）における内部インピーダンスおよび外部タイミングコンデンサＣ２の容量によってのみ決まる。
自己発振モードではタイミング抵抗Ｒ１が低すぎるということはあり得ず、これにより最大作動周波数を制限している。通常、タイミング抵抗Ｒ１は２ｋΩといった所定の値よりも高くされるべきである。抵抗Ｒ１の抵抗値が低い程、ＩＣ４１５、９０５の内部放電ドライバ用のシンク電流が高くなる。同期モードではタイミング抵抗Ｒ１は取り除かれるため、より高い作動周波数を実現できる。同期モードでの最大作動周波数は外部の一次側ＭＯＳＦＥＴＳを駆動することから導かれる電力損失によって決定される。
従来の２段電力変換構成を示しているブロック図である。 本発明による基本的な２段電力変換構成を示しているブロック図である。 本発明による第１の例示的な電力変換構成を示しているブロック図である。 本発明によるボード搭載型電力モジュール用の例示的な電力変換回路である。 本発明による半ブリッジドライバＩＣのデッドタイムを示しているグラフである。 図４の半ブリッジドライバのブロック図である。 本発明による例示的な電力変換ボードの正面および背面の図である。 電力変換効率対出力負荷電流を示しているグラフである。 本発明によるボード搭載型電力モジュール用の他の例示的な電力変換回路である。 一時的な中断波形を示しているグラフである。 自己発振モードまたは同期型モードのいずれかで駆動するよう図４の半ブリッジドライバＩＣを構成するための２つの方法を示している。

Claims (15)

  1. 公称入力電圧を中間バス電圧に変換するよう作動可能な規制されていない独立型ボード搭載型電力モジュールであって、
    前記独立型ボード搭載型電力モジュールは、オープンループで制御されるものであって、互いに磁気的に結合されている一次オープンループ反転回路、一次バイアス回路、中間バス電圧を生成する二次同期整流およびフィルタリング回路、および二次バイアス回路を備え、
    前記一次オープンループ反転回路は、半ブリッジコントローラＩＣ、および半ブリッジ構成に接続されている一対のＭＯＳＦＥＴＳを備え、
    前記半ブリッジコントローラＩＣは、５０％デューティサイクルで高サイド駆動信号および低サイド駆動信号を提供して一対のＭＯＳＦＥＴＳを交互に制御するよう作動可能であり、
    前記高サイド駆動信号と前記低サイド駆動信号との間のパルス幅の差は、磁束アンバランスを防止するために、所定の閾値未満であり、
    中間バス電圧をそれぞれの負荷点電圧に変換してそれぞれの負荷に電力供給するように作動可能な複数の厳密に規制された負荷点変換器、
    を備えることを特徴とする、電力変換回路。
  2. 前記一次オープンループ反転回路は、タイミング抵抗およびタイミングコンデンサを備えており、コントローラＩＣのデッドタイムおよびスイッチング周波数は、前記タイミング抵抗およびタイミングコンデンサの値に従って調整されることを特徴とする、請求項１に記載の電力変換回路。
  3. 前記一対のＭＯＳＦＥＴＳは、ダイレクトＦＥＴｓを備えることを特徴とする、請求項１に記載の電力変換回路。
  4. 前記半ブリッジコントローラＩＣは、少なくとも２つのモードで駆動され得、前記モードのうち一方は、自己発振モードであり、前記モードのうち他方は、同期モードであることを特徴とする、請求項１に記載の電力変換回路。
  5. 公称入力電圧を中間バス電圧に変換するよう作動可能な規制されていない独立型ボード搭載型電力モジュールであって、
    前記独立型ボード搭載型電力モジュールは、オープンループで制御されるものであって、互いに磁気的に結合されている一次オープンループ反転回路、一次バイアス回路、中間バス電圧を生成する二次同期整流およびフィルタリング回路、および二次バイアス回路を備え、
    前記一次オープンループ反転回路は、全ブリッジコントローラＩＣ、および全ブリッジ構成に接続されている２対のＭＯＳＦＥＴＳを備え、
    前記コントローラＩＣは、５０％デューティサイクルで高サイド駆動信号および低サイド駆動信号を提供して前記２対のＭＯＳＦＥＴＳを交互に制御するよう制御可能であり、
    前記高サイド駆動信号と前記低サイド駆動信号との間のパルス幅の差は、磁束アンバランスを防止するために、所定の閾値未満であり、
    中間バス電圧をそれぞれの負荷点電圧に変換してそれぞれの負荷に電力供給するように作動可能な複数の厳密に規制された負荷点変換器、
    を備えることを特徴とする、電力変換回路。
  6. 前記一次オープンループ反転回路は、タイミング抵抗およびタイミングコンデンサを備えており、全ブリッジコントローラＩＣのデッドタイムおよびスイッチング周波数は前記タイミング抵抗およびタイミングコンデンサの値に従って調整可能であることを特徴とする、請求項５に記載の電力変換回路。
  7. 前記２対のＭＯＳＦＥＴＳは、ダイレクトＦＥＴｓを備えることを特徴とする、請求項５に記載の電力変換回路。
  8. 前記全ブリッジコントローラＩＣは、少なくとも２つのモードで駆動され得、前記モードのうち１つは、自己発振モードであり、前記モードのうち他方は、同期モードであることを特徴とする、請求項５に記載の半ブリッジ電力変換回路。
  9. 公称入力電圧を中間バス電圧に変換するように作動可能な独立した規制されないボード搭載型電力モジュールを備え、前記ボード搭載型電力モジュールは、オープンループで制御されるものであり、および中間バス電圧をそれぞれの負荷点電圧に変換してそれぞれの負荷数に電力供給するように作動可能な複数の厳密に規制された負荷点変換器を備えた電力変換回路とともに使用される半ブリッジコントローラＩＣであって、前記半ブリッジコントローラＩＣは、
    前記半ブリッジコントローラＩＣを作動させるためのバイアス電圧を生成するバイアス回路、
    前記半ブリッジコントローラＩＣの電力供給ピンにおける電圧をモニタするよう作動可能な不足電圧ロックアウト回路、
    ５０％デューティサイクルを持つタイミング信号を提供する発振器回路、
    タイミング信号のデューティサイクルが確実にゼロから５０％デューティサイクルへと次第に増加するようにして起動中のインラッシュ電流を容易にするソフトスタート回路、
    前記半ブリッジコントローラＩＣは５０％デューティサイクルで高サイド駆動信号および低サイド駆動信号を提供してＭＯＳＦＥＴＳを交互に制御するものであって、ＭＯＳＦＥＴ駆動信号を提供して互いに半ブリッジ構成に接続されている一対のＭＯＳＦＥＴＳを制御する高サイドおよび低サイドドライバと、を備え、
    前記高サイド駆動信号と前記低サイド駆動信号との間のパルス幅の差は、磁束アンバランスを防止するために、所定の閾値未満であることを特徴とする半ブリッジコントローラＩＣ。
  10. 前記ＭＯＳＦＥＴＳは、一対のダイレクトＦＥＴｓを備えることを特徴とする、請求項９に記載の半ブリッジコントローラＩＣ。
  11. 公称入力電圧を中間バス電圧に変換するよう作動可能な規制されていない独立型ボード搭載型電力モジュールであって、前記独立型ボード搭載型電力モジュールは、オープンループで制御され、前記規制されていない独立型ボード搭載型電力モジュールは、半ブリッジコントローラＩＣを備えており、前記半ブリッジコントローラＩＣは、バイアス電圧を生成して前記半ブリッジコントローラＩＣを作動させるバイアス回路、前記半ブリッジコントローラＩＣの電力供給ピンにおける電圧をモニタするよう作動可能な不足電圧ロックアウト回路、５０％デューティサイクルを持つタイミング信号を提供する発信器回路、タイミング信号のデューティサイクルが確実にゼロから５０％デューティサイクルへと次第に増加するようにして起動中のインラッシュ電流を容易にするソフトスタート回路、ＭＯＳＦＥＴ駆動信号を提供して互いに半ブリッジ構成に接続されている一対のＭＯＳＦＥＴＳを制御する高サイドおよび低サイドドライバを備えており、前記半ブリッジコントローラＩＣは５０％デューティサイクルで高サイド駆動信号および低サイド駆動信号を提供してＭＯＳＦＥＴＳを交互に制御するものであり、前記高サイド駆動信号と前記低サイド駆動信号との間のパルス幅の差は、磁束アンバランスを防止するために、所定の閾値未満である、規制されていない独立型ボード搭載型電力モジュール、および中間バス電圧をそれぞれの負荷点電圧に変換してそれぞれの負荷に電力供給するよう作動可能な複数の厳密に規制された負荷点変換器、を備えることを特徴とする電力変換回路。
  12. 前記ボード搭載型電力モジュールは、一次オープンループ反転回路、一次バイアス回路、二次整流およびフィルタリング回路、および二次バイアス回路を備えており、前記一次オープンループ反転回路は、前記二次整流およびフィルタリング回路に磁気的に結合されており、前記一次バイアス回路は前記二次バイアス回路に磁気的に結合されており、前記二次整流およびフィルタリング回路は前記中間バス電圧を生成することを特徴とする、請求項１１に記載の電力変換回路。
  13. 前記一次オープンループ反転回路は、タイミング抵抗およびタイミングコンデンサを備えており、コントローラＩＣのデッドタイムおよびスイッチング周波数は、前記タイミング抵抗およびタイミングコンデンサの値に従って調整されることを特徴とする、請求項１２に記載の電力変換回路。
  14. 前記一対のＭＯＳＦＥＴＳは、ダイレクトＦＥＴｓを備えることを特徴とする、請求項１２に記載の電力変換回路。
  15. 前記半ブリッジコントローラＩＣは、少なくとも２つのモードで駆動され得、前記モードのうち一方は自己発振モードであり、前記モードのうち他方は、同期モードであることを特徴とする、請求項１２に記載の電力変換回路。
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