KR20050071685A - 두 단계 전력 변환 회로 - Google Patents

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Abstract

전력 변환 회로가 제공된다. 상기 회로는 공칭 입력 전압을 중간 버스 전압으로 변환하는 동작을 하는 고립 보드 실장 전력 모듈과, 상기 보드 실장 전력 모듈은 비조정되고 개루프에서 제어되며; 그리고 상기 중간 버스 전압을, 부하 각각에 전력을 공급하도록 부하 포인트 전압들로 변환하는 작동을 하는 정밀하게 조정된 복수의 부하 포인트 변환기들을 포함한다.

Description

두 단계 전력 변환 회로{TWO STAGE POWER CONVERSION CIRCUIT}
본 발명은 전력 변환 회로들에 관한 것이며, 예를 들면, 네트워킹 및 통신 애플리케이션들에서 사용되는 두-단계 전력 변환 회로들에 관한 것이다.
오늘날의 정보시대에서, 네트워킹 및 통신 애플리케이션들은 점점 더 많은 정보 대역폭을 필요로 한다. 대역폭에 대한 요구의 증가와 함께, 데이터의 무결성을 확실하게 보장하고 시스템 가동 시간(up-time)을 최대화하기 위한 서비스의 품질(QoS)에 대한 요구가 지속적으로 증대되고 있다. 이러한 목적으로, 종종 지능형 라우팅 관리(intelligent routing management)가 이용된다. 예를 들면, 패킷 분배 라우팅에서, 데이터 스트림들은 작은 데이터 패킷들로 재편성되어 각가 개별 데이터 경로를 통해 최종 목적지로 라우팅되며, 이 목적지에서 이들 패킷들은 본래 데이터 스트림들로 복원된다. 이러한 라우팅은 복잡한 딥 패킷(deep packet) 처리를 통해서만 달성되고, 이러한 처리는 더욱 빠르고 강력한 NPU 및 ASIC들을 필요로 한다.
데이터 처리에 대한 요구의 증가가 내부 하드웨어 디자인, 특히, 온-보드(on-board) 전력 분배 영역에서의 디자인에 영향을 미치는 것은 놀라울 것이 없다. 미래 디자인들에서 보드에 더 많은 프로세서가 추가되어야 하지만, 통신 보드의 표준 크기는 상대적으로 일정하게 유지되기 때문에, 전력 분배 시스템들은 갈수록 작은 공간 내에서 실행되어야 한다. 동시에, 소자수의 증가는 필연적으로 전력 소모를 증가시킨다. 전원을 작은 공간 내에 설치하고 증가한 전력 요구를 충족시키기 위해, 전력 분배 디자인은 효율을 높이도록 최적화되어야 한다. 더욱 효율적인 전원 디자인은 손실을 줄이므로 열을 감소시킨다.
오늘날의 수많은 네트워킹 및 통신 시스템은 벌크 AC/DC 정류기 모듈로부터 48V 공칭 입력을 수신하는 전력 구조를 사용한다. 48V 입력은 공칭 입력이지만, 많은 시스템들이 공칭 값의 전후 범위 내의 전력 입력을 받아들일 것이다. 예를 들면, 범용 전기통신 전압 범위(universal telecom voltage range)는 36Vin내지 75Vin이고, ETSI(European Telecom Standard Input) 전압 범위는 36V 내지 60V이다. 다른 시스템들은 +/-10%로 조정된 48V 버스로부터 동작한다. 이용되는 전력 분배 방법에 관계없이, 입력 전압은 가능한 가장 전기적으로 효율적이고 비용 효과적인 방법으로 부하 포인트(point of load)에 분배되어야 한다.
상기 필요한 요구들을 충족시키기 위해, 두-단계 전력 변환이 온-보드 전력 전달을 위한 새로운 표준이 되고 있다. 종래에, 도 1에 도시된 바와 같이, "브릭(brick)"이라고 불리는 복수의 고립 전력 변환기(converter)들(105a,...,105n-1,105n)이 컴퓨터 마더보드와 같은 보드 상의 다양한 저전압 부하들에 전력을 공급하도록 사용되었다. 이러한 "브릭들" 중 하나로부터 생산된 중간 전력을 POL들(110a,...110n)을 통해 변환함으로써 저 전류 주변장치 출력(lower current peripheral output)들이 공급된다.
그 다음, 온-보드 전력 분배 디자인의 단순성과 유연성을 증대하는 노력에 있어서, 완전하게 조정된 변환기들이 중간 버스 전압들을 생성하도록 사용되었고, 그 다음, 이 전압들은 부하 포인트 전력 변환기들(POL들)을 통해 부하 포인트 전압들로 변환된다. 예를 들면, 일 방법에서, -48Vin 공칭 입력은 단일 고립 변환기를 사용하여 3.3V 중간 버스 전압으로 변환된다. 상기 중간 버스 전압은 보드 상에서 가장 전력이 부족한 부하에 직접 공급되는 반면에, 전력이 덜 부족한 부하들은 POL 변환기들을 통해 각각 전력을 공급받는다. 다른 방법에서, 도 2에 도시된 바와 같이, 공칭 -48V는 단일 고립 변환기(210)를 통해 중간 버스 전압(205) 12V로 변환된다. 그 다음, 중간 버스 전압(205)은 POL들(215a,215b,215c...,215n)을 통해 다수의 부하 포인트 전압으로 각각 변환된다. 처리량 효율을 최대화하고 두-단계 모두에서 비용을 최소화하기 위해, 각 전력 변환 단계는 신중하게 최적화되어야 한다. 그러나, 복수의 고립 변환기들을 이용하는 전력 분배 디자인들에 비해 이러한 방법들의 처리량 효율은 일반적으로 낮다.
도 1은 종래의 두-단계 전력 변환 구조를 도시하는 블럭 다이어그램이다.
도 2는 다른 종래의 두-단계 전력 변환 구조를 도시하는 블럭 다이어그램이다.
도 3은 본 발명에 따른 예시적인 제 1 전력 변환 구조를 도시하는 블럭 다이어그램이다.
도 4는 본 발명에 따른 보드 실장 전력 모듈(board mounted power module)용 예시적인 전력 변환 회로이다.
도 5는 본 발명에 따른 하프-브리지 구동기 IC의 데드타임(dead time)을 도시하는 그래프이다.
도 6은 도 4의 하프-브리지 구동기 IC의 블럭 다이어그램이다.
도 7은 본 발명에 따른 예시적인 전력 변환 보드의 앞면과 뒷면을 도시한다.
도 8은 출력 부하 전류에 대한 전력 변환 효율을 도시하는 그래프이다.
도 9는 본 발명에 따른 보드 실장 전력 모듈용 다른 예시적인 전력 변환 회로이다.
도 10은 히컵(hiccup) 파형을 도시하는 그래프이다.
도 11은 도 4의 하프-브리지 구동기 IC를 자기-발진(self-oscillating) 모드 혹은 동기식 모드에서 작동하도록 구성하는 두 가지 방법을 도시한다.
본 발명의 목적은 적은 수의 소자들을 사용하는 비용 및 공간 효율적인 전력 분배 디자인을 제공함으로써 종래의 두-단계 전력 분배 방법들의 단점들을 극복하는 동시에, 오늘날의 많은 애플리케이션의 갈수록 증가하는 전력 요구들을 충족시키는 것이다. 이러한 목적으로, 본 발명의 예시적인 실시예는 정밀하게 조정된 POL 변환기들을 이용할 때, 고립 변환기가 중간 버스 전압을 정밀하게 제어할 필요가 없다는 사실을 이용한다. 오히려, 변환기 개루프(open loop)를 비조정(unregulated) 방식으로 작동함으로써 성능이 효과적으로 될 수 있다.
개루프 디자인은 종래의 정밀하게 조정된 전력 변환 디자인들의 과전압 보호 회로소자 및 복잡한 폐루프(closed loop) 제어를 필요로 하지 않기 때문에, 50% 듀티 싸이클을 갖는 비조정 방식으로 고립 DC 버스 변환기 개루프를 작동함으로써, 이러한 전력 변환을 제어하는데 필요한 제어 및 회로 디자인은 매우 단순하고 대단히 효율화된다. 따라서, 이러한 제어 회로소자는 작은 공간에서 단일 집적 회로들에서 실시된다. 더 효율적인 전력 MOSFET들이 더 낮은 감도 지수들(Figures of Merit)(FOMs)을 갖도록 하는 최소화된 전압 및 전력 스트레스들을 사용함으로써 전력 변환이 달성된다. 게다가, 고정된 50% 듀티 싸이클은 단순하고 매우 효율적인 자기 구동 제 2 동기식 정류 회로(self-driven secondary synchronous rectification circuit)를 사용함으로써 신뢰성을 개선하면서, 입력 및 출력 여과에 대한 필요를 최소화한다.
본 명세서에 소개된 단순하고 새로운 개루프 제어 방법을 제어하기 위해, 두 개의 예시적인 집적 회로 제어기가 소개되며, 하나는 하프-브리지(half-bridge) 변환기용이고 다른 하나는 풀-브리지(full-bridge) 변환기용이다. 본 발명에 따른 예시적인 하프-브리지 변환기가 공칭 입력 전력원들을 특정된 범위(예컨대, 60-160W범위)로 변환하도록 사용되는 반면, 본 발명에 따른 풀-브리지 변환기는 공칭 전력 입력들을 예컨대 120-160W 범위로 변환할 수 있다. 고정된 50% 듀티 싸이클 대문에, 출력 전압은 K의 비율로 공칭 입력 전압에 비례한다. 본 발명에 따른 하프-브리지 변환기들에 대해서, K는 예컨대 1/2을 변압기 권선비(turns ratio)로 나눈 값과 같다. 본 발명에 따른 풀-브리지에 대해서, K는 1을 변압기 권선비로 나눈 값과 같다. 그러므로, 풀-브리지 토폴로지들은 출력 전압 선택에 있어서 더욱 유연하다.
도 3에서, 본 발명에 따른 제 1 예시적인 하프-브리지 두-단계 전력 변환 구조(300)가 도시된다. 전력 변환 구조(300)는 개루프에서 동작하는 단일 고립 비조정 보드 실장 전력 모듈(BMP)(305)을 포함한다. BMP(305)는 공칭 입력 전압(320)을 중간 버스 전압(325)으로 변환하도록 작동한다. 그 다음, 중간 버스 전압(325)은 다수의 부하 포인트(POL) 변환기들(310a,310b...,310n)로 공급되며, 이 변환기들은 상기 보드 상의 다수의 부하들(도시되지 않음)에 전력을 공급하도록 중간 버스 전압(325)을 각각의 부하 포인트 전압들(330a,330b,..,330n)로 변환한다.
도 4에서, 도 3의 BMP 전력 모듈(305)용 예시적인 하프-브리지 변환기 회로(405)가 도시된다. 하프-브리지 변환기 회로(405)는 제 1 개루프 반전 회로(inversion circuit)(410), 제 1 바이어스 회로(430), 제 2 정류 및 여과 회로(425), 그리고 제 2 바이어스 회로(420)를 포함한다.
제 1 개루프 반전 회로(410)는 단자들(CS,CT,G,LO,Vb,HO,Vs 및 Vcc)를 구비하는 제 1 하프-브리지 제어기 IC(415)를 포함한다. 다이오드(D1)는 Vdd와 제어기 IC(415)의 단자(Vb) 사이에 연결되고; 저항(R1)은 Vdd와 제어기 IC(415)의 단자(CT)에 연결되고; 커패시터(C1)는 Vdd와 제어기 IC(415)의 단자들(CS,G) 사이에 연결되고; 커패시터(C2)는 제어기 IC(415)의 단자(CT)와 접지 사이에 연결되고, 여기서 접지는 또한 제어기 IC(415)의 단자들(CS,G)에도 연결되며; 커패시터(C3)는 제어기 IC(415)의 단자 (Vb 및 Vs) 사이에 연결되고; 그리고 단자(Vcc)는 Vdd에 연결된다. 제 1 개루프 반전 회로(410)는 48V 공칭 입력(320)과 접지 사이의 하프-브리지 구조의 노드(N1)에서 서로 간에 연결된 전력 MOSFET들(M1,M2)(예컨대 게이트 구동 전압이 7.5V와 같은 바이어스 전압으로 고정된 두 개의 IRF6603 30V n-채널 DirectFET MOSFET들)을 또한 포함한다. 노드(N1)는 또한 제어기 IC(415)의 단자(Vs)에 연결된다. MOSFET들(M1,M2)의 게이트들은 각각 단자들(HO,LO)에 연결된다. 직렬로 연결된 커패시터(C5 및 C6)와 커패시터(C4)는 48V 공칭 입력(320)과 접지 사이의 하프 브리지 MOSFET들(M1,M2)과 병렬로 연결된다. 제 1 코일(winding)(I1)은 노드(N2)와 제어기 IC(415)의 단자(Vs) 사이에 연결된다.
MOSFET 선택은 작은 총체적 솔루션 풋프린트(overall solution footprint)를 유지함과 아울러 최소 소자 수를 유지하기 위한 전기적 및 열적 효율 요건을 충족시키는데 중요하다. 전력 MOSFET들(M1,M2)은 차세대 MOSFET 기술을 포함하고 하프-브리지 제어기 IC(415)와 함께 동작하도록 하프-브리지 구성에서 구성된다. DirectFET 패키징은 실질적으로 패키징 저항을 제거하는데 또한 사용되며, 따라서 전체 온-상태 저항을 낮춘다. 게다가, directFET 기술은 플라스틱 패키징을 이용하기 때문에, directFET MOSFET들은 상부 냉각이 이용될 때 매우 효율적이다. 제 1 바이어스 회로(430)는 제 1 바이어스 MOSFET들(M3,M4)을 구비하는 이중 FET 패키지(435)(예컨대.,IRF7380 n-채널 FET들); 48V 공칭 입력(320)과 MOSFET(M3) 사이에 병렬로 연결된 저항들(R2,R3); 48V 공칭 입력(320)과 MOSFET(M4) 사이에 연결된 저항(R4); 저항(R4)과 접지 사이에 연결된 직렬 연결 제너 다이오드들(D4,D5); 노드(N3)와 Vdd 사이에 연결된 다이오드(D3); MOSFET(M4)에 연결된 다이오드(D2); 그리고 다이오드(D2)와 접지 사이에 연결된 제 1 바이어스 코일(I2)을 포함한다. 이러한 방식으로, 제 1 측 바이어스는 시동(start-up)시에 선형적인 조정기를 통해 얻어지고, 그 다음 정상 상태에서는 변압기로부터 얻어진다.
제 2 정류 및 여과 회로(425)는 제 1 개루프 반전 회로(410)의 제 1 코일(I1)에 자기적으로 결합된 제 2 코일(I3)을 포함한다. 제 2 코일(I3)은 노드(N4)에서 서로 결합된 MOSFET들(M5,M6) 사이에 연결된다. 저항(R5)과 커패시터(C7)는 다이오드(D6)와 병렬로 서로 연결되고, 다이오드(D6)는 MOSFET(M5)의 소스와 드레인 단자들과 병렬로 연결된다. 유사하게, 저항(R6)과 커패시터(C8)는 다이오드(D7)와 병렬로 서로 연결되고, 상기 다이오드(D7)는 MOSFET(M6)의 소스와 드레인 단자들과 병렬로 연결된다. (M5,M6)의 게이트 노드들은 각각 저항들(R7,R8)을 통해 노드(N4)에 각자 연결된다. 인덕터 코일(I4)은 중앙 탭 노드(N5)에 연결되고, 커패시터들(C9,C10,C11)은 인덕터 코일(I4)과 노드(N4) 사이에서 서로 병렬로 연결된다. 제 2 정류 및 여과 회로(425)는 또한 두 개의 제 2 MOSFET들(M7,M8)을 포함한다. MOSFET들(M7,M8)의 게이트 노드들은 서로 연결되어 있다. MOSFET들(M7,M8)의 소스 노드들은 MOSFET들(M5,M6)의 게이트 노드들에 각각 연결되고, MOSFET들(M7,M8)의 드레인 노드들은 MOSFET들(M5,M6)의 드레인 노드들에 각각 연결된다. 제 2 측 MOSFET들(M7,M8)은 예컨대, 자기 구동 동기식 정류 토폴로지에서 구성된 IRF6603 directFET MOSFET들을 이용하여 실시된다.
제 2 바이어스 회로(420)는 제 1 바이어스 회로(430)의 제 1 바이어스 코일(I2)에 자기적으로 결합된 제 2 바이어스 코일(I5)을 포함한다. 다이오드들(D8,D9)은 노드들(N4,N6) 사이에서 직렬로 서로 연결되고; 커패시터(C12)는 노드(N7)에 연결되고; 바이어스 코일(I5)은 커패시터(C12)와 노드(N4) 사이에 연결되고; 저항(R8)과 제너 다이오드(D10)는 노드들(N6,N4) 사이에서 직렬로 연결되고; 그리고 커패시터(C13)와 저항(R9)은 노드(N4)와 MOSFET들(M7,M8)의 게이트들 사이에서 병렬로 연결된다. 이러한 방식으로, 제 2 바이어스 회로(420)는 두 개의 버스 변환기들(각각 다른 공칭 입력 전압들에서 동작)의 출력들이 병렬로 연결되도록 한다. 그러므로, 비록 두 개의 버스 변환기들 중 하나가 실패할지라도, 제 2 바이어스 회로(420)는 하프-브리지 변환기 회로(405)가 계속 동작하도록 한다.
도 7에서, 본 발명에 따른 예시적인 전력 보드(705)의 앞면 및 뒷면이 도시된다. 전력 보드는 1/8 변환기 BMP 출력 라인에서 96% 이상의 효율을 구비하는 8V 출력 전압에서 150W를 전달할 수 있다. 이는 종래 완전하게 조정된 보드 실장 전력 전화기들보다 3-5% 고효율을 보유하면서도 50% 작은 크기를 갖는다. 인쇄 회로 기판(PCB)의 전력 손실을 최소화하기 위해, 전력 보드(705)는 8-층 PCB 보드 구조와 같은 다중-층 PCB 보드 구조를 갖는다. 최상위 층 및 최하위 층은 예컨대 구리 2온스(ounce)를 포함하고, 내부의 여섯 층은 예컨대 구리 4 온스를 포함한다. 전력 보드(705)는 상기 제 1 개-루프 반전 회로(410)와 제 2 정류 및 여과 회로(425) 사이에서의 전압 변환 및 격리를 제공하는 플랫(flat) PQ 코어들을 구비한 변압기를 포함한다. 변압기용 자기 코어는 최대 입력 전압과 주파수에 따라 선택될 것이다. FR3 물질이 고주파수에서 손실이 작기 때문에 사용된다. 변압기에서 매우 작은 에어갭(airgap)은 가벼운 부하가 걸릴 때 제 1 측 MOSFET들(M1,M2)의 턴오프 시간을 감소시킨다. 1mm의 에어갭을 갖는 작은 160nH 출력 인덕터는 출력 및 입력 전류 리플(ripple)이 4A 이하가 되도록 제한하는데 사용된다.
하프-브리지 제어기 IC(415)는 제 1 구동기 MOSFET들(M1,M2)에 하이-사이드 및 로우-사이드 구동 신호들을 제공하여 50% 듀티 싸이클 및 최소 외부 소자를 갖도록 한다. 하프-브리지 제어기 IC(415)의 게이트 구동 능력은 추가의 구동기나 버퍼없이 새로운 세대 전력 MOSFET들(M1,M2)을 직접 구동하도록 최적화된다. 도 4의 예시적인 회로가 48V 공칭 입력 전압을 사용하여 실시될 수 있을지라도, 하이-사이드 공칭 입력 전압(320)은 예컨대 100V만큼 높을 수 있다. 그러므로, 이러한 구조는 통신, 네트워킹 및 컴퓨팅 애플리케이션을 위한 광범위한 공칭 입력 전압 범위(예컨대, 24V-48V)를 허용 한다. 게다가, 제 1 측 바이어스 전압은 회로 성능을 더욱 최적화하기 위해 예컨대 10-15V범위로 정할 수 있다.
일부 애플리케이션들에서 고려사항인 자기 플럭스 불균형을 방지하도록 하이-사이드 및 로우-사이드 구동 신호들 사이의 펄스 폭 차이는 소정의 임계 이하(예컨대, 25ns 이하)이어야 한다. 하이-사이드 및 로우-사이드 구동 신호들 사이의 데드타임 및 스위칭 주파수는 저항(R1) 및 커패시터(C2)의 값을 조정함으로써 애플리케이션마다 변경될 수 있다. 스위칭 주파수는 하기의 공식으로부터 결정된다:
외부 저항(R1) 및 커패시터(C2)는 하이-사이드 및 로우-사이드 구동 신호들 사이의 데드타임을 또한 결정할 수 있다. 도 5에서, 커패시터(C2)를 일정 값으로 고정하고, 저항(R1)의 값과 데드타임 사이의 관계를 보여주는 차트가 도시된다. 슛 스루(shoot through) 전류를 방지하기 위해 데드타임은 제 1 측 MOSFET들(M1,M2)의 턴오프 시간보다 길어야 한다. 제 1 측 MOSFET들의 턴오프 시간은 하기의 공식에 의해 개산될 수 있다:
여기서 Qgd는 MOSFET 게이트-to-드레인 전하(즉, "밀러(MILLER)" 전하)이고, Qgs2는 포스트-임계(post-threshold) 게이트 전하이며, 그리고 Ig는 구동 전류이다.
데드타임 동안에, 제 2 MOSFET들(M7,M8)의 몸체 다이오드들은 동작한다. 그러므로, 데드타임은 제 1 측 MOSFET들(M1,M2)이 최악의 작동 조건하에서 턴오프 하도록 충분한 시간을 제공하는 반면, 효율을 최대화하기 위해 가능한 짧게 설정되어야 한다.
도 6에서, 도 4의 예시적인 하프-브리지 제어기 IC(415)를 더욱 상세하게 도시한다. 제어기 IC(415) 전체는 바이어싱 블럭(610)에 의해 생성된 바이어스 전압(예컨대, 10-15V)에서 동작한다. 하프-브리지 제어기 IC(415)는 각각 Vcc 및 Vb에 설정된 저전압 록아웃(UVLO) 블럭들(605,650)을 포함한다. 저전압 록아웃 기능은 모든 타이밍 신호가 특정 범위 내에 있도록 한다. 발진기 블럭(615)은 50% 듀티 싸이클을 갖는 555-유사 신호(S1)를 제공한다. 내부 소프트-시동 블럭(630)은 신호들(S2,S3,S4)의 듀티 싸이클이 0에서 50%까지 점진적으로 증가하게 하여, 시동시에 난입(in-rush) 전류를 제거한다. 하이-사이드 및 로우-사이드 구동기들(655,660)은 MOSFET 들(665,670,675,680)을 통해 하이-사이드 및 로우-사이드 구동기 신호들(HO,LO) 상에 예컨대 1A의 전류를 제공할 수 있다. 하프-브리지 제어기 IC(415)는 전류원(640,645) 및 MOSFET들(690,695)을 통한 전류 제한 기능을 또한 갖는다.
상술한 바와 같이, 하프-브리지 제어기 IC(415)는 개루프에서 동작하는 비조정 고립 DC 버스 변환기들(예컨대, 48V 두-단계 온보드 전력 분배 시스템들에서 사용되는 DC 버스 변환기들)을 제어하는데 사용될 수 있다. 제어기 IC(415) 전체는 단일 S08 패키지와 같은 단일 패키지 내에 집적될 수 있으므로, 하프-브리지 제어기 IC(415)는 성능, 단순성 및 비용에 있어 최적화된다.
도 9에서, 도 3의 BMP 전력 모듈(305)에서 사용되는 예시적인 풀-브리지 변환기 회로(900)가 도시된다. 풀-브리지 변환기 회로(900)는 제 1 개루프 반전 회로(910), 제 1 바이어스 회로(915), 그리고 제 2 정류 및 여과 회로(425)를 포함한다.
제 1 개루프 반전 회로(910)는 단자들(CS, D, CT, G1, LO1, Vcc, VB1, HO1, VS1, G2, LO2, VS2, HO2 및 VB2)를 구비한 제 1 풀-브리지 제어기 IC(905)를 포함한다. 다이오드(D11)는 Vcc와 제어기 IC(905)의 단자(VB1) 사이에 연결되고; 다이오드(D12)는 Vcc와 제어기 IC(905)의 단자(VB2) 사이에 연결되고; 저항(R1)은 Vcc와 제어기 IC(905)의 단자(CT) 사이에 연결되고; 커패시터(C1)는 Vcc와 제어기 IC(905)의 단자(G1) 사이에 연결되고; 커패시터(C2)는 제어기 IC(905)의 단자(CT)와 접지 사이에 연결되고; 커패시터(C15)는 제어기 IC(905)의 단자들(Vb1 및 VS1) 사이에 연결되고; 단자(Vcc)는 Vcc에 연결되고; 커패시터(C17 및 C18)는 48V 공칭 입력(320)과 접지 사이에서 서로 병렬로 연결되고; 그리고 커패시터(C16)는 제어기 IC(905)의 단자(VS2 및 VB2)들 사이에 연결된다. 제 1 개루프 반전 회로(905)는 전력 MOSFET들(M9,M10,M11,M12)(예컨대, 네 개 IRF6603 30V n-채널 DirectFET 전력 MOSFET들)을 또한 포함한다. MOSFET들(M9,M10 및 M11,M12)은 48V 공칭 입력(320)과 접지 사이에서 풀-브리지 구조의 노드(N9,N10)에서 서로 연결된다. 노드(N9)는 또한 제어기 IC(905)의 단자(VS1)에 연결되고, 그리고 노드(N10)는 제어기 IC(905)의 단자(VS2)에 또한 연결된다. MOSFET들(M9,M10,M11,M12)의 게이트들은 단자들(HO1 ,LO1,HO2,LO2)에 각각 연결된다. 제 1 코일(I7)은 노드들(N9 및 N10) 사이에 연결된다.
제 1 바이어스 회로(915)는 제 2 바이어스 MOSFET들(M15,M16)과; 48V 공칭 입력(320)과 MOSFET(M15) 사이에서 병렬로 연결된 저항들(R16,R17)과; 48V 공칭 입력(320)과 MOSFET(M14) 사이에 연결된 저항(R18)과; 저항(R18)과 접지 사이에서 직렬로 연결된 제너 다이오드들(D13,D14)과; MOSFET(M16)에 연결된 다이오드(D15)와; 다이오드(D15)와 접지 사이에 연결된 제 1 바이어스 코일(I9)과; 제어기 IC(905)의 단자(CS)와 접지 사이에서 서로 병렬로 연결된 저항(R14) 및 커패시터(C22)와; 제어기 IC(905)의 단자(CS)와 접지 사이의 노드(11)에 직렬로 연결된 저항들(R15,R13)과; 제어기 IC(905)의 단자(CS)와 (rm) 사이에 연결된 저항(R19)와: 노드(N11)와 접지 사이에서 직렬로 연결된 다이오드들(D16,D17)과; 노드(N11)와 접지 사이에서 직렬로 연결된 다이오드들(D18,D19)과; 그리고 직렬로 연결된 다이오드들(D16,D17 및 D18,D19) 사이에 연결된 코일(I10)을 포함한다.
제 2 정류 및 여과 회로(920)는 제 1 개루프 반전 회로(910)의 제 1 코일(I7)에 자기적으로 결합된 제 2 코일(I11)을 포함한다. 제 2 코일(I11)은 노드(12)에서 서로 연결된 MOSFET들(M17,M18) 사이에 연결된다. MOSFET들(M17,M18)의 게이트 노드들은 각각 저항들(R11,R10)을 통하여 노드(N12)에 각자 연결된다. 인덕터 코일(I8)은 중앙 탭 노드(N13)에 연결되고, 커패시터들(C19,C20,C21)은 인덕터 코일(I8)과 노드(N12) 사이에서 서로 병렬로 연결된다. 제 2 정류 및 여과 회로(425)는 두 개의 제 2 MOSFET들(M13,M14)을 또한 포함한다. MOSFET들(M13,M14)의 게이트 노드들은 서로 연결된다. 제너 다이오드(D20)와 커패시터(C23)는 MOSFET들(M13,M14)의 게이트 노드들과 노드(N12) 사이에서 서로 병렬로 연결된다. 저항(R12)은 MOSFET들(M13,M14)의 게이트 노드들과 코일(I8) 사이에 연결된다. MOSFET들(M13,M14)의 소스 노드들은 MOSFET들(M17,M18)의 게이트 노드들에 각각 연결되고, MOSFET들(M13,M14)의 드레인 노드들은 MOSFET들(M17,M18)의 드레인 노드들에 각각 연결된다. 제 2 측 MOSFET들(M13,M14)은 예컨대 자기 구동 동기식 정류 토폴로지에서 구성된 IRF6603 DirectFET MOSFET들을 이용하여 실시될 수 있다.
풀-브리지 제어기 및 구동기 IC(905)는 도 4의 하프-브리지 제어기(415)와 유사하지만, 개량된 전류 제한 기능 모드와 유연한 소프트-시동 능력을 갖는다. 전류 제한 기능은 히컵 모드를 갖고, 히컵 기간 동안에 커패시터에 의해 외부적으로 제어될 것이다. 제 1 측 전류는 높은 권선비(예컨대,150:1)를 갖는 전류 변압기에서 감지된다. 감지된 AC 전류 정보는 정류되어 RC 여과된 후, 구동기 IC(905)의 전류 감지 핀(CS)에 입력으로서 공급된다.
이러한 제어기 IC(905)가 풀-브리지 회로용으로 디자인되기 때문에, 이는 MOSFET들(M9,M10,M11,M12) 각각에 네 개의 게이트 구동 신호들을 제공한다. 제어기는 택일적으로 50% 듀티 싸이클을 갖는 각 브랜치(branch)를 턴온한다. 두 개의 브랜치들 사이에서의 턴온 기간의 차이는 자기 플럭스 불균형을 방지하기 위해 예컨대 25ns 이하이어야 한다. 두 개의 MOSFET들 사이의 턴온 및 턴오프 타이밍 차이도 또한 25ns 이하이어야 한다.
도 10에서, 21A의 전류 제한 설정, 22A 전류 부하 설정, 및 48V 공칭 입력 전압에서 히컵 모드 동안의 출력 전압 파형을 보여주는 그래프가 도시된다. 도 10에 도시된 바와 같이, 제어기 IC(905)는 소정의 기간 동안에 변환기를 한번 턴온하려고 한다. 예를 들면, 상기 소정의 기간은 커패시터(C14)의 값을 조정함으로써 예컨대 500ms로 설정할 수 있다.
하프-브리지 제어기 IC(415) 및 풀-브리지 제어기 IC(905) 모두는 라이드(ride) 주파수 범위 내에서 용이한 외부 동기화를 허용하도록 디자인된다. 이러한 목적으로, 도 11에 도시된 바와 같이, 타이밍 저항(R1)은 제거되고, 그리고 타이밍 커패시터(C2)는 IC(415,905)와 외부 동기화 소스 사이에 연결된다. 자기 발진 모드에서, 외부 타이밍 저항(R1)을 통하는 전류는 타이밍 커패시터(C2)를 충전한다. IC(415,905) 어느 하나의 단자(CT)에서의 전압이 소정의 임계(예컨대 IC 공급 전압 Vcc 혹은 Vdd의 1/2)보다 큰 때는, 제어기 IC(415,905)의 내부 구동기는 타이밍 커패시터(C2)를 방전하기 시작한다. 단자(CT)에서의 전압이 소정의 임계(예컨대,공급 전압 Vcc 혹은 Vdd의 1/5)보다 작게 된 후에는, 제어기 IC(415,905)는 내부 구동기를 작동하지 않게 하고 타이밍 커패시터(C2)의 방전을 멈추게 하여 저항(R1)을 통해 흐르는 전류가 다시 커패시터(C2)를 충전하기 시작한다.
동기식 작동 모드에서, 외부 커패시터(C2)는 외부 동기화 소스의 상승 에지들을 단자(CT)에 결합한다. 단자(CT)에서의 전압이 소정의 임계(예컨대, IC 공급 전압의 1/2)보다 큰 때는, 제어기 IC(415,905)에서의 내부 구동기는 단자(CT)에서의 전압을 방전하기 시작한다. 단자(CT)에서의 전압이 소정의 임계(예컨대 IC(415,905) 공급 전압의 1/5)보다 작은 때는, IC(415,905)는 구동기를 작동하지 않게 하고 타이밍 커패시터(C2)의 방전을 멈춘다. 음의 에지가 인가될 때는, 내부 다이오드는 단자(CT)에서의 전압을 재설정하고 외부 타이밍 커패시터(C2) 양단의 전압을 0V로 유지한다. 외부 타이밍 커패시터(C2) 양단의 전압이 0에 도달한 후, 커패시터(C2)는 다음 외부 양의 펄스를 준비한다. 동기식 모드에서, 데드타임은 단자(CT)에서의 내부 임피던스 및 외부 타이밍 커패시터(C2)의 커패시턴스에 의해 결정된다.
자기-발진 모드에서, 최대 작동 주파수를 제한하기 위해 타이밍 저항(R1)은 너무 낮아서는 안 된다. 일반적으로, 타이밍 저항(R1)은 소정의 값(예컨대,2kΩ)보다 커야한다. 저항(R1)의 저항값이 낮을수록, IC(415,905)의 내부 방전 구동기를 위한 싱크(sink) 전류는 커진다. 동기식 모드에서 타이밍 저항(R1)이 제거되기 때문에, 동작 주파수가 더 커진다. 동기식 모드에서 최대 동작 주파수는 외부 제 1 측 MOSFET들을 구동하는 것의 전력 소모에 의해 결정된다.
[관련출원]
본 출원은 2002년 11월 11일, 2002년 12월 23일, 2003년 2월 14일, 및 2003년 6월 9일에 각각 제출된 미국 가출원 번호 60/425,422; 60/436,316; 60/447,635; 및 60/477,311(IR-2412 PROV, IR-2412 PROVⅡ, IR-2412Ⅲ, IR-2412Ⅳ,각각)에 근거하고, 상기 출원들에 대한 우선권을 주장하며, 상기 개시 내용은 본 명세서에서 참조로서 인용된다.

Claims (20)

  1. 공칭 입력 전압을 중간 버스 전압으로 변환하는 동작을 하는 비조정 고립 보드 실장 전력 모듈과, 여기서 상기 고립 보드 실장 전력 모듈은 개루프에서 제어되며; 그리고
    상기 중간 버스 전압을, 부하 각각에 전력을 공급하도록 부하 포인트 전압들로 변환하는 동작을 하는 정밀하게 조정된 복수의 부하 포인트 변환기들을 포함하는 것을 특징으로 하는 전력 변환 회로.
  2. 제 1항에 있어서,
    상기 보드 실장 전력 모듈은 제 1 개루프 반전 회로, 제 1 바이어스 회로, 제 2 동기식 정류 및 여과 회로, 그리고 서로 자기적으로 결합된 제 2 바이어스 회로를 포함하며,
    상기 동기식 정류 및 여과 회로는 상기 중간 버스 전압을 생성하는 것을 특징으로 하는 전력 변환 회로.
  3. 제 2항에 있어서,
    상기 제 1 개루프 반전 회로는 하프-브리지 제어기 IC 및 하프-브리지 구조로 연결된 MOSFET들 쌍을 포함하며,
    상기 제어기 IC는 50% 듀티 싸이클로 상기 MOSFET들 쌍을 택일적으로 제어하는 동작을 하는 것을 특징으로 하는 전력 변환 회로.
  4. 제 3항에 있어서,
    상기 제 1 개루프 반전 회로는 타이밍 저항 및 타이밍 커패시터를 포함하며,
    상기 제어기 IC의 데드타임 및 스위칭 주파수는 상기 타이밍 저항 및 상기 타이밍 커패시터의 값들에 따라 조정되는 것을 특징으로 하는 전력 변환 회로.
  5. 제 4항에 있어서,
    상기 스위칭 주파수는 공식 에 따라 결정되고,
    여기서 fs는 상기 스위칭 주파수이고, R1은 상기 타이밍 저항의 값이며, 그리고 C2는 상기 타이밍 커패시터의 값인 것을 특징으로 하는 전력 변환 회로.
  6. 제 3항에 있어서,
    상기 MOSFET들 쌍은 DirectFET들을 포함하는 것을 특징으로 하는 전력 변환 회로.
  7. 제 3항에 있어서,
    상기 하프-브리지 제어기 IC는 적어도 두 가지 모드에서 동작하며,
    상기 모드들 중 하나는 자기-발진 모드이고, 상기 모드들 중 다른 하나는 동기식 모드인 것을 특징으로 하는 전력 변환 회로.
  8. 제 2항에 있어서,
    상기 제 1 개루프 반전 회로는 풀-브리지 제어기 IC 및 풀-브리지 구조로 연결된 두 개의 MOSFET들 쌍들을 포함하며,
    상기 제어기 IC는 50% 듀티 싸이클로 상기 두 개의 MOSFET들 쌍들을 택일적으로 제어하는 동작을 하는 것을 특징으로 하는 전력 변환 회로.
  9. 제 8항에 있어서,
    상기 제 1 개루프 반전 회로는 타이밍 저항 및 타이밍 커패시터를 포함하며,
    상기 풀-브리지 제어기 IC의 데드타임 및 스위칭 주파수는 상기 타이밍 저항 및 상기 타이밍 커패시터의 값들에 따라 조정되는 것을 특징으로 하는 전력 변환 회로.
  10. 제 9항에 있어서,
    상기 스위칭 주파수는 공식 에 따라 결정되고,
    여기서 fs는 상기 스위칭 주파수이고, R1은 상기 타이밍 저항의 값이며, 그리고 C2는 상기 타이밍 커패시터의 값인 것을 특징으로 하는 전력 변환 회로.
  11. 제 8항에 있어서,
    상기 두 개의 MOSFET들 쌍들은 DirectFET들을 포함하는 것을 특징으로 하는 전력 변환 회로.
  12. 제 8항에 있어서,
    상기 풀-브리지 제어기 IC는 적어도 두 가지 모드에서 동작하며,
    상기 모드들 중 하나는 자기-발진 모드이고, 상기 모드들 중 다른 하나는 동기식 모드인 것을 특징으로 하는 전력 변환 회로.
  13. 공칭 입력 전압을 중간 버스 전압으로 변환하도록 동작하는 비조정 고립 보드 실장 전력 모듈과, 여기서 상기 보드 실장 전력 모듈은 개루프에서 제어되며; 그리고
    상기 중간 버스 전압을, 부하 각각에 전력을 공급하도록 부하 포인트 전압들로 변환하는 동작을 하는 정밀하게 조정된 복수의 부하 포인트 변환기들을 포함하는 전력 변환 회로용 하프-브리지 제어기 IC로서,
    상기 하프-브리지 제어기 IC를 작동하는 바이어스 전압을 생산하는 바이어싱 회로와;
    상기 하프-브리지 제어기 IC의 전력원 핀 상의 전압을 모니터하는 동작을 하는 저전압 록아웃 회로와;
    50% 듀티 싸이클을 갖는 타이밍 신호를 제공하는 발진기 회로와;
    시동시에 난입 전류를 완화하기 위해 상기 타이밍 신호의 상기 듀티 싸이클을 0에서 50%까지 점진적으로 증가시키는 소프트-시동 회로와; 그리고
    하프-브리지 구조에서 서로 연결된 MOSFET들 쌍을 제어하도록 MOSFET 구동 신호를 제공하는 하이-사이드 및 로우-사이드 구동기들을 포함하며,
    상기 하프-브리지 제어기 IC는 50% 듀티 싸이클로 상기 MOSFET들을 택일적으로 제어하는 것을 특징으로 하는 하프-브리지 제어기 IC.
  14. 제 13항에 있어서,
    상기 MOSFET들은 DirectFET들 쌍을 포함하는 것을 특징으로 하는 하프-브리지 제어기 IC.
  15. 공칭 입력 전압을 중간 버스 전압으로 변환하는 동작을 하는 비조정 고립 보드 실장 전력 모듈과; 그리고
    상기 중간 버스 전압을, 부하 각각에 전력을 공급하도록 부하 포인트 전압들로 변환하는 동작을 하는 정밀하게 조정된 복수의 부하 포인트 변환기들을 포함하여 구성되며,
    상기 고립 보드 실장 전력 모듈은 개루프에서 제어되며,
    상기 비조정 고립 보드 실장 전력 모듈은 하프-브리지 제어기 IC를 포함하며,
    상기 하프-브리지 제어기 IC는 상기 하프-브리지 제어기 IC를 작동하는 바이어스 전압을 생산하는 바이어싱 회로와, 상기 하프-브리지 제어기 IC의 전력원 핀 상의 전압을 모니터하는 동작을 하는 저전압 록아웃 회로와, 50% 듀티 싸이클을 갖는 타이밍 신호를 제공하는 발진기 회로와, 시동시 난입 전류를 완화하기 위해 상기 타이밍 신호의 상기 듀티 싸이클을 0에서 50%까지 점진적으로 증가시키는 소프트-시동 회로와, 그리고 하프-브리지 구조에서 서로 연결된 MOSFET들 쌍을 제어하도록 MOSFET 구동 신호를 제공하는 하이-사이드 및 로우-사이드 구동기들을 포함하며,
    상기 하프-브리지 제어기 IC는 50% 듀티 싸이클로 상기 MOSFET들을 택일적으로 제어하는 것을 특징으로 하는 전력 변환 회로.
  16. 제 15항에 있어서,
    상기 보드 실장 전력 모듈은 제 1 개루프 반전 회로, 제 1 바이어스 회로, 제 2 정류 및 여과 회로, 그리고 제 2 바이어스 회로를 포함하며,
    상기 제 1 개루프 반전 회로는 상기 제 2 정류 및 여과 회로에 자기적으로 결합되며,
    상기 제 1 바이어스 회로는 상기 제 2 바이어스 회로에 자기적으로 결합되며,
    상기 제 2 정류 및 여과 회로는 상기 중간 버스 전압을 생성하는 것을 특징으로 하는 전력 변환 회로.
  17. 제 16항에 있어서,
    상기 제 1 개루프 반전 회로는 타이밍 저항 및 타이밍 커패시터를 포함하며,
    상기 제어기 IC의 데드타임 및 스위칭 주파수는 상기 타이밍 저항 및 상기 타이밍 커패시터의 값들에 따라 조정되는 것을 특징으로 하는 전력 변환 회로.
  18. 제 17항에 있어서,
    상기 스위칭 주파수는 공식 에 따라 결정되고,
    여기서 fs는 상기 스위칭 주파수이고, R1은 상기 타이밍 저항의 값이며, 그리고 C2는 상기 타이밍 커패시터의 값인 것을 특징으로 하는 전력 변환 회로.
  19. 제 16항에 있어서,
    상기 MOSFET들 쌍은 DirectFET들을 포함하는 것을 특징으로 하는 전력 변환 회로.
  20. 제 16항에 있어서,
    상기 하프-브리지 제어기 IC는 적어도 두 가지 모드에서 동작하며,
    상기 모드들 중 하나는 자기-발진 모드이고, 상기 모드들 중 다른 하나는 동기식된 모드인 것을 특징으로 하는 전력 변환 회로.
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