JP4267205B2

JP4267205B2 - ラジオ受信機

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Publication number: JP4267205B2
Application number: JP2000576543A
Authority: JP
Inventors: ダニッシュアリ
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 1998-10-08
Filing date: 1999-09-14
Publication date: 2009-05-27
Anticipated expiration: 2019-09-14
Also published as: KR100681324B1; DE69917431D1; EP1046233A1; JP2002527978A; CN1290427A; GB9821839D0; CN1114997C; KR20010032854A; WO2000022735A1; EP1046233B1; US6590943B1; DE69917431T2

Description

【０００１】
【技術分野】
本発明は、デジタルラジオ受信機又はラジオ受信機の受信部、及び斯かるデジタルラジオ受信機を具現化する集積回路に関する。
【０００２】
【背景技術】
１９９７年１２月発行のIEEE Journal of Solid-State Circuits第３２巻、第１２号の第1935〜1950頁にS.A. Jantzi、K.W. Martin及びAdel S. Sedraにより掲載された“デジタルラジオ用の直角帯域通過ΔΣ変調”なる題名の記事は、低ＩＦ受信機構成における重要な部品は、直角信号に対して帯域通過アナログ／デジタル変換を実施する部品であると述べている。この記事は、ＩＦに狭い帯域信号を有するＩ及びＱ出力を持つような直接変換受信機の低ＩＦ変形例に言及している。これらの出力は、複素の、即ち直角の偽信号防止フィルタ処理を受け、且つ、これら出力は次いで直角帯域通過シグマ−デルタ変調器と協同してデジタル化される。該変調器は複素アナログ入力信号を取り込み、狭帯域幅内で上記複素入力を表す複素デジタル出力を生成する。複素である該出力のスペクトルは、直流に対して非対称であり得る。高次シグマ−デルタ変調器の数学的シミュレーションは、常に安定した実施化には繋がるとは限らず、結果として設計するのが困難である。
【０００３】
上記従来技術記事の第９図は、幾つかの複素共振器を有する直角帯域通過シグマ−デルタ変調器も開示している。上記複素共振器の各々は、単位円上に複素極を形成するような単純な複素フィルタである。量子化器の廻りに帰還を有することにより、これらの極は帯域内量子化ノイズを零化する責任を負うノイズ整形零点を形成する。該従技術記事の第１１図は、全帰還ループ内に４つの複素極を有するような四次複素変調器を開示している。実部及び虚部入力はオーバーサンプルされ、これらサンプルは複素変調器の４つの複素共振器の複素供給入力端に各コンデンサにより供給される。実部及び虚部チャンネルは、各々、ラッチ型比較器を有し、該比較器は１ビット出力を生成すると共に、１ビット帰還デジタル／アナログ変換器ＤＡＣを駆動する。該ＤＡＣの出力レベルは、各コンデンサを介して各変調器段へ帰還される。この記載された構成は全ての伝達関数の極及び零点の独立した配置を可能にし、これは、ノイズ整形が当該サンプリング周波数の任意の部分で実行されるのを可能にし、ノイズ整形零点が重要な帯域にわたって最適に分散されるのを可能にする。重要な帯域内での零点の最適な配置は、所与の変調器次数により得ることが可能な信号対雑音比（ＳＮＲ）を大幅に増加させる。この記載された回路は、上記シグマ−デルタ変調器の入力が上記ラッチ型比較器からの出力のビットレートでサンプルされるために発生するであろう偽信号の防止策は有していない。前記ループフィルタの前でサンプルした場合は、該ループフィルタは如何なる偽信号防止フィルタ処理を行うことができず、望ましくない信号からの干渉に繋がる。引用された上記記事は、信号がシグマ−デルタ変調器に供給される前に、この干渉を低減する複雑な信号防止フィルタ及び増幅器の配備を開示している。この偽信号防止フィルタは、高い帯域外減衰を有さねばならず、結果として、高い電力消費を有すると共に密な整合を必要とする。斯様なフィルタは、集積回路として実施化されたとすると、外部（即ち、チップ外）受動部品を必要とし得る。
【０００４】
米国特許第5,764,171号明細書は、受信された信号を周波数低下変換された直角関係信号に変換する周波数変換手段を有するような直角信号変換装置を開示している。上記直角関係信号は、上記下降変換された信号のうちの１つ及び当該シグマ−デルタ変換器の出力端から帰還された信号のための入力端を有するような信号合成段を有する各シグマ−デルタ変換器に供給される。上記合成段の出力端はフィルタ段の入力端に結合され、該入力端には他のシグマ−デルタ変換器のフィルタ段の出力端が結合され、かくして、上記各シグマ−デルタ変換器は交差接続され、これにより多相フィルタを形成している。上記フィルタ段の各々には量子化器が結合されて、当該受信機の出力信号を生成するデジタル信号プロセッサ（ＤＳＰ）において処理するのに適した出力信号を供給する。単一のフィルタ段の使用は、量子化ノイズを低減させるが、斯かる量子化ノイズを更に低減したいという要望がある。
【０００５】
【発明の開示】
本発明の一つの目的は、改善された量子化ノイズの低減を備える集積可能な受信機又は受信機の受信部を作製することにある。
【０００６】
本発明の第１の特徴によれば、入力端子と、該入力端子に結合された第１及び第２の直角関係周波数変換段と、これら第１及び第２の周波数変換段に各々結合されてオーバーサンプルされたデジタル信号を生成すると共に、低周波数帯域通過応答を有する第１及び第２の連続時間低域通過シグマ−デルタ変調器と、前記デジタル化された出力を復調する手段と、前記オーバーサンプルされた信号のビットレートを前記復調手段により必要とされるレートに変更する手段とを有し、前記第１及び第２のシグマ−デルタ変調器は、対応するＮなる複数の直列接続された積分器を各々有し、Ｎは少なくとも２の値を持つ整数であり、前記第１のシグマ−デルタ変調器における第２ないし第Ｎの前記積分器が、前記第２のシグマ−デルタ変調器における対応する積分器に交差結合されているような受信機が提供される。
【０００７】
上記第１及び第２のシグマ−デルタ変調器が連続時間変調器であることにより、サンプリングはループフィルタに従い、これにより偽信号防止フィルタ処理を行うことができる。上記の交差結合された第１及び第２のシグマ−デルタ変調器は低周波数帯域通過応答を有するので、整合を達成するのが容易である。所望の及び干渉信号のエラー成分は一旦発生されてしまうと除去するのが容易ではない故に、及び量子化ノイズスペクトルへの影響の故に、良好な整合は重要である。上記の交差結合された変調器は低周波数帯域通過応答を有するので、これら変調器は低電力集積回路として実施化することができる。全ての積分器（特に、第１積分器）を交差するのではないようにすることにより、直流オフセットが低減される。
【０００８】
本受信機の一実施例では、前記シグマ−デルタ変換器の各々はアナログ／デジタル変換器（ＡＤＣ）の前に連続時間ループフィルタを含み、これにより、所望の信号は通過させるが、サンプリングレートの半分より高い周波数では大きな減衰を与えることにより偽信号を防止する。
【０００９】
前記第１及び第２の直角関係周波数変換段は低ＩＦ段、又はその代わりとして、零ＩＦ段としてもよい。
【００１０】
例えば多相フィルタのような前置フィルタを、前記第１及び第２周波数変換段の各々の出力端子と、前記第１及び第２のシグマ−デルタ変調器の対応するものとの間に結合することができる。上記前置フィルタを設けることにより、低次偽信号防止フィルタ処理及びブロッキング抑圧が行われ、これにより当該シグマ−デルタ変調器は、そのダイナミックレンジの増加及びサンプリングレートの非常に大幅な増加を必要とすると思われる信号を阻止する必要がなくなる。
【００１１】
また、自動利得制御手段を、低ＩＦ段として動作する前記第１及び第２の周波数変換段の各々と、前記シグマ−デルタ変調器との間に結合することができる。利得制御を設けることの利点は、当該シグマ−デルタ変調器のダイナミックレンジを更に低減することである。
【００１２】
前記第１及び第２の周波数変換段が零ＩＦ段である場合は、混合の結果（products）は低域通過フィルタに供給される。
【００１３】
前記ビットレート変更手段は、少なくとも１つのデシメート手段を有することができる。
【００１４】
本発明の一実施例においては、前記第１及び第２のシグマ−デルタ変調器のオーバーサンプルされた出力は、該変調器の出力端子に結合されたサンプリングレートを減少させるための第１デシメート手段に供給され、これによりノイズ電力を減少させる。該第１デシメート手段には回転除去手段が結合され、該回転除去手段は比較的純粋な正弦波信号を生成し、これにより大きな帯域外量子化ノイズが帯域内に偽信号化されるのを防止する。該回転除去手段には第２デシメート手段が結合されて、上記サンプリングレートを更に減少させる。
【００１５】
上記第１デシメート手段は、低ＩＦにおいて帯域通過ノイズ整形を付与するために交差結合することができ、これにより高いオーバーサンプリング係数の必要性を低減させる。
【００１６】
本発明の第２の特徴によれば、本発明の上記第１の特徴による受信機を有するような集積回路が提供される。
【００１７】
【発明を実施するための最良の形態】
以下、本発明を添付図面を参照して例示として説明する。尚、各図において同一の符号は対応する特徴を示すために使用されている。
【００１８】
説明の便宜上、本発明をＧＳＭ（移動体通信用グローバルシステム）デジタルセルラ電話規格に関連して説明する。
【００１９】
図１を参照すると、該受信機（又は受信部）はアンテナ１０を有し、該アンテナは９２５ないし９６０MHzのＧＳＭ帯域内の信号を選択する帯域通過フィルタ１２により低ノイズＲＦ増幅器１４に結合されている。増幅器１４からの信号はノード１６において分割されて、平衡のとられたミキサ２０、２１の第１入力端子１８、１９に供給される。受信される信号の中心周波数から１００kHz（又は、チャンネルの半分）だけオフセットされた周波数を持つ直角関係の局部発振器信号が、信号発生器２２によりミキサ２０、２１の第２入力端子２４、２５に供給される。ミキサ２０、２１の実部及び虚部出力２６、２７は、各々、図２を参照して後に詳述する交差結合された、連続時間、低域通過シグマ−デルタ変調器３０に供給される。任意選択的に、ブロッキング抑圧用の帯域通過前置フィルタ２８が、ミキサ２０、２１の出力端子２６、２７からの信号経路に接続される。所望ならば、自動利得制御の対策を前置フィルタ２８の出力に与えることもできる。シグマ−デルタ変調器３０の入力信号は、１００kHzにおける同相（Ｉ）及び直角（Ｑ）ＩＦ信号であり、出力は１３MHzにおけるオーバーサンプルされた１ビットデジタル信号である。
【００２０】
交差結合された第１デシメーション段３２、３４は、上記交差結合低域通過シグマ−デルタ変調器３０の同相（Ｉ）及び直角（Ｑ）出力端子３６、３７に各々結合されている。上記段３２、３４は、偽信号防止帯域通過フィルタ処理を行うと共に、本実施例では６なる係数のサンプリングレートの低減を行う。第１デシメーション段３２、３４からの出力は２.１７MHzである。第１デシメーション段３２、３４からの信号は、回転除去段３８、４０において回転が除去（derotate）される。第２デシメーション段４２、４４は上記回転除去段３８、４０に各々結合され、本実施例では８なる係数によりサンプリングレートを低下させて、270.83kHzで、即ちＧＳＭのビットレートで信号を供給する。第２デシメーション段４２、４４からの出力は、等化器／復調器段４６に供給され、該等化器／復調器段が出力４８を供給する。
【００２１】
図１に示す受信機の動作を要約すると、アンテナ１０らの入力ＲＦ信号は、バランスされたミキサ２０、２１において、典型的にはチャンネル帯域幅の半分又はチャンネル間隔の半分に等しい低ＩＦの同相（Ｉ）及び直角（Ｑ）成分に変換される。これらのＩ及びＱ信号は、一対の低域通過シグマ−デルタ変調器３０を用いてデジタル化されるが、これら変調器はノイズ整形極小を零点から使用している低ＩＦにずらすために交差結合されている。シグマ−デルタ変調器３０から出力されるビットストリームは、次いで、多ビットデジタル化された零−ＩＦ出力を得るためにデシメートされると共に回転を除去されるが、隣接チャンネルのフィルタ処理の大部分は上記デシメーション処理においてなされる。該多ビット出力は、次いで、当該アプリケーションに適したように復調される。
【００２２】
図２は、交差結合、連続時間低域通過シグマ−デルタ変調器３０を更に詳細に示している。直角関係のアナログ低ＩＦ信号Ｉ及びＱは、入力端子５０、５１に各々供給される。各入力端子５０、５１は、四次の時間的に連続したシグマ−デルタ変調器５２、５４に結合されている。各変調器５２、５４は、４つの直列接続された相互コンダクタ−コンデンサ積分器５６、５８、６０、６２及び５７、５９、６１、６３からなる偽信号防止連続時間アナログループフィルタを有している。各変調器の第２ないし第４積分器は、ジャイレータ６４、６６、６８により交差結合されている。各段は当該ＩＦ帯域内での各周波数において共振するように設定されている。ここで、該周波数は比ｇ_ｍ／Ｃに従って決定される。Ｃの値はノイズに関する要件により設定され、コンダクタンスｇ_ｍはＣの該値に対して所望の中心周波数を与えるように設定される。これら段を交差結合することは、値が所要の周波数のずれ及び当該ジャイレータの固有アドミタンスにより決定されるような負のサセプタンスを各コンデンス部位に導入するという効果を有する。第１段５６、５７はジャイレータを用いては交差結合されておらず、これは、これら段の出力への直流オフセットの導入を防止する。４つの段５６、５８、６０、６２及び５７、５９、６１、６３の各々の出力は、各加算段７０、７２において合成される。これら加算段の出力は、１ビットアナログ／デジタル変換器（ＡＤＣ）７４、７６に各々供給され、これら変換器においてアナログ信号はオーバーサンプルされて、出力端子３６、３７に１３MHzの１ビット信号を各々供給する。高いオーバーサンプリングレートを選択することにより、即ち、平均がなされるサンプル数が大きいほど、当該ＡＤＣの実効分解能は一層良好になる。
【００２３】
上記ＡＤＣ７４、７６の出力は帰還され、１ビットＤＡＣ７８、８０においてアナログ信号に変換され、加算段８２、８４において前記入力端子５０、５１上の信号と各々合成される。該帰還ループは、重要な周波数帯域内で、ＡＤＣ７４、７６により生成される量子化ノイズの平均値が可能な限り小さくされ、該平均化処理を価値あるものとすることを保証する。
【００２４】
全ジャイレータ６４、６６、６８を１００kHzの近傍における各周波数で共振するように設定して、上記交差結合されたシグマ−デルタ変調器を１３MHzなるサンプリングレートで動作させることにより、信号及び量子化ノイズスペクトルは図３に示すようになる。図３において、連続線８２はＧＳＭのＧＭＳＫ信号＋雑音特性を示し、点線８４はＡＤＣノイズフロアを示し、鎖線８６は直流ノイズを示している。１００kHzなる低ＩＦを選択することにより、所望のＧＳＭのＧＭＳＫ信号は直流ノイズスパイク８６から離されている。更に、電力を節約するためにクロックレートを許容可能な値まで減少させることにより、該ＧＳＭのＧＭＳＫ信号は、所望の信号の２００kHz帯域幅の全体にわたりノイズフロア８４より充分に高くなる。
【００２５】
上記シグマ−デルタ変調器の出力端子３６、３７上のビットストリームは、第１デシメーション段３２、３４に供給されるが、これらデシメーション段はサンプルレートを低減し、所望の信号帯域幅外で上記シグマ−デルタ変調器により生成される非常に高いレベルのノイズを低減し、当該受信機のチャンネル選択度の主要部分を提供する。関連する一種のフィルタ処理を示すために、図４を参照するが、該図は最大電力で入力信号が供給された四次低域通過シグマ−デルタ変調器からの周波数スペクトルを示している。表示の便宜上、該スペクトルは低ＩＦよりは零ＩＦの使用に対応させてある。信号周波数は５０kHzであり、ＡＤＣサンプリング周波数は１３MHzである。該周波数スペクトルの調査によれば、５０kHzより低い周波数ではノイズがなく、高い周波数では大量のノイズがあるという事実により、当該変調器における上記ループフィルタのノイズ整形動作が示されている。
【００２６】
図５は、前記１３MHzのサンプリングレートが係数６により２.１７MHzのレートにまで低下されている第１デシメーション段の出力端子における信号の周波数スペクトルである。該第１デシメーション段により形成されるフィルタが、ノイズ電力を信号対雑音比が６０.８dBとなる程度に低減させていることが分かる。
【００２７】
図６は、第２デシメーション段の出力端子における信号の周波数スペクトルである。８なるデシメーション係数が使用されて、270.833 kサンプル／秒なるサンプリングレートに低下される。この段はチャンネル選択度を提供する大きな責任があるので、そのフィルタ処理は一層正確に制御される。ノイズ電力の積分は、この場合、信号対雑音比が＋８２dBに増加したことを明らかにしている。
【００２８】
第１デシメーション段と第２デシメーション段との間の回転除去段３８、４０（図１）の配置に関して、大きな帯域外量子化ノイズが帯域内に偽信号化されてはならないので、回転除去信号、実効的には１００kHzにおける局部発振器信号、は比較的純粋な正弦波でなければならない。従って、大きなワード幅が該正弦波をコード化するのに必要となり、これは、サンプリングレートを大幅に低減しない限り、当該デジタル信号処理の電力消費に対して悪影響を有するであろう。回転除去は全てのデシメーションが完了する後まで遅らせることはできない。何故なら、その場合には、偽信号化無しで当該信号をコード化するにはサンプリングレートが低くなり過ぎるからである。
【００２９】
前記１３MHz信号のデシメーションは、上記回転除去を満足に実行することができる限り、如何なる好適な方法によっても実施することができる。例えば、前記６及び８なる係数は、各々、例えば２４及び２又は４及び１２とすることができる。斯様な係数は１以上の段で達成することもでき、例えば６なる係数は、÷２及び÷３として実施することができる。２以上の段を使用することは、電力の節約に繋がるであろう。全体のデシメーション係数は、当該ビットレートを等化器／復調器段４６により要求されるレートにするように決定される。
【００３０】
本発明の図示しない実施例においては、等化器／復調器段４６は上記ビットストリームの別個の回転除去が不必要であるように設計され、その結果、これらビットストリームをデシメートし該段４６に直接供給することができるようにする。
【００３１】
図７は、演算増幅器フィルタＯＰ１、ＯＰ２、ＯＰ３及びＯＰ４を使用して構成された交差結合された連続時間低域通過シグマ−デルタ変調器３０を図示している。上記各フィルタは同様の構成のもので、説明の簡略化のために、フィルタＯＰ１を詳細に説明する。演算増幅器１００は、接地点に接続された一方の入力端子１０２を有している。抵抗１０３が該演算増幅器の第２入力端子１０４に接続されている。帰還コンデンサ１０８が該演算増幅器１００の出力端子１０６と上記第２入力端子１０４との間に結合されている。
【００３２】
演算増幅器フィルタＯＰ３及びＯＰ４は、交差結合されるように示されている。これは、フィルタＯＰ３の演算増幅器の出力端子１０６とフィルタＯＰ４の演算増幅器の第２入力端子１０４とを、直列に接続された反転増幅器１１０と抵抗１１２とにより、結合することにより実施されている。抵抗１１４が、フィルタＯＰ４の演算増幅器の出力端子１０６をフィルタＯＰ３の演算増幅器の第２入力端子に結合している。
【００３３】
上記の交差結合されたシグマ−デルタ変調器３０の動作は、図２を参照して説明したものと同様であり、簡略化のために、その説明は繰り返さない。
【００３４】
図８は低ＩＦ受信機の第２実施例を図示し、該受信機においては直角関係ミキサ２０、２１における混合の結果は、可調整利得増幅器８８、８９により提供される自動利得制御（ａｇｃ）の手段を有するアナログ多相フィルタ８６に供給される。該多相フィルタ８６は、望ましくない画像信号は阻止するが、所望の信号は通過させることができる。図２に示したようなジャイレータを用いた、又は図７に示したように抵抗を用いたシグマ−デルタ変調器３０における交差結合は、当該変換器のダイナミックレンジを増加させる。この実施例においては、該ＡＤＣのサンプリング周波数は６.５MHzであり、結果として、デシメータ３２、３４及び４２、４４用のデシメーション係数は例えば各々３及び８であるが、他の係数の組み合わせも可能である。図８に示した回路は、その他に関しては図１に示したものと同様であり、簡略化のために再度の説明は行わない。
【００３５】
図９は本発明の第３実施例を示し、該実施例において当該受信機は零ＩＦ受信機として構成され且つ動作される。この実施例において、局部発振器２２は受信される信号の公称搬送波周波数において直角関係局部発振器信号を供給し、混合の結果は零ＩＦのＩ及びＱ信号を選択するために低域通過フィルタ９０、９１に供給される。
【００３６】
シグマ−デルタ変調器が交差結合されていることにより、ＡＤＣ７４、７６（図２）からの帰還経路に共振器（斯様な共振器は実際には実現することが困難である）を設けることなしに、所望のフィルタ特性を実現することが可能となる。
【００３７】
図９に示した回路は、他の点では図１に示したものと同様であり、簡略化のために再度の説明は行わない。
【００３８】
図１、８及び９に示した受信機を実施化する場合、前記シグマ−デルタ変調器を含むまでのブロックは高周波アナログ工程において製造され、これにより高い直線性と低ノイズとを維持する。第１及び第２デシメーション段並びに回転除去段は、最良には、デジタルＣＭＯＳ工程において製造されるハードウェアでなされる。
【００３９】
前記Ｉ及びＱ信号経路の伝達関数の間の不整合は、通常、当該受信機のアナログ部品の製造における工程変動の結果であろう。しかしながら、不整合の影響は、当該画像チャンネルが低い干渉免疫性要件を持つ隣接チャンネルとなるように、当該チャンネルの幅又はチャンネル間隔より狭いＩＦを使用することにより低減することができる。
【００４０】
本明細書及び請求項において、構成要素の単数表現は斯かる要素の複数の存在を除外するものではない。更に、“有する”なる用語は、記載されたもの以外の他の構成要素又は工程を除外するものではない。
【００４１】
本開示を読むことにより、当業者にとっては他の変形例が明らかとなるであろう。斯かる変形例は、受信機及び受信機用の部品の設計、製造及び使用において既知であり、ここで既述した特徴の代わりに又は加えて使用することができるような他の特徴を含むことができる。
【００４２】
【産業上の利用可能性】
デジタルラジオ受信機及び集積回路としてのデジタルラジオ受信機の実施化。
【図面の簡単な説明】
【図１】図１は、本発明により作製された受信機の一実施例のブロック図である。
【図２】図２は、相互コンダクタ−コンデンサ積分器を使用して構成された交差結合シグマ−デルタ変調器のブロック図である。
【図３】図３は、１３MHzなるサンプルレートでの交差結合シグマ−デルタ変調器の信号及びノイズを示す、周波数（Hz）対出力（dBm）のグラフである。
【図４】図４は、シグマ−デルタ変調器からの生出力の周波数スペクトル（周波数対電力）を示す。
【図５】図５は、デシメーションの第１段の後の周波数スペクトル（周波数対電力）を示す。
【図６】図６は、デシメーションの第２段の後の周波数スペクトル（周波数対電力）を示す。
【図７】図７は、演算増幅器フィルタを使用して構成された交差結合シグマ−デルタ変調器のブロック図である。
【図８】図８は、本発明により製作された受信機の第２実施例のブロック図である。
【図９】図９は、本発明により製作された受信機の第３実施例のブロック図である。
【符号の説明】
１０…アンテナ
２０、２１…ミキサ
２２…信号発生器
２８…帯域通過前置フィルタ
３０…シグマ−デルタ変調器
３２、３４…第１デシメーション段
３８、４０…回転除去段
４２、４４…第２デシメーション段
４６…等化器／復調器段
５６〜６３…相互コンダクタ−コンデンサ積分器
６４、６６、６８…ジャイレータ

Claims

入力端子と、該入力端子に結合された第１及び第２の直角関係周波数変換段と、これら第１及び第２の周波数変換段に各々結合されてオーバーサンプルされたデジタル信号を生成すると共に、低周波数帯域通過応答を有する第１及び第２の連続時間低域通過シグマ−デルタ変調器と、前記デジタル信号を復調する手段と、前記オーバーサンプルされた信号のビットレートを前記復調手段により必要とされるレートに変更する手段とを有し、前記第１及び第２のシグマ−デルタ変調器は、対応するＮなる複数の直列接続された積分器を各々有し、Ｎは少なくとも２の値を持つ整数であり、前記第１のシグマ−デルタ変調器における第２ないし第Ｎの前記積分器が、前記第２のシグマ−デルタ変調器における対応する積分器に交差結合されていることを特徴とする受信機。
請求項１に記載の受信機において、前記ビットレート変更手段が少なくとも１つのデシメート手段を有することを特徴とする受信機。
請求項１に記載の受信機において、前記ビットレート変更手段は前記第１及び第２のシグマ−デルタ変調器の出力端子に結合された第１デシメート手段を有し、該第１デシメート手段には信号回転除去手段が結合され、該信号回転除去手段には第２デシメート手段が結合さていることを特徴とする受信機。
請求項３に記載の受信機において、前記第１デシメート手段が交差結合されていることを特徴とする受信機。
請求項３に記載の受信機において、前記回転除去手段が略純粋な正弦波を表すデジタルワードを供給するようになっていることを特徴とする受信機。
請求項１に記載の受信機において、前記第１及び第２の周波数変換段が低ＩＦ段であることを特徴とする受信機。
請求項６に記載の受信機において、前置フィルタが前記第１及び第２周波数変換段の各々の出力端子を前記第１及び第２のシグマ−デルタ変調器の対応するものに結合することを特徴とする受信機。
請求項７に記載の受信機において、自動利得制御手段が前記第１及び第２の周波数変換段の各々と前記第１及び第２のシグマ−デルタ変調器との間に結合されていることを特徴とする受信機。
請求項１に記載の受信機において、前記第１及び第２の周波数変換段が零ＩＦ段であり、低域通過フィルタが前記第１及び第２の周波数変換段を前記第１及び第２のシグマ−デルタ変調器に結合していることを特徴とする受信機。
請求項１に記載の受信機を有する集積回路。