JP4263693B2 - 計算量的に効率的な数学エンジン - Google Patents
計算量的に効率的な数学エンジン Download PDFInfo
- Publication number
- JP4263693B2 JP4263693B2 JP2004539858A JP2004539858A JP4263693B2 JP 4263693 B2 JP4263693 B2 JP 4263693B2 JP 2004539858 A JP2004539858 A JP 2004539858A JP 2004539858 A JP2004539858 A JP 2004539858A JP 4263693 B2 JP4263693 B2 JP 4263693B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- data
- processor
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Computing Systems (AREA)
- Software Systems (AREA)
- Databases & Information Systems (AREA)
- Algebra (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Measuring Fluid Pressure (AREA)
- Electrical Control Of Air Or Fuel Supplied To Internal-Combustion Engine (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
- Control Of Electric Motors In General (AREA)
Description
Claims (18)
- 並列出力を有するシフトレジスタと、
前記シフトレジスタから出力されたデータを並列に処理する複数の乗算器、及び前記乗算器の各々から出力された処理されたデータを加算する加算器ツリーを有するプロセッサであって、前記乗算器の数によって決まる処理容量が、前記シフトレジスタの処理容量よりも小さいプロセッサと、
前記シフトレジスタが前記並列出力から選択的にデータを出力し、前記プロセッサの処理容量に適合するように制御する手段と
を備えたことを特徴とする演算装置。 - 前記シフトレジスタから出力されたデータを選択的に受け取り、前記プロセッサの乗算器に選択的に入力するマルチプレクサをさらに備えたことを特徴とする請求項1に記載の演算装置。
- 直列入力及び並列入力を有する前記シフトレジスタは、前記シフトレジスタの直列入力及び並列入力を選択的に有効にするイネーブル回路をさらに備えたことを特徴とする請求項1又は2に記載の演算装置。
- 前記シフトレジスタ及び前記プロセッサの乗算器と関連付けられた第1の入力メモリと、
実行される演算のタイプに基づき、前記第1の入力メモリから前記シフトレジスタ及び前記プロセッサの乗算器に選択的に入力可能にする選択回路と
さらに備えたことを特徴とする請求項1乃至3のいずれかに記載の演算装置。 - 前記選択回路によって前記実行される演算のタイプに基づき前記プロセッサの乗算器に選択的に入力可能にされた第2の入力メモリをさらに備えたことを特徴とする請求項4に記載の演算装置。
- 前記シフトレジスタは、少なくとも1つの入力メモリからデータを受け取る選択可能なメモリと、前記シフトレジスタが複数のフォールドを介して選択可能な出力を提供するように制御する手段とを備え、前記フォールドが、それぞれ、前記プロセッサの処理容量に適合する容量を有し、前記選択可能なメモリ内に少なくとも1つの異なるロケーションを含むことを特徴とする請求項1乃至5のいずれかに記載の演算装置。
- 前記実行される演算のタイプに基づき、前記加算器ツリーからの各出力を受け取り、かつ選択的に蓄積するアキュムレーション回路をさらに備えたことを特徴とする請求項1乃至6のいずれかに記載の演算装置。
- 実部及び虚部を含む複素値データを受け取るメモリと、
複素関数に関する演算因子を記憶する記憶領域と、
前記メモリ又は前記記憶領域を介して前記シフトレジスタからの入力を選択的に受け取るマルチプレクサと、
前記加算器ツリーから出力を受け取り、蓄積された複素出力を供給するアキュムレータ回路と
をさらに備え、前記プロセッサが、前記メモリによって記憶された、選択されたビット位置からのデータと前記マルチプレクサからのデータ出力を処理するように複数の前記乗算器から構成されていることを特徴とする請求項1に記載の演算装置。 - 前記記憶領域は、DFT(discrete Fourier transform)を行うため回転因子を演算因子として供給し、前記マルチプレクサは、前記回転因子を使用するとき、その入力を前記記憶領域から受け取ることを特徴とする請求項8に記載の演算装置。
- 前記プロセッサは、実部と虚部を含む複素値データを処理するように構成されたことを特徴とする請求項1乃至9のいずれかに記載の演算装置。
- 無線通信信号の処理を容易にする請求項1乃至10のいずれかに記載された演算装置を備えたことを特徴とする通信装置。
- 並列出力を有するシフトレジスタと、加算器ツリーと複数の乗算器とを有し、前記乗算器の数によって処理容量が決まり、前記シフトレジスタよりも処理容量が小さいプロセッサと、を備えた演算装置に実装可能な方法であって、
前記プロセッサが前記シフトレジスタにおいて処理されたデータを受信するステップと、
前記プロセッサの処理容量と適合するようにデータを選択的に出力させる前記シフトレジスタを制御するステップと、
前記プロセッサの乗算器が前記シフトレジスタから出力されたデータを並列に処理するステップと、
前記加算器ツリーが前記乗算器から出力されたデータを加算するステップと
を有することを特徴とするデータ処理方法。 - 前記演算装置がマルチプレクサをさらに備え、マルチプレクサによって、前記シフトレジスタからの出力データを選択的に受け取り、前記シフトレジスタから前記乗算器にデータを選択的に供給させるステップをさらに有することを特徴とする請求項12に記載のデータ処理方法。
- 前記シフトレジスタは直列入力と並列入力を有し、実行されるデータ処理の演算のタイプに基づき、前記シフトレジスタの直列入力と並列入力とを選択するステップをさらに有することを特徴とする請求項12又は13に記載のデータ処理方法。
- 前記演算装置が前記シフトレジスタと前記プロセッサの乗算器とに関連付けられた第1の入力メモリをさらに備え、実行されるデータ処理の演算のタイプに基づき、前記第1の入力メモリから前記シフトレジスタと前記プロセッサの乗算器とに選択的にデータを入力するステップをさらに有することを特徴とする請求項12乃至14のいずれかに記載のデータ処理方法。
- 前記演算装置が前記プロセッサに関連付けられた第2の入力メモリをさらに備え、実行されるデータ処理の演算のタイプに基づいて、前記第2の入力メモリから前記プロセッサに選択的にデータを入力するステップをさらに有することを特徴とする請求項15に記載のデータ処理方法。
- 処理されるデータは、実部と虚部を含む複素値データであることを特徴とする請求項12乃至16に記載のデータ処理方法。
- 無線通信信号の処理を容易にするように通信装置に実装可能なことを特徴とする請求項12乃至17に記載のデータ処理方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41316402P | 2002-09-24 | 2002-09-24 | |
PCT/US2003/030089 WO2004029793A1 (en) | 2002-09-24 | 2003-09-24 | Computationally efficient mathematical engine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006500684A JP2006500684A (ja) | 2006-01-05 |
JP4263693B2 true JP4263693B2 (ja) | 2009-05-13 |
Family
ID=32043214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004539858A Expired - Fee Related JP4263693B2 (ja) | 2002-09-24 | 2003-09-24 | 計算量的に効率的な数学エンジン |
Country Status (11)
Country | Link |
---|---|
US (2) | US7430577B2 (ja) |
EP (2) | EP2146278A1 (ja) |
JP (1) | JP4263693B2 (ja) |
KR (3) | KR20050099641A (ja) |
CN (1) | CN1685309B (ja) |
AT (1) | ATE456086T1 (ja) |
AU (1) | AU2003270874A1 (ja) |
CA (1) | CA2499929A1 (ja) |
DE (1) | DE60331088D1 (ja) |
NO (1) | NO20051806L (ja) |
WO (1) | WO2004029793A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060149804A1 (en) * | 2004-11-30 | 2006-07-06 | International Business Machines Corporation | Multiply-sum dot product instruction with mask and splat |
KR20070075946A (ko) * | 2006-01-17 | 2007-07-24 | 장영범 | 저전력 고속 푸리에 변환 방법 및 장치와, 이를 이용한통신 단말기 |
US20080071851A1 (en) * | 2006-09-20 | 2008-03-20 | Ronen Zohar | Instruction and logic for performing a dot-product operation |
US9495724B2 (en) * | 2006-10-31 | 2016-11-15 | International Business Machines Corporation | Single precision vector permute immediate with “word” vector write mask |
US8332452B2 (en) * | 2006-10-31 | 2012-12-11 | International Business Machines Corporation | Single precision vector dot product with “word” vector write mask |
US8175853B2 (en) * | 2008-03-28 | 2012-05-08 | International Business Machines Corporation | Systems and methods for a combined matrix-vector and matrix transpose vector multiply for a block-sparse matrix |
US8626815B1 (en) * | 2008-07-14 | 2014-01-07 | Altera Corporation | Configuring a programmable integrated circuit device to perform matrix multiplication |
CN101847093B (zh) * | 2010-04-28 | 2013-09-04 | 中国科学院自动化研究所 | 具有可重构低功耗数据交织网络的数字信号处理器 |
CN102707931A (zh) * | 2012-05-09 | 2012-10-03 | 刘大可 | 一种基于并行数据通道的数字信号处理器 |
US9503747B2 (en) * | 2015-01-28 | 2016-11-22 | Intel Corporation | Threshold filtering of compressed domain data using steering vector |
WO2017131711A1 (en) | 2016-01-28 | 2017-08-03 | Hewlett Packard Enterprise Development Lp | Memristor crossbar array for performing a fourier transformation |
US10089110B2 (en) * | 2016-07-02 | 2018-10-02 | Intel Corporation | Systems, apparatuses, and methods for cumulative product |
WO2019023910A1 (zh) * | 2017-07-31 | 2019-02-07 | 深圳市大疆创新科技有限公司 | 数据处理方法和设备 |
US10754649B2 (en) | 2018-07-24 | 2020-08-25 | Apple Inc. | Computation engine that operates in matrix and vector modes |
US20220197975A1 (en) * | 2020-12-23 | 2022-06-23 | Intel Corporation | Apparatus and method for conjugate transpose and multiply |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3535694A (en) * | 1968-01-15 | 1970-10-20 | Ibm | Information transposing system |
JPS58207177A (ja) | 1982-05-28 | 1983-12-02 | Nec Corp | 演算装置 |
US4811210A (en) * | 1985-11-27 | 1989-03-07 | Texas Instruments Incorporated | A plurality of optical crossbar switches and exchange switches for parallel processor computer |
JPH0734228B2 (ja) | 1987-02-23 | 1995-04-12 | 株式会社東芝 | 複合類似度法によるパタ−ン認識装置 |
JPH07113886B2 (ja) * | 1987-05-11 | 1995-12-06 | 株式会社日立製作所 | 演算回路 |
US5268856A (en) * | 1988-06-06 | 1993-12-07 | Applied Intelligent Systems, Inc. | Bit serial floating point parallel processing system and method |
US5050119A (en) * | 1989-10-06 | 1991-09-17 | North American Philips Corporation | Optimized sparse transversal filter |
US5179531A (en) * | 1990-04-27 | 1993-01-12 | Pioneer Electronic Corporation | Accelerated digital signal processor |
US5301340A (en) * | 1990-10-31 | 1994-04-05 | International Business Machines Corporation | IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to every register file per cycle |
US5487089A (en) * | 1992-02-17 | 1996-01-23 | Matsushita Electric Industrial Co., Ltd. | Nyquist filter for digital modulation |
JP3413940B2 (ja) | 1994-03-29 | 2003-06-09 | ソニー株式会社 | 演算回路 |
US5909572A (en) | 1996-12-02 | 1999-06-01 | Compaq Computer Corp. | System and method for conditionally moving an operand from a source register to a destination register |
EP1526720A3 (en) * | 1997-01-20 | 2005-05-11 | Matsushita Electric Industrial Co., Ltd. | Digital camera with interchangeable displays |
US6401194B1 (en) * | 1997-01-28 | 2002-06-04 | Samsung Electronics Co., Ltd. | Execution unit for processing a data stream independently and in parallel |
US5974435A (en) * | 1997-08-28 | 1999-10-26 | Malleable Technologies, Inc. | Reconfigurable arithmetic datapath |
US6317770B1 (en) * | 1997-08-30 | 2001-11-13 | Lg Electronics Inc. | High speed digital signal processor |
JP3765171B2 (ja) * | 1997-10-07 | 2006-04-12 | ヤマハ株式会社 | 音声符号化復号方式 |
DE69927075T2 (de) * | 1998-02-04 | 2006-06-14 | Texas Instruments Inc | Rekonfigurierbarer Koprozessor mit mehreren Multiplizier-Akkumulier-Einheiten |
US6334176B1 (en) | 1998-04-17 | 2001-12-25 | Motorola, Inc. | Method and apparatus for generating an alignment control vector |
JP3287305B2 (ja) | 1998-04-23 | 2002-06-04 | 日本電気株式会社 | 積和演算装置 |
US6839728B2 (en) | 1998-10-09 | 2005-01-04 | Pts Corporation | Efficient complex multiplication and fast fourier transform (FFT) implementation on the manarray architecture |
US6366937B1 (en) | 1999-03-11 | 2002-04-02 | Hitachi America Ltd. | System and method for performing a fast fourier transform using a matrix-vector multiply instruction |
US6526430B1 (en) | 1999-10-04 | 2003-02-25 | Texas Instruments Incorporated | Reconfigurable SIMD coprocessor architecture for sum of absolute differences and symmetric filtering (scalable MAC engine for image processing) |
JP3338043B2 (ja) | 2000-11-02 | 2002-10-28 | 株式会社ソニー・コンピュータエンタテインメント | 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス |
US6922716B2 (en) * | 2001-07-13 | 2005-07-26 | Motorola, Inc. | Method and apparatus for vector processing |
-
2003
- 2003-09-24 EP EP09171791A patent/EP2146278A1/en not_active Withdrawn
- 2003-09-24 KR KR1020057017502A patent/KR20050099641A/ko not_active IP Right Cessation
- 2003-09-24 DE DE60331088T patent/DE60331088D1/de not_active Expired - Lifetime
- 2003-09-24 US US10/670,062 patent/US7430577B2/en not_active Expired - Fee Related
- 2003-09-24 KR KR1020057004974A patent/KR100708270B1/ko not_active IP Right Cessation
- 2003-09-24 AT AT03752587T patent/ATE456086T1/de not_active IP Right Cessation
- 2003-09-24 WO PCT/US2003/030089 patent/WO2004029793A1/en active Application Filing
- 2003-09-24 KR KR1020097005290A patent/KR20090046939A/ko not_active IP Right Cessation
- 2003-09-24 CN CN038226995A patent/CN1685309B/zh not_active Expired - Fee Related
- 2003-09-24 EP EP03752587A patent/EP1546863B1/en not_active Expired - Lifetime
- 2003-09-24 CA CA002499929A patent/CA2499929A1/en not_active Abandoned
- 2003-09-24 JP JP2004539858A patent/JP4263693B2/ja not_active Expired - Fee Related
- 2003-09-24 AU AU2003270874A patent/AU2003270874A1/en not_active Abandoned
-
2005
- 2005-04-13 NO NO20051806A patent/NO20051806L/no not_active Application Discontinuation
-
2008
- 2008-08-20 US US12/194,975 patent/US8112467B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8112467B2 (en) | 2012-02-07 |
US20080307205A1 (en) | 2008-12-11 |
AU2003270874A1 (en) | 2004-04-19 |
NO20051806L (no) | 2005-06-08 |
JP2006500684A (ja) | 2006-01-05 |
EP1546863B1 (en) | 2010-01-20 |
ATE456086T1 (de) | 2010-02-15 |
WO2004029793A1 (en) | 2004-04-08 |
NO20051806D0 (no) | 2005-04-13 |
EP2146278A1 (en) | 2010-01-20 |
EP1546863A1 (en) | 2005-06-29 |
KR100708270B1 (ko) | 2007-04-17 |
CN1685309A (zh) | 2005-10-19 |
KR20050061477A (ko) | 2005-06-22 |
US7430577B2 (en) | 2008-09-30 |
KR20090046939A (ko) | 2009-05-11 |
EP1546863A4 (en) | 2006-04-19 |
DE60331088D1 (de) | 2010-03-11 |
US20040230632A1 (en) | 2004-11-18 |
CA2499929A1 (en) | 2004-04-08 |
CN1685309B (zh) | 2010-08-11 |
KR20050099641A (ko) | 2005-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8112467B2 (en) | Computationally efficient mathematical engine | |
US7870176B2 (en) | Method of and apparatus for implementing fast orthogonal transforms of variable size | |
US7720897B2 (en) | Optimized discrete fourier transform method and apparatus using prime factor algorithm | |
KR100522262B1 (ko) | 선형 변환을 효과적으로 수행하기 위한 방법 및 장치 | |
KR101162649B1 (ko) | 가변적 크기의 고속 직교 변환을 구현하기 위한 방법 및장치 | |
EP0997828A2 (en) | Signal processing distributed arithmetic architecture | |
EP0710915B1 (en) | Fast fourier transform dedicated processor | |
JP2010016830A (ja) | Dft計算で使用されるマルチ基数バタフライを計算する計算方法 | |
JP5486226B2 (ja) | ルリタニアマッピングを用いるpfaアルゴリズムに従って種々のサイズのdftを計算する装置及び方法 | |
JP2010016831A (ja) | 種々のサイズを有するdftを計算する装置 | |
US6532484B1 (en) | Parallel system and method for performing fast fourier transform | |
Du Pont et al. | Hardware Acceleration of the Prime-Factor and Rader NTT for BGV Fully Homomorphic Encryption | |
KR100954843B1 (ko) | 센서 모트에서의 블록 인덱싱 기반의 타원 곡선 암호 연산 방법, 그 장치 및 이를 기록한 기록 매체 | |
Murphy | Acceleration of the inversion of triangular Toeplitz matrices and polynomial division | |
JP2005216124A (ja) | 行列演算装置 | |
Sizonenko et al. | Software implementation of parallel matrix computations for linear recurrent sequence and numerical methods for estimating its efficiency | |
CN113918876A (zh) | 反卷积计算的方法、硬件加速器、设备及可读存储介质 | |
WO1997024673A1 (en) | Memory bypass method and system in a computing element in a computational array | |
Rice | FAST DISCRETE FOURIER TRANSFORMIS AND CONVOLUTIONS GG GGGG GGLLLLL | |
CA2451167A1 (en) | Pipelined fft processor with memory address interleaving |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070802 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080516 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080818 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090116 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090212 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |