JP4262676B2 - 半導体素子の低誘電率絶縁膜の蒸着方法 - Google Patents

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Description

本発明は半導体素子の低誘電率絶縁膜の蒸着方法に関し、より詳しくは半導体素子の保護膜を形成する方法で使用されるCVDまたはPECVD工程にシラン(SiH4)気体を添加して低誘電率絶縁膜の蒸着速度を大きく増加させることができる低誘電率絶縁膜の蒸着方法に関する。
薄膜トランジスタ基板は、液晶表示装置や有機EL(electro luminescence)表示装置などにおいて、各画素を独立的に駆動するための回路基板として使用される。薄膜トランジスタ基板は、走査信号を伝達する走査信号配線またはゲート配線と画像信号を伝達する画像信号線またはデータ配線が形成されており、ゲート配線及びデータ配線と連結されている薄膜トランジスタ、薄膜トランジスタと連結されている画素電極、ゲート配線を覆って絶縁するゲート絶縁膜及び薄膜トランジスタとデータ配線を覆って絶縁する保護膜などで構成されている。薄膜トランジスタはゲート配線の一部であるゲート電極とチャンネルを形成する半導体層、データ配線の一部であるソース電極とドレーン電極及びゲート絶縁膜と保護膜などで構成される。薄膜トランジスタは、ゲート配線を通じて伝達される走査信号によってデータ配線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
このような薄膜トランジスタ基板を使用する代表的装置として液晶表示装置があるが、液晶表示装置が次第に大型化、高精細化されて行くことにより、各種寄生容量の増加による信号歪曲問題が至急に解決しなければならない問題として台頭している。また、ノートブックコンピュータでの消費電力減少と、テレビ用液晶表示装置での可視聴距離を増加させるための輝度向上の必要性により、開口率増大の要求が大きくなっている。しかし、開口率を増大させるためには、画素電極をデータ配線上まで重なるように形成する必要性があるが、このようにする場合、画素電極とデータ線との間の寄生容量が増加する。寄生容量の増加による問題を解決するためには、画素電極とデータ線との間の垂直離隔を十分に確保しなければならないが、垂直離隔確保のために従来は主に有機絶縁膜で保護膜を形成した。
しかし、有機絶縁膜を利用する工程は次のような短所を有する。まず、材料が高価である。特にスピンコーティング時に損失される量が多いため材料費の増加を招く。次に、有機絶縁膜は耐熱性が不足して後続工程が制約を多く受ける。また、材料の固まりなどによって不純物粒子が発生する頻度が高い。上部膜及び下部膜との接着力が弱い。保護膜上に形成される画素電極の形成時にエッチングの誤差が非常に大きい。
一方、一般にSiO2及びSiNの誘電薄膜は多様な形態の電気的素子を製造する時に使用される。前記物質はシリコンICから平板ディスプレイの光学波誘導装置(Optical wave guides)を製造するための最適化された工程の研究が継続して進められている。
大部分の場合、前記物質は全ての素子要求及び強い電気的及び機械的物性を提供する。しかし、最近の素子の性能を改善するための方法は、導電層をさらに近接にしたり共に密着することである。さらに、現在使用されている素子は携帯用で、一定のAC結合よりはバッテリー上に流れるのに必要なより低い電力消費が重要視されている。したがって、より高い電力消費及びより遅い作動速度を招く電気容量結合を減少させるためには低誘電定数を有する新たな物質が要求される。
このような問題を解決するためのものとして、付加的な機能基を除いては低密度であるSi-C結合を基本とする物質が使用されている。前述の物質は低密度を示して低誘電定数を有する。このような物質はa-SiCOHまたはシリコンオキシカーバイド(silicon oxycarbide)であり、2.7〜3.5の低誘電定数値を示して半導体素子の性能を大きく改善することができる。
したがって、TFT-LCDパネルの層間絶縁膜及び保護膜としてa-SiCOH、a-Si:O:FなどCVD法で蒸着される低誘電率絶縁膜を使用すれば、データ配線と画素電極との間の結合静電容量(coupling capacitance)を減らしRC時間遅延及びクロストーク(cross-talk)を減少させることができる。特に、超高開口率構造を実現するためには、画素電極をデータ電極上にオーバーラップしなければならない。しかし、従来保護膜のうちの1つであるSiNx保護膜は、ロード静電容量(load capacitance)が非常に大きくなって画像実現が困難であった。したがって、絶縁保護膜の誘電定数はできるだけ低くするべきであり、保護膜の厚さを増加させて垂直方向への十分な離隔が必要である。このために、前述したCVD法で蒸着した保護膜が主に使用されている。
CVD法で蒸着される低誘電率層間絶縁膜のa-SiCOH膜では、その用途によって結合静電容量を減少させるために、数μmの厚さが要求される。通常半導体工程での絶縁薄膜は数mmであるために、このような厚さ増加による処理量の低下を補償するためには非常に速い蒸着速度が要求される。
通常a-SiCOH薄膜は、主ソース気体であるSiH(CH3)3(以下、Z3MSTMと言う)に酸化剤であるN2OまたはO2、及び均一性改善及び特性安定化などのためにArまたはHeのような不活性気体を添加してPECVD(plasma enhanced chemical vapor deposition)法によって蒸着する。前述のa-SiCOH薄膜の場合、ソース気体(例えば、トリメチルシラン)の流量を増加させれば、蒸着速度も速くなると知られている。しかし、前述した方法の場合、基本ソース気体の流量が増加することによって機械的強度が減少して、後続工程で損傷を受ける程度にソフトな薄膜が形成され、相対的に高価なソース気体の消耗量増加による製造費用が増加する問題がある。また、最低の誘電定数(k)を有するように最適化されたCVD蒸着工程の全てのパラメターを変化させれば、誘電定数が急激に増加して厚さをさらに増加させなければならない悪循環に陥る。
前述のような従来技術の問題点を解決するために本発明は、低誘電定数値を維持し、他の物性はそのまま保存しながら蒸着速度のみを大きく向上させて寄生容量問題を解消して高開口率構造を実現することができ、工程時間を短縮することができる半導体素子の低誘電絶縁膜の蒸着方法を提供することを目的とする。
本発明の他の目的は、前述の方法で蒸着された絶縁膜を保護膜として使用して製造された半導体素子及びその製造方法を提供することにある。
前記目的を達成するために本発明は、基板が含まれた蒸着チャンバーに気体状態の基本ソース、シラン及び酸化剤を含む反応気体混合物を添加してCVD法またはPECVD法でa-SiCOH薄膜を蒸着する段階を含む半導体素子の低誘電率絶縁膜の蒸着方法を提供する。
また、本発明は前述した蒸着方法で蒸着された低誘電率絶縁膜を保護膜として含む半導体素子を提供する。
この時、前記低誘電率絶縁膜は半導体素子の第1絶縁膜、第2絶縁膜、バッファー層、ゲート絶縁膜、及び保護膜パターンのうちの少なくとも1つの保護膜として使用することができる。前記半導体素子はTFT-LCDパネルであるのが好ましい。
本発明は、シラン気体を使用して蒸着されたa-SiCOH膜(低誘電絶縁膜)を保護膜として形成することによって、絶縁膜の物性はそのまま維持しながら蒸着速度を大きく改善することができる。したがって、寄生容量問題を解消して高開口率構造を実現することができ、工程時間を短縮することができる。
以下、本発明をより詳細に説明する。
本発明はTFT-LCDなどのような半導体素子の保護膜を形成する時、ソース気体にシラン気体を添加することによって低誘電絶縁膜であるa-SiCOH薄膜の他の物性はそのまま保存しながら、薄膜の蒸着速度のみを改善する特徴がある。
その結果、本発明は従来寄生容量問題を解消して高開口率構造を実現することができ、工程時間を短縮することができる。
前述のa-SiCOH薄膜(低誘電率絶縁膜)は、基板が含まれた蒸着チャンバーに気体状態の基本ソース、シラン及び酸化剤を含む反応気体混合物を添加してCVD法またはPECVD法によって蒸着して得ることができる。この時、均一性改善及び特性安定化などをためにArまたはHeのような不活性気体を含む。
好ましくは、電力密度0.2〜1.5(mw/cm2)、圧力1〜10000Torr、温度25〜300℃でプラズマに反応気体混合物を露出させて実施されるPECVD法によって蒸着する。
本発明は誘電定数が3.6以下であり、400〜800nmの波長範囲で95%以上の光透過度を有するa-SiCOH薄膜(低誘電絶縁膜)を作るために、反応中にシラン及び酸化剤の量を調節することが重要である。
したがって、前述のシラン気体の添加量は基本ソース気体に対して1:0.5〜1であるのが好ましい。もし前述の範囲から外れれば誘電定数が増加して蒸着速度の改善効果を得ることができない。
このような低誘電率絶縁膜の誘電定数は2〜3であるのがより好ましい。また、保護膜の厚さは1.5μm以上であるのが好ましく、1.5〜4.0μmであるのがさらに好ましい。
前述の基板は液晶表示素子、光発光ダイオードディスプレイ素子、及び有機光発光ダイオードディスプレイ素子からなる群より選択されるのが好ましく、液晶表示素子であるのがさらに好ましい。
前述の基本ソース気体は下記化学式1、化学式2、化学式3で示されるオルガノシリコン化合物からなる群より1種以上選択されるのが好ましい。
[化学式1]
SiHx(CH3)4-x
前記式で、xは0,1、2、または4の整数であり、
[化学式2]
Si(OR1)yR2 4-y
前記式で、
R1及びR2は各々独立的にまたは同時に炭素数1〜5のアルキル基またはアルケニル基で置換または非置換された直鎖または側鎖の炭素数1〜10のアルキル基またはアルケニル基であり、好ましくはR1及びR2は各々独立的にまたは同時にメチル、エチル、プロピル、またはビニル基であり、は0〜4の整数であり、
[化学式3]
サイクリック-(SiR3R4-O)n
R 3 及びR 4 は各々独立的にまたは同時に水素、炭素数1〜5のアルキル基またはアルケニル基で置換または非置換された直鎖または側鎖の炭素数1〜10のアルキル基またはアルケニル基であり、好ましくはR 3 及びR 4 は各々独立的にまたは同時に水素、メチル、エチル、プロピル、またはビニル基である。

前述の酸化剤はO2、N2O、NO、CO2、CO、オゾン、及びこれらの混合物からなる群より選択されるのが好ましい。
このような本発明の方法で蒸着されたa-SiCOH薄膜は半導体素子、好ましくは液晶表示素子の製造工程中に絶縁膜として使用されて液晶表示素子の半導体層を覆って効果的に保護することができる。
このように、本発明による方法で各気体の組合費を最適化して低誘電率絶縁膜を蒸着すれば蒸着速度を大きく改善させて機械的強度及び後続工程の損傷なく既存SiNx薄膜対比厚さが10倍以上増加することによる処理量の低下を補償することができ、相対的に高価な従来ソース気体の消耗量増加による製造費用を節約することができる。
以下、本発明の実施例及び比較例を記載する。しかし、下記の実施例は本発明を例示するものであり、本発明を限定するわけではない。
[実施例1〜9]
容量性結合平板列(capacitively coupled parallel plate)PECVD反応機を使用してトリメチルシラン(3MS)、シラン、窒素酸化物(N2O)及びアルゴン(Ar)の反応機体混合物と基板でベアー(bare)シリコンウエハーまたはガラス上に低誘電率絶縁薄膜を蒸着させた。蒸着温度は270℃であり、実施例のPECVDに対する他のパラメターである誘電定数及び成長速度を表1に示した。
ガラス基板上に形成された絶縁膜に対する光透過度を測定した結果、全て400〜800nmの範囲で95%以上の光透過度を示した。
Figure 0004262676
図1に示すように、本発明でソース気体にシラン気体を添加することによってa-SiCOHの蒸着速度は約60%以上増加することが分かる。この時、その他の蒸着変数(parameter)をよく調節すれば、シラン添加量が増えても誘電定数(k)値を一定に維持することができる(図2)。
図3はシランを添加しない場合(記号:青色ダイアモンド)、基本ソース気体の1/2に相当するシランを添加した場合(記号:赤色四角形)、ソース気体と同量のシランを添加した場合(記号:緑色三角形)のシラン添加及び酸化剤の流量によるa-SiCOH薄膜の蒸着速度変化を各々示した図面である。垂直(y)軸は酸化剤であるN2O気体対Si含有気体[Z3MS+SiH4]の比率を示す。
図3に示すように、蒸着速度はN2Oの流量とも関係があるが、シランを添加しない場合、酸化剤/ソース気体(例えば、N2O/Z3MS)の比率が増加するほど蒸着速度も増加する傾向を示すが、シランを添加した場合には酸化剤(例えば、N2O)流量が増加しても蒸着速度はほとんど変化しない。したがって、蒸着速度の改善効果は酸化剤の流量調節よりはシランの添加により大きく起因することを確認することができる。
図4はシラン添加量が各々異なる水準で全流量[ソース気体+酸化剤+シラン]を1.5倍及び2倍に各々増加させた時、蒸着速度の変化量を示している。図4でシランが添加されなかった場合、[ソース気体+酸化剤]の流量を1.5倍(2000sccm→3000sccm)に増加させれば蒸着速度が約25%増えることに過ぎないが、ソース気体の代わりにシランを添加して全流量を3000sccmに増加させれば、蒸着速度が約100%近く増加することが確認できる。また、シランを添加した場合には全流量変化による蒸着速度の変化はほとんどなかったが、シラン添加の効果が優れていることを確認することができた。
図5はシラン添加及び酸化剤の流量によるa-SiCOH薄膜の誘電定数変化を示した図面で、シランを添加しなかった場合、ソース気体の1/2に相当するシランを添加した場合、ソース気体と同量のシランを添加した場合を各々示す。水平(x)軸は酸化剤(N2O):(ソース気体+シラン)気体の比率を示す。
図5に示すように、酸化剤対比Si含有気体の比率[N2O/(Z3MS+SiH4」が3である場合にはシラン添加による誘電定数の変化が実験誤差範囲以内で微小であるが、[N2O/(Z3MS+SiH4]比率が増加すれば、シランが添加されることによって誘電定数も共に増加する傾向を示す。したがって、[N2O/(Z3MS+SiH4]比率を3以内に調節すれば、シラン添加によって誘電定数は低い水準に保存しながら蒸着速度を大きく改善することができる。
シラン気体添加によるa-SiCOH薄膜の蒸着速度向上効果を示した図面である。 シラン気体添加によるa-SiCOH薄膜の誘電常数変化を示した図面である。 シラン気体添加及びN2O流量によるa-SiCOH薄膜の蒸着速度変化を示した図面である。 全ソース気体流量[Z3MS+N2O+シラン]による蒸着速度の変化を示した図面である。 シラン気体添加及びN2O流量によるa-SiCOH薄膜の誘電常数変化を示した図面である。

Claims (6)

  1. 基板が含まれた蒸着チャンバーに気体状態の基本ソース、モノシラン及び酸化剤を含む反応気体混合物を添加してCVD法またはPECVD法でa−SiCOH薄膜を蒸着する工程を含み、
    前記基本ソース気体は、式(1)及び式(2)
    Si(OR) - (1)
    (式中、R及びRは、各々独立的にまたは同時に、炭素数1〜5のアルキル基またはアルケニル基で置換されていてもよい直鎖または分岐の炭素数1〜10のアルキル基またはアルケニル基であり、xは0〜4の整数である)
    サイクリック-(SiR-O) (2)
    (式中、R及びRは、各々独立的にまたは同時に、水素原子、炭素数1〜5のアルキル基またはアルケニル基で置換されていてもよい直鎖または分岐の炭素数1〜10のアルキル基またはアルケニル基である)
    で示されるオルガノシリコン化合物からなる群から選択される1種以上であり、かつ
    前記シランを、基本ソース:モノシラン=1:0.5〜1(流量比)で使用する低誘電率絶縁膜の蒸着方法。
  2. 前記a−SiCOH薄膜は誘電定数が3.6以下であり、400〜800nmの波長範囲で95%以上の光透過度を有する請求項1に記載の低誘電率絶縁膜の蒸着方法。
  3. 前記基板は、液晶表示素子、光発光ダイオードディスプレイ素子又は有機光発光ダイオードディスプレイ素子を構成する基板である請求項1に記載の低誘電率絶縁膜の蒸着方法。
  4. 前記a−SiCOH薄膜は、液晶表示素子に含まれる半導体素子における保護膜として使用される請求項1に記載の低誘電率絶縁膜の蒸着方法。
  5. 前記酸化剤はO、NO、NO、CO、CO、オゾン及びこれらの混合物からなる群より選択される請求項1に記載の低誘電率絶縁膜の蒸着方法。
  6. 前記a−SiCOH薄膜は電力密度0.2〜1.5(mw/cm)、圧力1〜10000Torr、温度25〜300℃でプラズマに反応気体混合物を露出させて実施されるPECVD法で蒸着される請求項1に記載の低誘電率絶縁膜の蒸着方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800571B2 (en) * 1998-09-29 2004-10-05 Applied Materials Inc. CVD plasma assisted low dielectric constant films
US6858548B2 (en) * 2002-04-18 2005-02-22 Applied Materials, Inc. Application of carbon doped silicon oxide film to flat panel industry
KR100915231B1 (ko) * 2002-05-17 2009-09-02 삼성전자주식회사 저유전율 절연막의 증착방법, 이를 이용한 박막트랜지스터및 그 제조방법
US20040166692A1 (en) * 2003-02-26 2004-08-26 Loboda Mark Jon Method for producing hydrogenated silicon oxycarbide films
TWI388078B (zh) 2008-01-30 2013-03-01 Osram Opto Semiconductors Gmbh 電子組件之製造方法及電子組件
US8674484B2 (en) * 2008-12-30 2014-03-18 Intel Corporation Dielectric separator layer
KR102052664B1 (ko) * 2013-03-15 2019-12-06 삼성전자주식회사 트리알킬실란 계열의 실리콘 전구체 및 이를 이용하는 박막 형성 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
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JP3192903B2 (ja) * 1995-01-30 2001-07-30 株式会社東芝 半導体装置の製造方法および半導体製造装置
JPH09330925A (ja) * 1996-06-13 1997-12-22 Sony Corp 低誘電率酸化シリコン系絶縁膜の形成方法およびこれを用いた半導体装置
JPH1088352A (ja) * 1996-09-13 1998-04-07 Kojundo Chem Lab Co Ltd (フルオロアルコキシ)(アルコキシ)シラン化合物 と、その製造法およびフッ素含有シリコン酸化膜の製法
JPH10313003A (ja) * 1997-05-13 1998-11-24 Sony Corp 酸化シリコン系誘電体膜の形成方法
JPH11111712A (ja) * 1997-10-01 1999-04-23 Fujitsu Ltd 低誘電率絶縁膜とその形成方法及びこの膜を用いた半導体装置
US6147009A (en) * 1998-06-29 2000-11-14 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US6316167B1 (en) * 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US6312793B1 (en) * 1999-05-26 2001-11-06 International Business Machines Corporation Multiphase low dielectric constant material
JP2004526318A (ja) * 2001-03-23 2004-08-26 ダウ・コーニング・コーポレイション 水素化シリコンオキシカーバイド膜を生産するための方法
KR100915231B1 (ko) * 2002-05-17 2009-09-02 삼성전자주식회사 저유전율 절연막의 증착방법, 이를 이용한 박막트랜지스터및 그 제조방법

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