JP4261835B2 - 電圧制御発振回路 - Google Patents
電圧制御発振回路 Download PDFInfo
- Publication number
- JP4261835B2 JP4261835B2 JP2002222581A JP2002222581A JP4261835B2 JP 4261835 B2 JP4261835 B2 JP 4261835B2 JP 2002222581 A JP2002222581 A JP 2002222581A JP 2002222581 A JP2002222581 A JP 2002222581A JP 4261835 B2 JP4261835 B2 JP 4261835B2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- capacitor
- circuit
- transistor
- strip line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明が属する技術分野】
本発明は、高周波無線装置の局部発振回路などに適した電圧制御型発振回路に関するものである。
【0002】
【従来の技術】
従来、移動体通信装置やその他の通信装置の送信用発振回路、受信部の局部発振回路に電圧制御発振回路が用いられている。
【0003】
図1は、電圧制御発振回路を組み込んだ高周波部品(シールドケース省略)の斜視図を示し、例えば、PLLモジュールとした場合は、電圧制御発振回路以外にPLL−IC、フィルタ回路部等によって構成されている。
【0004】
この高周波部品を構成する多層基板11の表面にはインダクタ導体、ストリップ線路を含む所定表面配線パターン12が形成され、さらに、電圧制御発振回路や他の回路を構成するスイッチングダイオード、バリキャップダイオード、抵抗、PLL−ICなどの回路構成部品13が形成され、多層基板11の内部には、図示していないが、内部配線パターン、ビアホール導体以外に、各種コンデンサを構成する容量電極やインダクタ導体となるストリップ線路、グランド電位導体膜が形成されている。
【0005】
このような多層基板11の端面には、各種回路の端子となる端子電極14が形成されている。この端子電極14は、電源電圧端子、グランド電位端子、制御電圧端子などである。
【0006】
従来、電圧制御発振回路は、図5に示すように、ストリップ線路、可変容量ダイオードを含む共振回路部Xと、発振用トランジスタを中心とする負性抵抗回路部Yと、増幅用トランジスタを中心とする増幅回路部Zとから構成されていた。
【0007】
従来の共振回路部Xでは、ストリップ線路SLの他端は接地されており、このストリップ線路SLに対して、可変容量ダイオードDv、コンデンサC41とが並列に接続されていた。
尚、ストリップ線路SLの一端側と可変容量ダイオードDvのカソードとの間に、コンデンサC2が配置されていた。また、この可変容量ダイオードDvに供給される制御電圧は、制御端子Vtからインダクタンス素子L1を介して、可変容量ダイオードDvに供給されるようになっている。制御端子Vtとインダクタンス素子L1の間には、一端が接地されたコンデンサC1が配置されている。
このような共振回路部Xにおいて、可変容量ダイオードDvに印加される制御電圧Vtを制御して、共振回路部XのLC共振回路(可変容量ダイオードDv、コンデンサC2、ストリップ線路SL、コンデンサC41とから構成)の容量成分を所定値に設定することで、共振周波数を制御して所定発振周波数の発振出力を得ていた。
また、電圧制御発振回路の発振条件は、次の2式で定義されている。
|∠θ1|=|∠θ2|
|Γ1|・|Γ2|≧1
θ1は、共振回路部Xのインピーダンスにおける発振周波数での位相角を示し、θ2は、負性抵抗回路部Yのインピーダンスにおける発振周波数での位相角を表している。
Γ1は、共振回路部Xのインピーダンスにおける発振周波数での反射係数を示し、
Γ2は、負性抵抗回路部Yのインピーダンスにおける発振周波数での反射係数を表している。
上記発振条件において、最適ポイントになるように設計するには、共振回路部Xの共振点での接線と負性抵抗回路部Yの反射係数Γ2の軌跡とが直交するようにする必要がある。
この条件となるように、負性抵抗回路部Yの帰還容量と接地容量であるコンデンサC5、C6で調整する。即ち負性抵抗回路部Yのインピーダンスを調整して、最適な発振ポイントを導き出す。実際に帰還容量及び接地容量であるコンデンサC5、C6を調整したときのインピーダンスの変化を図6に示す。
【0008】
【発明が解決しようとする課題】
従来の電圧制御発振回路は、負性抵抗回路部Yのインピーダンスの調整を上述の2つの容量で行なってきた。
しかし、ノイズ(C/N)特性及び電源変動(Pushing)特性の改善を行なう為に、2つの帰還容量、接地容量だけの調整を行なうだけでは限度があり、困難であるという問題があった。即ち、図6に示すように接地容量の調整では、F3、F4方向にインピーダンスを変化させて調整を行ってきたが、その調整範囲は狭い為である。また、調整し得る素子が2つと少なかった。
【0009】
本発明は、上記問題に鑑みて案出されたもので、その目的は、負性抵抗回路部のインピーダンスを、ノイズ(C/N)特性及び電源変動(Pushing)特性が高い状態を維持したまま調整が容易となる電圧制御発振回路を提供することにある。
【0010】
本発明の電圧制御発振回路によれば、ストリップ線路、およびアノードが接地されカソードに外部制御電圧が印加される可変容量ダイオードを含み、外部制御電圧によって共振周波数を制御する共振回路部と、ベースに前記ストリップ線路の一端が接続された発振用トランジスタ、該発振用トランジスタのエミッタに接続された接地容量、および前記発振用トランジスタのエミッタとベースとの間に配置された帰還容量を含み、前記共振回路部の共振周波数に基づいて発振条件を整えて発振信号を出力する負性抵抗回路部と、前記発振用トランジスタのコレクタにエミッタ電圧を印加するとともに前記発振信号を増幅してコレクタから出力する増幅用トランジスタを含む増幅回路部とから成る電圧制御発振回路において、前記ストリップ線路は前記一端が前記可変容量ダイオードのカソードにコンデンサを介して接続されるとともに他端は接地され、前記ストリップ線路の一端と前記発振用トランジスタのベースとの間には第1のコンデンサが直列的に配置され、且つ該第1のコンデンサと前記発振用トランジスタのベースとの接続点に一端が接地された第2のコンデンサの他端が接続されていることを特徴とするものである。
【0012】
更に、本発明の電圧制御発振回路によれば、ストリップ線路、およびアノードが接地されカソードに外部制御電圧が印加される可変容量ダイオードを含み、外部制御電圧によって共振周波数を制御する共振回路部と、ベースに前記ストリップ線路の一端が接続された発振用トランジスタ、該発振用トランジスタのエミッタに接続された接地容量、および前記発振用トランジスタのエミッタとベースとの間に配置された帰還容量を含み、前記共振回路部の共振周波数に基づいて発振条件を整えて発振信号を出力する負性抵抗回路部と、前記発振用トランジスタのコレクタにエミッタ電圧を印加するとともに前記発振信号を増幅してコレクタから出力する増幅用トランジスタを含む増幅回路部とから成る電圧制御発振回路において、前記ストリップ線路の他端が前記可変容量ダイオードのカソードに接続され、前記ストリップ線路の一端と前記発振用トランジスタのベースとの間には第1のコンデンサが直列的に配置され、且つ該第1のコンデンサと前記発振用トランジスタのベースとの接続点に一端が接地された第2のコンデンサの他端が接続されていることを特徴とするものである。
【作用】
本発明の電圧制御発振回路によれば、ストリップ線路と可変容量ダイオードとコンデンサとを含み、外部制御電圧によって共振周波数を制御する共振回路部と、前記発振用トランジスタ、該発振用トランジスタの接地容量、帰還容量を含み、前記共振回路部の共振周波数に基づいて発振条件を整えて発振信号を出力する負性抵抗回路部と、前記発振信号を増幅するトランジスタを含む増幅回路部とから成る電圧制御発振回路において、前記共振回路部のストリップ線路の一端と前記負性抵抗回路部との間には、第1のコンデンサが直列的に配置し、且つ該第1のコンデンサと負性抵抗回路部との接続点に、一端が接地された第2のコンデンサを配置する構成を行なうことにより、第2のコンデンサでも負性抵抗回路部のインピーダンスを調整することが可能となる。
即ち、負性抵抗回路部の接地容量、帰還容量及び第2のコンデンサの3つの容量素子により、共振回路部のインピーダンス特性に対応させた負性抵抗回路部のインピーダンス特性の微細な調整が可能となり、最適な発振条件とすることができ、その結果、電圧制御発振回路の特性であるノイズ特性及び、電源変動特性を維持、向上させることができる。
【0013】
また、前記ストリップ線路の他端は接地されているとともに、前記ストリップ線路は、第3のコンデンサ及び可変容量ダイオードと並列接続されている回路を用いることにより、前記可変容量ダイオードを容量性で使用する電圧制御発振回路に適用できる。
【0014】
更に、前記ストリップ線路の他端は、前記可変容量ダイオードを介して接地されている場合は、前記可変容量ダイオードを誘導性で使用する電圧制御発振回路に適用できる。
【0015】
【発明の実施の形態】
本発明の電圧制御発振回路は、図2、図3に示すように、ストリップ線路、可変容量ダイオードを含む共振回路部Xと、発振用トランジスタを中心とする負性抵抗路部Yと、増幅用トランジスタを中心とする増幅回路部Zとから構成されている。尚このような電圧制御発振回路は、図1に示すように他の回路と組み合わせて高周波部品として、取り扱われる。
【0016】
図2の共振回路部Xは、ストリップ線路SL2、可変容量ダイオードDv、第1のコンデンサC3、第2のコンデンサC4から主に構成されている。ストリップ線路SL2の他端は接地されており、このストリップ線路SL2の一端は、第1のコンデンサC3を介して、負性抵抗回路部に接続されている。第1のコンデンサC3と負性抵抗回路部Yとの接続点Aに、一端が接地された第2のコンデンサC4が接続されている。
また、ストリップ線路SL2の一端は、コンデンサC2、インダクタンス素子SL1を介して、制御端子Vtに接続されている。インダクタンス素子SL1とコンデンサC2との接続点には、可変容量ダイオードDvのカソードが接続され、可変容量ダイオードDvのアノード側が接地されている。制御端子Vtとインダクタンス素子SL1の接続点には、一端が接地されたコンデンサC1が接続されている。即ち、ストリップ線路SL2の他端は接地されているとともに、ストリップ線路SL2は、コンデンサC2及び可変容量ダイオードDvと並列接続されている。
【0017】
また、このような共振回路部Xにおいて、可変容量ダイオードDvに印加される制御電圧VTを制御して、共振回路部XのLC共振回路(可変容量ダイオードDv、コンデンサC2、ストリップ線路SL2、コンデンサC3、コンデンサC4とから構成)の容量成分を所定値に設定することで、共振周波数を制御して所定発振周波数の発振出力を得ていた。
【0018】
負性抵抗回路部Yは、発振用トランジスタTr1と帰還容量C5(コンデンサC5)、接地容量C6(コンデンサC6)、コンデンサC7、抵抗R1、R2、R3から構成され、発振用トランジスタTr1のベース−エミッタ間にコンデンサC5が配置され、発振用トランジスタTr1のエミッタと接地電位との間にコンデンサC6が配置されている。
増幅回路部Zは、増幅用トランジスタTr2とコンデンサC8〜C11、抵抗R4、インダクタンス素子SL3から構成され、増幅用トランジスタTr2は、発振用トランジスタTr1に接続されている。増幅用トランジスタTr2のコレクタから、発振出力が得られる。
【0019】
また、図3の電圧制御発振回路は、共振回路部Xにおいて、可変容量ダイオードDvのアノードが接地されており、この可変容量ダイオードDvのカソードとストリップ線路SL及び、コンデンサC3が直列に接続されている。また、可変容量ダイオードDvとコンデンサC4は並列に接続されている。尚、この共振回路部Xにおいては、可変容量ダイオードを誘導成分を利用して共振周波数を調整するものであり、発振出力の周波数が2.5GHz以上の高周波帯域で使用される電圧制御発振回路に好適である。尚、インダクタンス素子SL1を単にコイル素子L1と表記している。
【0020】
図2、図3に示した電圧制御発振回路の発振条件は、上述したように、
|∠θ1|=|∠θ2|
|Γ1|・|Γ2|≧1
で示される条件式を満足しなければならない。即ち、共振回路部Xのインピーダンス特性に対して、負性抵抗回路部Yのインピーダンス特性を上述の条件式を満足させる必要がある。
【0021】
本発明の電圧制御発振回路では、共振回路部Xのインピーダンス特性に応じて、負性抵抗回路部Yのインピーダンス特性をコンデンサC5、C6に加え、第2のコンデンサC4の各容量素子を調整して、発振条件を満足させるものである。即ち、負性抵抗回路部のインピーダンス特性の微調整が可能となり、発振を最適な状態にし、電圧制御発振回路の特性であるノイズ特性及び周波数変動の改善をすることができる。
【0022】
図6には、帰還容量であるコンデンサC5、接地容量であるコンデンサC6を調整したときの負性抵抗回路部Yのインピーダンス特性の変化を示している。
【0023】
帰還容量であるコンデンサC5の容量を大きくした場合、発振ポイントでのインピーダンス特性は、図に示すように右上方向F1に移動する。これは、反射係数Γ2が小さくなり、位相角θは大きくなる。また逆にコンデンサC5の容量を大きくした場合は、発振ポイントでのインピーダンス特性は、左下方向F2に移動する。これは反射係数Γ2が大きくなり、位相角θは小さくなる。
【0024】
接地容量であるコンデンサC6の容量を小さくした場合、発振ポイントでのインピーダンス特性は、図に示すように右下方向F4に移動する。これは反射係数Γ2が大きくなり、位相角θ2は大きくなる。また逆にコンデンサC6の容量を大きくした場合は、発振ポイントでのインピーダンス特性は、左上方向F3に移動する。これは反射係数Γが小さくなり、位相角θ2は小さくなる。
【0025】
図4には、本発明の電圧制御発振回路に用いた第2のコンデンサC4を調整した時の負性抵抗回路部Yのインピーダンス特性を示している。
【0026】
つまり、第2のコンデンサC4の容量を小さくした場合、発振ポイントでのインピーダンス特性は、右下方向F6に移動する。これは反射係数Γ2が大きくなり、位相角θ2も大きくなる傾向を示す。第2のコンデンサC4の容量を大きくした場合は、発振ポイントでのインピーダンス特性は、左上方向F5に移動する。これは反射係数Γが小さくなり、位相角θ2は小さくなる傾向を示す。即ち、第2のコンデンサC4により、発振ポイントでのインピーダンス特性の調整可変方向(F5−F6)とコンデンサC6の調整可変方向(F3−F4)とが同一方向であり、その方向の調整可変幅が広がることを示している。
従って、共振回路部Xのインピーダンス特性に対応する最適な負性抵抗回路部Yのインピーダンス特性が容易に、且つ精度高く得られ、その結果、電圧制御発振回路のノイズ特性及び、電源変動特性の維持、向上させることができる。
【0027】
次に実験例に基づいて本発明の作用効果について説明する。
図2に示す回路構成である共振回路部Xのインピーダンス特性に応じて、負性抵抗回路部Yのインピーダンス特性をコンデンサC5、C6に加え、第2のコンデンサC4の各容量素子を調整して、発振条件を満足させている実験サンプル(本発明回路)と図5に示す回路構成である共振回路部Xのインピーダンス特性に応じて、負性抵抗回路部Yのインピーダンス特性をコンデンサC5、C6にて調整する実験サンプル(従来回路)を作成し、ノイズ特性及び電源変動の比較を行った。
その結果を図7、図8に示す。
【0028】
図7は、ノイズ(C/N)特性を比較したものであり、オフセット範囲を60kHzの条件での図面である。
【0029】
従来回路では、特性曲線に傾きがあり、発振周波数が2.4〔GHz〕での値は、−100〔dBc〕であり、本発明回路では、特性曲線に傾きが無く、発振周波数2.4〔GHz〕での値は、−112〔dBc〕であった。
【0030】
この実験結果によれば、本発明の回路は、発振周波数におけるノイズ特性の変動が少なく、本発明回路と従来回路におけるノイズ特性の差は、12〔dBc〕あり、ノイズ特性が向上されていることが言える。
【0031】
また、図8(a)及び(b)は、電源変動(Pushing)特性を比較したものであり、電源電圧が2.8〔V〕時の発振周波数と電源電圧を0.15〔V〕上方に変化させた時の発振周波数との差(図8(a))と、下方に変化させた時の発振周波数との差(図8(b))を表示したものであり、いずれもの場合には、本発明の電圧制御発振回路は、電源変動が少ないことが見てとれる。
【0032】
以上の結果から、共振回路部Xのインピーダンス特性に応じて、負性抵抗回路部Yのインピーダンス特性をコンデンサC5、C6に加え、第2のコンデンサC4の各容量素子を調整して、発振条件を満足させている本発明回路の方が、従来回路に比べ、著しく優れた特性を示す。
【0033】
【発明の効果】
上述のように、本発明の電圧制御発振回路によれば、帰還容量、接地容量に加え、第2のコンデンサで負性抵抗回路部のインピーダンスを調整することができ、この3つの容量素子により、従来に比較して、負性抵抗回路部のインピーダンス特性の調整可変幅が広がり、より微細な調整が可能となることにより、電圧制御発振回路の特性であるノイズ特性(C/N)及び、電源変動特性(Pushing)の維持、向上を図ることができる。
【図面の簡単な説明】
【図1】電圧制御発振回路を搭載した高周波部部品の外観図である。
【図2】本発明の電圧制御発振回路の回路図である。
【図3】本発明の他の電圧制御発振回路の回路図である。
【図4】本発明の負性抵抗回路部のインピーダンス特性を示す特性図である。
【図5】従来の電圧制御発振回路の回路図である。
【図6】従来の負性抵抗回路部のインピーダンス特性を示す特性図である。
【図7】本発明の回路と従来の回路とのノイズ特性の比較した特性図である。
【図8】(a)(b)は、それぞれ本発明の回路と従来の回路との電源変動特性を比較した特性図である。
【符号の説明】
X 共振回路部
Y 負性抵抗回路部
Z 増幅回路部
DV 可変容量ダイオード
SL ストリップ線路
C4 並列共振用及び負性抵抗回路部調整用コンデンサ
C5 負性抵抗回路部調整用コンデンサ
C6 負性抵抗回路部調整用コンデンサ
Claims (2)
- ストリップ線路、およびアノードが接地されカソードに外部制御電圧が印加される可変容量ダイオードを含み、外部制御電圧によって共振周波数を制御する共振回路部と、
ベースに前記ストリップ線路の一端が接続された発振用トランジスタ、該発振用トランジスタのエミッタに接続された接地容量、および前記発振用トランジスタのエミッタとベースとの間に配置された帰還容量を含み、前記共振回路部の共振周波数に基づいて発振条件を整えて発振信号を出力する負性抵抗回路部と、
前記発振用トランジスタのコレクタにエミッタ電圧を印加するとともに前記発振信号を増幅してコレクタから出力する増幅用トランジスタを含む増幅回路部とから成る電圧制御発振回路において、
前記ストリップ線路は前記一端が前記可変容量ダイオードのカソードにコンデンサを介して接続されるとともに他端は接地され、前記ストリップ線路の一端と前記発振用トランジスタのベースとの間には第1のコンデンサが直列的に配置され、且つ該第1のコンデンサと前記発振用トランジスタのベースとの接続点に一端が接地された第2のコンデンサの他端が接続されていることを特徴とする電圧制御発振回路。 - ストリップ線路、およびアノードが接地されカソードに外部制御電圧が印加される可変容量ダイオードを含み、外部制御電圧によって共振周波数を制御する共振回路部と、
ベースに前記ストリップ線路の一端が接続された発振用トランジスタ、該発振用トランジスタのエミッタに接続された接地容量、および前記発振用トランジスタのエミッタとベースとの間に配置された帰還容量を含み、前記共振回路部の共振周波数に基づいて発振条件を整えて発振信号を出力する負性抵抗回路部と、
前記発振用トランジスタのコレクタにエミッタ電圧を印加するとともに前記発振信号を増幅してコレクタから出力する増幅用トランジスタを含む増幅回路部とから成る電圧制御発振回路において、
前記ストリップ線路の他端が前記可変容量ダイオードのカソードに接続され、前記ストリップ線路の一端と前記発振用トランジスタのベースとの間には第1のコンデンサが直列的に配置され、且つ該第1のコンデンサと前記発振用トランジスタのベースとの接続点に一端が接地された第2のコンデンサの他端が接続されていることを特徴とする電圧制御発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002222581A JP4261835B2 (ja) | 2002-07-31 | 2002-07-31 | 電圧制御発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002222581A JP4261835B2 (ja) | 2002-07-31 | 2002-07-31 | 電圧制御発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004064598A JP2004064598A (ja) | 2004-02-26 |
JP4261835B2 true JP4261835B2 (ja) | 2009-04-30 |
Family
ID=31942568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002222581A Expired - Fee Related JP4261835B2 (ja) | 2002-07-31 | 2002-07-31 | 電圧制御発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4261835B2 (ja) |
-
2002
- 2002-07-31 JP JP2002222581A patent/JP4261835B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004064598A (ja) | 2004-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000228602A (ja) | 共振線路 | |
US7330083B2 (en) | Oscillator having voltage dividing circuit | |
US7538630B2 (en) | Voltage controlled oscillator | |
EP1154560B1 (en) | Voltage controlled oscillator for oscillating signals with high C/N ratio | |
JP4261835B2 (ja) | 電圧制御発振回路 | |
US20110080223A1 (en) | Voltage controlled oscillator | |
JP3565245B2 (ja) | 電圧制御発振器 | |
JP2000312115A (ja) | 電圧制御型高周波発振回路 | |
JP2006141057A (ja) | 電圧制御発振回路 | |
JP3764688B2 (ja) | 電圧制御型発振回路 | |
US4625183A (en) | Low-cost VCO using lumped elements in microwave band | |
US6960964B2 (en) | Oscillator | |
US7053721B2 (en) | Oscillator having a resonant circuit and a drive circuit | |
US20050110588A1 (en) | Oscillator | |
JP2002171130A (ja) | 電圧制御発振回路 | |
JPS63233601A (ja) | 電圧制御発振器 | |
GB2383207A (en) | Oscillator module and electronic apparatus using the same | |
KR100498989B1 (ko) | 고주파 초크 | |
JP2003101344A (ja) | 周波数シフト型高周波電圧制御型発振回路 | |
JP2003017936A (ja) | 電圧制御発振器 | |
JP2002111331A (ja) | 高周波モジュール | |
JP2003046333A (ja) | 周波数シフト型高周波電圧制御発振回路 | |
JP2003209437A (ja) | 高いq値を有するインダクタ | |
JP2001024433A (ja) | 発振器および電圧制御発振器 | |
JP2002299955A (ja) | 電圧制御発振回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070921 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090113 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090206 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |