JP4255474B2 - プログラムによる位相選択が可能な多相バック・コンバータ - Google Patents

プログラムによる位相選択が可能な多相バック・コンバータ Download PDF

Info

Publication number
JP4255474B2
JP4255474B2 JP2005518839A JP2005518839A JP4255474B2 JP 4255474 B2 JP4255474 B2 JP 4255474B2 JP 2005518839 A JP2005518839 A JP 2005518839A JP 2005518839 A JP2005518839 A JP 2005518839A JP 4255474 B2 JP4255474 B2 JP 4255474B2
Authority
JP
Japan
Prior art keywords
output
circuit
voltage
current
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2005518839A
Other languages
English (en)
Other versions
JP2006515146A (ja
Inventor
シュエレイン ジョージ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of JP2006515146A publication Critical patent/JP2006515146A/ja
Application granted granted Critical
Publication of JP4255474B2 publication Critical patent/JP4255474B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1584—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Description

本出願は、米国仮特許出願第６０／４４３，210号（２００３年１月２８日出願，発明の名称：「プログラムによる位相選択が可能な多相バック・コンバータ」）に基づくものであり、この出願に基づく利益を主張する。この出願の内容は、本明細書に取り入れてある。
本発明は、低電圧かつ高電流の用途に用いられる多相バック・コンバータのようなバック・コンバータに関する。
少なくとも１つの回路素子を駆動させるために、入力直流電圧をより低い直流電圧に変換するＤＣ−ＤＣバック・コンバータは、種々の用途に用いられているが、バック・コンバータは、通常、高い負荷電流（３０Ａ以上）が要求される低電圧の用途に用いられる。
図１９に示すように、単相バック・コンバータ1900は、高圧側スイッチ1905と、スイッチノード1915を介して高圧側スイッチ1905に接続された低圧側スイッチ1910と、スイッチノード1915に接続された出力インダクタ1920と、出力インダクタ1920に接続された出力キャパシタ1925とを備えている。
このバック・コンバータの作動時には、高圧側スイッチ1905と低圧側スイッチ1910は、負荷1935に印加する所望の出力電圧を生成する制御回路1930によって制御される。この目的のため、初期状態においては、高圧側スイッチ1905はＯＮ、低圧側スイッチ1910はＯＦＦとされている。両スイッチがこのような状態にあると、電流が出力インダクタ1920を通過する際に、電圧は、概ねＶIN−ＶOUTだけ降下する。
ついで、高圧側スイッチ1905がＯＦＦ、低圧側スイッチ1910がＯＮとされる。出力インダクタ1920を流れる電流は、低圧側スイッチ1910に端を発することから、直ちに変化することができず、出力インダクタ1920を流れ続け、出力キャパシタ1925を充電し、出力キャパシタ1925の両端における電圧ＶOUTを上昇させる。
このようにして、高圧側スイッチ1905と低圧側スイッチ1910は、出力キャパシタ1925の両端における電圧ＶOUTが、所望の電圧、通常は入力電圧よりも低い電圧に等しくなるまで、適当な時間に適宜開閉される。
所望の電圧が得られたならば、高圧側スイッチ1905と低圧側スイッチ1910は、出力インダクタ1920が、出力キャパシタ1925と接続された負荷1935が要求する電流に等しい電流を供給できるように、周期的に制御される。負荷1935が要求する電流よりも大きくも小さくもない電流を供給することによって、出力キャパシタ1925の両端における電圧ＶOUTは、所望の出力電圧の下で、ほぼ一定に保たれる。
図２０に示すような、複数の出力相2005a,2005b,2005c,...,2005nを備えた多相ＤＣ−ＤＣバック・コンバータ2000も知られている。各出力相2005a,2005b,2005c,...,2005nは、高圧側スイッチ、低圧側スイッチ、および出力インダクタを具備する対応するスイッチ回路に割り当てられている。この多相ＤＣ−ＤＣバック・コンバータの作動時には、制御回路2010は、時間遅延系列において、出力相2005a,2005b,2005c,...,2005nを周期的に作動させる。
時間遅延系列において、出力相2005a,2005b,2005c,...,2005nを作動させると、公知の多相バック・コンバータ2000は、電流を出力相2005a,2005b,2005c,...,2005nに配分し、熱の発生を分散させるとともに、小型の出力キャパシタ125を用いることができるように、出力キャパシタに要求される条件を減らす。
しかし、公知の多相バック・コンバータは、制御回路2010と、出力相2005a,2005b,2005c,...,2005nとの間に、所定の数のポイント・ツー・ポイントの接点が必要であるため、所望の数の出力相を含むことができるよう容易に拡張しうる回路設計を提供するものではない。
さらに、公知の多相バック・コンバータは、より低い出力電圧の要求、または負荷1935における電流要求の減少に応じて、出力電圧を最適に制御することができない。出力電圧を最適に制御できないため、公知の多相バック・コンバータは、バック・コンバータの出力側に接続された回路を損傷させるおそれのあるスパイク電圧を生じさせることがある。
本発明の目的は、上述の公知のバック・コンバータにみられる欠点を克服したバック・コンバータを提供することである。
上記の目的を達成するため、本発明は、入力電圧から所望の出力電圧を生成し、この出力電圧を負荷に与える多相バック・コンバータであって、出力電圧を与える出力キャパシタと、前記出力キャパシタと接続された対応する出力インダクタを具備し、この対応する出力インダクタを介して、出力キャパシタに、対応する位相出力電流を与える複数の出力スイッチ回路と、前記各出力スイッチ回路と接続され、かつこの出力スイッチ回路によって供給される、前記対応する位相出力電流を設定するために制御しうる複数の位相出力回路であって、このバック・コンバータの出力電流を表わす信号が、対応するプログラム制御可能な閾値信号を下回るときには、それぞれが、対応する出力スイッチ回路の作動を停止するように作動する位相出力回路と、出力電圧が所望の電圧に概ね等しくなるように、前記出力スイッチ回路によって供給される対応する位相出力信号を設定すべく、前記位相出力回路を制御する位相制御回路とを備えるバック・コンバータを提供する。ここで、位相制御回路と位相出力回路は、それぞれ集積回路として与えられ、位相制御回路は、位相制御バスを介して、位相出力回路を制御する。
本発明の一実施形態に係る多相バック・コンバータにおいては、位相制御回路と位相出力回路の機能を分けているため、このバック・コンバータは、特定の用途に必要とされる数の位相出力回路だけを含み、使用しないか、または余剰なシリコンは含まない。したがって、仮に回路の設計者が、特定の用途に、例えば３相のバック・コンバータを必要とする場合には、この回路設計者は、３つの位相出力のそれぞれに位相出力回路を割り当て、位相出力回路を３つしか含まないバック・コンバータを設計することができる。
さらに、本発明に係る多相バック・コンバータは、位相制御回路と、各位相出力回路の間に、ポイント・ツー・ポイントの電気的接続を必要とすることなく、位相制御バス（例えば５線のアナログバス）を介して、無制限の数の位相出力回路と接続することができる。このように、本発明に係る多相バック・コンバータは、位相に係る回路設計を、効率的で、かつ容易に大きさを変えられるものにすることができる。
本発明の一実施形態に係る多相バック・コンバータは、位相出力回路が、平均インダクタ電流信号に合致する位相出力電流を与えることができないときには、位相誤差信号を生成する位相誤差検出回路をさらに具備する。このようにして、位相制御回路は、欠陥のある位相を検出する信号を与えられ、適当な場合には、欠陥のある位相の出力を停止したり、バックアップ用位相出力回路を作動させる。
本発明のもう一つの実施形態においては、各位相出力回路は、より低い電圧の要求と、負荷電流の減少の要求の少なくとも一方に従って、高圧側スイッチと低圧側スイッチをＯＦＦに切り替える。すると、出力インダクタのスルーイング速度が増加するため、本発明に係る多相バック・コンバータの応答時間は短縮され、負の電流が出力インダクタを流れて、電源を損傷するのが防止される。
本発明のさらに他の実施形態においては、各位相出力回路は、電流検知増幅器と、この電流検知増幅器の正の入力側と出力インダクタノードとの間に設けられた抵抗器ＲCSと、電流検知増幅器の正の入力側と負の入力側との間に設けられたキャパシタＣCSとを具備し、前記出力インダクタノードも、前記電流検知増幅器の負の入力側に接続される。
出力インダクタの複数のノードを介して、抵抗器ＲCSとキャパシタＣCSを接続することにより、出力インダクタを流れる電流は、抵抗器ＲCSとキャパシタＣCSの時定数が、出力インダクタの時定数、およびその直流抵抗（すなわち、インダクタンスＬ／インダクタＤＣＲ（インダクタの直流抵抗））に等しくなるように、抵抗器ＲCSとキャパシタＣCSを選択することによって検知され、キャパシタＣCSの両端における電圧は、出力インダクタを流れる電流に比例することとなる。この実施形態においては、各出力位相回路は、負荷に供給される電流を、損失なく（負荷に供給される電流を妨害することなく）、検知することができる。
本発明のさらに他の実施形態においては、位相出力回路は、出力電圧を、負荷の電流要求に比例して低下させるドループ部分を含む。この実施形態においては、出力電圧を、適応性のある電圧の調整を通じて、簡単かつ効率的に修正することができる。
本発明のさらに他の実施形態に係る多相バック・コンバータにおいては、各位相出力回路は、対応する出力スイッチ回路の高圧側スイッチと低圧側スイッチを、多相バック・コンバータの出力電流に従って遮断するよう、プログラム制御することができる。この場合、特定の回路設計において選択される位相出力回路の数は、温度条件や、出力電流が最大のときの入力キャパシタと出力キャパシタの数を最小にしなければならないという条件によって決まる。しかし、バック・コンバータの出力電流が、最大出力電流よりも少ない場合には、選択される位相出力回路の数は少ない方が、効率は増す。
出力電流が増加したときに位相出力回路をＯＦＦに切り替えると、ゲート充電損失とＭＯＳＦＥＴのスイッチング損失を除去し、かつ電流を、高圧側スイッチ、低圧側スイッチ、および位相出力回路の出力インダクタを介して循環させることにより、効率は高まる。いずれの回路設計においても、出力電流の範囲全体にわたって最大の効率を発揮させるため、特定の出力電流レベルにおいては、位相出力回路を順次ＯＦＦにしなければならない。
本発明によれば、より低い出力電圧の要求、または負荷の電流要求の低下に応じて、出力電圧を最適に制御しうる多相バック・コンバータが提供される。よって、本発明によれば、バック・コンバータの出力側に接続された回路を損傷させるおそれのあるスパイク電圧は生じない。
図１は、本発明の一実施形態に係るバック・コンバータ100を示す。バック・コンバータ100は、入力バス130に接続された位相制御回路105と、位相制御バス（例えば５線のアナログバス）115を介して位相制御回路105に接続された位相出力回路110a,110b,110c,...,110nと、位相出力回路110a,110b,110c,...,110nに接続され、かつ入力電圧ＶINが印加されるようになっている出力スイッチ回路120a,120b,120c,...,120nと、これら出力スイッチ回路120a,120b,120c,...,120nに接続され、かつ出力電圧ＶOUTを生成する出力キャパシタ125と、出力電圧ＶOUTを印加される、接地された負荷135とを備えている。
図１に示す多相バック・コンバータ100は、例えば、小型で、回路設計に融通が利き、多様な低電圧出力、高電流、および速い過渡応答が要求される用途に用いることができる。バック・コンバータ100は、位相出力回路110a,110b,110c,...,110nによって、１つまたは複数の出力相（例えば３相）を実現する。
位相制御回路105は、位相制御バス115を介して位相制御信号を送ることにより、位相出力回路110a,110b,110c,...,110nを制御する部分を有している。この部分は、入力バス130を介して位相制御回路105へ送られる所望の可変出力電圧ＶDESに応じて、位相出力回路110a,110b,110c,...,110nに出力電圧ＶOUTを生成させる。
各位相出力回路110a,110b,110c,...,110nは、位相制御バス115を介して位相制御回路105から発信される位相制御信号に応答して、出力スイッチ回路120a,120b,120c,...,120nを制御する部分を有している。位相出力回路110a,110b,110c,...,110nは、所望の可変出力電圧ＶDESに応じて出力電圧ＶOUTを生成するため、対応する出力スイッチ回路120a,120b,120c,...,120nを制御する。
図２は、図１における出力スイッチ回路120nのブロック図である。出力スイッチ回路120nは、インダクタノード215を介して互いに接続された高圧側スイッチ205と、低圧側スイッチ210（例えばトランジスタスイッチ、ＦＥＴスイッチ、ＦＥＴ整流器等）とを備えている。入力電圧ＶINは、高圧側スイッチ205に印加され、低圧側スイッチ210は接地されている。出力電圧ＶOUTは、スイッチノード215に接続された出力インダクタ220の出力ノード側220ａにおいて生成される。
この出力スイッチ回路の作動時には、高圧側スイッチ205と低圧側スイッチ210は、出力インダクタ220の出力ノード側220ａにおいて所望の出力電圧ＶOUTを生成するため、位相出力回路110nによって制御される。この目的のため、当初は、高圧側スイッチ205はＯＮ、低圧側スイッチ210はＯＦＦとされる。この両スイッチのＯＮ−ＯＦＦ設定により、出力インダクタ220の両端で、概ね、ＶIN−ＶOUTの電圧降下が生じ、出力インダクタ220の内部で電流が発生する。
つぎに、高圧側スイッチ205がＯＦＦ、低圧側スイッチ210がＯＮとされる。出力インダクタ220内の電流は、直ちに変化することができないため、電流は、出力インダクタ220内を流れ続け、出力キャパシタ125を充電して、出力キャパシタ125の両端における電圧を上昇させる。
このように、高圧側スイッチ205と低圧側スイッチ210は、適切に制御され、出力キャパシタ125に係る電圧降下が、所望の出力電圧ＶDESと等しくなるまで、適当な時期にＯＮとＯＦＦを切り替えられる。所望の出力電圧ＶDESに到達した後は、高圧側スイッチ205と低圧側スイッチ210は、出力インダクタ220が、出力キャパシタ125と接続された負荷135の電流要求に等しい電流を供給するよう、定期的に制御される。必要とされる電流よりも大きくも小さくもない電流を供給することにより、出力キャパシタ125に係る電圧降下ＶOUTは、所望の出力電圧ＶDESのレベルで概ね一定にとどまる。
上述の実施形態においては、出力位相回路110nは、位相遅延の割り当て、周期的なスタート時間、およびチャージ・オン持続時間という特徴を有する周期的な充電期の間、高圧側スイッチ205と低圧側スイッチ210を制御する。
図９ａは、割り当てられた位相遅延905、周期的なスタート時間910、およびチャージ・オン持続時間915を含む、出力スイッチ回路120nにおける周期的な充電期900を示す。この図に示すように、高圧側スイッチ205は、周期的なスタート時間910にＯＮとされ、チャージ・オン持続時間915の間は、ＯＮにとどまり、チャージ・オン持続時間915の終了時にＯＦＦに切り替えられる。
通常の作動時には、低圧側スイッチ210は、高圧側スイッチがＯＦＦとされたときに、低圧側スイッチ210がＯＮとされ、他方高圧側スイッチがＯＮとされたときに、低圧側スイッチ210がＯＦＦとされる。このように、出力インダクタ220は、チャージ・オン持続時間915の間、電流を増加させ、チャージ・オン持続時間915が終了した後、周期的な充電期900の残余の時間で、電流の少なくとも一部を放出する。
上述のように、高圧側スイッチ205と低圧側スイッチ210の制御により、周期的な充電期900におけるチャージ・オン持続時間915を変化させることによって、出力インダクタ220において増加した電流を制御することができる。例えば、チャージ・オン持続時間915が充電期900の半分に等しいとき（すなわち、５０％の負荷サイクル）には、出力スイッチ回路120nは、出力キャパシタ125に対して、バック・コンバータ100の最大電流の半分の電流を与える。
他方、例えば、チャージ・オン持続時間915が充電期900に等しいとき（すなわち、100％の負荷サイクル）には、出力スイッチ回路120nは、出力キャパシタ125に対して、バック・コンバータ100の最大電流を与える。
通常の作動中は、低圧側スイッチ210は、高圧側スイッチ205と反対の状態に置かれる。すなわち、高圧側スイッチ205がＯＮのときには、低圧側スイッチ210は、ＯＦＦとされ、他方、高圧側スイッチ205がＯＦＦのときには、低圧側スイッチ210は、ＯＮとされる。このように、高圧側スイッチ205と低圧側スイッチ210のどちらか一方は、常時ＯＮとされる。
しかし、作動条件によっては、高圧側スイッチ205と低圧側スイッチ210の両方ともＯＦＦとする方が望ましい場合もある。
そこで、本発明のもう一つの実施形態においては、出力位相回路110nは、次の２つの作動条件のどちらか一方が生じた場合には、これに応答して、高圧側スイッチ205と低圧側スイッチ210の両方ともＯＦＦとする。すなわち、より低い出力電圧ＶDESが要求された場合、または負荷135に係る電圧降下における電流要求が減少（すなわち、負荷ステップの減少）した場合である。
より低い出力電圧ＶDESが要求された場合、出力インダクタ220には、負のインダクタ電流を流すこともある。負の電流は、エネルギーを出力キャパシタ125から入力電圧ＶINに移行させることによって、バック・コンバータをブースト・コンバータに変換させる。しかし、このエネルギーは、電源（図示せず）、または他の回路素子を損傷したり、電圧制御ループを不安定にしたり、エネルギーの浪費につながることがある。
図９ｂに示すように、負のインダクタ電流が生ずるのを防止するためには、より低い出力電圧ＶDESの要求に応答して、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦとする。このようにして、出力インダクタ220において増加した電流を、電源を通ずるよりも、負荷135を介して減少させる。
負荷135を介して放電をしている間、出力キャパシタ125に係る出力電圧ＶOUTは降下する。出力電圧ＶOUTが、概ね、より低い所望の出力電圧ＶDESまで降下すると、負の電流は、もはや問題ではなくなり、高圧側スイッチ205と低圧側スイッチ210は、通常のＯＮ−ＯＦＦ設定に移行する。
負荷135の電流要求が低下した（すなわち、負荷ステップの減少が生じた）場合には、高圧側スイッチ205と低圧側スイッチ210は、出力インダクタ220によって、出力キャパシタ125に供給される電流を減少させるように制御される。しかし、公知のバック・コンバータにおいては、負荷ステップの減少に対応して電流（過渡電流）を減少させるために必要な最小の時間は、次の方程式(１)に従う。
(１) ＴSLEW＝｛Ｌ×（ＩMAX−ＩMIN）｝／ＶOUT
この場合、高圧側スイッチ205と低圧側スイッチ210は、ＦＥＴ整流器の役割を果たす。
したがって、負荷の電流要求が低下したときには、公知のバック・コンバータにおける出力インダクタ220の過渡電流（負荷ステップ減少時の出力インダクタの内部における電流の増加）は、出力キャパシタ125の電圧を上昇させる。負荷135の電流要求は、出力キャパシタ125の過剰な電荷を放出させることにつながるが、出力電圧ＶOUTにおける短時間のスパイクが、バック・コンバータ100に接続された高感度の回路部に損傷を与えるおそれがある。
しかし、本発明のもう一つの実施形態においては、出力位相回路110nは、負荷135の電圧降下に係る電流要求の低下（負荷ステップの減少）に応答して、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦとするように働く（すなわちボディーブレーキ）。この結果、出力インダクタ220のスルーイング速度（電流が減少する速度）は、大幅に増加する。この際、高圧側スイッチ205と低圧側スイッチ210は、ＦＥＴ整流器の役割を果たす。
高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦとすることにより、ＦＥＴ整流器のボディーダイオードが電流を通すまで、スイッチノードの電圧は低下する。すると、インダクタの両端における電圧は、ＶOUTから、ＶOUT＋ボディーダイオードの両端における電圧（ＶBODY DIODE）まで上昇する。よって、出力インダクタ220のスルーイング速度は、次の式(２)に従って減少する。
(２) ＴSLEW＝｛Ｌ×（ＩMAX−ＩMIN）｝／（ＶOUT＋ＶBODY DIODE）
したがって、図４に示すように、この実施形態においては、出力インダクタ220の内部における負荷ステップの減少条件下で増加した過渡電流は、公知のバック・コンバータに比較して、迅速に放出され、電圧スパイクはほとんど目立たないものとなる。ボディーダイオードの両端における電圧降下は、ＶOUTよりも大きいため、インダクタ電流のスルーイング速度は、２倍、またはそれを超えて増加する。
図１０は、上述のように出力スイッチ回路120nの高圧側スイッチ205と低圧側スイッチ210を制御する、本発明に係る位相出力回路110nを示す。位相出力回路110nは、スタート時間回路1005と、チャージ・オン持続時間回路1010と、チャージ・オン持続時間回路1010に接続された電流検知回路1015と、スタート時間回路1005およびチャージ・オン持続時間回路1010に接続されたＳ−Ｒラッチ1020と、Ｓ−Ｒラッチ1020およびチャージ・オン持続時間回路1010に接続されたＡＮＤゲート1025とを備えている。
スタート時間回路1005は、図９ａに示す周期的なスタート時間910および位相遅延905を決定する部分を含んでいる。この決定を行うため、スタート時間回路1005は、位相制御回路105から、位相タイミング信号1030を受け取る。
位相タイミング信号1030は、例えば、周期的な充電時間900に等しい周期をもつ周期的なアナログ信号（例えば周期的な鋸の歯状の波形、周期的な正弦波形、周期的な三角形の波形等）を含む。周期的なアナログ信号としての位相タイミング信号1030を用いることにより、スタート時間回路1005は、周期的なスタート時間910および位相遅延905を決定し、周期的なスタート時間910において、周期的なクロックパルス1035を生成することができる。クロックパルス1035は、Ｓ−Ｒラッチ1020を設定して、チャージ・オン持続時間915の開始時に、高圧側スイッチ205をＯＮに、低圧側スイッチ210をＯＦＦにする。
チャージ・オン持続時間回路1010は、チャージ・オン持続時間915を決定し、チャージ・オン持続時間915の終了時にＳ−Ｒラッチ1020を再設定し、より低い出力電圧ＶDESが要求された場合、または負荷135の電流要求が低下した（すなわち、負荷ステップの減少が生じた）場合に、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦにする部分を含んでいる。この目的のため、チャージ・オン持続時間回路1010は、位相制御回路105から、パルス幅変調（ＰＷＭ）制御信号1040を受け取る。
ＰＷＭ制御信号1040としては、所望の出力電圧ＶDESと実際の出力電圧ＶOUTの差に比例する値をもつアナログ信号等がある。チャージ・オン持続時間回路1010は、ＰＷＭ制御信号1040を用い、高圧側スイッチ205と低圧側スイッチ210について、チャージ・オン持続時間915を適切に決定する。さらに、チャージ・オン持続時間回路1010は、出力インダクタ220により出力キャパシタ125に供給される電流の大きさに応じて、チャージ・オン持続時間915を変更しうる設計となっている。
この目的のため、チャージ・オン持続時間回路1010は、出力インダクタ220により供給される電流が、すべての出力スイッチ回路120a,120b,120c,...,120nから供給される電流の平均電流1045よりも小さいときには、チャージ・オン持続時間回路1010は、チャージ・オン持続時間915を増加させることができるように、すべての出力スイッチ回路120a,120b,120c,...,120nから供給される電流の平均電流1045との対比において、出力インダクタ220により供給される電流の特性を示す電流差信号1050を、電流検知回路1015から受け取る。
チャージ・オン持続時間915を増加させると、出力インダクタ220は、出力キャパシタ125に対して、より多くの電流を供給する。チャージ・オン持続時間915が経過した後、チャージ・オン持続時間回路1010は、Ｓ−Ｒラッチ1020を再設定し、周期的な充電期900の残余の時間において、高圧側スイッチ205をＯＦＦに、低圧側スイッチ210をＯＮに切り替える。
位相制御回路105により生成されるＰＷＭ制御信号1040に基いて、より低い出力電圧ＶDESが要求された場合、または負荷135に係る電圧降下における電流要求が減少（すなわち、負荷ステップの減少）した場合には、チャージ・オン持続時間回路1010は、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦに切り替える。この目的のため、チャージ・オン持続時間回路1010は、Ｓ−Ｒラッチ1020を再設定し、論理「０」をＡＮＤゲート1025に伝達し、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦに切り替える。
Ｓ−Ｒラッチ1020は、数１０ナノ秒の間に、すべての位相出力回路110a,110b,110c,...,110nをゼロ負荷サイクルに進ませるよう再設定される。すると、クロックパルスによってゲートがＯＮとされることに伴う負荷ステップの増加に応答して、複数の位相が重畳し、100％の負荷サイクルに進む。このようにして、位相出力回路110a,110b,110c,...,110nを制御すると、出力インダクタ220の電流が負荷の推移に応じて変化する「単一の過渡期応答」が実現され、パワートレインの効率が最大化されるとともに、出力キャパシタ125に必要とされる条件も最小限のものとなる。
電流検知回路1015は、すべての出力スイッチ回路120a,120b,120c,...,120nの電流から得られる平均電流1045に比例して出力インダクタ220を流れる電流の大きさに応じて、チャージ・オン持続時間915を変更させるために、電流差信号1050を生成する部分を含んでいる。
図１１は、本発明のバック・コンバータに係るスタート時間回路1005を示すブロック図である。このスタート時間回路1005は、周期的なスタート時間910と位相遅延905に従って、クロックパルス1035を生成する。スタート時間回路1005は、位相タイミング比較器1105と、この位相タイミング比較器1105に接続された１回パルス発生器1110とを備えている。
図１２ａに示すように、この実施形態においては、位相タイミング信号1030は、周期的な充電期900に等しい周期と、０〜５Ｖの振幅をもつ三角形の波形を有している。
図１２ｂは、位相タイミング比較器1105と１回パルス発生器1110の出力を示すグラフである。この図に示すように、位相タイミング比較器1105の出力は、一定の目標値電圧1115によって位相をずらされた位相タイミング信号1030に等しい。したがって、位相タイミング比較器1105の出力は、充電期900において、位相遅延905に等しい時間を経過したところで、正の方向に進む際に、１回、電圧ゼロの軸と交差し、１回パルス発生器1110にクロックパルス1035を生成させる。
目標値電圧115を０〜５Ｖの間で適宜選択することにより、１回パルス発生器1110は、周期的な充電期900の前半900ａにおいて、いつでもクロックパルス1035を生成するように制御される。また、周期的な充電期900の後半900ｂにおいて、１回パルス発生器1110にクロックパルス1035を生成させるため、位相タイミング信号が、位相タイミング比較器1105の負の入力に対して与えられ、かつ目標値電圧1115が位相タイミング比較器1105の正の入力に対して与えられるように、位相タイミング比較器1105の入力を切り替える。こうして、位相タイミング比較器1105と１回パルス発生器1110の出力は、図１２ｃに示す曲線に類似したものとなる。
したがって、本発明によれば、各位相出力回路110a,110b,110c,...,110nには、周期的な充電期900において、位相制御回路105と位相出力回路110a,110b,110c,...,110nとの別個のポイント・ツー・ポイントの接続を要求することなく、単一の位相遅延905と周期的なスタート時間910が割り当てられる。
さらに、位相出力回路110a,110b,110c,...,110nが、別個の集積回路を用いて実現され、かつ位相タイミング比較器1105の２つの入力が、各集積回路の入力ピンに接続されている場合には、各位相出力回路110a,110b,110c,...,110nに係る位相遅延905と周期的なスタート時間910のための非常に効率的で、かつ簡単な回路が実現される。
図１２ｄは、位相出力回路110a,110b,110c,...,110nを８個有するバック・コンバータ100における各１回パルス発生器の出力を示す。
図１２ｅは、別個の集積回路1250として実現された位相出力回路110nのスタート時間回路1005を示すブロック図である。この図に示すように、集積回路1250は、位相タイミング比較器1105の２つの入力部にそれぞれ接続されたピン1255ａと1255ｂを備えている。参照電圧1270と接地電圧の間には、ノード1260において互いに接続された抵抗器1265aと1265bを備える分圧器が設けられている。抵抗器1265aと1265bのいずれかを適宜選択することにより、所定の目標値電圧115が、集積回路1250のピン1255ｂを介して、位相タイミング比較器1105に印加される。
図１３は、本発明のバック・コンバータに係るチャージ・オン持続時間回路1010のブロック図である。このチャージ・オン持続時間回路1010は、チャージ・オン持続時間増幅器1305と、ボディーブレーキ検出増幅器1315と、このボディーブレーキ検出増幅器1315の負の入力側に接続された分数乗算器1320と、この分数乗算器1320、およびチャージ・オン持続時間増幅器1305の負の入力側に接続された傾斜波発生器1310とを備えている。
スタート時間回路1005が、Ｓ−Ｒラッチ1020を設定するために、クロックパルス1035を発振する前に、Ｓ−Ｒラッチ1020の逆出力1020ａは、チャージ・オン持続時間回路1010における傾斜波発生器1310の再設定ライン上で、論理的高レベル「１」を真にする。すると、傾斜波発生器1310は、傾斜波出力ライン1325上で、一定のデフォルト（初期設定）電圧を生成する（このデフォルト電圧は、恒久的にデフォルト電圧出力ライン1330に与えられる）。
スタート時間回路1005が、Ｓ−Ｒラッチ1020を設定した後、高圧側スイッチ205は、ＯＮに切り替えられ、Ｓ−Ｒラッチ1020の逆出力は、傾斜波発生器1310の再設定ライン上で、論理的低レベル「０」を真とし、傾斜波出力ライン1325上の電圧をデフォルト電圧から上昇させる。チャージ・オン持続時間増幅器1305は、傾斜波出力ライン1325上の電圧を、ＰＷＭ制御信号1040と比較する。ＰＷＭ制御信号1040は、この実施形態においては、所望の出力電圧ＶDESと実際の電圧ＶOUTとの差（ＶDES−ＶOUT）に比例するアナログの電圧信号である。
傾斜波出力ライン1325上の電圧が、ＰＷＭ制御信号1040のレベルに到達すると、チャージ・オン持続時間増幅器1305は、Ｓ−Ｒラッチ1020を再設定させて、高圧側スイッチ205をＯＦＦに切り替え、かつ傾斜波出力ライン1325上の電圧をデフォルト電圧に再設定するため、Ｓ−Ｒラッチ1020の逆出力1020ａについて、傾斜波発生器1310の再設定ライン上で、論理的高レベル「１」を真とする。
このように、チャージ・オン持続時間915は、スタート時間回路1005がクロックパルス1035を発振してから、傾斜波発生器1310の傾斜波出力ライン1325が、ＰＷＭ制御信号1040の電圧レベルと等しくなるまでの時間を表わす。よって、実際の電圧ＶOUTと所望の出力電圧ＶDESとの差が大きければ大きいほど、ＰＷＭ制御信号1040の電圧レベルは高くなり、したがって、チャージ・オン持続時間915も長くなる。
さらに、チャージ・オン持続時間回路1010は、出力インダクタ220により出力キャパシタ125に供給される電流の大きさに応じて、チャージ・オン持続時間915を変化させる。この目的のために、傾斜波発生器1310は、すべての出力スイッチ回路120a,120b,120c,...,120nから求められる平均電流1045との関連において、出力インダクタ220によって供給される電流の大きさを決定する電流差信号1050を、電流検知回路1015から受け取る。例えば、電流差信号1050は、出力インダクタにより供給される電流と、すべての出力スイッチ回路120a,120b,120c,...,120nから求められる平均電流1045との差に比例した電圧を与える。電流差信号1050を用いることにより、傾斜波発生器1310は、出力インダクタにより供給される電流と、すべての出力スイッチ回路120a,120b,120c,...,120nから求められる平均電流1045との差が拡大したときには、傾斜波出力ライン1325における電圧の傾斜の程度を減少させることができる。
したがって、出力インダクタ220によって供給される電流の大きさが、すべての出力スイッチ回路120a,120b,120c,...,120nから求められる平均電流1045よりも小さいときには、傾斜波出力ライン1325における電圧の傾斜の程度が減少すると、チャージ・オン持続時間915は増加し、出力インダクタ220は、出力キャパシタ125に対して、より多くの電流を供給する。
チャージ・オン持続時間回路1010は、より低い出力電圧ＶDESが要求された場合、または負荷135に係る電圧降下における電流要求が減少（すなわち、負荷ステップの減少）した場合には、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦに切り替えうる回路構成となっている。この目的のために、分数乗算器1320は、傾斜波発生器1310のデフォルト電圧の分数倍（例えば９０％）を生成し、かつこの分数倍を、ボディーブレーキ検出増幅器1315に与える。ボディーブレーキ検出増幅器1315は、デフォルト電圧の分数倍を、ＰＷＭ制御信号1040の電圧レベルと比較し、ＰＷＭ制御信号1040の電圧レベルが、デフォルト電圧の分数倍よりも低下した場合には、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦに切り替える信号を生成する。
ボディーブレーキ検出増幅器1315は、種々の条件の下で、高圧側スイッチ205と低圧側スイッチ210の両方をＯＦＦに切り替えることに留意するべきである。例えば、負荷135に係る電圧降下における電流要求が突然減少した場合には、実際の電圧ＶOUTが所望の出力電圧ＶDESよりも上昇するため、ＰＷＭ制御信号1040の電圧レベルを、デフォルト電圧の分数倍よりも低下させる。代わりに、例えば、位相制御回路105が、所望の出力電圧ＶDESの低下要求に応じて、ＰＷＭ制御信号1040の電圧レベルを、デフォルト電圧の分数倍よりも低下させることもできる。これについては、以下に詳しく説明する。
図１４は、本発明のバック・コンバータに係る傾斜波発生器1310のブロック図である。この傾斜波発生器1310は、クランプ回路1405と、傾斜波出力ライン1325に接続された電流源1410とを備えている。クランプ回路1405は、作動増幅器1415と、クランプダイオード1420とを備えており、これらは、作動増幅器1415の可能な入力1415ａがアクティブにされたときに、傾斜波出力ライン1325の電圧レベルをデフォルト電圧に等しくするように協働する。
また、傾斜波発生器1310は、位相誤差検出増幅器1450と、この位相誤差検出増幅器1450に接続され、かつデフォルト電圧が印加される分数乗算器1455と、位相誤差検出増幅器1450の出力側に接続されたスイッチ1460をも備えている。これら３つの構成要素は、すべて、位相出力回路110nが、すべての出力スイッチ回路120a,120b,120c,...,120nから求められる平均電流1045と一致する十分な電流を与えることができない場合に、位相誤差信号1465を生成すべく協働する。バック・コンバータ100は、位相誤差信号1465を用いることにより、故障した位相出力回路110nの作動を停止させるか、またはバックアップ用位相出力回路110nを作動させる。
スタート時間回路1005が、Ｓ−Ｒラッチ1020を設定するクロックパルス1035を発振する前に、Ｓ−Ｒラッチ1020の逆出力1020ａは、傾斜波発生器1310の再設定ラインにおける論理的高レベル「１」を真とし、クランプ回路1405を作動させることによって、傾斜波出力ライン1325における電圧を、デフォルト電圧まで上昇させる。スタート時間回路1005が、Ｓ−Ｒラッチ1020を設定した後、高圧側スイッチ205をＯＮに切り替え、Ｓ−Ｒラッチ1020の逆出力1020ａは、傾斜波発生器1310の再設定ラインにおける論理的低レベル「０」を真とし、クランプ回路1405の作動を停止させる。
クランプ回路1405の作動が停止すると、傾斜波キャパシタ1425は、入力電圧ＶINから、傾斜波抵抗器1430を通じて、電流を受け取り、傾斜波発生器1310の傾斜波出力ライン1325における電圧の傾斜の程度を上げる。傾斜波出力ライン1325における電圧がＰＷＭ制御信号のレベルに到達すると、チャージ・オン持続時間増幅器1040は、Ｓ−Ｒラッチ1020を再設定して、高圧側スイッチ205をＯＦＦに切り替え、かつＳ−Ｒラッチ1020の逆出力1020ａに、傾斜波発生器1310の再設定ラインにおける論理的高レベル「１」を真とさせ、傾斜波出力ライン1325における電圧を、デフォルト電圧まで上昇させる。
傾斜波発生器1310の傾斜波出力ライン1325における電圧の傾斜に係る時間は、出力キャパシタ125に供給される出力インダクタ220の電流の大きさに従って、プログラム制御可能な電流源1410を、電流検知回路1015によって生成される電流差信号1050とともに制御することによって変更される。この目的のために、電流源1410は、電流の大きさを出力インダクタ220によって供給される電圧と、すべての出力スイッチ回路120a,120b,120c,...,120nから供給される電流の平均電流1045との差に比例する、傾斜波出力ライン1325からの電流を減少させる。傾斜波出力ライン1325からの電流を取り出す（減少させる）と、傾斜波キャパシタ1425は、従前よりもゆっくりと充電されるようになり、傾斜波出力ライン1325における電圧の傾斜の程度を、以前よりも緩やかに上昇させる。
入力電圧ＶINを基に、傾斜波抵抗器1430を介して、傾斜波キャパシタ1425を充電すると、傾斜波出力ライン1325における電圧上昇の傾斜の程度は、入力電圧ＶINの変化を自動的に補償する。入力電圧ＶINの変化は、例えば、電源（図示せず）の出力電圧の変化、または負荷電流の変化に関連する、プリント回路基板（ＰＣＢ）における電圧降下によって生ずる。
本発明のもう一つの実施形態においては、所望の出力電圧ＶDESは、傾斜波発生器1310のデフォルト電圧として用いられる。所望の出力電圧ＶDESは、デジタル−アナログ・コンバータによって生成される比較的安定な電圧レベルにあるため、所望の出力電圧ＶDESが、各位相出力回路110a,110b,110c,...,110nの間で変動することはない。このように、傾斜波出力ライン1325における電圧は、所望の出力電圧ＶDESと参照されるため、接地電圧、または各位相出力回路110a,110b,110c,...,110nにおける入力電圧の差は、傾斜波発生器1310の傾斜入力電圧には、ほとんど、またはまったく影響を及ぼさない。
位相出力回路110nが故障したり、何らかの理由で作動しないときには、出力インダクタ220によって供給される電流は、傾斜波キャパシタ1425が充電されるよりも速い速度で、電源1410が電流を減少させるレベルにまで減少する。この場合、傾斜波出力ライン1325における電圧信号は、傾斜の程度が下がり始め、位相誤差検出増幅器1450は、スイッチ1460を投入して、位相誤差信号を生成する。この位相誤差信号は、故障した位相出力回路110nの作動を停止させるか、またはバックアップ用位相出力回路110nを作動させる。
図１５は、本発明のバック・コンバータに係る電流検知回路1015のブロック図である。電流検知回路1015は、出力インダクタ220によって供給される電流と、各出力スイッチ回路120a,120b,120c,...,120nから供給される電流の平均電流との差を表わす電流差信号1050を生成する部分を含んでいる。この電流検知回路1015の電流差信号1050を生成する部分は、出力インダクタ220を流れる電流の大きさに比例するインダクタ電流信号1510を生成するインダクタ電流検出回路1505を含んでいる。
インダクタ電流検出回路1505は、電流検知増幅器1515と、この電流検知増幅器1515の入力側、および出力インダクタノード215にそれぞれ接続された抵抗器ＲCSと、この電流検知増幅器1515の正の入力側、および負の入力側にそれぞれ接続されたキャパシタＣCSとを備えている。なお、インダクタノード220ａも、電流検知増幅器1515の負の入力側に接続されている。
出力インダクタ220のノード215，220ａを介して、抵抗器ＲCSとキャパシタＣCSを接続することにより、出力インダクタ220を流れる電流は、次の方程式(３)に従って、検知される。
(３)
Figure 0004255474
抵抗器ＲCSとキャパシタＣCSの時定数が、出力インダクタ220の時定数（すなわち、インダクタンスＬ／インダクタＤＣＲ）に等しくなるように、抵抗器ＲCSとキャパシタＣCSを選択することにより、キャパシタＣCSの両端における電圧は、出力インダクタ220を流れる電流に比例し、インダクタ電流検出回路1505は、あたかも、抵抗値ＲLの検知抵抗器だけが働いているかのように捉えられることとなる。上記２つの時定数の不一致は、インダクタＤＣ電流の計測には影響しないものの、出力インダクタ220を流れる電流のＡＣ素子には影響を与える。
出力インダクタ220を流れる電流を検知すると、スイッチ電流のピーク値や標本値ではなく、実際に負荷135に供給される出力電流が得られるため、高圧側、または低圧側の電流検知に関して有利である。したがって、出力電圧ＶOUTは、リアルタイムの情報に基づく負荷ラインに一致するように調整される。このように、本発明のバック・コンバータに係る電流検知回路は、単一周期の過渡期応答を支援する上で効果的である。
電流検知増幅器1515は、温度が低下すると減少する可変利得と、例えば２５℃で３５、および１２５℃で３１という通常の利得とをもつように設計することができる。この温度と利得の相関関係は、出力インダクタ220のＤＣＲ（ｐｐｍ単位）の１℃当たりの増加を補償する。
電流検知増幅器1515は、電流差信号1510を電流比較器1520へ送る。電流比較器1520は、チャージ・オン持続時間回路1010へ送る電流差信号1510を生成するため、送られてきた電流信号1510を、あらゆる位相に基づく平均インダクタ電流1045と比較する。
電流信号1510と平均インダクタ電流信号1045との間には、電流平均抵抗器1525が位置している。位相出力回路110a,110b,110c,...,110nは、それぞれの電流信号1510と平均インダクタ電流信号1045との間で、同じような電流平均抵抗を与えることから、平均インダクタ電流信号1045は、位相出力回路110a,110b,110c,...,110nの各電流信号の平均に比例する電圧を示す。
図１６は、本発明のバック・コンバータに係る位相出力回路110nと出力スイッチ回路120nを示すブロック図である。この図においては、図１０〜図１５に現れた要素と類似の要素には、図１０〜図１５で用いられた符号と同一の符号を付してある。
図１６に示すように、位相出力回路110nは、傾斜波デフォルト電圧が、所望の出力電圧ＶDESのレベルに設定されるように、検知された電流信号に所望の出力電圧ＶDESのレベルを加算する合計回路1605を備えている。
図３は、図１に示す多相バック・コンバータ100において、位相制御バス115（例えば５線アナログバス）を介して位相タイミング信号1030を生成する位相タイミング回路305と、ＰＷＭ制御信号1040を生成するＰＷＭ回路310を備える位相制御回路105とを示すブロック図である。位相制御回路105は、この外、追加的な制御信号330を生成する追加的な回路325を備えているが、これは本発明の理解にとっては無関係のものである。
位相タイミング信号1030は、各位相出力回路110a,110b,110c,...,110nに、その周期的なスタート時間910を計測させるための情報を含んでいる。位相出力回路は、周期的なスタート時間910には、負荷135に電流を供給するため、それぞれの出力スイッチ回路120a,120b,120c,...,120nを作動させる。この実施形態においては、位相タイミング信号1030は、電圧の周期的な波形からなっている。この波形は、すでに詳しく説明したように、位相出力回路110a,110b,110c,...,110nによって解読される。
図５は、本発明のバック・コンバータにおいて、周期的な位相タイミング信号1030を生成する位相タイミング回路のブロック図である。位相タイミング回路305は、周期的な三角形の波形を発生させる周期波形発生器510に接続された、プログラム制御可能なオシレータ回路505を備えている。周期波形発生器510は、プログラム制御可能なオシレータ回路505の周波数に応じて、位相タイミング信号1030を生成する。プログラム制御可能なオシレータ回路505の周波数は、入力バス130における周波数の選択515によって変更することができる。また、この周波数は、外部の周波数選択抵抗器（図示せず）によってプログラム制御することもできる。このように、プログラム制御可能なオシレータ回路505の周波数、したがって位相タイミング信号1030の周波数は、例えば100kHz〜１MHzの所望のものに設定することができる。
図３において、位相制御回路105のＰＷＭ回路310は、位相出力回路110a,110b,110c,...,110nに、各出力スイッチ回路120a,120b,120c,...,120nの高圧側スイッチ205に係るチャージ・オン持続時間915を計測させるための情報またはデータを含むＰＷＭ制御信号1040を生成する。すでに説明したように、高圧側スイッチ205係るチャージ・オン持続時間915が長くなればなるほど、より多くの電流が、各出力スイッチ回路の出力インダクタ220を流れる。このように、チャージ・オン持続時間915は、負荷電流、過渡負荷条件、または所望の出力電圧ＶDESの変化を補償するよう、動的に制御することができる。
図６は、本発明のバック・コンバータに係る、ＰＷＭ信号1040を生成するＰＷＭ回路310のブロック図である。ＰＷＭ回路310は、入力バス130のデジタル入力615から、所望の可変出力電圧ＶDES610を生成するデジタル・アナログ・コンバータ（ＤＡＣ）605を備えている。高利得誤差増幅器620は、所望の可変出力電圧ＶDES610を、実際の出力電圧ＶOUTと比較し、両者の差に比例する誤差信号625を生成する。誤差信号625は、ＰＷＭ制御信号1040として、位相制御バス115へ送られる。
図６に示すＰＷＭ回路310は、所望の可変出力電圧ＶDES610と実際の出力電圧ＶOUTの差に比例するＰＷＭ制御信号320を生成することから、このＰＷＭ制御信号320は、実際の出力電圧ＶOUTを所望の可変出力電圧ＶDESのレベルに維持するため、位相出力回路110a,110b,110c,...,110nによって用いられる。このように、ＰＷＭ回路310と、位相出力回路110a,110b,110c,...,110nは、負荷電流の変化にかかわらず、実際の出力電圧ＶOUTを制御するため、閉ループを形成している。
例えば、実際の出力電圧ＶOUTが、負荷電流の増加に伴って、所望の可変出力電圧ＶDESを下回った場合には、各出力スイッチ回路における高圧側スイッチ205のチャージ・オン持続時間915は、ＰＷＭ制御信号1040に比例して増加し、各出力スイッチ回路の出力インダクタ220が出力キャパシタ125に対して供給する電流が多くなるため、実際の出力電圧ＶOUTは上昇する。この反対に、実際の出力電圧ＶOUTが、負荷電流の減少に伴って、所望の可変出力電圧ＶDESを上回った場合には、各出力スイッチ回路における高圧側スイッチ205のチャージ・オン持続時間915は、ＰＷＭ制御信号320に比例して減少し、各出力スイッチ回路の出力インダクタ220が出力キャパシタ125に対して供給する電流が少なくなるため、実際の出力電圧ＶOUTは低下する。
デジタル・アナログ・コンバータ605のデジタル入力615は、例えば、外部の回路（モバイル・インテル・ペンティアム（登録商標）ＩＶマイクロプロセッサ等）によって生成される複数の電圧認識デジタル（ＶＩＤ）信号を含んでいる。ＶＩＤ信号は、マイクロプロセッサ中核部の作動電圧を伝えるために、マイクロプロセッサによって生成することもできる。このように、ＰＷＭ回路310のデジタル・アナログ・コンバータ605は、マイクロプロセッサ中核部の適当な電圧に合わせて、所望の可変出力電圧ＶDESを生成する。
一定の環境下で、新しい出力電圧ＶDESの要求があると、バック・コンバータ100の通常の作動中に、デジタル入力（すなわち、ＶＩＤ入力）が変化する。位相制御回路105は、ＶＩＤ信号の変化を検知すると、検知された変化が、スキューまたはノイズによるものでないか否かを確かめるために、例えば４００nsにわたって信号をブランクにする。
より高い出力電圧ＶDESの要求があった場合には、高利得誤差増幅器620は、（ＰＷＭ制御信号1040を経由して）位相出力回路110a,110b,110c,...,110nのチャージ・オン持続時間を延長する。この反対に、より低い出力電圧ＶDESの要求があった場合には、高利得誤差増幅器620は、（ＰＷＭ制御信号1040を経由して）位相出力回路110a,110b,110c,...,110nのチャージ・オン持続時間を短縮する。しかし、上述のように、より低い出力電圧ＶDESの要求があった場合には、負の電流が、出力インダクタ220を流れるという不都合がある。
したがって、本発明のもう一つの実施形態においては、位相制御回路105は、より低い出力電圧ＶDESの要求があった場合には、各出力スイッチ回路120a,120b,120c,...,120nの高圧側スイッチ205と低圧側スイッチ210をＯＦＦとする。この目的のため、図８に示すように、ＰＷＭ回路310は、ステップダウン検出回路850を備えている。
ステップダウン検出回路850は、上述のような負のインダクタ電流（すなわち、より低い出力電圧ＶDESの要求に関連する負のインダクタ電流）を防止するため、ＶＩＤステップダウン条件を検出する。この目的のため、ＰＷＭ回路310は、高利得誤差増幅器の出力を、各位相出力回路110a,110b,110c,...,110nの傾斜波発生器1310のデフォルト電圧よりも低い電圧にクランプするよう、クランプ回路855を備えている。このように、各位相出力回路110a,110b,110c,...,110nのチャージ・オン持続時間回路1010は、ＰＷＭ回路310から生成されるＰＷＭ制御信号1040を受け取ると、出力電圧ＶOUTが、概ね、より低い所望の出力電圧ＶDESのレベルに低下するまで、各出力スイッチ回路120a,120b,120c,...,120nの高圧側スイッチ205と低圧側スイッチ210をＯＦＦとする。
一定の環境下では、負荷135が最大電流を取り入れている場合には、負荷の過渡期における出力電圧の偏差と、電力の浪費を減らすために、適応性のある電圧の調整が必要となる。この目的のため、ＰＷＭ回路310は、実際の出力電圧ＶOUTを、負荷電流の変化に比例して低下させるドループ回路を備えている。
図７は、負荷電流の増加に比例する出力電圧ＶOUTを低下させるようにした、図６に示すＰＷＭ回路の変形例であるＰＷＭ回路310を示すブロック図である。図７に示すように、ＰＷＭ回路310は、平均インダクタ電流信号1045を受ける電流信号バッファを含むドループ回路700をさらに備えている。この実施形態においては、平均インダクタ電流信号1045は、電流信号バッファ705の出力が、（ＶDES＋ＩAVG）に等しくなるよう、所望の可変出力電圧ＶDESと対照される。ここで、ＩAVGは、出力スイッチ回路120a,120b,120c,...,120nの出力インダクタ220によって供給される平均電流に比例する。
ドループ抵抗器ＲVDRPは、電流信号バッファ705の出力側と、高利得誤差増幅器620の負の入力側との間に設けられている。また、オフセット抵抗器ＲFBには、高利得誤差増幅器620の負の入力側の上流側において、実際の出力電圧ＶOUTが印加される。
したがって、利得誤差増幅器620の負の入力側における電圧ｖは、次の式(４)によって与えられる。
(４)
Figure 0004255474
しかし、利得誤差増幅器620は、正の入力と負の入力を等しく保持するように電圧ループを制御することから、利得誤差増幅器620は、負の入力側における電圧を、所望の出力電圧ＶDESに等しく維持する。したがって、実際の出力電圧ＶOUTは、次の式(５)によって求められる。
(５)
Figure 0004255474
したがって、図６に示すＰＷＭ回路310は、出力スイッチ回路120a,120b,120c,...,120nの出力インダクタ220によって供給される平均電流に比例する実際の出力電圧ＶOUTを降下させるように作動する。調整電圧ｖは、ドループ・インピーダンスが、所望のコンバータ出力インピーダンスを生成するように、適当なドループ抵抗器ＶVDRPを選択することによってプログロムを組むことができる。
図１７は、本発明のもう一つの実施形態に係る、ディスクリート制御と複数の集積回路を用いるバック・コンバータのブロック図である。図１７のバック・コンバータは、各位相出力回路110a,110bのあらゆる機能を含む２つの位相制御用集積回路1250a,1250b（図１６参照）、および位相制御回路105のすべての機能を果たす位相制御用集積回路1705を具備している。
位相制御用集積回路1705と、２つの位相集積用集積回路1250a,1250bは、図１８に示す過熱検知回路1805を備えることができる。過熱検知回路1805は、ＶＲＨＯＴ比較器1810と、このＶＲＨＯＴ比較器1810の出力側に接続されたスイッチ1815と、ダイの温度に比例する電圧を生成する温度検知回路1820とを備えている。温度閾値は、外部ピン1825を用いることにより、例えばＶINと接続された分圧器を用いて設定される。ダイの温度が、温度閾値を超えて上昇した場合には、ＶＲＨＯＴ比較器1810は、スイッチ1815をＯＮに切り替え、ＶＲＨＯＴ信号1830を生成させる。ＶＲＨＯＴ信号1830は、例えば、位相または追加可能な位相が、電流生成負荷を共有するのを停止させるために用いられる。
特定の回路設計において選択される位相出力回路110a,110b,110c,...,110nの数は、温度条件や、出力電流が最大のときにおける入力キャパシタと出力キャパシタの数を最小にするという条件によって決まる。しかし、バック・コンバータ100の出力電流が、最大出力電流よりも少ない場合には、選択される位相出力回路110a,110b,110c,...,110nの数が少ない方が、効率は増す。
出力電流が増加したときに位相出力回路110a,110b,110c,...,110nをＯＦＦに切り替えると、ゲート充電損失とＭＯＳＦＥＴのスイッチング損失を除去し、かつ高圧側スイッチ205、低圧側スイッチ210、および位相出力回路110a,110b,110c,...,110nの出力インダクタを介して電流を循環させることによって、効率が高まる。いずれの回路設計においても、出力電流の範囲全体にわたって最大の効率を発揮させるため、特定の出力電流レベルにおいては、位相出力回路110a,110b,110c,...,110nを順次ＯＦＦにしなければならない。
図２１は、本発明のもう一つの実施形態に係る、多相バック・コンバータ100の出力電流に応じて、割り当てられた位相を停止するようになっている位相出力回路110a,110b,110c,...,110nを示すブロック図である。この目的のために、位相出力回路110nは、平均インダクタ電流信号1045に基づく、多相バック・コンバータ100の電流を表わす電流信号2135を生成するコンバータ出力電流検知回路2105と、電流信号2135および閾値信号2115が入力される位相停止用比較器2130とを備えている。
位相出力回路110nは、特定の用途における要求に応じて、特定の閾値信号2115を与えることによって、プログラム制御することができる。例えば、図２１においては、閾値信号2115は、参照電圧と接地電圧の間で互いに直列に接続された抵抗器の対2120,2125によって与えられる。このように、閾値信号2115は、分圧器における適当な抵抗値を選択するだけで与えられる。しかし、閾値信号2115は、所望の閾値信号2115のデジタル表示をアナログ表示に換えるデジタル・アナログ・コンバータ等の他の手段によっても与えうることに留意すべきである。この場合、所望の閾値信号2115のアナログ表示は、位相停止用比較器2130に与えられる。
この位相出力回路の作動時には、位相停止用比較器2130は、電流信号2135を閾値信号2115と比較し、電流信号2135が閾値信号2115を下回る場合には、位相停止信号2130を生成する。位相停止信号2130は、位相出力回路110nに命じて、各出力スイッチ回路120nに割り当てられた高圧側スイッチ205と低圧側スイッチ210（例えばＭＯＳＦＥＴスイッチ）の両方をＯＦＦに切り替えさせ、多相バック・コンバータの出力電流を減衰させる。すると、多相バック・コンバータの出力電圧は低下し、位相制御回路105は、すでに説明したように、残余の位相出力回路110a,110b,110c,...,110n-1の負荷サイクルを増加させることによって、電流信号が閾値信号を下回る分を補償する。平均インダクタ電流信号1045は、バック・コンバータ100の出力電流を表わすものであり、各位相出力回路110a,110b,110c,...,110nの出力電流を表わすものではないため、この補償時には変化しない。
図２２は、本発明の一実施形態に係るコンバータ出力電流検知回路2105のブロック図である。コンバータ出力電流検出回路2105は、平均インダクタ電流信号1045と所望の出力電圧信号ＶDESに接続された加算器ユニット2205を備えている。加算器ユニット2205は、電流信号2135を生成するため、平均インダクタ電流信号1045から、所望の出力電圧信号ＶDESを差し引くものである。
位相停止回路は、モジュラー式位相出力回路110a,110b,110c,...,110nを有する多相バック・コンバータとの関連においてすでに説明したが、位相停止回路は、一定の数の位相出力回路または位相（例えば、２相、３相、４相、８相等）を有する多相バック・コンバータにおいても用いることができる。
本発明の一実施形態に係るバック・コンバータのブロック図である。 図１における出力スイッチ回路のブロック図である。 図１における位相制御回路の詳細なブロック図である。 図１に示すバック・コンバータにおける負荷ステップの減少に対する応答を示すグラフである。 図３における位相タイミング回路の詳細なブロック図である。 図３におけるＰＷＭ（パルス幅変調）回路の詳細なブロック図である。 負荷電流の増加に反比例させて出力電圧を低下させる、図６に示すＰＷＭ回路の変形例のブロック図である。 図１に示すバック・コンバータに係るもう一つの位相制御回路のブロック図である。 図１に示すバック・コンバータに係る出力スイッチ回路における周期的な充電期の持続時間を示すグラフである。 より低い出力電圧の要求に対する、図９ａの出力スイッチ回路の制御を示すグラフである。 図１における位相出力回路を示すブロック図である。 図１０におけるスタート時間回路を示すブロック図である。 この実施形態に係る位相タイミング信号を示すグラフである。 図１２ａに示す位相タイミング信号の位相を目標値電圧によってずらした、位相タイミング信号を示すグラフである。 図１１における位相タイミング比較器の出力を示すグラフである。 三角形の１つの位相タイミング信号に係る、８つの位相についての位相タイミングを示すグラフである。 この実施形態に係るもう一つのスタート時間回路を示すブロック図である。 図１０におけるチャージ・オン持続時間回路のブロック図である。 図１３における傾斜波発生器のブロック図である。 図１０における電流検知回路のブロック図である。 別個の集積回路に実現された、本発明の一実施形態に係る位相出力回路を示すブロック図である。 本発明の一実施形態に係る位相制御回路と、複数の位相出力回路との接続を示すブロック図である。 本発明の一実施形態に係る過熱検知回路を示すブロック図である。 公知の単相バック・コンバータを示すブロックである。 公知の多相バック・コンバータを示すブロックである。 本発明の一実施形態に係る位相停止部を含む位相出力回路のブロック図である。 本発明の一実施形態に係るコンバータ出力電流検出回路のブロック図である。
符号の説明
100 バック・コンバータ
105 位相制御回路
110a,110b,110c,...,110n 位相出力回路
115 位相制御バス
120a,120b,120c,...,120ｎ 出力スイッチ回路
125 出力キャパシタ
130 入力バス
135 負荷
205 高圧側スイッチ
210 低圧側スイッチ
215 スイッチノード
220 出力インダクタ
310 ＰＷＭ回路
510 周期波形発生器
605 デジタル・アナログ・コンバータ
620 高利得誤差増幅器
700 ドループ回路
705 電流信号バッファ
850 ステップダウン検出回路
1005 スタート時間回路
1010 チャージ・オン持続時間回路
1015 電流検知回路
1020 Ｓ−Ｒラッチ
1025 ＡＮＤゲート
1105 位相タイミング比較器
1110 １回パルス発生器
1255ａ,1255ｂ ピン
1260 ノード
1265a,1265b 抵抗器
1310 傾斜波発生器
1315 ボディーブレーキ検出増幅器
1320 分数乗算器
1405 クランプ回路
1410 電流源
1450 位相誤差検出増幅器
1455 分数乗算器
1505 インダクタ電流検出回路
1515 電流検知増幅器
1520 電流比較器
1525 電流平均抵抗器
1605 合計回路
1805 過熱検知回路
1820 温度検知回路
1900 単相バック・コンバータ
1905 高圧側スイッチ
1910 低圧側スイッチ
1915 スイッチノード
1920 出力インダクタ
1925 出力キャパシタ
1930 制御回路
1935 負荷
2000 多相ＤＣ−ＤＣバック・コンバータ
2010 制御回路
2105 コンバータ出力電流検知回路
2120,2125 抵抗器
2130 位相停止用比較器
2205 加算器ユニット

Claims (17)

  1. 入力電圧から所望の出力電圧を生成して、この出力電圧を負荷に与えるバック・コンバータであって、
    出力電圧を与える出力キャパシタと、
    前記出力キャパシタと接続された対応する出力インダクタを具備し、この対応する出力インダクタを介して、出力キャパシタに、対応する位相出力電流を与える複数の出力スイッチ回路と、
    前記各出力スイッチ回路と接続され、かつこの出力スイッチ回路によって供給される、前記対応する位相出力電流を設定するよう制御可能な複数の位相出力回路であって、このバック・コンバータの出力電流を表わす信号が、対応するプログラム可能な閾値信号を下回るときには、それぞれが、対応する出力スイッチ回路の作動を停止するように作動する位相出力回路と、
    出力電圧が所望の電圧に概ね等しくなるように、前記出力スイッチ回路によって供給される対応する位相出力信号を設定すべく、前記位相出力回路を制御する位相制御回路とを備えるバック・コンバータ。
  2. 前記各出力スイッチ回路は、高圧側スイッチと、前記各出力スイッチ回路の出力インダクタが接続されたスイッチノードを介して、前記高圧側スイッチに接続された低圧側スイッチを備えていることを特徴とする請求項１記載のバック・コンバータ。
  3. 前記位相制御回路が前記位相出力回路を制御する際に、位相タイミング信号と、パルス幅変調（ＰＷＭ）制御信号と、平均インダクタ電流信号が経由する位相制御バスをさらに備え、前記各位相出力回路は、前記位相タイミング信号に従って、前記各出力スイッチ回路の高圧側スイッチをＯＮに切り替えるスタート時間回路と、前記ＰＷＭ制御信号に従って、前記高圧側スイッチをＯＦＦに切り替えるチャージ・オン持続時間回路とを具備することを特徴とする請求項２記載のバック・コンバータ。
  4. 前記チャージ・オン持続時間回路は、電流差信号を受ける傾斜波発生器と、この傾斜波発生器と接続され、かつ前記ＰＷＭ制御信号を受けるチャージ・オン持続時間増幅器とを具備し、前記傾斜波発生器は、前記電流差信号とデフォルト電圧に従って、傾斜波出力信号を生成し、前記チャージ・オン持続時間増幅器は、前記傾斜波出力信号とＰＷＭ制御信号に従って、高圧側スイッチをＯＦＦに切り替えることを特徴とする請求項３記載のバック・コンバータ。
  5. 前記傾斜波発生器は、前記傾斜波出力信号を受ける傾斜波キャパシタと、傾斜波出力信号を受け、かつ前記デフォルト電圧を印加されるクランプ回路と、傾斜波出力信号源および前記接地電圧の間に設けられ、前記電流差信号に応じて制御しうる、プログラム可能な電流源とを具備することを特徴とする請求項４記載のバック・コンバータ。
  6. 前記位相制御バスは、所望電圧を表わす信号を通し、前記各位相出力回路は、この所望電圧を表わす信号を受け、前記デフォルト電圧は、この所望電圧を表わす信号に従って設定されることを特徴とする請求項５記載のバック・コンバータ。
  7. 前記傾斜波発生器は、前記位相出力回路が、前記平均インダクタ電流信号に合致する位相出力電流を与えることができないときに位相誤差信号を生成する位相誤差検知回路をさらに具備することを特徴とする請求項５記載のバック・コンバータ。
  8. 前記チャージ・オン持続時間回路は、より低い所望電圧の要求と、負荷電流の減少要求の少なくとも一方に従って、高圧側スイッチと低圧側スイッチをＯＦＦに切り替えるボディーブレーキ検知増幅器をさらに具備することを特徴とする請求項４記載のバック・コンバータ。
  9. 前記各位相出力回路は、前記出力インダクタの第１のノードおよび第２のノードに接続されるとともに前記平均インダクタ電流信号を受ける電流検知回路さらに具備し、この電流検知回路は、対応する位相出力電流を検知し、平均インダクタ電流信号とこの位相出力電流に従って電流差信号を生成することを特徴とする請求項３記載のバック・コンバータ。
  10. 前記電流検知回路は、前記対応する出力インダクタの第１のノードおよび第２のノードに接続された電流検出回路と、この電流検出回路の出力側に接続され、かつ前記平均インダクタ電流信号を受ける電流比較器とを具備し、かつ前記電流検出回路の出力と平均インダクタ電流信号に従って電流差信号を生成することを特徴とする請求項９記載のバック・コンバータ。
  11. 前記位相制御回路は、前記位相タイミング信号を生成する位相タイミング回路と、前記ＰＷＭ制御信号を生成するＰＷＭ回路とを具備することを特徴とする請求項３記載のバック・コンバータ。
  12. 前記位相タイミング回路は、プログラム可能なオシレータ回路と、このプログラム可能なオシレータ回路に接続された周期波形発生器とを具備し、前記プログラム可能なオシレータ回路の周波数は、周波数選択装置を介して選択することができ、前記周期波形発生器は、プログラム可能なオシレータ回路の周波数に従って、前記位相タイミング信号を生成することを特徴とする請求項１１記載のバック・コンバータ。
  13. 前記ＰＷＭ回路は、複数の電圧認識デジタル（ＶＩＤ）信号に応じて、前記所望電圧を表わす変数を生成するデジタル・アナログ・コンバータと、この所望電圧を表わす変数を入力され、かつ出力電圧を印加される高利得誤差増幅器とを具備し、前記高利得誤差増幅器は、前記所望電圧を表わす変数および出力電圧に従って、ＰＷＭ制御信号を生成することを特徴とする請求項１１記載のバック・コンバータ。
  14. 前記ＰＷＭ回路は、前記出力電圧が、前記負荷を流れる電流の増加に比例して低下するように、前記ＰＷＭ信号を修正するドループ部分を含むことを特徴とする請求項１１記載のバック・コンバータ。
  15. 前記各位相制御回路と位相出力回路は、各集積回路の温度が、それぞれの温度閾値を上回ったときには、ＶＲＨＯＴ信号を生成する過熱検出回路を具備することを特徴とする請求項３記載のバック・コンバータ。
  16. 入力電圧から生成される所望の出力電圧を、出力インダクタに接続された出力キャパシタを介して負荷に与えるバック・コンバータの位相出力回路であって、出力インダクタ、高圧側スイッチ、および低圧側スイッチを具備する出力スイッチ回路に接続可能であり、かつ前記バック・コンバータの出力電流を表わす信号が、プログラム制御可能な閾値信号を下回ったときには、前記出力スイッチの高圧側スイッチと低圧側スイッチを停止する回路を具備する位相出力回路。
  17. 前記バック・コンバータの出力電流を表わす信号が、プログラム可能な閾値信号を下回ったときに、前記出力スイッチの高圧側スイッチと低圧側スイッチを停止する位相出力回路は、前記バック・コンバータの出力電流を表わす信号を生成するコンバータ出力電流検出回路と、前記バック・コンバータの出力電流を表わす信号、および前記プログラム可能な閾値信号を入力され、かつ前記バック・コンバータの出力電流を表わす信号が、プログラム可能な閾値信号を下回ったときに、前記出力スイッチの高圧側スイッチと低圧側スイッチを停止する停止信号を生成する位相停止比較器とを具備することを特徴とする請求項１６記載の位相出力回路。
JP2005518839A 2003-01-28 2004-01-23 プログラムによる位相選択が可能な多相バック・コンバータ Expired - Lifetime JP4255474B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US44321003P 2003-01-28 2003-01-28
US10/761,526 US6826028B2 (en) 2003-01-28 2004-01-20 Multi-phase buck converter with programmable phase selection
PCT/US2004/001804 WO2004070925A2 (en) 2003-01-28 2004-01-23 Multi-phase buck converter with programmable phase selection

Publications (2)

Publication Number Publication Date
JP2006515146A JP2006515146A (ja) 2006-05-18
JP4255474B2 true JP4255474B2 (ja) 2009-04-15

Family

ID=32738433

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005518839A Expired - Lifetime JP4255474B2 (ja) 2003-01-28 2004-01-23 プログラムによる位相選択が可能な多相バック・コンバータ

Country Status (7)

Country Link
US (1) US6826028B2 (ja)
JP (1) JP4255474B2 (ja)
KR (1) KR100651185B1 (ja)
CN (1) CN1742421A (ja)
DE (1) DE112004000209T5 (ja)
TW (1) TWI242921B (ja)
WO (1) WO2004070925A2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806689B2 (en) * 2002-03-22 2004-10-19 International Rectifier Corporation Multi-phase buck converter
US7109694B2 (en) * 2003-07-14 2006-09-19 International Rectifier Corporation Digital multiphase control system
JP4387172B2 (ja) * 2003-12-02 2009-12-16 株式会社リコー 電源回路及びその電源回路の出力電圧変更方法
US7139180B1 (en) * 2004-09-15 2006-11-21 Edward Herbert Three phase buck power converters having input current control
US7589508B2 (en) * 2005-01-18 2009-09-15 Altera Corporation Low-noise switching voltage regulator and methods therefor
US7339361B2 (en) * 2006-06-26 2008-03-04 Intersil Americas Inc. Multi-phase DC-DC converter using auxiliary resistor network to feed back multiple single-ended sensed currents to supervisory controller for balanced current-sharing among plural channels
US8618788B2 (en) * 2007-03-30 2013-12-31 Malay Trivedi Dynamically adjusted multi-phase regulator
US7812581B2 (en) * 2007-05-04 2010-10-12 Intersil Americas Inc. Pulse adding scheme for smooth phase dropping at light load conditions for multiphase voltage regulators
US20090322301A1 (en) * 2008-06-26 2009-12-31 Enermax Technology Corporation Control circuit for improving efficiency of lower load of power supply device and method thereof
TWI395394B (zh) * 2009-12-31 2013-05-01 Delta Electronics Inc 具關機保護之多組輸出降壓型轉換裝置
US8410635B2 (en) * 2010-03-16 2013-04-02 GM Global Technology Operations LLC Systems and methods for deactivating a matrix converter
DE102010019711B4 (de) * 2010-05-07 2012-03-01 Fujitsu Technology Solutions Intellectual Property Gmbh Schaltungsanordnung zur Spannungsversorgung, Computersystem, Verfahren zum automatischen Konfigurieren eines mehrphasigen Spannungswandlers und Computerprogrammprodukt
US9106201B1 (en) 2010-06-23 2015-08-11 Volterra Semiconductor Corporation Systems and methods for DC-to-DC converter control
CN102130899B (zh) * 2010-12-28 2015-04-29 华为技术有限公司 一种电源协议管理方法、装置及其应用的电源系统
US8552704B2 (en) * 2011-04-05 2013-10-08 Maxim Integrated Products, Inc. Current share compensation design
CN102281004B (zh) * 2011-08-24 2014-07-16 武汉烽火网络有限责任公司 大功率开关电源电路
CN107077874B (zh) 2014-10-31 2020-05-29 惠普发展公司有限责任合伙企业 电力损失保护
US9755517B2 (en) * 2015-12-16 2017-09-05 Dialog Semiconductor (Uk) Limited Multi-threshold panic comparators for multi-phase buck converter phase shedding control
US10651734B2 (en) * 2017-04-11 2020-05-12 Dell Products, L.P. System and method for robust body braking control to suppress transient voltage overshoot
JP6973143B2 (ja) 2018-02-08 2021-11-24 株式会社デンソー 昇圧コンバータ装置
US10284095B1 (en) * 2018-02-19 2019-05-07 Microchip Technology Incorporated Method and apparatus for phase current balancing in multi-phase constant on-time buck converter
TWI687035B (zh) * 2019-05-03 2020-03-01 茂達電子股份有限公司 降壓轉換器的過衝降低電路
CN110445381B (zh) * 2019-07-26 2021-07-16 成都芯源系统有限公司 含菊花链架构的多相开关变换器及其切相控制方法
US20210257909A1 (en) * 2020-02-13 2021-08-19 Empower Semiconductor, Inc. Reconfigurable power converter
US11569747B2 (en) 2021-03-05 2023-01-31 Apple Inc. Adaptive phase add/shed for a power converter
US11804777B2 (en) 2021-10-08 2023-10-31 Infineon Technologies Austria Ag Power supply and emulated current mode control
US12003179B2 (en) * 2021-10-08 2024-06-04 Infineon Technologies Austria Ag Power supply and emulated current mode to control generation of an output voltage

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166528A (en) * 1999-11-02 2000-12-26 Fairchild Semiconductor Corporation Lossless current sensing in buck converters working with low duty cycles and high clock frequencies
US6674274B2 (en) 2001-02-08 2004-01-06 Linear Technology Corporation Multiple phase switching regulators with stage shedding
US6433527B1 (en) * 2001-06-01 2002-08-13 Maxim Integrated Products, Inc. Phase failure detector for multi-phase switching regulators
US6995483B2 (en) * 2002-10-15 2006-02-07 Texas Instruments Incorporated Synchronous buck and boost regulator power reduction circuit using high side sensing

Also Published As

Publication number Publication date
DE112004000209T5 (de) 2005-12-29
CN1742421A (zh) 2006-03-01
WO2004070925A2 (en) 2004-08-19
TW200425607A (en) 2004-11-16
TWI242921B (en) 2005-11-01
KR20050105989A (ko) 2005-11-08
US20040145845A1 (en) 2004-07-29
KR100651185B1 (ko) 2006-11-30
WO2004070925A3 (en) 2004-12-09
US6826028B2 (en) 2004-11-30
JP2006515146A (ja) 2006-05-18

Similar Documents

Publication Publication Date Title
JP4255474B2 (ja) プログラムによる位相選択が可能な多相バック・コンバータ
US7301314B2 (en) Multi-phase buck converter
KR100794773B1 (ko) 부하에 응답하는 스위칭 주파수를 갖는 ｄｃ-ｄｃ 조정기
US6965502B2 (en) System, device and method for providing voltage regulation to a microelectronic device
JP4056780B2 (ja) 不定周波数の切換調整器を位相ロックループと同期させるための回路および方法
US7592789B2 (en) Power supply and related circuits
TWI713495B (zh) 具有改善的暫態響應的控制架構、裝置及系統
CN109586576B (zh) 命令单相谐振变换器的反馈方法、相关的单相谐振变换器以及多相谐振变换器
US7254000B1 (en) Over voltage protection scheme for synchronous buck converter
US6628106B1 (en) Control method and circuit to provide voltage and current regulation for multiphase DC/DC converters
US6979982B2 (en) Switched-current power converter
US7852053B2 (en) Power supply and controller circuits
US7777460B2 (en) Multi-phase converter with improved current sharing
WO2001063723A2 (en) Ultra-low power switching regulator method and apparatus with adaptively adjustable switching frequency and peak current trip point
Singh et al. A buck-derived topology with improved step-down transient performance
JP4175805B2 (ja) 電流を調整するプログラマブルロジックコントローラ（ｐｌｃ）、その回路及びその方法
EP4254763A1 (en) Control of auxiliary-assisted dc-dc converter
JPH0583930A (ja) 電源装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080311

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080602

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080609

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090127

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120206

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4255474

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130206

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140206

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term