JP4252255B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に所謂、横電界方式を用いたアクティブマトリクス型の液晶表示装置に関する。
【0002】
【従来の技術】
液晶表示装置は、例えば一対の基板の間に液晶層を挟持し、当該基板の内面に画素選択のための電極や配線を形成した液晶パネルに駆動回路チップ、制御回路等を組み合わせ、さらに必要に応じて照明光源装置を組み込んで構成される。この液晶表示装置として、マトリクス配列された多数の画素で構成する表示領域に当該画素選択用の薄膜トランジスタ (TFT: Thin Film Transistors)を設けた構造のアクティブマトリックス方式が多く採用されている。この種の液晶表示装置の表示方式の1つに、液晶パネルを構成する一対の基板の一方(第一基板:薄膜トランジスタ基板))に並設した画素電極と対向電極との間に、当該基板面に対してほぼ平行な(支配的に平行な)電界成分を液晶に印加する横電界方式(インプレインスイッチング方式、以下これをIPS方式とも略称する)がある。
【0003】
このIPS方式を採用した液晶表示装置では、基板面にほぼ垂直な縦電界を液晶に印加する縦電界方式(ツイストネマチック方式、TN方式とも略記する)に比べて、広視野角化と高コントラスト化が可能である。しかし、液晶パネルの基板内に形成された電極仕上がり寸法のばらつきにより、画素電極と対向電極との間隔がばらつく。これによって液晶に印加される電界の大きさも画素間でばらつき、表示輝度むらが発生するという問題があった。
【0004】
このため、特開2000−19543号に記載されているように、スイッチング素子に非晶質シリコン薄膜トランジスタを採用し、薄膜トランジスタのソース・ドレイン電極と画素電極または対向電極を同一フォトマスクでパターニングすることにより、画素電極と対向電極との間隔(後述するL)、およびゲート信号線とソース電極間の容量(同Cgs)を同時に変動させ、液晶に印加する電界に対するお互いの影響を相殺、補償し、表示輝度むらを低減する対策が取られている。
【0005】
【発明が解決しようとする課題】
しかし、例えば、特願平10−543713(WO98/47044)号公報のように、低電圧駆動を目的として画素電極と対向電極を共にアクティブ素子である薄膜トランジスタの表面保護絶縁膜上に配置するような、薄膜トランジスタTFTのソース・ドレイン電極と画素電極または対向電極とを別のフォトマスクでパターニングする画素構造や、例えば、トップゲート型多結晶シリコン薄膜トランジスタTFTのように、走査信号配線とソース電極間の容量(Cgs)がない自己整合電極構造の薄膜トランジスタTFTを用いた場合は、画素電極と対向電極との間隔(L)と走査信号配線とソース電極間の容量Cgsとが連動しないため、液晶に印加される電界の大きさが画素間でばらつき、表示輝度むらが発生するという問題があった。
【0006】
本発明は、これらの問題を解決するためになされたもので、その目的は表示の輝度むらを低減して高輝度、高精細の高品質表示を可能としたアクティブマトリクス型の液晶表示装置を提供することにある。
【0007】
【課題を解決するための手段】
本発明は、画素電極や対向電極と容量を形成する電極部分が加工の際に同時加工されることに着目し、加工による電極間隔の加工量の変動を容量を形成する電極部分の加工量の変動に連動させることで液晶に印加される電界の大きさのばらつきを無くし、表示輝度むらの発生を回避した。
【0008】
以下に、本発明の概要を説明する。本発明による液晶表示装置は、例えば、一対の基板と、この基板間に挟持された液晶層と、前記一対の基板の第一基板には、複数の走査信号配線(以下、ゲート線とも言う)とそれらにマトリクス状に交差する複数の映像信号配線(以下、ドレイン線とも言う)と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線(以下、コモン線とも言う)により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界を発生させる構成とした液晶表示装置であって、
前記画素電極の一部が少なくとも一層の層間絶縁膜を介して、前記画素電極が接続されている薄膜トランジスタ側の前記ゲート線と少なくとも1箇所で重畳し、前記画素電極と前記ゲート線の間に容量部を形成した。
【0009】
このように構成された本発明の液晶表示装置によれば、画素電極をゲート線に重ねることで新たに形成された容量Cgpの変動が画素電極と対向電極との間隔Lの変動と連動するため、薄膜トランジスタのソース・ドレイン電極と画素電極または対向電極とを別のフォトマスクでパターニングした画素構造や、ゲート線とソース電極間の容量Cgsがない自己整合電極構造の薄膜トランジスタを用いた場合にも表示輝度むらを低減することができる。
【0010】
ここで、ゲート線とソース電極間の容量Cgsがない自己整合電極構造の薄膜トランジスタを用いた場合を例に挙げ、電極間隔変動ΔLと容量変動ΔCgpの輝度むらに対する補償関係を説明する。
【0011】
輝度は液晶に印加する横電界Eの大きさに依存し、輝度と電界との関係(T−E特性)は一般的にしきい値電界(Eth)を用いて次式のように直線近似できる。
T(E)=α(E−Eth) 、 αは比例定数 ・・・・(1)
さらに、Eを電極間隔(L)、液晶に印加される実効電圧VLCを用いて
E=VLC/L ・・・・(2)
と近似すると、輝度―電圧(T−VLC)特性は
T(VLC)=(α/L)(VLCd−EthL) ・・・・(3)
と表すことができる。
【0012】
上式から、各パラメータの微小変動による透過率の変動(ΔT)は
となる。
【0013】
右辺第2項(ΔLの項)が電極間隔Lの変動の項で、表示輝度むらの主原因である。また、右辺第1項(ΔVLCの項)は容量Cgp変動が寄与する項である。電極間隔Lの変動による表示輝度むらを容量Cgp変動によって相殺するには
α/LΔVLC=αV/L2ΔL ・・・・(5)
つまり、
(VLC/L)ΔL=ΔVLC ・・・・(6)
の関係が成り立てばよい。
【0014】
例として、図17にコモン配線の電圧VCを固定したコモン固定駆動の駆動波形を示す。ドレイン電圧VD は画像信号電圧VSIGの正書き込み(VD + )と負書き込み(VD - )に対応して
VD±=±VSIG +VD-CENTER ・・・・(7)
と表すことができる。
【0015】
また、液晶に印加される実効駆動電圧は式
VLC=VSIG [1+ΔCf /Ctot ] ・・・・(8)
のように表すことができる。ここで、Ctot は総容量、ΔCf はTFTオン・オフ時のフィールドスルー容量であり、以下のように定義できる。すなわち、
Ctot =Cgp+Cstg +Clc ・・・・(9)
ΔCf =Cfon −Cgp ・・・・(10)
【0016】
ここで、Clcは液晶容量、Cstg は保持容量、Cfon は薄膜トランジスタがオン状態におけるフィールドスルー容量である。このフィールドスルー容量を介してゲート配線から画素電極にフィールドスルー電圧Vf が入る。
【0017】
液晶の駆動方式にはコモン固定駆動のほかに、コモン信号配線の電圧を交流化したコモン交流駆動等があるが、いずれの方式も液晶に印加される実効駆動電圧VLCは(8)式と同様な形で次式のように一般化できることが知られている。
VLC=V’SIG [1+ΔC’f/Ctot ] ・・・・(11)
【0018】
ここで、
▲1▼コモン固定駆動では
V’SIG=VSIG ・・・・(12)
ΔC’f =ΔCf =Cfon −Cgp ・・・・(13)
【0019】
▲2▼ゲートロー電位、ゲートハイ電位共に交流化されたフルコモン交流駆動では
V’SIG =VSIG +VCPP /2 ・・・・(14)
ΔC’f =ΔCf =Cfon −Cgp ・・・・(15)
【0020】
▲3▼ゲートローのみが交流化された通常のコモン交流駆動では
V’SIG =VSIG +VCPP /2 ・・・・(16)
なお、VCPPはゲート配線に重畳するパルスである。
【0021】
容量Cgpの変動が画素電極と対向電極との間隔Lの変動と連動することにより表示輝度むらを低減することができる理由は、例えば画素電極と対向電極との間隔Lが設計値よりも大きくなった場合、(2)式より、液晶に印加される電界Eが減少する方向に働く一方で、容量Cgpは連動して設計値よりも小さくなるため、(8)式より、液晶に印加される実効電圧VLCが増加する方向に働くからである。
【0022】
特許請求の範囲の欄の請求項1から請求項20に記述されたように、画素電極と対向電極が同じ層上に形成された構造の場合、仮に画素電極幅の設計値からの変動量をΔLとすると、これに連動する対向電極の変動量もΔLとなり、画素電極間隔Lの変動量は2ΔLになる。ここで、説明を簡単にするために画素電極とゲート信号線の重畳部の形状を、図5のように幅W、長さDの長方形とすると、重畳部の変動量はΔW=−2ΔL、ΔD=−ΔLになる。
【0023】
一方、請求項21から請求項37に記述されたように、画素電極と対向電極が異なる層上に形成された構造の場合、仮に画素電極幅の設計値からの変動量をΔLとすると、画素電極間隔Lの変動量はΔLになる。画素電極とゲート信号線の重畳部の形状が、幅W、長さDの長方形のとき、重畳部の変動量はΔW=−2ΔL、ΔL=−ΔLになる。
【0024】
実効駆動電圧VLCの式中のCtotに含まれる液晶画素容量CLCの変化、画素電極と対向電極の重なりで形成されている蓄積容量Cstのオーバーラップ面積Sの変化ΔSが生じ、実行駆動電圧の変化は次式で与えられる。
【0025】
【0026】
上式で、蓄積容量Cstを形成している電極重なり部分の形状を短辺Lst、長辺aLstの長方形とし、ΔLの2次の項を無視し、
とした。
これを(6)式に代入し、各辺微分項を評価し、後で定義するLtot を用いて整理すると、補償条件として次式を得る。
(1/D)(1+ΔC' f /Ctot )=(1/Ctot )(Cgp/D+Cgp/W+ΔC' f /Ltot ) ・・・・(20)
【0027】
上式は左辺が画素電極間隔変動、右辺がフィールドスルー電圧起因の駆動電圧変動の項で、これら2つの寄与が補償し合いトータルの透過率変動が見かけ上0になる条件を示している。
【0028】
更に、各項について説明すると、左辺第1項は画素電極変動で第2項はフィールドスルー電圧による実効駆動電圧の変化に起因する補正項である。
【0029】
一方、右辺第1、2項はそれぞれ画素電極とゲート信号線の重畳部の幅W及び長さDの変化の寄与、第3項はオフ時の総負荷容量Ctotの変化の項で、その変化の係数である1/Ltotは次式で定義される。
1/Ltot=(1/Ctot)[Cgp/D+2Cgp/W+CLC/L+2{(1+a)/a}Cst/Lst] ・・・・(21)
【0030】
ここで、容量Cgpによるフィールドスルー電圧が大きくなると、いわゆるDC残像が発生するという問題がある。このため容量Cgpはできるだけ小さく抑えて、Cgpの変動による補償量は確保する必要がある。そこで、画素電極のうちゲート配線と重なっている部分の屈曲部の数を5個以上にし、画素電極とゲート配線との重畳部の一定の面積に対し、前記画素電極のうち、ゲート配線との重畳部の外周長をできるだけ長くなる形状することにより、電極加工の際の容量Cgpの変動量ができるだけ大きくなるようにした。
【0031】
本発明では、画素電極とゲート配線の間に2から4層の絶縁膜を介在させて補正容量を形成するため、従来例のように、ソース電極とゲート配線の間に1層の絶縁膜を介在させて補正容量を形成する場合に比べて大きな面積で同じ容量を形成することができるようになった。これによって、重なり部分を図6や図7のように複雑な形状に加工することも可能になった。
【0032】
容量Cgpはフィールドスルー電圧を発生させ、このフィールドスルー電圧が残留することによる表示ぼやけの原因になるため、保持容量Cstg に対して1%以上、20%以下にすることが望ましい。ここで、1%以上とは現行製品のボトムゲート型薄膜トランジスタを用いた液晶表示装置におけるソース電極とゲート配線との重なり容量Cgsの保持容量Cstg に対する割合と比較して算出した値である。また、20%とは、これを超えるとユーザーが表示ぼやけを認識する値である。
【0033】
以上はスイッチング素子として、例えばトップゲート型多結晶シリコン薄膜トランジスタのような自己整合型薄膜トランジスタを用いた場合を例に挙げて説明したが、例えば非晶質シリコン薄膜トランジスタのような非自己整合型薄膜トランジスタを用いた場合にも同様の補償作用が働く。非自己整合型薄膜トランジスタではソース電極とゲート配線との重なり部に容量Cgsを形成するので、液晶に印加される実行駆動電圧は次式のように表すことができる。
VLC=V' SIG {1+(ΔC' f −Cgs)/Ctot } ・・・・(22)
【0034】
自己整合TFTの場合と同様に、
▲1▼コモン固定駆動では
V' SIG=VSIG ・・・・(23)
ΔC' f =ΔCf =Cfon −Cgp ・・・・(24)
▲2▼ゲートロー電位、ゲートハイ電位共に交流化されたフルコモン交流駆動では
V' SIG =VSIG +VCPP /2 ・・・・(25)
ΔC' f =ΔCf =Cfon −Cgp ・・・・(26)
▲3▼ゲートローのみが交流化された通常のコモン交流駆動では
V' SIG =VSIG+VCPP /2 ・・・・(27)
となる。
【0035】
また、補償効果を表す式は(21)式で定義したLtot を用いて
(1/L){1+(ΔC' f −Cgs)/Ctot }=(1/Ctot )(Cgp/D+Cgp/W+ΔC' f /Ltot ) ・・・・(29)
となる。
【発明の実施の形態】
【0036】
以下、本発明による液晶表示装置の実施の形態について、実施例の図面を用いて詳細に説明する。
【0037】
図1は本発明の第1の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図2は図1のA−A’線に沿って切断した断面図、図3は図1のB−B' 線に沿って切断した断面図である。図1〜図3において、参照符号101は多結晶シリコン層、102は走査信号配線(ゲート線)、102’は隣接する走査信号配線、113は薄膜トランジスタ(TFT)、104はソース電極、105は映像信号配線(ドレイン線)を示す。また、参照符号111は画素電極、112は対向電極であり、低誘電率絶縁膜210上の同一平面に複数宛形成されている。
【0038】
図2に示したように、一般に薄膜トランジスタ基板(TFT基板)と称する第一基板201には、図1中のx方向に延在しy方向に並設された複数のゲート線102、およびy方向に延在しx方向に並設された複数のドレイン線108が形成されている。これらゲート線102とドレイン線108の各配線で囲まれる領域が画素領域となり、これら画素領域の集合により表示部を形成している。また、画素領域をx方向に延在してy方向に並設された複数の共通信号配線(以下、コモン線)が形成されている。
【0039】
更に画素領域は、ゲート線102からの電圧供給によって駆動するTFT113と、このTFT113を介してドレイン線108から信号電圧が供給される画素電極111、コモン線103から映像信号に対して基準となる電圧が供給される対向電極112から構成されている。画素電極111、及び対向電極112の少なくとも一部は画素内で櫛歯状に複数に分割、またはスリット状に加工されており、画素電極111、及び対向電極112の櫛歯電極部分はy方向に延在し、ドレイン線108の延在方向に一致している。
【0040】
このような構造により、画素電極111と隣接する対向電極112との間に基板201に対してほぼ平行な電界(第一基板201に対して支配的に平行な成分を持った電界)を発生し液晶に印加する。印加する電界によって液晶の光透過率を制御する。また、画素電極111とコモン配線103との間には保持容量109が形成され、この保持容量109によって前記TFT113がオフ状態になった際にも映像信号電圧を保持することができる。
【0041】
図2、図3に示した第一基板201は絶縁基板(例えばガラスやプラスチック)からなり、例えばSiNとSiO2 の積層膜から成る第1絶縁膜202及び第2絶縁膜203が形成されている。その上に、半導体層である多結晶シリコン層101が島状に形成されている。この多結晶シリコン層101にはP(燐)を低いドーズ量(1×1017〜1×1019atoms/cm3)でイオン・ドーピングしたLDD領域204とその両端にPイオンを高いドーズ量(1×1019〜1×1021atoms/cm3 )でイオン・ドーピングしたn+のソース領域205およびドレイン領域206が形成されている。
【0042】
多結晶シリコン層101はSiO2 などの第3絶縁膜207で覆われ、第3絶縁膜207の上面にはゲート線102及びコモン線103が形成されている。このゲート線102及びコモン線109は例えばCr(クロム)あるいはその合金から成っている。前記多結晶シリコン層101にPをドーピングする際には、前記ゲート線102がマスクとなり、LDD領域204とゲート線102は自己整合化される。
【0043】
前記ゲート線102及びコモン線103は第4絶縁膜208で覆われている。第4絶縁膜208上にはソース電極104及びドレイン電極105が形成されており、スルーホール106及び107を介して前記n+のソース領域205とドレイン領域206に接続されている。ソース電極104及びドレイン電極105はドレイン線108と同時に形成され、例えばCrあるいはその合金から成っている。ここで、前記ソース電極104をコモン線103や前段のゲート線102’と重畳させることによって、この重畳部分に保持容量109や付加容量110を形成してもよい。
【0044】
さらにこの全体を、例えばSiN(窒化シリコン)から成る第5絶縁膜209と第6絶縁膜であるポリイミド等の低誘電率有機膜210の2層からなる保護絶縁膜で覆い、その上に画素電極111と対向電極112が形成されている。ここで、有機膜210は電極間の容量を低減するために比誘電率3.5以下の低誘電率膜を用いることが望ましい。
【0045】
画素電極111と対向電極112は同時に、例えばITO(Indium-Tin-Oxide)等の透明導電膜で形成されている。また、画素電極111はスルーホール106を介してソース電極104に接続され、対向電極112はスルーホール114を介してコモン線103に接続されている。スルーホール114をコモン線103上に形成することによって、開口率の低下を回避する工夫がなされている。
【0046】
画素電極111は、2層の絶縁膜208、210を介してコモン線103と重畳することにより保持容量109を形成している。なお、絶縁膜208と絶縁膜210の間にもう1層の絶縁膜を成膜してもよい。
【0047】
対向電極112の一部はドレイン線108を完全に覆うように設けられている。これにより、ドレイン線108による電界の液晶への影響を遮断し、輝度むら等の表示不良を防ぐことができる。前記保護絶縁膜に低誘電率有機膜210を用いるのは、このように重畳させた対向電極112とドレイン線108間の容量を低く抑えるためである。
【0048】
また、画素電極111の一部は2層の絶縁膜208、210を介してゲート線102と重畳することにより、表示むら低減用の容量Cgp115を形成している。図1では容量Cgp115は一箇所で形成している。より精度良く画素電極を加工することができる場合は、容量Cgp115を分割して形成することにより補償効果を高めることができる。
【0049】
図4は本発明の第2の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。本実施例は画素電極111の本数と同数の容量Cgp115を形成した例である。
【0050】
図5は画素電極111のうち、ゲート線102との重畳部に容量Cgp115 を形成するためにゲート線102に重畳する画素電極111の形状説明図である。図5において、画素電極111のゲート線102に重畳する重畳部分111’の一辺(幅)がW、他辺(長さ)Dを有する略矩形であり、屈曲部はa,b,c,dの4つである。したがって、ゲート線と重畳する画素電極111の重畳部分111’の外周長は各辺の長さの合計(a−b−c−d)である。重畳部分111’の面積で容量Cgp115の値が決まる。
【0051】
上記の外周長(および、内周長)は電極加工の際の容量Cgp115の変動量に影響する。したがって、この外周長が大きい程、電極加工の再の各電極の加工変動量に相対的に追従させることで、加工した電極の特にその幅の変動があっても、当該変動に応じた容量Cgp115の設定がなされることになる。
【0052】
そのため、画素電極111のうち、ゲート線102との重畳部111’における屈曲部を5つ以上として画素電極111のうち、ゲート線102との重畳部111’の外周長をできるだけ長くなる形状し、電極加工の際の容量Cgp115の変動量ができるだけ大きくなるようにした方が望ましい。
【0053】
図6は画素電極111のゲート線102との重畳部における屈曲部を7つにして電極加工の際の容量Cgp115の変動量ができるだけ大きくした例を説明する要部平面図である。この構成では、重畳部分111’の形状は画素電極111の本体部分から略L字形に屈曲しており、その屈曲部はa,b,c,d,e,f,gの7つである。したがって、ゲート線と重畳する画素電極111の重畳部分111’の外周長は各辺の長さの合計(a−b−c−d−e−f−g)である。重畳部分111’の面積で容量Cgp115の値が決まる。
【0054】
また、図7は画素電極111のゲート線102との重畳部における屈曲部を8つにして電極加工の際の容量Cgp115の変動量ができるだけ大きくした例を説明する要部平面図である。この構成では、画素電極111とゲート線102との重畳部111’が図5と同様の略矩形の外形を有し、さらに内部に矩形開口を設けて略ロ字形とした。したがって、ゲート線と重畳する画素電極111の重畳部分111’の外周長は各辺の長さ(a−b−c−d)で、かつ内周長が矩形開口の各内辺の長さ(e−f−g−h−e)であり、当該重畳部111’の内外周長の合計(a−b−c−d−e−f−g−h−e)である。重畳部分111’の面積で容量Cgp115の値が決まる。
【0055】
なお、ゲート線と重畳する画素電極111の重畳部分111’の形状は上記したような屈曲部を持つ多角形に限るものではなく、曲線で形成される定型あるいは不定型な形状、あるいは定型あるいは不定型な形状と1以上の屈曲部を持つ周縁で形成されるものでもよい。要は、ゲート線上に一定の重畳面積を保持して重畳する画素電極が、当該画素電極の外縁周長または外縁周長と内縁周長の総計が4つの折曲点を有する矩形形状の外縁周長より大である形状を持たせることで電極加工の際の電極部分の加工量の変動にこの重畳部分の加工量を連動させるようにすることである。
【0056】
ここで、図1および図4中、y方向にするドレイン線108、対向電極112、画素電極111はいずれもその一端から他端にかけてy方向に対して角度θ(0°≦θ≦90°)で屈曲された後、角度−θで屈曲されこれを繰り返すことによってジグザグ状に形成されている。このような形状にするのは同一画素内に電界の方向が異なる領域を形成することによって、異なる方向から表示面を観察した場合の色調の変化を抑えるためである。
【0057】
なお、図1および図2で説明した第1および第2実施例においては、1つの画素を2本の画素電極111とドレイン線108と重畳する部分も含めた3本の対向電極112で4分割した構成になっているが、電極本数を変更することによって分割数を変更することができる。特に、テレビ等の動画を表示するディスプレイでは、静止画を表示するディスプレイに比べて画素を大きくし、6分割・8分割、それ以上の分割にすることも可能である。
【0058】
図8は本発明の第3の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図9は図8中のA−A’線に沿って切断した断面図、図10は図8中のB−B’線に沿って切断した断面図である。本実施例は、画素電極111を対向電極112と異なる層に形成したもので、画素電極111覆う第5絶縁膜210の上に対向電極112を形成している。この構成とすることにより、駆動電圧は高くなるが、画素電極111と対向電極112とが短絡する可能性が低減し、スループット向上を図ることができる。
【0059】
図11は本発明の第4の実施例を示すアクティブマトリックス型の液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。本実施例では対向電極112は液晶パネル全体から見るとメッシュ状になっており、ドレイン線108及びゲート線102に層間絶縁膜を介して重ね合わせ、容量を形成した構造にしてもよい。この際、画素電極111と対向電極112の短絡を防ぐため、対向電極112とゲート線102とが重なるのは、画素電極111とゲート線102の重畳部とその周囲の所定量(例えば1μm)の部分を除いた部分である。
【0060】
以上に述べたような構成を用いることによって、画素電極111と対向電極112の間隔変動により発生する表示輝度むらを、これと連動する容量115の変動が相殺、補償することによって低減することができる。
【0061】
図12は本発明の第5の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。図1と異なる構成は、例えば透明電極ITOからなる画素電極111は、第4絶縁膜208、第5絶縁膜210を介してコモン線103及び前段のゲート線102’と重畳することにより保持容量109及び付加容量110を形成している点である。
【0062】
図1で説明した実施例1のように、低誘電率有機膜を含む何層かの絶縁膜介して画素電極111とコモン線103とで保持容量を形成した場合、保持容量の不足のために、液晶に印加された電圧を保持しきれなくなり輝度むら等の表示不良を引き起こす可能性がある。
【0063】
これに対し、本実施例のように付加容量110を加えることにより、液晶に印加された電圧を十分に保持できるようになり、表示不良を防ぐことができる。
本実施例においても実施例1と同様に、より精度良く画素電極を加工することができる場合は、図6や図7のように容量Cgp115を分割して形成することにより電極間隔変動の補償効果を高めることができる。
【0064】
また、画素電極111のうち、ゲート線102との重畳部における屈曲部を図6や図7で説明したように5つ以上にすることにより、画素電極111のうち、ゲート線102との重畳部の外周長をできるだけ長くなる形状し、電極加工の際の容量115の変動量ができるだけ大きくなるようにした方が望ましい。また、画素電極111を対向電極112と異なる層に形成することにより、駆動電圧は高くなるが、画素電極111と対向電極112が短絡する可能性が低減し、スループット向上を図ることができる。
【0065】
図13は本発明の第5の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図14は図13のA−A’線に沿って切断した断面図である。本実施例が前記各実施例と大きく異なる点は、本実施例では非自己整合型のボトムゲート型TFTを用いている点である。絶縁基板(例えば、ガラスやプラスチック)201上には、ゲート線102及びコモン線103が形成されている。このゲート線102及びコモン線103は例えばCrあるいはその合金から成っている。その上を例えばSiN等のゲート絶縁膜207で覆う。ゲート絶縁膜207上には、半導体層である非晶質シリコン層901が島状に形成されている。
【0066】
尚、この非晶質シリコン半導体層901は、TFTの形成領域だけでなく、ドレイン線108領域にも形成することにより、該ドレイン線108とゲート線102及びコモン線103の交差部の耐圧を向上させることができる。非晶質シリコン半導体層901の上には燐をドープしたn+の非晶質シリコンコンタクト層1001を介してソース電極104及びドレイン電極105が形成されている。ソース電極104及びドレイン電極105はドレイン配線108と同時に形成され、例えばCrあるいはその合金から成っている。
【0067】
ここで、前記ソース電極104をコモン線103や前段のゲート線102’と重畳させることによって保持容量109や付加容量110を形成してもよい。さらに全体を、例えばSiNから成る絶縁膜209と低誘電率有機膜210の2層からなる保護絶縁膜で覆い、その上に画素電極111と対向電極112を形成する。画素電極111と対向電極112は同時に、例えばITO(Indium-Tin-Oxide)等の透明導電膜で形成されている。また、画素電極111はスルーホール106を介してソース電極104接続され、対向電極112はスルーホール114を介してコモン線103と接続されている。
【0068】
スルーホール114はコモン線103上に形成することによって、開口率の低下を回避する工夫がなされている。対向電極112の一部はドレイン線108を完全に覆うように設けられている。これにより、ドレイン配線108による電界の液晶への影響を遮断し、前記したような表示不良を防ぐことができる。前記保護絶縁膜に低誘電率有機膜210を用いるのは、このように重畳させた対向電極112とドレイン配線108間の容量を低く抑えるためである。
【0069】
また、画素電極111の一部はゲート線102と重畳することにより、表示むら低減用の容量Cgp115を形成している。この容量115は図6や図7で説明したものと同様に、画素電極111のうち、ゲート線102との重畳部における屈曲部を5つ以上にすることにより、画素電極111のうち、ゲート線102との重畳部の外周長をできるだけ長くなる形状し、電極加工の際の容量115の変動量ができるだけ大きくなるようにした方が望ましい。
【0070】
本実施例は、画素電極111を対向電極112と異なる層に形成することにより、駆動電圧は高くなるが、画素電極111と対向電極112が短絡する可能性が低く、スループット向上のために用いられる構造にしても良い。
【0071】
また、本実施例は、対向電極112をメッシュ状にし、ドレイン線108及びゲート線102に層間絶縁膜を介して重ね合わせ、容量を形成した構造にしてもよい。この際、画素電極111と対向電極112の短絡を防ぐため、対向電極112とゲート電極102とが重なるのは、画素電極111とゲート線102の重畳部とその周囲1μmを部分を除いた部分である。
【0072】
更に、前記実施例のように、例えば透明電極ITOからなる画素電極111は、絶縁膜208、209、210を介してコモン線103及び前段のゲート線102’と重畳させて保持容量109及び付加容量110を形成してもよい。
【0073】
本実施例においても、前記各実施例と同様に、より精度良く画素電極を加工することができる場合は、図6や図7のように容量Cgp115を分割して形成することで電極間隔変動の補償効果を高めることができる。また、画素電極111のうち、ゲート線102との重畳部における屈曲部を5つ以上にすることにより、画素電極111のうち、ゲート線102との重畳部の外周長(および内周長)をできるだけ長くなる形状し、電極加工の際の容量115の変動量ができるだけ大きくなるようにした方が望ましい。
【0074】
図15は本発明の第6の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。また、図16は図15のA−A’線に沿って切断した断面図である。本実施例では、図15に示すように画素電極111を対向電極112と異なる層に形成することで、駆動電圧は高くなるが、画素電極111と対向電極112が短絡する可能性が低減し、スループット向上を図ることができる。
【0075】
以上に述べたような構成を用いることによって、電極加工で生じる画素電極111と対向電極112の間隔変動により発生する表示輝度むらは、これと連動する容量115を形成する重畳部分の加工による変動で相殺、補償することによって低減することができる。
【0076】
図18は本発明による液晶表示装置の全体構成例を説明する展開斜視図である。また、図19は図18のC−C’線の沿った断面図である。この液晶表示装置は、所謂サイドライト型バックライトを備えたものである。図19および図20中、参照符号301は前記実施例で説明した液晶パネルであり、その背面に第1拡散シート302、プリズムシート303、第2拡散シート304のを積層した光学補償部材3020が設置されている。この光学補償部材3020のさらに背面にはバックライトを構成する導光板305、反射板306が設置されている。
【0077】
液晶パネル301の周縁の隣接する2辺にはドレイン線駆動回路チップ3011、ゲート線駆動回路チップ3012がテープキャリアパッケージ、あるいはFCA実装で搭載されている。これらの駆動回路チップにはフレキシブルプリント基板3013、3014を介して外部信号源から表示用信号や電圧が供給される。
【0078】
導光板305の一側縁(サイドエッジ)に沿って冷陰極蛍光ランプ309が設置されおり、冷陰極蛍光ランプ309の導光板305に対向する面を除いてランプ反射シート3090が取り付けられてサイドライト型バックライトを構成している。なお、この冷陰極蛍光ランプ309はケーブル310を介して図示しない電源(インバータ)に接続されている。参照符号307は樹脂モールドで成形した下フレームであり、その周縁に堤形状を有し、上記の反射板306、導光板305、冷陰極蛍光ランプ309などのバックライト構成材はこの堤形状で形成される下フレーム307の内部に収納される。
【0079】
バックライト構成材の上に光学補償部材3020を載置し、さらにその上に液晶パネル301を積層し、上フレーム308を被せる。上フレーム308は、その主要部分に窓を有し、液晶パネル308の表示領域を露呈させる。当該窓の周縁は額縁と称し、この額縁部分の外側は下フレーム307方向に折り曲げられ、その部分に爪等の係合部材が形成される。この係合部材を下フレームに有する係合部に係合させて一体化した液晶表示装置が組み立てられる。なお、図19における参照符号3101は冷陰極蛍光ランプ309への給電ケーブルの一方を示し、下フレーム307に設けた溝を通して図18に示したケーブル310として引き出される。
【0080】
上記図18および図19で説明した液晶表示装置は一例である。本発明は上記この他に液晶パネルの直下に複数の光源を設置してバックライトとする、所謂直下型、携帯端末や携帯電話機に多く用いられる反射型、半透過反射型等、様々な表示方式の液晶表示装置に対して、前記した本発明の液晶パネル構造を適用できる。
【0081】
図20は本発明の液晶表示装置の駆動システムの一例を説明するブロック図である。参照符号ARは液晶パネル301の表示領域を示し前記実施例における参照符号と同一符号は同一機能部分に対応する。表示領域ARのx方向に延びるゲート線102は走査回路401で駆動され、表示領域ARのy方向に延びるドレイン線108は映像信号駆動回路402で駆動される。走査回路401、映像信号駆動回路402、コモン線103のコモン電圧Vcomは液晶駆動電源回路403から供給される。CPU等の外部信号源405から入力された映像表示用信号はコントローラ(表示制御回路)404で液晶パネルでの表示に適用した信号データに変換され、また各種の表示用クロック信号等が生成され、それぞれ制御信号、表示データとして液晶パネル301に供給される。
【0082】
上記の実施例で説明した本発明の液晶表示装置によれば、電極の重畳部分で形成される容量変化が当該電極の加工量の変動に連動させることで液晶に印加される電界の大きさのばらつきが無くなり、表示輝度むらの発生を回避され、高品質の映像表示を得ることができる。
【0083】
なお、本発明は、上記説明した構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形が可能であることは言うまでもない。
【0084】
【発明の効果】
以上に説明したように、本発明による液晶表示装置によれば、画素電極をゲート配線に重ねることで新たに形成された容量Cgpの変動が画素電極と対向電極との間隔Lの変動と連動するため、薄膜トランジスタのソース・ドレイン電極と画素電極または対向電極とを別のフォトマスクでパターニングした画素構造や、ゲート信号線とソース電極間の容量Cgsがない自己整合電極構造の薄膜トランジスタを用いた場合にも表示輝度むらを低減することができ、残像やと表示むら、もしくは駆動電圧と表示輝度むらを低減した高品質の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図2】図1のA−A’線に沿って切断した断面図である。
【図3】図1のB−B' 線に沿って切断した断面図である。
【図4】本発明の第2の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図5】画素電極のうち、ゲート線との重畳部に容量を形成するためにゲート線に重畳する画素電極の形状説明図である。
【図6】画素電極のゲート線との重畳部における屈曲部を6つにして電極加工の際の容量の変動量ができるだけ大きくした例を説明する要部平面図である。
【図7】画素電極のゲート線との重畳部における屈曲部を8つにして電極加工の際の容量の変動量ができるだけ大きくした例を説明する要部平面図である。
【図8】本発明の第3の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図9】図8中のA−A’線に沿って切断した断面図である。
【図10】図8中のB−B’線に沿って切断した断面図である。
【図11】本発明の第4の実施例を示すアクティブマトリックス型の液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図12】本発明の第5の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図13】本発明の第5の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図14】図13のA−A’線に沿って切断した断面図である。
【図15】本発明の第6の実施例を示すアクティブマトリックス型液晶表示装置の薄膜トランジスタ側基板の単位画素の平面図である。
【図16】図15のA−A’線に沿って切断した断面図である。
【図17】コモン配線の電圧を固定したコモン固定駆動の駆動波形の説明である。
【図18】本発明による液晶表示装置の全体構成例を説明する展開斜視図である。
【図19】図18のC−C’線の沿った断面図である。
【図20】本発明の液晶表示装置の駆動システムの一例を説明するブロック図である。
【符号の説明】
101・・・多結晶シリコン層、102・・・ゲート配線、103・・・コモン配線、104・・・ソース電極、105・・・ドレイン電極、106,107,114・・・スルーホール、108・・・ドレイン配線、109・・・保持容量、110・・・付加容量、111・・・画素電極、112・・・対向電極、113・・・薄膜トランジスタ(TFT)、115・・・容量Cgp、201,202・・・絶縁基板(第一基板、第二基板)、202・・・第1絶縁膜、203・・・第2絶縁膜、204・・・LDD領域、205・・・ソース領域、206・・・ドレイン領域、207・・・第3絶縁膜、、208・・・第4絶縁膜、210・・・第5絶縁膜(低誘電率絶縁膜)、901・・・非晶質シリコン層、1001・・・n+非晶質シリコン層。
Claims (36)
- 一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、
前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極は同一フォトマスクによりパターニングされ、前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界が発生する液晶表示装置であって、
前記画素電極の一部は、少なくとも一層の層間絶縁膜を介して前記画素電極が接続されている薄膜トランジスタ側の前記走査信号配線の少なくとも1箇所で重畳して容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成していることを特徴とする液晶表示装置。 - 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項1に記載の液晶表示装置。
- 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項1に記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部が1箇所であることを特徴とする請求項1乃至3の何れかに記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の走査信号配線の間で形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項1乃至4の何れかに記載の液晶表示装置。
- 前記画素電極と対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項1乃至5の何れかに記載の液晶表示装置。
- 前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも2種類の層から成り、そのうちの少なくとも1層が有機絶縁膜であることを特徴とする請求項1乃至6の何れかに記載の液晶表示装置。
- 前記有機絶縁膜の比誘電率が3.5以下であることを特徴とする請求項7に記載の液晶表示装置。
- 一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極は同一フォトマスクによりパターニングされ、
前記対向電極が、前記映像信号配線または前記走査信号配線のうちの少なくともいずれかの配線と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量を形成し、
前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界が発生する液晶表示装置であって、
前記画素電極の一部が、少なくとも一層の層間絶縁膜を介して前記画素電極が接続されている薄膜トランジスタ側の前記走査信号配線の少なくとも1箇所で重畳して付加容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成していることを特徴とする液晶表示装置。 - 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項9に記載の液晶表示装置。
- 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項9に記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の前記走査信号配線の間で形成する容量部が1箇所であることを特徴とする請求項9乃至11の何れかに記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の前記走査信号配線の間で形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項9乃至12の何れかに記載の液晶表示装置。
- 前記画素電極と対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項9乃至13の何れかに記載の液晶表示装置。
- 前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも2種類の層から成り、そのうちの少なくとも1層が有機絶縁膜であることを特徴とする請求項9乃至14の何れかに記載の液晶表示装置。
- 前記有機絶縁膜の比誘電率が3.5以下であることを特徴とする請求項15に記載の液晶表示装置。
- 前記走査信号配線のうち、前記画素電極との重畳部とその周囲1μm以上の領域を除いた部分が、前記対向電極と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量が形成されていることを特徴とする請求項9乃至16の何れかに記載の液晶表示装置。
- 一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、
前記複数の走査信号配線および前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極及び薄膜トランジスタのソース電極はそれぞれ異なる層にパターニングされ、
前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一基板に対して支配的に平行な成分を持った電界が発生する液晶表示装置であって、
前記画素電極の一部が少なくとも一層の層間絶縁膜を介して、前記画素電極が接続されている薄膜トランジスタ側の前記ゲート配線と少なくとも1箇所で重畳して容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成していることを特徴とする液晶表示装置。 - 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項18に記載の液晶表示装置。
- 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項18に記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部が1箇所であることを特徴とする請求項18乃至20の何れかに記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項18乃至20の何れかに記載の液晶表示装置。
- 前記対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項18乃至22の何れかに記載の液晶表示装置。
- 前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも2種類の層から成り、そのうちの少なくとも1層が有機絶縁膜であることを特徴とする請求項18乃至23の何れかに記載の液晶表示装置。
- 前記有機絶縁膜の比誘電率が3.5以下であることを特徴とする請求項24に記載の液晶表示装置。
- 一対の基板と、
前記一対の基板に挟持された液晶層と、
前記一対の基板の第一基板には、複数の走査信号配線とそれらにマトリクス状に交差する複数の映像信号配線と、これらの配線のそれぞれの交点に対応して形成された複数の薄膜トランジスタとを有し、
前記複数の走査信号配線および、前記映像信号配線で囲まれるそれぞれの領域で少なくとも一つの画素が構成され、それぞれの画素には複数の画素にわたって共通信号配線により接続された対向電極と、対応する薄膜トランジスタに接続された画素電極とを有し、
前記対向電極と前記画素電極及び薄膜トランジスタのソース電極はそれぞれ異なる層にパターニングされ、
前記対向電極が、前記ドレイン配線または前記ゲート配線のうちの少なくともいずれかの配線と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量を形成し、
前記対向電極と前記画素電極間に印加される電圧により、前記液晶層には前記第一の基板に対して支配的に平行な成分を持った電界を発生する液晶表示装置であって、
前記画素電極の一部が、少なくとも一層の層間絶縁膜を介して前記画素電極が接続されている薄膜トランジスタ側の前記走査信号配線に少なくとも1箇所で重畳して容量を形成し、
前記画素電極の一部は、前記少なくとも一層の層間絶縁膜を介して前記共通信号配線と重畳して保持容量を形成し、
前記保持容量に対する前記画素電極と前記走査信号配線とで形成する容量の割合が1%以上、20%以下であることを特徴とする液晶表示装置。 - 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して自己整合的に形成されていることを特徴とする請求項26に記載の液晶表示装置。
- 前記薄膜トランジスタのソース電極及びドレイン電極が前記走査信号配線に対して非自己整合的に形成されていることを特徴とする請求項26に記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部が1箇所であることを特徴とする請求項26乃至28の何れかに記載の液晶表示装置。
- 前記画素電極と前記薄膜トランジスタ側の走査信号配線の間に形成する容量部の数と画素電極の本数が等しいことを特徴とする請求項26乃至28の何れかに記載の液晶表示装置。
- 前記画素電極と前記対向電極が、前記薄膜トランジスタの表面保護膜としての機能を有する絶縁膜上に形成されることを特徴とする請求項26乃至28の何れかに記載の液晶表示装置。
- 前記画素電極と前記走査信号配線間に形成された前記層間絶縁膜が少なくとも2種類の層から成り、そのうちの少なくとも1層が有機絶縁膜であることを特徴とする請求項26乃至29の何れかに記載の液晶表示装置。
- 前記有機絶縁膜の比誘電率が3.5以下であることを特徴とする請求項30に記載の液晶表示装置。
- 前記走査信号配線のうち、前記画素電極との重畳部とその周囲1μm以上の領域を除いた部分が、前記対向電極と層間絶縁膜を介して重ね合わさり、この重ね合わさった部分に容量が形成されていることを特徴とする請求項26乃至31の何れかに記載の液晶表示装置。
- 前記画素電極が、前記走査信号配線との重畳部において、少なくとも5つの屈曲部を有することを特徴とする請求項1乃至33の何れかに記載の液晶表示装置。
- 前記走査信号配線に一定の重畳面積を保持して重畳する前記画素電極は、当該画素電極の外縁周長または外縁周長と内縁周長の総計が4つの折曲点を有する矩形形状の外縁周長より大である形状を有することを特徴とする請求項1乃至33の何れかに記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002117115A JP4252255B2 (ja) | 2002-04-19 | 2002-04-19 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002117115A JP4252255B2 (ja) | 2002-04-19 | 2002-04-19 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003315827A JP2003315827A (ja) | 2003-11-06 |
JP4252255B2 true JP4252255B2 (ja) | 2009-04-08 |
Family
ID=29534417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002117115A Expired - Fee Related JP4252255B2 (ja) | 2002-04-19 | 2002-04-19 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4252255B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101093253B1 (ko) * | 2004-09-02 | 2011-12-14 | 엘지디스플레이 주식회사 | 횡전계 방식 액정 표시 장치 및 그 제조 방법 |
EP1843194A1 (en) | 2006-04-06 | 2007-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
JP4566167B2 (ja) * | 2006-06-30 | 2010-10-20 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
KR100947273B1 (ko) | 2006-12-29 | 2010-03-11 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치용 어레이 기판 |
JP2009122342A (ja) * | 2007-11-14 | 2009-06-04 | Mitsubishi Electric Corp | 液晶表示装置、及びその製造方法 |
KR101448000B1 (ko) * | 2008-08-26 | 2014-10-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
-
2002
- 2002-04-19 JP JP2002117115A patent/JP4252255B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003315827A (ja) | 2003-11-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040423 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060803 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061127 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4252255 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140130 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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