JP4246984B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関連する。
【０００２】
【従来の技術】
一般に、半導体装置は、半導体ウエハ上に規定された複数のチップ領域の各々に集積回路を形成し、各チップ領域を隔てているスクライブ領域に沿ってダイシングを行い、個々に分離された集積回路を半導体パッケージに搭載し、必要な電気配線を施すことによって製造される。
【０００３】
この場合において、回路パターンやパッドパターンを含むデバイスパターンの総てがチップ領域に設けられていると、そのデバイスパターンの総てが最終製品である半導体装置に存在することになる。しかし、ＩＣカードのようにデータの改ざんや漏洩が厳しく制限されるべき製品用途にあっては、デバイスパターンの総てが最終製品に残存することは好ましくない。例えば、ＩＣカードの不揮発性メモリ（ＲＯＭ）にデータを書き込むためのパッドに関する配線がそのまま残っていると、これを不正に利用することが懸念されるので、そのための防衛措置を講じる必要が生じ、装置の複雑化やコスト高といった問題が生じ得る。
【０００４】
このような問題に対処するために、特開平２００１−１３５５９７号公報（特許文献１）は、半導体ウエハ上に、記憶領域を内蔵するチップ領域、半導体ウエハを切断するためのスクライブ領域、記憶領域にデータを書き込むために外部から電気信号が供給されるパッドを形成し、このスクライブ領域にパッドを形成し、パッドを介してデータを書き込んだ後に、パッドと共に半導体ウエハを切断する発明を開示している。このようにすると、ダイシング後はパッドを通じて記憶領域にアクセスすることができなくなる。
【０００５】
【特許文献１】
特開平２００１−１３５５９７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ダイシングの際にパッドを除去したとしても、ダイシング面に現れる配線層（の断面）は、確実に記憶領域に通じているので、集積回路の記憶領域への配線の接続形態が容易に予測されてしまうことが懸念される。
【０００７】
本願課題は、集積回路に通じる配線形態の予測を困難にすることによって、半導体装置のセキュリティ機能を従来よりも強化することの可能な半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明による解決手段によれば、
ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域の各々に、集積回路を形成する工程と、
前記集積回路に電気的に接続される第１配線層を形成する工程と、
前記第１配線層上の層間絶縁膜を貫通し、前記スクライブ領域に形成された導電性プラグを通じて、前記第１配線層に接続される第２配線層を形成する工程と、
前記第２配線層に電気的に接続され、前記スクライブ領域に設けられたパッドを利用して、前記集積回路に所定のデータを書き込む工程と、
半導体ウエハの複数のチップ領域を分離するために、前記スクライブ領域に沿って前記半導体ウエハをダイシングする工程
より成ることを特徴とする半導体装置の製造方法
が、提供される。
【０００９】
【発明の実施の形態】
図１ないし図３は、本願実施例による半導体装置の製造方法における主要な工程の断面図を示す。先ず、半導体ウエハ上に複数のチップ領域が形成され、これらのチップ領域の各々に記憶素子を有する集積回路が形成される。各チップ領域は、ダイシングを行うためのスクライブ領域によって互いに隔てられている。図１（Ａ）には、集積回路の形成されるチップ領域１２の一部（右側）と、スクライブ領域１４（左側）が示されている。図１（Ａ）には、強誘電体メモリ（ＦｅＲＡＭ）の一部である２つのトランジスタ２０と２つのキャパシタ２３が描かれているが、本発明は、このような形態に限定されず、記憶素子を有する任意の集積回路を対象にすることが可能である。
【００１０】
半導体装置１０に形成されるトランジスタ２０は、層間絶縁膜２２を貫通する導電性プラグ３０によってキャパシタ２３の下部電極４０に接続される。下部電極４０には、強誘電体膜５０および上部電極６０が形成される。このように積層された下部電極４０、強誘電体膜５０及び上部電極６０をエッチングすることによって、キャパシタ２３が形成され、キャパシタ２３を保護する絶縁膜７０が成膜される。絶縁膜７０は、例えばアルミナ（Ａｌ２Ｏ３）により形成される。導電性プラグ３０は、例えば酸化ケイ素（ＳｉＯ２）より成る層間絶縁膜８０を貫通する導電性プラグ９０に接続される。
【００１１】
図１（Ｂ）に示す工程では、上部電極６０及び導電性プラグ９０に対する配線層９２，９３が、層間絶縁膜８０上に形成される。配線層９２は、グランド（ＧＮＤ）のような基準電位に結合され、配線層９３は強誘電体メモリのビットラインに接続される（ワードラインは、トランジスタ２０のゲート電極に結合される。）。
【００１２】
従来とは異なり、本実施例では、トランジスタ２０とは電気的に接続されないダミー配線層１０２が、層間絶縁膜８０上に形成される。ダミー配線層１０２は、チップ領域１２及びスクライブ領域１４の両方の領域に属するように形成される。ダミー配線層１０２は、層間絶縁膜８０上の他の配線層９２，９３と同時に形成することも可能であるし、別途形成することも可能である。同時に形成する際は、例えば、層間絶縁膜８０の全面に導電層を成膜した後に、その導電層を適切にパターニングすることによって、各配線層を形成することが可能であるし、あるいは逆に、層間絶縁膜８０上に成膜されたレジストを適切にパターニングして、導電性材料を堆積させることによって形成することも可能である。配線層９２，９３，１０２上には層間絶縁膜１０４が堆積され、所定の膜厚を有するように、例えば化学機械研磨（ＣＭＰ）により平坦化される。
【００１３】
図２（Ｃ）に示す工程では、層間絶縁膜１０４内に、配線層９３に接続される導電性プラグ１０６が形成される。導電性プラグ１０６は例えばタングステン（Ｗ）より成る。この導電性プラグ１０６に接続される配線層１０８が、層間絶縁膜１０４上に形成される。配線層１０８は、少なくとも導電性プラグ１０６の位置する場所からスクライブ領域１４にかけて延在するように設けられる。配線層１０８及び層間絶縁膜１０４上には、更なる層間絶縁膜１１０が形成され、所定の厚さになるように平坦化される。この層間絶縁膜１１０にも導電性プラグ１１２が設けられる。ただし、この導電性プラグ１１２は、スクライブ領域１４内に設けられる。
【００１４】
図２（Ｄ）に示す工程では、導電性プラグ１１２に接続される配線層１１４が、層間絶縁膜１１０上に形成される。この配線層１１４も、チップ領域１２及びスクライブ領域１４の両方の領域に存在するように形成される。そして、配線層１１４及び層間絶縁膜１１０上に更なる層間絶縁膜１１６が形成され、所定の厚さになるように平坦化される。層間絶縁膜１１６のスクライブ領域１４に属する部分には、パッド開口部（パッド）１１８が形成される。このパッドを利用して、チップ領域１２に形成される集積回路（の記憶領域）に所定のデータを書き込んだり、集積回路の特性の評価及び検査が行われる。
【００１５】
図３（Ｅ）に示す工程では、半導体ウエハがスクライブ領域１４に沿ってダイシングされる。個々に分離されたチップ領域１２、すなわちチップ領域１２に形成された集積回路（ＩＣチップ）は、半導体パッケージに搭載され、必要な配線が施された後に、半導体装置が完成する。
【００１６】
図示している例では、簡単のため、スクライブ領域１４として示す部分の総てが、ダイシング工程により裁断されるように描かれている。しかしながら、半導体ウエハ上で複数のチップ領域１２どうしの間を隔てているスクライブ領域１４と、ダイシング工程で裁断される領域は、厳密には異なるものである。例えば、実際に裁断されるのがスクライブ領域の一部である場合もあるし、スクライブ領域の総てが裁断される場合もある。
【００１７】
いずれにせよ、スクライブ領域に沿って半導体ウエハをダイシングするのであるが、本願実施例で重要なことは、図３（Ｅ）に示されるように、（１）ダイシングによりダミー配線層１０２の一部分は除去されるが、他の部分がチップ領域１２に残ること、（２）集積回路に通じる多層配線間の接続部（導電性プラグ１１２）がダイシングにより除去されること、及び（３）集積回路にアクセスするために設けた所定のパッド開口部（パッド）も除去されることである。ダイシングによる切断面１２０には、ダミー配線層１０２、配線層１０８及び配線層１１４の断面が現れるが、これらを眺めるだけでは、どの配線が集積回路に実際に通じているかは不明である。配線層１０８以外の配線（ダミー配線層１０２及び配線層１１４）は、集積回路とは電気的に絶縁されている。したがって、本実施例によれば、配線層１０８が単独で存在する場合に比べて、配線の接続形態の予測が困難になる。
【００１８】
本実施例では、ダミー配線層１０２の上側に、集積回路へ通じる多層配線１０８，１１４を形成したが、本発明はこのような形態に限定されない。多層配線層の上側、下側及び多層配線層同士の間の所望の場所に、ダミー配線層１０２を設けることが可能である。更に、真の配線層（配線層１０８）に対する上下の垂直方向（配線を積層する方向）だけでなく、真の配線層に対して水平方向にずれた場所にダミー配線層を設けることも可能である。集積回路と電気的に絶縁されたダミー配線層が、ダイシングによる切断面１２０に現れるように、形成されればよいからである。更に、ダイシング後の配線層１１４は、もはや集積回路に接続されていないので、ダミー配線層１０２と同様の役割を果たす点に留意を要する。逆に言うと、配線層１１４がダイシング後にダミー配線層の役割を果たすように、多層配線間を接続する導電性プラグ１１２をスクライブ領域１４内に設けていたのである（配線層１０８，１１４同士を電気的に接続する観点からは、導電性プラグ１１２の位置は、チップ領域１２内でも、スクライブ領域１４内でもよい。）。
【００１９】
図４は、斜線の施された真の配線層１０８に対して、上下及び左右の位置にダミー配線層を設けた場合の切断面１２０の様子を表す。この例では、層間絶縁膜８０上に３つのダミー配線層１０２が設けられ、真の配線層１０８の左右に２つのダミー配線層１０２が設けられ、真の配線層１０８に接続されていた多層配線１１４の左右にも２つのダミー配線層が設けられている。結局、真の配線層１０８に対して、これを包囲する８つの配線層１０２，１０４がダミー配線層としての役割を果たす。このように、真の配線層に対して上下左右に多数の数のダミー配線層を設けることで、集積回路に通じる配線層の特定（接続関係の予測）を困難にすることが可能になる。
【００２０】
接続関係の予測を困難にする観点からは、ダイシングの切断面において、真の配線層及びダミー配線層の総てが同一の断面形状を有することが好ましい。更に、所定数のＩＣチップを製造する毎に、例えばロット毎に、ダミー配線層１０２の場所を変更することも有利である。そのようにすると、たとえ、あるＩＣチップに関する配線の接続形態が知られてしまったとしても、例えばロットの異なる他のＩＣチップの接続形態を依然として秘密に維持しておくことが可能になる。
【００２１】
ダミー配線層１０２は、真の配線層１０８，１１４と同時に形成することも別々に形成することも可能である。すなわち、真の配線層の左右方向に設けるダミー配線層は、その真の配線層をパターニングする際に同時にパターニングすることが可能である。このようにすると、製造工程数を増加させずにダミー配線層を形成することが可能になる。
【００２２】
以上、本願実施例によれば、ダイシングを行うためのスクライブ領域１４によって互いに隔てられた複数のチップ領域１２の各々に集積回路を形成し、集積回路に電気的に接続される第１配線層１０８を形成し、第１配線層上の層間絶縁膜１１０を貫通してスクライブ領域に形成された導電性プラグ１１２を通じて第１配線層に接続される第２配線層１１４を形成する。そして、第２配線層に電気的に接続されスクライブ領域に設けられたパッドを利用して、集積回路に所定のデータが書き込まれた後に、スクライブ領域に沿って前記半導体ウエハがダイシングされる。個々に分離されたＩＣチップのダイシング面には、第１及び第２配線層の切断面が現れるが、両者は電気的に接続されていない（両者を接続していた導電性プラグはダイシングにより除去されている）。第１及び第２配線層の切断面を眺めただけでは、何れが集積回路に通じているかは不明である。したがって、本願実施例によれば、配線の接続形態を従来よりも予測しにくくすることができる。２層配線にとどまらず、更に多くの多層配線構造とすれば、より一層判別しにくくすることができる。
【００２３】
本願実施例によれば、ダイシングする工程により、集積回路にアクセスするためのパッドが裁断されるので、ダイシング後は集積回路にアクセスすることが困難になる。たとえパッドに結合されていた配線層を特定できたとしても、それがダイシング後に集積回路に接続されているとは限らないので、配線の接続形態を予測することは容易ではない。
【００２４】
本願実施例によれば、第１及び第２配線層と電気的に接続されないダミー配線層が、スクライブ領域及びチップ領域に形成される。ダミー配線層は、スクライブ領域だけでなくチップ領域にも形成されるので、ダミー配線層の切断面がダイシング面に現れる。ダミー配線層の断面は、第１及び第２配線層の断面と同様にすることが可能であるので、何れが集積回路に接続されているかを判別しにくくすることができる。
【００２５】
【発明の効果】
以上のように本発明によれば、半導体装置のセキュリティ機能を従来よりも強化することが可能になる。
【００２６】
【図面の簡単な説明】
【図１】図１は、本願実施例による半導体装置の製造方法における主要な工程の断面図（その１）を示す。
【図２】図２は、本願実施例による半導体装置の製造方法における主要な工程の断面図（その２）を示す。
【図３】図３は、本願実施例による半導体装置の製造方法における主要な工程の断面図（その３）を示す。
【図４】図４は、本願実施例による半導体装置の製造方法により形成されたＩＣチップの断面図を示す。
【符号の説明】
１０ 半導体基板
２０ トランジスタ
２２ 層間絶縁膜
２３ キャパシタ
３０ 導電性プラグ
４０ 下部電極
５０ 強誘電体膜
６０ 上部電極
７０ 絶縁膜
８０ 層間絶縁膜
９０ 導電性プラグ
９２，９３ 配線層
１０２ ダミー配線層
１０４ 層間絶縁膜
１０６ 導電性プラグ
１０８ 配線層
１１０ 層間絶縁膜
１１２ 導電性プラグ
１１４ 配線層
１１６ 層間絶縁膜
１１８ プラグ開口
１２０ ダイシング切断面
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関連する。
【０００２】
【従来の技術】
一般に、半導体装置は、半導体ウエハ上に規定された複数のチップ領域の各々に集積回路を形成し、各チップ領域を隔てているスクライブ領域に沿ってダイシングを行い、個々に分離された集積回路を半導体パッケージに搭載し、必要な電気配線を施すことによって製造される。
【０００３】
この場合において、回路パターンやパッドパターンを含むデバイスパターンの総てがチップ領域に設けられていると、そのデバイスパターンの総てが最終製品である半導体装置に存在することになる。しかし、ＩＣカードのようにデータの改ざんや漏洩が厳しく制限されるべき製品用途にあっては、デバイスパターンの総てが最終製品に残存することは好ましくない。例えば、ＩＣカードの不揮発性メモリ（ＲＯＭ）にデータを書き込むためのパッドに関する配線がそのまま残っていると、これを不正に利用することが懸念されるので、そのための防衛措置を講じる必要が生じ、装置の複雑化やコスト高といった問題が生じ得る。
【０００４】
このような問題に対処するために、特開平２００１−１３５５９７号公報（特許文献１）は、半導体ウエハ上に、記憶領域を内蔵するチップ領域、半導体ウエハを切断するためのスクライブ領域、記憶領域にデータを書き込むために外部から電気信号が供給されるパッドを形成し、このスクライブ領域にパッドを形成し、パッドを介してデータを書き込んだ後に、パッドと共に半導体ウエハを切断する発明を開示している。このようにすると、ダイシング後はパッドを通じて記憶領域にアクセスすることができなくなる。
【０００５】
【特許文献１】
特開平２００１−１３５５９７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ダイシングの際にパッドを除去したとしても、ダイシング面に現れる配線層（の断面）は、確実に記憶領域に通じているので、集積回路の記憶領域への配線の接続形態が容易に予測されてしまうことが懸念される。
【０００７】
本願課題は、集積回路に通じる配線形態の予測を困難にすることによって、半導体装置のセキュリティ機能を従来よりも強化することの可能な半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明による解決手段によれば、
ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域の各々に、集積回路を形成する工程と、
前記集積回路に電気的に接続される第１配線層を形成する工程と、
前記第１配線層上の層間絶縁膜を貫通し、前記スクライブ領域に形成された導電性プラグを通じて、前記第１配線層に接続される第２配線層を形成する工程と、
前記第２配線層に電気的に接続され、前記スクライブ領域に設けられたパッドを利用して、前記集積回路に所定のデータを書き込む工程と、
半導体ウエハの複数のチップ領域を分離するために、前記スクライブ領域に沿って前記半導体ウエハをダイシングする工程
より成ることを特徴とする半導体装置の製造方法
が、提供される。
【０００９】
【発明の実施の形態】
図１ないし図３は、本願実施例による半導体装置の製造方法における主要な工程の断面図を示す。先ず、半導体ウエハ上に複数のチップ領域が形成され、これらのチップ領域の各々に記憶素子を有する集積回路が形成される。各チップ領域は、ダイシングを行うためのスクライブ領域によって互いに隔てられている。図１（Ａ）には、集積回路の形成されるチップ領域１２の一部（右側）と、スクライブ領域１４（左側）が示されている。図１（Ａ）には、強誘電体メモリ（ＦｅＲＡＭ）の一部である２つのトランジスタ２０と２つのキャパシタ２３が描かれているが、本発明は、このような形態に限定されず、記憶素子を有する任意の集積回路を対象にすることが可能である。
【００１０】
半導体装置１０に形成されるトランジスタ２０は、層間絶縁膜２２を貫通する導電性プラグ３０によってキャパシタ２３の下部電極４０に接続される。下部電極４０には、強誘電体膜５０および上部電極６０が形成される。このように積層された下部電極４０、強誘電体膜５０及び上部電極６０をエッチングすることによって、キャパシタ２３が形成され、キャパシタ２３を保護する絶縁膜７０が成膜される。絶縁膜７０は、例えばアルミナ（Ａｌ２Ｏ３）により形成される。導電性プラグ３０は、例えば酸化ケイ素（ＳｉＯ２）より成る層間絶縁膜８０を貫通する導電性プラグ９０に接続される。
【００１１】
図１（Ｂ）に示す工程では、上部電極６０及び導電性プラグ９０に対する配線層９２，９３が、層間絶縁膜８０上に形成される。配線層９２は、グランド（ＧＮＤ）のような基準電位に結合され、配線層９３は強誘電体メモリのビットラインに接続される（ワードラインは、トランジスタ２０のゲート電極に結合される。）。
【００１２】
従来とは異なり、本実施例では、トランジスタ２０とは電気的に接続されないダミー配線層１０２が、層間絶縁膜８０上に形成される。ダミー配線層１０２は、チップ領域１２及びスクライブ領域１４の両方の領域に属するように形成される。ダミー配線層１０２は、層間絶縁膜８０上の他の配線層９２，９３と同時に形成することも可能であるし、別途形成することも可能である。同時に形成する際は、例えば、層間絶縁膜８０の全面に導電層を成膜した後に、その導電層を適切にパターニングすることによって、各配線層を形成することが可能であるし、あるいは逆に、層間絶縁膜８０上に成膜されたレジストを適切にパターニングして、導電性材料を堆積させることによって形成することも可能である。配線層９２，９３，１０２上には層間絶縁膜１０４が堆積され、所定の膜厚を有するように、例えば化学機械研磨（ＣＭＰ）により平坦化される。
【００１３】
図２（Ｃ）に示す工程では、層間絶縁膜１０４内に、配線層９３に接続される導電性プラグ１０６が形成される。導電性プラグ１０６は例えばタングステン（Ｗ）より成る。この導電性プラグ１０６に接続される配線層１０８が、層間絶縁膜１０４上に形成される。配線層１０８は、少なくとも導電性プラグ１０６の位置する場所からスクライブ領域１４にかけて延在するように設けられる。配線層１０８及び層間絶縁膜１０４上には、更なる層間絶縁膜１１０が形成され、所定の厚さになるように平坦化される。この層間絶縁膜１１０にも導電性プラグ１１２が設けられる。ただし、この導電性プラグ１１２は、スクライブ領域１４内に設けられる。
【００１４】
図２（Ｄ）に示す工程では、導電性プラグ１１２に接続される配線層１１４が、層間絶縁膜１１０上に形成される。この配線層１１４も、チップ領域１２及びスクライブ領域１４の両方の領域に存在するように形成される。そして、配線層１１４及び層間絶縁膜１１０上に更なる層間絶縁膜１１６が形成され、所定の厚さになるように平坦化される。層間絶縁膜１１６のスクライブ領域１４に属する部分には、パッド開口部（パッド）１１８が形成される。このパッドを利用して、チップ領域１２に形成される集積回路（の記憶領域）に所定のデータを書き込んだり、集積回路の特性の評価及び検査が行われる。
【００１５】
図３（Ｅ）に示す工程では、半導体ウエハがスクライブ領域１４に沿ってダイシングされる。個々に分離されたチップ領域１２、すなわちチップ領域１２に形成された集積回路（ＩＣチップ）は、半導体パッケージに搭載され、必要な配線が施された後に、半導体装置が完成する。
【００１６】
図示している例では、簡単のため、スクライブ領域１４として示す部分の総てが、ダイシング工程により裁断されるように描かれている。しかしながら、半導体ウエハ上で複数のチップ領域１２どうしの間を隔てているスクライブ領域１４と、ダイシング工程で裁断される領域は、厳密には異なるものである。例えば、実際に裁断されるのがスクライブ領域の一部である場合もあるし、スクライブ領域の総てが裁断される場合もある。
【００１７】
いずれにせよ、スクライブ領域に沿って半導体ウエハをダイシングするのであるが、本願実施例で重要なことは、図３（Ｅ）に示されるように、（１）ダイシングによりダミー配線層１０２の一部分は除去されるが、他の部分がチップ領域１２に残ること、（２）集積回路に通じる多層配線間の接続部（導電性プラグ１１２）がダイシングにより除去されること、及び（３）集積回路にアクセスするために設けた所定のパッド開口部（パッド）も除去されることである。ダイシングによる切断面１２０には、ダミー配線層１０２、配線層１０８及び配線層１１４の断面が現れるが、これらを眺めるだけでは、どの配線が集積回路に実際に通じているかは不明である。配線層１０８以外の配線（ダミー配線層１０２及び配線層１１４）は、集積回路とは電気的に絶縁されている。したがって、本実施例によれば、配線層１０８が単独で存在する場合に比べて、配線の接続形態の予測が困難になる。
【００１８】
本実施例では、ダミー配線層１０２の上側に、集積回路へ通じる多層配線１０８，１１４を形成したが、本発明はこのような形態に限定されない。多層配線層の上側、下側及び多層配線層同士の間の所望の場所に、ダミー配線層１０２を設けることが可能である。更に、真の配線層（配線層１０８）に対する上下の垂直方向（配線を積層する方向）だけでなく、真の配線層に対して水平方向にずれた場所にダミー配線層を設けることも可能である。集積回路と電気的に絶縁されたダミー配線層が、ダイシングによる切断面１２０に現れるように、形成されればよいからである。更に、ダイシング後の配線層１１４は、もはや集積回路に接続されていないので、ダミー配線層１０２と同様の役割を果たす点に留意を要する。逆に言うと、配線層１１４がダイシング後にダミー配線層の役割を果たすように、多層配線間を接続する導電性プラグ１１２をスクライブ領域１４内に設けていたのである（配線層１０８，１１４同士を電気的に接続する観点からは、導電性プラグ１１２の位置は、チップ領域１２内でも、スクライブ領域１４内でもよい。）。
【００１９】
図４は、斜線の施された真の配線層１０８に対して、上下及び左右の位置にダミー配線層を設けた場合の切断面１２０の様子を表す。この例では、層間絶縁膜８０上に３つのダミー配線層１０２が設けられ、真の配線層１０８の左右に２つのダミー配線層１０２が設けられ、真の配線層１０８に接続されていた多層配線１１４の左右にも２つのダミー配線層が設けられている。結局、真の配線層１０８に対して、これを包囲する８つの配線層１０２，１０４がダミー配線層としての役割を果たす。このように、真の配線層に対して上下左右に多数の数のダミー配線層を設けることで、集積回路に通じる配線層の特定（接続関係の予測）を困難にすることが可能になる。
【００２０】
接続関係の予測を困難にする観点からは、ダイシングの切断面において、真の配線層及びダミー配線層の総てが同一の断面形状を有することが好ましい。更に、所定数のＩＣチップを製造する毎に、例えばロット毎に、ダミー配線層１０２の場所を変更することも有利である。そのようにすると、たとえ、あるＩＣチップに関する配線の接続形態が知られてしまったとしても、例えばロットの異なる他のＩＣチップの接続形態を依然として秘密に維持しておくことが可能になる。
【００２１】
ダミー配線層１０２は、真の配線層１０８，１１４と同時に形成することも別々に形成することも可能である。すなわち、真の配線層の左右方向に設けるダミー配線層は、その真の配線層をパターニングする際に同時にパターニングすることが可能である。このようにすると、製造工程数を増加させずにダミー配線層を形成することが可能になる。
【００２２】
以上、本願実施例によれば、ダイシングを行うためのスクライブ領域１４によって互いに隔てられた複数のチップ領域１２の各々に集積回路を形成し、集積回路に電気的に接続される第１配線層１０８を形成し、第１配線層上の層間絶縁膜１１０を貫通してスクライブ領域に形成された導電性プラグ１１２を通じて第１配線層に接続される第２配線層１１４を形成する。そして、第２配線層に電気的に接続されスクライブ領域に設けられたパッドを利用して、集積回路に所定のデータが書き込まれた後に、スクライブ領域に沿って前記半導体ウエハがダイシングされる。個々に分離されたＩＣチップのダイシング面には、第１及び第２配線層の切断面が現れるが、両者は電気的に接続されていない（両者を接続していた導電性プラグはダイシングにより除去されている）。第１及び第２配線層の切断面を眺めただけでは、何れが集積回路に通じているかは不明である。したがって、本願実施例によれば、配線の接続形態を従来よりも予測しにくくすることができる。２層配線にとどまらず、更に多くの多層配線構造とすれば、より一層判別しにくくすることができる。
【００２３】
本願実施例によれば、ダイシングする工程により、集積回路にアクセスするためのパッドが裁断されるので、ダイシング後は集積回路にアクセスすることが困難になる。たとえパッドに結合されていた配線層を特定できたとしても、それがダイシング後に集積回路に接続されているとは限らないので、配線の接続形態を予測することは容易ではない。
【００２４】
本願実施例によれば、第１及び第２配線層と電気的に接続されないダミー配線層が、スクライブ領域及びチップ領域に形成される。ダミー配線層は、スクライブ領域だけでなくチップ領域にも形成されるので、ダミー配線層の切断面がダイシング面に現れる。ダミー配線層の断面は、第１及び第２配線層の断面と同様にすることが可能であるので、何れが集積回路に接続されているかを判別しにくくすることができる。
【００２５】
【発明の効果】
以上のように本発明によれば、半導体装置のセキュリティ機能を従来よりも強化することが可能になる。
【００２６】
【図面の簡単な説明】
【図１】図１は、本願実施例による半導体装置の製造方法における主要な工程の断面図（その１）を示す。
【図２】図２は、本願実施例による半導体装置の製造方法における主要な工程の断面図（その２）を示す。
【図３】図３は、本願実施例による半導体装置の製造方法における主要な工程の断面図（その３）を示す。
【図４】図４は、本願実施例による半導体装置の製造方法により形成されたＩＣチップの断面図を示す。
【符号の説明】
１０ 半導体基板
２０ トランジスタ
２２ 層間絶縁膜
２３ キャパシタ
３０ 導電性プラグ
４０ 下部電極
５０ 強誘電体膜
６０ 上部電極
７０ 絶縁膜
８０ 層間絶縁膜
９０ 導電性プラグ
９２，９３ 配線層
１０２ ダミー配線層
１０４ 層間絶縁膜
１０６ 導電性プラグ
１０８ 配線層
１１０ 層間絶縁膜
１１２ 導電性プラグ
１１４ 配線層
１１６ 層間絶縁膜
１１８ プラグ開口
１２０ ダイシング切断面
Claims (5)
- ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域の各々に、集積回路を形成する工程と、
前記集積回路に電気的に接続される第１配線層を形成する工程と、
前記第１配線層上の層間絶縁膜を貫通し、前記スクライブ領域に形成された導電性プラグを通じて、前記第１配線層に接続される第２配線層を形成する工程と、
前記スクライブ領域及び前記チップ領域に延在するように形成された前記第２配線層に電気的に接続され、前記スクライブ領域に設けられたパッドを利用して、前記集積回路に所定のデータを書き込む工程と、
半導体ウエハの複数のチップ領域を分離するために、前記スクライブ領域に沿って前記半導体ウエハをダイシングする工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ダイシングする工程により、前記導電性プラグ又は前記パッドが裁断されることを特徴とする請求項１記載の半導体装置の製造方法。
- 更に、前記第１配線層を形成する前又は後に、前記第１配線層とは電気的に接続されないダミー配線層を、前記スクライブ領域及び前記チップ領域に延在するように形成する工程を更に有することを特徴とする請求項２記載の半導体装置の製造方法。
- 更に、前記第１又は第２配線層を形成する際に、前記第１又は第２配線層とは電気的に接続されないダミー配線層を、前記スクライブ領域及び前記チップ領域に延在するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ダミー配線層が、第１配線層と同一の断面形状を有するように形成されることを特徴とする請求項３記載の半導体装置の製造方法。
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