JP4232987B2 - プロセッサユニットの少なくとも２つの動作モードを切替る方法および対応するプロセッサユニット - Google Patents

Description

従来技術

本発明は,独立請求項である上位概念に記載された,プロセッサユニットの少なくとも２つの動作モードを切替る方法，および少なくとも２つの内蔵された実行ユニットを有する,対応するプロセッサユニットに関する。

少なくとも２つの内蔵された実行ユニットを有するかかるプロセッサユニットは,デュアルコアまたはマルチコアアーキテクチャとしても知られている。かかるデュアルコアまたはマルチコアアーキテクチャは,今日の技術水準より主として以下の２つの理由から提案される。

第１の理由としては,２つの実行ユニットまたはコアが１つの半導体モジュール上で２つの演算ユニットとしてみなされて取扱われることにより，性能向上,すなわちパフォーマンス向上が実現される。このコンフィグレーションでは,２つの実行ユニットまたはコアが異なるプログラムないしタスクを処理する。これによって性能向上が実現されるため，このコンフィグレーションは，性能モードまたはパフォーマンスモードと称される。

第２の理由としては，デュアルコアまたはマルチコアアーキテクチャを実現することは,２つの実行ユニットが同一のプログラムを冗長的に処理し,安全性向上につながる。２つの実行ユニットまたはＣＰＵ,すなわちコアの処理結果が比較され,一致の比較でエラーが検出されうる。以下では,このコンフィグレーションは,安全モードまたはセーフティモードと称される。

一般に,上述した２つのコンフィグレーションは,デュアルコアまたはマルチコアアーキテクチャで排他的に含まれ,すなわち少なくとも２つの実行ユニットを有する演算器は,原則的に一方のモード,パフォーマンスモードまたはセーフティモードでのみ作動する。

本発明の課題は,かかるデュアルコアまたはマルチコアプロセッサユニットの少なくとも２つの動作モードに関して組合された動作を可能にし,その場合，特に安全性向上のための安全モードと性能向上のための性能モードとの最適な切替え方法を実現することである。

発明の利点

一方では安全上の理由から，プログラムないしタスクの冗長的な実行が望まれ,他方ではコスト上の理由から，安全性を要求されない機能の実行では冗長的なハードウェア構成は望まれない。この二律背反する課題は,本発明に基づく,少なくとも２つの動作モードの最適な切替え，およびプロセッサユニットによって解消される。

すなわち,本発明は,少なくとも２つの実行ユニットを有するプロセッサユニットの少なくとも２つの動作モードを切替える方法，および対応するプロセッサユニットに関する。

第１の動作モードから第２の動作モードへの切替えは,所定の切替えトリガとして作用するメモリアドレスがアクセスされることによって実現されることが望ましい。すなわち,切替え手段（モードセレクタ）または比較手段のようなハードウェアコンポーネント，ならびに，安全モードで冗長的に実行される,安全性を要求されるプログラムと,性能モードで互いに独立して２つの実行ユニット上で実行される,安全性を要求されないプログラムとを動作中に最適に切替えうる方法が紹介される。

この場合，第１の動作モードでは，同一のプログラムが少なくとも２つの実行ユニットによって同期して処理され,設けられた比較手段によって,同一のプログラムの処理で生じた実行ユニットの状態が一致するか検査される。これに関して相違がある場合,エラー表示から非常時動作を介してエラーを有するユニットをオフするに至るまでの様々なエラー応答が考えられる。

特別な実施形態では,安全モードが第１の動作モードに,性能モードが第２の動作モードに相当する。この場合，第２の動作モードから第１の動作モードへの切替えは,望ましくは割込み要求によって行われ,特に割込み手段によって作動され,その場合，割込み要求は，一方では時間条件によって,また他方では２つの実行ユニットの少なくとも一方の所定の状態または所定のイベントの発生に相当する状態条件によっても作動可能である。

少なくとも３つの区分されたメモリ領域への特別な区分が行われ,その場合，実行ユニットは，各々の動作モードに応じて第１のメモリ領域または第２のメモリ領域に対するアクセスを有し,もしくはそれらに接続されることが望ましい。この場合，特別な実施形態では,少なくとも２つの実行ユニットの各々は,プロセッサユニットの各々の第１のメモリ領域に対応付けられ,第１の動作モード,すなわち特に安全モードでそのメモリ領域に接続（in Verbindung stehen）され,もしくはそれに対するアクセスを有することが望ましい。第２の動作モードでは,２つの実行ユニットは,２つの実行ユニットに対応付けられる第２のメモリ領域に対するアクセスのみを有し,もしくはそれに接続（in Verbindung stehen）される。

監視手段,特に切替え手段自体は,各々の動作モードにおいて，適切なメモリ領域に対してのみアクセスがなされ,もしくはメモリ領域に対する適切な接続（in Verbindung stehen）がなされることを監視するように形成されることが望ましい。すなわち,第２の動作モードでは,評価手段（実行ユニット）が第２のメモリ領域に対してのみアクセスし,第１のメモリ領域に対してアクセスしない，一方の第１の動作モードでは,各々の第１のメモリ領域に対するアクセスのみが行われ,第２のメモリ領域に対するアクセスが行われない,それらが上述した監視手段によって検査され,場合によってはエラー報告,非常時動作またはオフのような適切なエラー応答が承認される。

この場合,上述した３つのメモリ領域の各々,すなわち少なくとも２つの第１のメモリ領域および１つの第２のメモリ領域が別個のメモリモジュールに設けられるため,プロセッサユニット上には少なくとも３つのメモリモジュールが設けられる。この場合，安全性を要求されるプログラムが各々の第１のメモリ領域に,安全性を要求されないプログラムが第２のメモリ領域に配置されることが望ましく,その場合，切替えに関する上述したトリガ機能を有する所定のメモリアドレスが第１のメモリ領域に含まれることが望ましい。

第１の動作モードで実行ユニットの状態を比較するために，プロセッサユニット上に明確な比較手段が設けられ,その比較手段は，第１の動作モードでのみ機能し,第２の動作モードに移行すると機能しないため,冗長的でない安全性を要求されない動作では,比較およびそれに伴い場合によって引き起こされるエラー応答が行われないという他の利点が得られる。

他の利点および望ましい実施形態は,請求項に記載された特徴ならびに明細書および図面の内容から明らかにされる。

本発明は，以下の図面に示す図を用いて詳細に説明される。

実施例の説明

特にエンジン制御,ブレーキ制御またはステアリングおよびトランスミッション等のような自動車制御分野の制御アプリケーション,さらに，オートメーション化または工作機械分野の工業アプリケーションでは,一般に,エラーの発生を検出するために,安全上の理由から冗長的な実行が要求されるソフトウェアタスクまたはプログラムがある。かかる安全性を要求されるアプリケーションは,しかし,これらの安全性を要求されるプログラムの他に,エラーを有しても許容されるソフトウェア構成要素またはプログラムを含む。なぜなら,これらは，安全性を要求される機能自体をもたらすためには必要とされず,もしくはそれに従事しておらず,付加的な機能,特にコンフォート機能のみをもたらすためである。安全上の理由からは冗長的な実行が望まれ,コスト上の理由からは冗長的なハードウェア構成は望まれない。本発明によれば,この問題は，すでに発明の利点の項で記載され,以下で詳細に説明するように,プロセッサユニットの少なくとも２つの動作モードを最適に切替えることにより解消される。

したがって，以下では,安全性を要求されるシステム,例えばブレーキ,ステアリング,トランスミッションまたはエンジンのような車載システムに対する本発明の適用を示す。この場合，本発明に基づくシステムのプロセッサユニットは,図１に示すデュアルコアアーキテクチャ,すなわち少なくとも２つの実行ユニット１０１および１０２（ＣＰＵ１およびＣＰＵ２）を有するプロセッサユニット１００である。２つの実行ユニット１０１,１０２,すなわちこの例ではＣＰＵ１およびＣＰＵ２には,各々にＲＡＭ１およびＲＡＭ２とも称される作業メモリ１１０ないし１１１が対応付けられる。２つの実行ユニット１０１および１０２は,比較手段,比較器１７０に接続される。各実行ユニットは,さらに,切替え手段,モードセレクタ１３０ないし１３１との接続を有し,比較モジュール,比較手段１７０もモードセレクタとの接続を有する。各々のバス１４０ないし１４１を介して,各々の揮発性の作業メモリ１１０ないし１１１，および切替え手段１３０および１３１は，各々の第１のメモリ手段１５０ないし１５１，および第２のメモリ手段１８０に接続される。

この実施例では,安全性を要求されるプログラムまたはタスク用，および安全性を要求されないプログラムまたはタスク用の,２つの動作システムが用いられる。安全性を要求されるプログラム用の動作システムとしては例えばＯＳＥＫｔｉｍｅ ＯＳ,安全性を要求されないタスク用の動作システムとしては例えばＯＳＥＫ ＯＳが用いられる。

アプリケーションソフトウェアは,すでに上述したように,安全性を要求されるプログラムと安全性を要求されないプログラムとに分けられる。安全性を要求されないとして分類される全てのプログラムまたはタスクは,うまく機能せず,エラーを有して機能し,または全く機能しなくても許容される。これにより，システム全体ないし環境を危険にさらすことはありえない。システム全体の確実な動作は,安全性を要求されるとして分類されるプログラムないしタスクのみで可能である。もちろん，動作が安全性を要求されるタスクないしプログラムのみで実行される場合,機能全体の品質を許容される所定の範囲内で損ねる結果となる可能性はある。

安全性に関連する,すなわち安全性を要求されるタスクまたはプログラムは,２つの実行ユニット１０１および１０２,すなわち２つのＣＰＵ,ＣＰＵ１およびＣＰＵ２上で冗長的に実行される。この場合，このプログラムは,第１の動作システム,ここではＯＳＥＫｔｉｍｅ ＯＳの制御下で処理される。このため,図１に示す不揮発性のメモリ領域１５０ないし１５１は，２つの部分に重複され,２つの実行ユニットに対して２つの第１のメモリ領域１５０および１５１が存在する。これら第１のメモリ領域には,安全性を要求されるプログラムないしタスクが重複して,すなわち冗長的に存在する。すなわち,安全性を要求される各タスクは,一方でメモリ領域１５０,他方でメモリ領域１５１に配置される。

この場合，特に第１の動作システム自体は，安全性を要求されるとして分類され,よって同様に２つのメモリ領域に配置される。すなわち,この例では,動作システムＯＳＥＫｔｉｍｅ ＯＳは，一方でメモリ領域１０５,他方でメモリ領域１５１に各々に配置される。この場合，２つの第１のメモリ領域は，特別な実施では,各々に専用の不揮発性のメモリモジュールＲＯＭ１ないしＲＯＭ２として設けられ，ROM，PROM，EPROM，EEPROM，Flash-EPROM等として設けられうる。

この場合，安全性を要求されるプログラムまたはタスクの重複配置は,必ずしも必要とされない。これは,ＥＣＣコード（Error Code and Correction）を用いることによっても安全性が確保されうるためである。メモリでエラー検出するかかる方法は多様であり,その場合，基本要件は,エラー検出ないしエラー訂正コード,すなわち符号による安全性の確保である。最も単純な場合,この符号は,符号ビット,例えばパリティビットのみで構成されうる。他方で,安全性の確保は，適切なビット数によって確実なエラー検出を可能とするために，BergerコードまたはBose-Linコード等のような複雑なＥＤコード（Error
Detection）によっても,あるいは例えばハミングコードのような複雑なＥＣＣコードによっても実現されうる。

しかし，また,アドレスの範囲内で所定のビット入力パターンに任意長の所望のコードパターンを対応付けるために,コード生成器として例えば生成テーブル（配線またはソフトウェア内）が用いられうる。

よって，特に訂正機能によってメモリ内のデータ安全性が保証され,重複配置が回避されうる。この場合，２つの実行ユニットでは安全性を要求されるプログラムの冗長的な処理が行われ,それにより，コア,すなわち実行ユニットでのエラーが本発明に基づく一致の比較によって明らかにされるにもかかわらず,図１に示される本発明の場合に反して１つの第１のメモリ領域のみが必要とされる。

安全性に関連しない,すなわち安全性を要求されないプログラムまたはタスクは,性能向上のために２つの実行ユニット,すなわちＣＰＵ上で分散して実行され,各々のサブ動作システム,すなわちここではＯＳＥＫサブシステムの制御下で実行される。よって，特に２つの実行ユニットの各々で独立した動作システム,ここでは独立したＯＳＥＫシステムが作動する。安全性を要求されないプログラムないしタスクが配置される第２のメモリ領域１８０は,単一で存在する。これは,２つの実行ユニット１０１ないし１０２によって共用され,もしくは両者によってアクセスされる。

この第２のメモリ領域も,特別な実施形態では,専用の不揮発性のメモリモジュールＲＯＭ３として設けられ，ROM，PROM，EPROM，EEPROM，Flash-EPROM等として設けられうる。

この場合，メモリ領域,すなわち第１および第２のメモリ領域は,複数の第１のメモリ領域ないし１つの第１のメモリ領域（ＥＣＣ安全性の確保の場合）が例えば０〜Ｘのアドレスに関連付けられ,第２のメモリ領域が同様にＸ＋１〜Ｙのアドレスに関連付けられるように形成されうる。以下では,重複配置された第１のメモリ領域が示され,その場合，上述したように安全性の確保された単一の第１のメモリ領域のみの使用もありうる。この場合,すでに説明したように,第１のメモリ領域は，アドレス０〜Ｘで重複して各々の第１のメモリ領域に存在する。この場合，各々の第１のメモリ領域は，１つの実行ユニットに具体的に対応付けられる。

第１の動作モード,この例の安全モードでは,安全性を要求されるプログラムないしタスクは，２つの実行ユニット,すなわち２つのＣＰＵ１０１および１０２上で冗長的に,そして特に同期して作動する。比較手段,比較器１７０では,各々のＣＰＵ状態が互いに比較される。この場合,時間的な余裕がある,すなわち随時に比較できる所定の状態は,それが一次的に記憶され，例えば識別子によって一義的に対応付けられて比較されうる限り,所定のプログラム段階に対応付けられてもよい。しかし，望ましい状況では,安全性を要求されるプログラムないしタスクが冗長的のみならず,同期して処理されるため,実行ユニットの各々の状態の比較は，動作中に直ぐに実行されうる。この場合，新たなコマンドおよび／またはデータは,各々に対応付けられた第１のメモリ領域１５０ないし１５１から適切にロードされて処理される。比較器１７０では,ＣＰＵ状態の一致が検査され,その場合，一致すべき状態が相違することでエラーが検出される。エラー応答として,一方では,プロセッサユニットが内蔵された各々のシステムに関するエラー表示が可能であり,他方では,非常時動作,すなわちプロセッサユニットを内蔵したシステムが,例えば特別に準備されたプログラムおよび／またはデータを有し，安全性の確保された非常時動作で作動するようなエラー応答が可能である。この場合，高度なエラー評価,例えばｍ−ｎテスト（n- aus m-Test）でも可能であり,その場合，ｎおよびｍがｎ≧２およびｍ＞ｎ＞ｍ／２の自然数であり,またはｋ−１コード（1- aus k-Code）でも可能であり,その場合，ｋがｋ＞１の自然数である。例えば,かかるテストによって実行ユニットが一義的にエラーを有するとして検出されれば,他のエラー応答として,その実行ユニットをオフにして残りのユニットの非常時動作を行い,もしくはエラーを有する実行ユニットの非常時動作への切替えもできる。

セーフティモード,すなわち安全モードまたは一般的な第１の動作モードでは,実行ユニットのアクセスは,第１のメモリ領域のアドレスないしデータに対してのみ許可される。すなわち,各々の実行ユニットは,第１の動作モードでは,特に対応付けられる第１のメモリ領域に対するアクセスのみが許可される。これは,監視手段,特に切替え手段もしくはモードセレクタ１３０ないし１３１，またはモードセレクタ１３０および１３１の監視手段によって検査される。エラーが発生すれば,比較可能なエラー応答は，上述したのと同様に，ＣＰＵ状態の一致に係る比較エラーに対して考えられ,かつ定められうる（vorsehbar）。すなわち,または,切替え手段,すなわちここではモードセレクタ１３０ないし１３１は,第１の動作モードの場合,バス１４０ないし１４１を介して各々に付属する第１のメモリ領域１５０ないし１５１との接続を確立し，もしくは然るべきアクセス侵害を監視する。

この実施例の第２の動作モードでは,安全性を要求されないプログラムないしタスクが処理される。２つの実行ユニット,すなわちＣＰＵ１および２（１０１,１０２）上では,安全性を要求されない様々なプログラムが作動する。これには，例えば第２の動作モード用の動作システム自体,すなわちＯＳＥＫサブシステムも属する。２つの実行ユニットまたはＣＰＵは,よって，不揮発性の第２のメモリ領域を共有し，上述したように形成されうる。もちろん,各ＣＰＵは,専用の揮発性の作業メモリ領域ＲＡＭ１およびＲＡＭ２,１１０ないし１１１に対応付けられる。これにより，かかる安全性を要求されないプログラムが重複して実行されない，またはすべて重複して実行されるとは限らないため,少なくとも理論上では,２つの実行ユニットがリソース解放の待機によって互いにブロッキングしあう可能性がある。これは，タスクないしプログラムを，例えばスケジュールに応じて実行ユニット１０１および１０２に適切に分散することにより対処される。この場合,例えば交互アクセスまたは各々のプログラムに応じてプライオリティ付けされたアクセス等のような,他の対処も可能である。この第２の動作モード,この実施例に基づく性能モードでは,第１のメモリ領域のアドレスに対するアクセスは許可されない。

ここでも,検査が検査手段,特に切替え手段,モードセレクタによって行われ,あるいはまた,検査手段がモードセレクタに別途に設けられる。第２の動作モードでエラーを有するアクセスが検出されると,ここでも適切なエラー応答がとられうる。この場合,一方で,第１の動作モードに応じたエラー応答が考えられ,かつ定められうる（vorgebbar）。これは，エラーを有するアクセスでは場合によって，安全性を要求されるメモリ領域がアクセスされることがあるため，特に合理的である。

他方では,これは,第２のメモリ領域との接続が第２の動作モードでのみ形成され,かつ第１のメモリ領域との接続がこの動作モードで切断され,あるいは，第１のメモリ領域に対するアクセスが他の方法で妨げられ,かつ第２のメモリ領域に対するアクセスのみが許可されることにより,実現可能である。

動作モード間の切替えは,図２および図３で詳細に再び説明される。

第１の動作モード,すなわちここでは安全モードまたはセーフティモードから第２の動作モード,すなわちここでは性能モードまたはパフォーマンスモードに到達するため,所定のないし割当てられたアドレスに対するアクセスが必要であり,それによって第２の動作モードへの変更が行われる。この場合，この割当てられたアドレスは,第１のメモリ領域でのプログラム処理で発生し,もしくは外部から適切に与えられる。すなわち,第１の動作モードまたは安全モードでは,第１のメモリ領域のアドレスないしプログラムに対するアクセスのみが許可されうる。この安全モードで,他のアドレス，例えば第２のメモリ領域のアドレスに対するアクセスがなされた場合,上述したように対応可能なエラー応答を有するエラーが生じる。図２では，これが再び明確にされている。ブロック２００では,２つの実行ユニット１０１および１０２は，第１の動作モード,すなわち安全モードにある。照会ブロック２１０では,次のコマンドのアドレスが適切に割当てられた切替えアドレスのトリガアドレスと一致するか検査される。一致しない場合,２つの処理ユニットは，引き続き第１の動作モードにあり,よって，第１のメモリ領域１５０,１５１に対して各々にアクセスする。もちろん,次のコマンドおよび／またはデータのアドレスがトリガアドレスに一致する場合,ブロック２２０では,第２の動作モード,性能モードまたはパフォーマンスモードへの切替えないし変更が行われる。この場合，各々の実行ユニットは,さらに,第２のメモリ領域のアドレスを得て,そのアドレスで第２の動作モードでの処理が続行される。

この場合,比較ユニットないし比較手段１７０は，オフにされ,すなわち機能しない（disabled）。よって，ブロック２３０では第１の実行ユニット１０１が第２の動作モードにあり,ブロック２３１では第２の実行ユニット１０２が同様に第２の動作モード,パフォーマンスモードにある。すなわち,安全モード,セーフティモードからパフォーマンスモードに到達する唯一の可能性は,この具体例では,例えばＯＳＥＫｔｉｍｅ動作システムのttidleタスク，もしくはその中に含まれるトリガアドレスとして割当てられたアドレス,特にそのプログラム要素ないしこのタスクの開始アドレスのような,特殊なＯＳＥＫｔｉｍｅタスクＴTrigerの呼出しである。特に,２つの実行ユニットが同期して作動する場合,この呼出しは２つのＣＰＵ内で必ず同時に発生する。まさにttidleのようなＴTrigerタスクは,その場合，第２のメモリ領域１８０にある，例えばＯＳＥＫスケジューラの呼出しである。

例えば,切替え装置,すなわちモードセレクタ１３０,１３１では,性能モードに変更するために,この該当するアドレスがトリガアドレスとして格納される。これは,ブロック２１０で説明したように,切替え手段，まさにモードセレクタで検査される。よって，以降のアドレスアクセスは,安全モードへの新たな変更までは，かろうじてＲＯＭ領域１８０,すなわち不揮発性の第２のメモリ領域に対してのみ許可される。

図３では,性能モード,すなわちパフォーマンスモードから,特に第１の動作モード,安全モードまたはセーフティモードに戻る切替えないし変更が示される。ブロック３００では,実行ユニット１０１,すなわちＣＰＵ１は,第２の動作モード,パフォーマンスモードにある。同様にブロック３１０では,第２の実行ユニット１０２は,まさにこの性能モード,この実施例の第２の動作モードにある。ブロック３２０ないし３２１では,各実行ユニットのために割込み要求,割込みが作動され,それによってブロック３３０では，２つの実行ユニット１０１および１０２が第１の動作モード,安全モードに切替えられる。この場合，比較器１７０の比較手段が再びオンにされ,その後ブロック３４０では，２つの実行ユニットは，再び安全モード,第１の動作モードで作動する。この場合，割込み要求は,１つには,時間条件,すなわちタイマ割込みによって作動され,もしくは状態ないしイベント条件によって作動されうる。これは,性能モードから安全モードに変更するために,第１の動作システムＯＳＥＫｔｉｍｅの割込み要求が生成されることを意味する。ＯＳＥＫ動作システムより高いプライオリティを有するＯＳＥＫｔｉｍｅ動作システムのこのタイマ割込みは,２つのＣＰＵ上に同一にプログラミングされ,２つのＣＰＵ上では同一のＯＳＥＫｔｉｍｅシステムが作動する。特に同期して作動するＯＳＥＫｔｉｍｅシステムでは,割込み,すなわち割込み要求は,２つのＣＰＵで同時に生じる。説明したように,これにより,ＯＳＥＫｔｉｍｅスケジューラ割込みは,非常に高い,特に最高のプライオリティを有する。２つの割込み要求は,同期してそれに対応して同時に実行される。すでに説明したように,この割込み要求の実行により,比較手段１７０もまた同様に再び機能し,すなわち第１の動作状態,安全モードに切替えられて,実行ユニットは特に新たに冗長的に作動する。

すでに上述したタイマ割込み以外に,上述した第２の動作モードから第１の動作モードへの動作モード切替えを実現するために,状態割込みまたはイベント割込みも用いられうる。この場合，実行ユニットの所定の状態は,例えば高いプライオリティの割込みを作動させることができ,その場合，その割込みは２つの実行ユニットに対して有効となる。これは,例えば,第２のＣＰＵに対しても有効なかかる高いプライオリティの割込み要求を作動させるＣＰＵ内の,ＲＯＭ１８０でのプログラム処理によって生成される状態とされうる。同様にイベント,特に外部からプロセッサユニットに与えられるイベントは,かかる割込みおよびそれに伴う動作モードの変更を作動させうる。タイマ割込みを有する第１の形が望ましいが,上述したような状態またはイベント割込みも同様に考えられ,それとともに明らかにされる。

これにより，課題に対する，本発明に基づく，２つの内蔵された実行ユニットを有するプロセッサユニットの２つの動作モードの最適な切替えが示され,その場合，具体的な実施例は,本発明に基づく対象の基本概念に関して限定的に作用するものではない。

本発明に基づく，少なくとも２つの実行ユニットを有するプロセッサユニットおよびハードウェアコンポーネントを示す。 安全モードから性能モードへの切替えを示す。 性能モードから安全モードへの切替えを示す。

符号の説明

１００ プロセッサユニット
１０１，１０２ 実行ユニット（ＣＰＵ）
１１０，１１１ 作業メモリ（ＲＡＭ）
１３０，１３１ モードセレクタ
１４０，１４１ バス
１５０，１５１ 第１のメモリ手段（ＲＯＭ）
１７０ 比較器（比較モジュール）
１８０ 第２のメモリ手段（ＲＯＭ）

Claims (28)

1. 少なくとも２つの実行ユニットを有するプロセッサユニットであって，切替え手段が含まれ，前記切替え手段によって前記プロセッサユニットの少なくとも２つの動作モードが切替えられる前記プロセッサユニットにおいて：
   前記切替え手段は，前記プロセッサユニットによって所定のメモリアドレスがアクセスされることにより，第１の動作モードから第２の動作モードへの変更が作動されるように形成されることを特徴とする，少なくとも２つの実行ユニットを有するプロセッサユニット。
2. 前記第１の動作モードが安全モードに相当し，前記安全モードでは，前記２つの実行ユニットが同一のプログラムを処理し，かつ比較手段が設けられ，前記比較手段は，前記同一のプログラムの処理で生じる前記２つの実行ユニットの状態が一致するかを比較することを特徴とする，請求項１に記載のプロセッサユニット。
3. 前記２つの実行ユニットは，第１の動作モードでは前記同一のプログラムを同期して処理するように形成されることを特徴とする，請求項２に記載のプロセッサユニット。
4. 少なくとも３つの区分されたメモリ領域を有し，前記第１の動作モードでは，各々の実行ユニットが各々の実行ユニットに割当てられる第１のメモリ領域に各々に接続されることを特徴とする，請求項１に記載のプロセッサユニット。
5. 少なくとも２つの区分されたメモリ領域を有し，前記第２の動作モードでは，２つの実行ユニットが２つの実行ユニットに割当てられる１つの第２のメモリ領域にのみ接続されることを特徴とする，請求項１に記載のプロセッサユニット。
6. アクセスされるべき前記所定のメモリアドレスが，前記第２のメモリ領域に配置されることを特徴とする，請求項１および５に記載のプロセッサユニット。
7. 少なくとも２つの区分されたメモリ領域を有し，前記第１の動作モードでは，２つの実行ユニットが２つの実行ユニットに割当てられる第１のメモリ領域にのみ接続されることを特徴とする，請求項１に記載のプロセッサユニット。
8. 前記所定のメモリアドレスが第１のメモリ領域内のトリガアドレスであり，アクセスされるべき次のアドレスが第２のメモリ領域に含まれることを特徴とする，請求項１および７に記載のプロセッサユニット。
9. 前記切替え手段は，第２の動作モードでは，前記２つの実行ユニットが第２のメモリ領域にのみ接続されることを監視するための監視手段として機能することを特徴とする，請求項１および５に記載のプロセッサユニット。
10. 前記切替え手段は，第１の動作モードでは，前記２つの実行ユニットが前記第１のメモリ領域にのみ各々に接続されることを監視するための監視手段として機能することを特徴とする，請求項１および４に記載のプロセッサユニット。
11. 各々の前記メモリ領域が区分されたメモリモジュールに設けられることを特徴とする，請求項４または５に記載のプロセッサユニット。
12. 前記比較手段は，性能モードに相当する前記第２の動作モードに移行すると機能せず，第１の動作モードでのみ前記２つの実行ユニットの状態の比較を行うことを特徴とする，請求項２に記載のプロセッサユニット。
13. 前記第１の動作モードへの復帰を可能にするように，割込み要求が生成されることを特徴とする，請求項１に記載のプロセッサユニット。
14. 前記割込み要求が時間条件によって作動されることを特徴とする，請求項１３に記載のプロセッサユニット。
15. 前記割込み要求が状態条件によって作動されることを特徴とする，請求項１３に記載のプロセッサユニット。
16. 少なくとも２つの実行ユニットを有するプロセッサユニットの少なくとも２つの動作モードを切替える方法であって：
    第１の動作モードから第２の動作モードへの変更は，前記プロセッサユニットによって所定のメモリアドレスがアクセスされることによって作動されることを特徴とする，少なくとも２つの動作モードを切替える方法。
17. 前記実行ユニットが第１の動作モードでは同一のプログラムを同期して処理することを特徴とする，請求項１６に記載の方法。
18. ２つの動作モードで異なるプログラムが処理され，第１の動作モードでは安全上重要なプログラムが２つの実行ユニットによって冗長的に処理され，第２の動作モードでは前記安全上重要なプログラム以外のプログラムが処理されることを特徴とする，請求項１６に記載の方法。
19. 前記安全上重要なプログラムが前記２つの実行ユニットに各々に割当てられる第１のメモリ領域に冗長的に配置されることを特徴とする，請求項１８に記載の方法。
20. 前記安全上重要であるプログラム以外のプログラムが１つの第２のメモリ領域に配置され，２つの実行ユニットが第２の動作モードでは第２のメモリ領域にのみアクセスすることを特徴とする，請求項１８に記載の方法。
21. 第１の動作モードでは，安全上重要なプログラムが前記２つの実行ユニットにより冗長的に処理され，前記処理によって発生する，前記２つの実行ユニットの状態の一致が比較されることを特徴とする，請求項１６に記載の方法。
22. 前記第１の動作モードでは，各々の実行ユニットに各々に割当てられる第１のメモリ領域のみが前記実行ユニットによってアクセスされることを特徴とする，請求項１６に記載の方法。
23. 少なくとも２つの区分されたメモリ領域を有し，前記第１の動作モードでは２つの実行ユニットが２つの実行ユニットに割当てられる第１のメモリ領域にのみアクセスすることを特徴とする，請求項１６に記載の方法。
24. 前記所定のメモリアドレスが第１のメモリ領域内のトリガアドレスであり，アクセスされるべき次のアドレスが第２のメモリ領域に含まれることを特徴とする，請求項１６および２３に記載の方法。
25. 前記第２の動作モードでは，２つの実行ユニットに割当てられる第２のメモリ領域のみが２つの実行ユニットによってアクセスされることを特徴とする，請求項１６に記載の方法。
26. 前記２つの実行ユニットが第２の動作モードでは前記第２のメモリ領域にのみアクセスするように監視されることを特徴とする，請求項１６および２５に記載の方法。
27. 前記２つの実行ユニットが第１の動作モードでは前記第１のメモリ領域にのみアクセスするように監視されることを特徴とする，請求項１６および２２または２３に記載の方法。
28. 前記第２の動作モードから前記第１の動作モードへの切替えが割込み要求によって行われ，前記割込み要求が時間条件または状態条件によって作動されることを特徴とする，請求項１６に記載の方法。

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