JP4232502B2 - 強誘電体メモリ装置の製造方法 - Google Patents
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【発明の属する技術分野】
本発明は強誘電体メモリ装置に関し、特に、水素バリア特性に優れた強誘電体メモリ装置の製造技術に関する。
【0002】
【従来の技術】
強誘電体キャパシタは還元雰囲気に曝されると特性が劣化するため、従来では強誘電体キャパシタを水素バリア膜で被覆する等して特性の劣化を防いでいる。強誘電体メモリ装置の製造工程の中でも特に還元雰囲気になる工程としては、例えば、強誘電体キャパシタと配線層を隔てるための層間絶縁膜成膜工程、エッチング工程、パッシベーション膜成膜工程などがある。この中でも特に水素濃度の高くなるパッシベーション膜成膜工程における強誘電体キャパシタの還元劣化を防ぐために、層間絶縁膜上に配線されたアルミニウム配線層を被覆するように水素バリア膜を成膜し、その上にパッシベーション膜を成膜していた。
【0003】
【発明が解決しようとする課題】
しかし、アルミニウム配線は微細に切り立っているため、アルミニウム配線上における水素バリア膜の被覆性は乏しく、パッシベーション膜成膜時の水素侵入を十分に抑止することができない。アルミニウム配線と水素バリア膜の隙間からの水素侵入を抑止するために水素バリア膜を多層化すると、製造工程が追加される分、スループットが低下する。
【0004】
そこで、本発明は上記の問題を解決し、強誘電体キャパシタの還元劣化を防ぐための構造を備えた強誘電体メモリ装置を提案することを課題とする。また、本発明はスループットを低下させることなく、良好な水素バリア特性を有する強誘電体メモリ装置の製造方法を提案することを課題とする。
【0005】
【課題を解決するための手段】
上記の課題を解決するため、本発明の強誘電体メモリ装置は、ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイと、前記強誘電体キャパシタの上層に成膜された水素バリア膜とを備える。
【0006】
メモリセルアレイの上層に水素バリア膜を成膜することで、パッシベーション膜等の成膜工程における還元雰囲気から強誘電体キャパシタの還元劣化を防ぐことができる。ここで、メモリセルアレイの「上層」とは、メモリセルアレイの上部に直接積層される層に限らず、一又は複数の層間絶縁層を介して積層される層を含むものとする。
【0007】
ここで、水素バリア膜は前記メモリセルアレイ全域を被覆するように成膜されていることが好ましい。メモリセルアレイ全域を被覆するように水素バリア膜を成膜することで、パッシベーション膜の成膜工程等の還元雰囲気から強誘電体キャパシタを保護できる。また、メモリセルアレイにはトランジスタなどの能動素子は形成されず、強誘電体キャパシタがマトリクス状に配列されるので、メモリセルアレイ全域を被覆するように水素バリア膜を成膜することが可能となる。
【0008】
また、上述の構成において、強誘電体キャパシタへのデータの書き込み又は読み出しを行うための周辺回路と、前記強誘電体キャパシタと前記周辺回路を接続する配線層をさらに含み、前記配線層と前記水素バリア膜は同一レイヤに成膜されていることが好ましい。かかる構成により、配線層と水素バリア膜を同一工程で成膜することが可能となり、製造上のスループットが向上する。
【0009】
また、前記配線層と前記水素バリア膜は電気的に導通しないように分離されていることが好ましい。配線層と水素バリア膜を分離することで、配線層が水素バリア膜を通じて他の配線層と導通するなどの不具合を解消できる。
【0010】
また、配線層と水素バリア膜は同一工程で成膜された金属膜であることが好ましい。かかる構成により、製造工程を簡略化することができる。
【0011】
また、水素バリア膜の表面は金属酸化物又は金属窒化物が形成されていることが好ましい。かかる構成により、水素バリア膜の水素吸蔵性能を高めることができる。
【0012】
本発明の強誘電体メモリ装置の製造方法は、ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイを備える強誘電体メモリ装置の製造方法であって、前記メモリセルアレイを形成する工程と、前記メモリセルアレイを被覆する層間絶縁膜を成膜する工程と、前記強誘電体キャパシタと周辺回路との接続を行うためのコンタクトホールを前記層間絶縁膜に開口する工程と、少なくとも前記コンタクトホールを被覆するように、前記層間絶縁膜上の所望の領域に金属層を成膜する工程を含む。
【0013】
層間絶縁膜上に成膜された金属膜は配線層として機能させることが可能となる上に、メモリセルアレイ上に成膜された金属膜は水素バリア膜として機能させることができるため、製造工程を簡略化することが可能となる。
【0014】
また、金属層を成膜する工程において、前記金属層は少なくとも前記メモリセルアレイ全域を被覆するように成膜することが好ましい。メモリセルアレイ全域を被覆するように金属膜を成膜することで、パッシベーション膜の成膜工程等の還元雰囲気から強誘電体キャパシタを保護できる
また、層間絶縁膜上に成膜された前記金属層をパターニングすることによって、前記金属層の一部を、前記強誘電体キャパシタと前記周辺回路を接続する配線層とし、残存する金属層の一部を、前記メモリセルアレイ全域を被覆する水素バリア膜とする工程をさらに含むことが好ましい。
【0015】
かかる製造工程により、配線層と水素バリア膜を同一工程で製造できるため、製造工程を簡略化し、スループットを向上させることができる。また、メモリセルアレイにはトランジスタなどの能動素子は形成されず、強誘電体キャパシタがマトリクス状に配列されるので、メモリセルアレイの全域を被覆するように金属膜を成膜することが可能となる。
【0016】
さらに、水素バリア膜の表面を酸化処理又は窒化処理する工程を含めることによって、水素バリア膜の水素吸蔵性能を高めることができる。
【0017】
【発明の実施の形態】
以下、各図を参照して本発明の好適な実施形態について説明する。
【0018】
図3は強誘電体メモリ装置100の平面構成図を示している。強誘電体メモリ装置100は、メモリセルアレイ101、ビット線ドライバ21、及びワード線ドライバ22を備えて構成されている。メモリセルアレイ101には、行方向に配列するストライプ状の下部電極(ワード線)11と、列方向に配列するストライプ状の上部電極(ビット線)13が各々直交するように形成されている。下部電極11と上部電極13との間には強誘電体膜(図示せず)が成膜されており、下部電極11と上部電極13が交差する点において強誘電体キャパシタを形成している。
【0019】
同図において、A1は上述のメモリセルアレイ101が形成される領域を示しており、A2は上述のビット線ドライバ21及びワード線ドライバ22から成る周辺回路が形成される領域を示している。領域A1には強誘電体キャパシタがマトリクス状に配列しており、領域A2にはYゲート、センスアンプ、入出力バッファ、Xアドレスデコーダ、Yアドレスデコーダ、アドレスバッファなどを構成するトランジスタ等の論理素子が多数形成されている。領域A1には従来の1T1C型のメモリ素子のようにトランジスタが配置されないため、強誘電体キャパシタの集積度を高めることができる。周辺回路が形成される領域A2は強誘電体メモリ装置群が形成される領域A1の外周近辺に配置されている。
【0020】
尚、同図に示す強誘電体メモリ装置はメモリセルアレイ101、ビット線ドライバ21、及びワード線ドライバ22が形成された段階の構成を示しており、後述する配線工程、パッシベーション膜成膜工程等を経て強誘電体メモリ装置100が完成する。
【0021】
図1(A)は図3のA−A線断面図を示している。シリコン基板31上にはLOCOS選択酸化によって素子分離絶縁層32が形成され、素子分離された領域にはゲート絶縁膜34、ゲート酸化膜35、ドレイン領域36、及びソース領域37から成るMOSトランジスタ38が形成されている。MOSトランジスタ38は領域A2に形成されており、ワード線ドライバ22の論理素子を構成している。MOSトランジスタ38及び素子分離層32は層間絶縁膜33によってその表面が被覆されている。
【0022】
層間絶縁膜33上の領域A1においては、下部電極11、強誘電体膜12、及び上部電極13から成る強誘電体キャパシタ10が形成されている。下部電極11と上部電極13は、白金(Pt)又はイリジウム(Ir)などの貴金属やその酸化物(IrOx)などをスパッタで形成し、ストライプ状にパターニングすることにより得られる。強誘電体膜12としては、特に限定されるものではないが、PZT(Lead Zirconate Titanate)、SBT(Strontium Bismus Tantalates)、BST(Barium Strontium Titanate)などが好適であり、ゾルゲル法、MOD法、スパッタ法、CVD法などで成膜できる。
【0023】
このように、領域A1に形成される強誘電体キャパシタ10と、領域A2に形成されるMOSトランジスタ68を異なるレイヤに形成することで、強誘電体キャパシタ10の製造プロセスとMOSトランジスタ68の製造プロセスを分離することが可能である。領域A1、A2のほぼ全面には、強誘電体キャパシタ10を被覆するように層間絶縁膜41が成膜されている。層間絶縁膜41はTEOSを原料ガスとしてプラズマCVDにより成膜された酸化シリコン膜である。層間絶縁膜41には後工程で配線層を成膜するためのコンタクトホールh1、h2が開口されている。コンタクトホールh1は下部電極11に通じており、コンタクトホールh2はMOSトランジスタ38に通じている。
【0024】
図4は配線工程終了後の強誘電体メモリ装置100の平面構成図を示しており、図1(B)は図4のB−B線断面図に相当する。配線工程においては領域A1、A2を含む層間絶縁膜41のほぼ全域に金属層(配線材料層)を成膜し、さらに、金属層を所定の形状にパターニングすることにより、配線層51と水素バリア膜52を形成する。配線層51は図1(B)及び図4に示すように、コンタクトホールh1、h2を介して下部電極11とワード線ドライバ22(より詳細には、MOSトランジスタ38などの論理素子)と接続するようにライン状にパターニングされる。本工程においては、図4に示すように、上部電極13とビット線ドライバ21も配線層51によって接続される。
【0025】
水素バリア膜52は少なくともメモリセルアレイ101が形成される領域を被覆するように領域A1のほぼ全域にわたってパターニングされる。このように、配線工程において領域A1上に成膜された金属層を全て除去せずに、少なくともその一部を残存させておくことによって、残存金属層を水素バリア膜52として機能させることができる。一般に、金属層は水素バリア膜52として機能し得るため、その材料は特に限定されるものではないが、製造プロセスの都合上、アルミニウム(Al)が好適である。アルミニウム膜の成膜には一般的にスパッタ法が用いられる。もとより、上述の例では、メモリセルアレイ101が形成される領域を被覆するように領域A1のほぼ全域にわたって水素バリア膜52を形成していたが、本発明はこれに限られるものではなく、上部電極13又は下部電極11のラインに沿ってストライプ状に水素バリア膜52を形成してもよく、また、上部電極13と下部電極11が交差するポイント毎に水素バリア膜52を点在させてもよい。
【0026】
尚、上述の構成において、水素バリア膜52は、配線層51、上部電極13、及び下部電極11の何れとも電気的に導通しないように分離形成されており、電気的にはフローティング状態にある。但し、本発明において、水素バリア膜52と配線層51は必ずしも分離する必要はなく、図2(F)に示すように、領域A1、A2を含む層間絶縁膜41のほぼ全域に金属層50を成膜し、上述の配線層51と水素バリア膜52を一体化させた構成としてもよい。
【0027】
さて、層間絶縁膜41上に配線層51と水素バリア膜52を形成したならば、図1(C)に示すように、配線層52と水素バリア膜52を酸素雰囲気或いは窒素雰囲気の環境下において短時間熱処理を施すことにより、又は酸素プラズマ或いは窒素プラズマへ暴露することにより、その表面(より詳細には、上面部分及び側壁部分)にアルミナ層(Al2O3)又は窒化アルミニウム層(AlN)から成る酸化物層又は窒化物層51a,52aを形成する。水素バリア膜52の上層を酸化物層又は窒化物層52aとすることにより、良好な水素バリア特性が得られる。
【0028】
但し、水素バリア膜52とともに配線層51の上層も同時に酸化処理又は窒化処理する場合には、配線層51の全てが酸化或いは窒化されて絶縁膜とならないように、表面の上層のみが酸化或いは窒化されるように上述の熱処理時間或いはプラズマへの暴露時間を調整する。もとより、本発明において、配線層51は水素バリア膜52とともに必ずしも酸化処理或いは窒化処理される必要はなく、図2(E)に示すように、配線層51を被覆するマスク70を形成し、配線層51の表面が酸化処理又は窒化処理されないようにして、水素バリア膜52の表面を酸化処理又は窒化処理して酸化物層又は窒化物層52aを形成してもよい。
【0029】
また、水素バリア膜52をAl/Al2O3又はAl/AlNの二層構造とする場合には、上述したようにアルミニウム層を成膜してからこれを酸化処理又は窒化処理する場合の他に、アルミニウム層を成膜する段階で上記の二層構造を実現してもよい。例えば、アルミニウムをターゲットとして純粋のAlをスパッタ成膜し、Al膜の成膜の途中で酸素ガス又は窒素ガスを導入することで、その上層にAl2O3又はAlNを積層していく手法が考えられる。
【0030】
尚、水素バリア膜52としては、上述の他に、チタン酸化物、チタン窒化物、イリジウム酸化物などの各種金属酸化物又は金属窒化物を用いることが可能である。また、図1及び図2には図示してないが、上記の構成に加えて、個々の強誘電体キャパシタ10を被覆するように水素バリア膜を成膜してもよい。以上の工程を経て、層間絶縁膜41上の配線層51及び水素バリア膜52を成膜したならば、図2(D)に示すように、領域A1、A2を含む全域にパッシベーション膜60を成膜することで、強誘電体メモリ装置100が完成する。パッシベーション膜60としては、SiNなどが好適である。
【0031】
以上、説明したように、本実施形態の強誘電体メモリ装置の構造によれば、強誘電体キャパシタ10をマトリクス状に配列したメモリセルアレイ101の周囲にトランジスタ等から成る周辺回路(ビット線ドライバ21、ワード線ドライバ22)が形成されるため、配線工程の際にメモリセルアレイ上に金属層を成膜することができ、しかもその金属層を除去することなく残存させておくことによって、水素バリア膜として機能させることが可能となる。つまり、配線層と水素バリア膜の成膜工程を別工程で行う必要はなく、同一工程で一括処理できるため、スループットの大幅向上を実現できる。
【0032】
また、メモリセルアレイ101上に成膜された水素バリア膜52はその表面を酸化処理又は窒化処理することで、水素吸蔵能力を高めることができるため、良好な水素バリア膜として機能させることが可能となる。
【図面の簡単な説明】
【図1】 強誘電体メモリ装置の製造工程断面図である。
【図2】 強誘電体メモリ装置の製造工程断面図である。
【図3】 強誘電体メモリ装置の平面構成図である。
【図4】 強誘電体メモリ装置の平面構成図である。
【符号の説明】
100…強誘電体メモリ装置 101…メモリセルアレイ 21…ビット線ドライバ 22…ワード線ドライバ 10…強誘電体キャパシタ 11…下部電極 12…強誘電体膜 13…上部電極 41…層間絶縁膜 51…配線層 52…水素バリア膜 51a,52a…酸化物層又は窒化物層
Claims (2)
- ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイを備える強誘電体メモリ装置の製造方法であって、
前記メモリセルアレイを形成する工程と、
前記メモリセルアレイを被覆する層間絶縁膜を成膜する工程と、
前記強誘電体キャパシタと周辺回路との接続を行うためのコンタクトホールを前記層間絶縁膜に開口する工程と、
少なくとも前記コンタクトホールを被覆し、前記層間絶縁膜上の少なくとも前記メモリセルアレイ全域を被覆するように金属層を成膜し、
前記金属層をパターニングすることによって、前記金属層の一部を、前記強誘電体キャパシタと前記周辺回路を接続する配線層とし、残存する金属層の一部を、前記メモリセルアレイ全域を被覆する水素バリア膜とする工程とを含む、
強誘電体メモリ装置の製造方法。 - 前記水素バリア膜の表面を酸化処理又は窒化処理する工程をさらに含む、請求項1に記載の強誘電体メモリ装置の製造方法。
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