JP4229689B2 - 固体撮像装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、固体撮像装置に関するものである。
【0002】
【従来の技術】
従来の固体撮像装置でダイナミックレンジを拡大する1つの方法として、フォトダイオード(PD)に飽和電荷量以上の電荷を蓄積する方法がある(例えば特許文献1参照)。しかし通常、PDの飽和電荷量は画素ごとにばらつくため、飽和電荷量以上の電荷を蓄積した場合、各PDの飽和電荷量のばらつきが固定パターンノイズ(FPN)となり画質を低下させる問題がある。そこで同特許文献1ではこの問題を以下のようにして解決している。
【0003】
半導体基板の電位を変調し、半導体基板からPDに電荷を逆注入することでPDの飽和状態を再現する。その後、各PDの電荷量を読み出し、その画像を飽和ばらつき補正画像として後段のフレームメモリに取得する。さらに、飽和ばらつき補正画像の平均輝度値を算出する平均輝度算出手段を備えており、飽和ばらつき補正画像と平均輝度値の差を用いて画素ごとの飽和電荷量ばらつきによるFPNを除去する。
【0004】
【特許文献1】
特開2001-094880号「固体撮像装置」([0041]〜[0044]、図8)
【0005】
【発明が解決しようとする課題】
このような固体撮像装置では、ダイナミックレンジを拡大できるが、画素ごとの飽和電荷量のばらつきに起因するノイズを除去するためにフレームメモリを必要とするため、撮像システムが大規模になるという課題があった。また、飽和ばらつき補正画像を画素から取得している期間に通常の撮像を行えないという課題もあった。
【0006】
この発明は、ダイナミックレンジを拡大し、かつ、通常の撮像を行いながら、フレームメモリを用いずに画素ごとの飽和電荷量ばらつきに起因するFPNを除去できる固体撮像装置を提供するものである。
【0007】
【課題を解決するための手段】
この発明に係る固体撮像素子は、光電変換素子に飽和電位を設定して電気的に飽和状態を再現し、PDの読み出し電位を保持するサンプリング保持回路に、通常の黒レベル保持用、信号レベル保持用に加えて、飽和レベル保持用が追加されている。
【0008】
以上の構成によれば、通常の撮像を行いながらもPDの飽和状態を再現できるため、撮像を停止することなくPDの飽和レベルを読み出して保持することができ、保持した飽和レベルのばらつきに基づき信号レベルを処理することにより、FPNを低減しながら、固体撮像装置のダイナミックレンジを拡大できる。
【0009】
具体的には、実施の形態で詳述するように、通常の相関二重サンプリング(CDS)回路に、信号レベルと飽和レベルを比較する比較器と、飽和レベルに対して、積分などの処理をすることによって飽和レベルの平均値を得ると共に、信号レベルに対しても積分などの処理をすることによって信号レベルの平均値を得る回路と、これらの平均値を、適切なオフセット値として採用することにより、フレームメモリを用いなくとも飽和電荷量のばらつきに起因するFPNを低減できる。
【0010】
【発明の実施の形態】
実施の形態1.
図1において、光電変換素子であるフォトダイオード(PD)1と直列に、電荷転送トランジスタ3および画素リセットトランジスタ4が接続され、両トランジスタの接続点であるフローティングディフュージョン(FD)2には、増幅用トランジスタ5が接続され、この増幅用トランジスタ5と直列に選択トランジスタ6が接続されている。前記画素リセットトランジスタ4に“画素リセット電位”を供給する画素リセット電位発生回路110は、切替えにより“飽和電位”をも出力できるようになっている。ここではスイッチ手段および増幅素子としてトランジスタを用いたがFETや他のものでもよい。
【0011】
要素1〜6からなる画素10が、マトリックス列100として図中、縦方向に配列され、そのマトリックス列100が更に横方向に複数個配列されることにより、画素10が半導体基板上にマトリクス状に配置される。各マトリックス列100には読み出し回路として、飽和レベル保持用のサンプルホールド回路20、信号レベル保持用のサンプルホールド回路21、黒レベル保持用のサンプルホールド回路22、負荷用の定電流源30、および前記各サンプルホールド回路と、CDS回路を含むアナログ信号処理回路90に信号を供給するためのスイッチ40〜42が含まれる。
【0012】
上記画素リセット電位発生回路110の例を図2(A)に示す。図2(A)において、画素リセット電位115、飽和電位116は、セレクター114によっていずれか一方が選択されてオペアンプ113に入力される。従ってオペアンプ113より、画素リセット電位と飽和電位との2種類の電位を出力することができる。
【0013】
上記3つのレベル(黒レベル、信号レベル、飽和レベル)を処理するアナログ信号処理回路90を図3に示す。図3において、飽和レベルをバッファリングするアンプ120、信号レベルをバッファリングするアンプ121、黒レベルをバッファリングするアンプ122を含む。
【0014】
アンプ121よりの信号は、アナログ減算器130にて飽和レベルが減算され、そしてアナログ減算器132にて、端子135よりの適切なオフセット信号が加算される。またアンプ121よりの信号は、アナログ減算器131にて黒レベルが減算され、そしてアナログ減算器133にて、端子134よりの適切なオフセット信号が加算される。
【0015】
比較器140は、飽和レベルと信号レベルを比較し、その比較結果はセレクタ150に選択信号として供給される。セレクタ150は前記選択信号に基づき、アナログ加算器132もしくは133よりの出力を選択して出力端子160に出力する。
【0016】
この図3の回路は、信号レベルから黒レベルを減算し、そして端子134よりの適切なオフセット量を加算する一般のCDS回路に、信号レベルから飽和レベルを減算して端子135よりの適切なオフセット量を加算する回路と、信号レベルと飽和レベルの電位を比較器140にて比較し、その比較結果に従って出力する電位を選択するセレクタ150を追加した構成となっている。
【0017】
このような構成にすることで、信号レベルと飽和レベルの大小関係を判断できるため、信号レベルに施す必要のある処理が、通常のCDS処理か、飽和レベルのばらつきを低減する処理かを選択することができる。これにより、飽和電荷量のばらつきを低減することができる。
【0018】
図1の回路の動作について図4のタイミング図を用いて説明する。まず、電荷転送トランジスタ3と画素リセットトランジスタ4を導通状態とし、画素リセット電位発生回路110よりPD1に、所定レベルの“画素リセット電位”を供給することにより、PD1とFD2をリセットして、それぞれの電荷および電位を初期化(t1)する。この画素リセット電位は、PD1での蓄積電荷を空にするための電位であり、このリセットにより、PD1の電位としては図示されるように上昇する。
【0019】
次に、電荷転送トランジスタ3と画素リセットトランジスタ4を遮断状態として(t2)、PD1に入射光量に応じて電荷の蓄積を開始させる。この電荷蓄積(電子取り込み)により、PD1の電位としては低下する。次に、CDSのために画素リセットトランジスタ4のみ導通状態としてFD2のみリセットする(t3)。FD2のリセットが終了すると、画素リセットトランジスタ4を遮断状態にし、次いで選択トランジスタ6を導通状態にすると(t4)、FD2には、PD1を切り離した時のリセットレベルが得られ、このレベルから増幅用トランジスタ5を介して出力したレベルを黒レベルAとしてサンプルホールド回路22に保持する。保持終了後に選択トランジスタ6を遮断状態とする(t5)。
【0020】
次に、電荷転送トランジスタ3を導通状態とし(t6)、t2よりPD1に蓄積していた電荷をFD2に転送する。その後、電荷転送トランジスタ3を遮断状態(t7)にし、次いで選択トランジスタ6を導通状態(t8)とし、PD1に蓄積した電荷に応じたFD2の電位から増幅用トランジスタ5を介して出力したレベルを信号レベルBとしてサンプルホールド回路21に保持する。保持終了後に選択トランジスタ6を遮断状態とする(t9)。
【0021】
次に、PD1に飽和電位を導入するために、電荷転送トランジスタ3と画素リセットトランジスタ4を導通状態にし、そして画素リセット電位発生回路110より、前記“画素リセット電位”よりも低い電位の“飽和電位”を出力させることにより(t10)、PD1を強制的に飽和状態にする。この状態で、電荷転送トランジスタ3を遮断(t11)することで、PD1の飽和状態を電気的に再現する。既述したように、PD1は電荷蓄積により、その電位が低下し、その電位の低下が飽和したときの最低電位(つまり飽和電位)は、個々のPD1でばらつきがあるため、画素リセット電位発生回路110より出力する飽和電位としては、個々のPD1で予想される飽和電位よりも更に低い電位が設定される。
【0022】
次に画素リセット電位発生回路110の出力電位を再び“画素リセット電位”とし(t12)、FD2をリセットする。リセット後に画素リセットトランジスタ4を遮断状態(t13)として、電荷転送トランジスタ3を導通状態としてPD1からFD2へ飽和電荷を転送する。
【0023】
電荷転送トランジスタ3を遮断状態(t14)とした後、選択トランジスタ6を導通状態として(t15)、PD1に飽和電位を与えた時のPD1の電位から増幅用トランジスタ5を介して出力したレベルを飽和レベルCとしてサンプルホールド回路20に保持する。保持終了後に、選択トランジスタ6を遮断状態(t16)とする。
【0024】
以上のように、画素リセット電位発生回路110の出力電位としてリセット電位以外に飽和電位を出力できるように設計し、画素の駆動方式に飽和レベルの読み出しを追加し、飽和レベル保持用のサンプルホールド回路を追加することにより、PD1の飽和状態を電気的に再現できるため、撮影を停止することなく、PD1の飽和レベルを読み出して保持することができる。そのため、保持した飽和レベルのばらつきに基づき信号レベルを処理することにより、FPNを低減しながら、固体撮像装置のダイナミックレンジを拡大できる。
【0025】
実施の形態2.
画素リセット電位発生回路110の別の実施形態を図2(B)に示す。この図2(B)では、画素リセット電位115はオペアンプ113に入力され、飽和電位116は、別のオペアンプ113に入力される。両オペアンプ113の出力は、セレクター114によっていずれか一方が選択されて、そのセレクター114より画素リセット電位もしくは飽和電位が選択的に出力される。
【0026】
実施の形態3.
図1中の画素10と画素リセット電位発生回路110に替えて、図5のように構成してもよい。図5において、画素リセット電位発生回路111は定電位の“画素リセット電位”のみを発生するものとし、そして、画素10には、PD1に電荷を注入するために電荷注入トランジスタ7を設け、飽和電位発生回路112により、定電位の“飽和電位”を電荷注入トランジスタ7を通じて電荷の注入を行う。その他の要素は図1と共通である。
【0027】
図5の回路の動作について説明する。信号レベル読み出しまでは、実施の形態1と同一の動作を行う。その後、PD1に飽和電位を導入するために、電荷注入トランジスタ7を導通状態としてPD1に電荷を注入することでPD1を飽和状態にすると同時に、画素リセットトランジスタ4を導通状態としFD2をリセットする。その後、電荷注入トランジスタ7と画素リセットトランジスタ4を遮断状態とし、電荷転送トランジスタ3を導通状態とすることで、PD1の飽和電荷をFD2に転送する。電荷転送トランジスタ3を遮断状態とした後、選択トランジスタ6を導通状態として、PD1の飽和レベルをサンプルホールド回路20に保持する。保持終了後に選択トランジスタ6を遮断状態とする。
【0028】
以上のように、画素10に電荷注入トランジスタ7を設け、画素リセット電位発生回路110を、画素リセット電位発生回路(定電位)111と飽和電位発生回路(定電位)112とに置き換えることにより、電荷注入トランジスタ7からPD1に電荷を注入して飽和状態を電気的に再現することができるため、飽和レベルをサンプルホールド回路20に保持することができる。
【0029】
実施の形態4.
図6にアナログ信号処理回路90の別の形態を示しており、図3の回路と比較して、アナログ減算器130と132との間に、利得aを乗算する乗算器211が挿入され、また、アナログ減算器131と133との間に、利得bを乗算する乗算器212が挿入されている。
【0030】
このように、アナログ減算器130、132と、アナログ減算器131、133とで異なる利得を持たせることにより、飽和レベル以上の信号レベルと、飽和レベル以下の信号レベルとで、異なる利得をかけることができる利点が得られる。これらのアナログ減算器130〜133は、2入力1出力のオペアンプを使った減算回路または2入力2出力の全差動型オペアンプを使った減算回路で構成できる。
【0031】
実施の形態5.
アナログ信号処理回路90の別の実施形態を図7に示す。セレクタ151は、比較器140の結果に応じて飽和レベルまたは黒レベルを選択する。アナログ減算器130は、信号レベルからセレクタ151の出力レベルを減算する。セレクタ152は比較器140の結果に応じて適切な端子134または135よりのオフセット量を選択する。アナログ減算器132は、アナログ減算器130よりの出力からセレクタ152の選択されたオフセット量を加算し、端子160に出力する。
【0032】
この回路構成でも、実施の形態1と同じ効果を得られる。ただし、飽和レベル以上の信号レベルと飽和レベル以下の信号レベルとで異なる利得をかけたい場合、アナログ減算器130、132の利得を比較的短時間で切り替える必要がある。このため、異なる利得をかけたい場合、若干、不利な構成である。アナログ減算器130、132は、2入力1出力のオペアンプを使った減算回路または2入力2出力の全差動型オペアンプを使った減算回路で構成できる。
【0033】
実施の形態6.
実施の形態4と5において、飽和レベル以上の信号レベルに乗算する利得と飽和レベル以下の信号レベルに乗算する利得とを独立に切り替え可能とする構成とする。その場合の感度特性の例を図8に示す。200は画素の感度特性、201は飽和レベル以下の信号レベルにかける利得を変化させたときのセンサの感度特性、202は飽和レベル以上の信号レベルにかける利得を変化させたときのセンサの感度特性である。以上の構成により、図8のようにセンサの感度曲線を自在に調整することができる。
【0034】
実施の形態7.
オフセット端子134、135に供給する適切なオフセット量は以下のようにして発生することが可能である。図9に示したアナログ信号処理回路90おいて、アナログ減算器131の一方には黒レベルが入力されるが他方には、セレクタ153で選択された飽和レベルか信号レベルが入力される。アナログ減算器130、131からセレクタ150までの回路構成は図3のものと同じである。そして、A/D変換器170は、出力端子160のアナログ出力をデジタル出力端子161にデジタル出力する。
【0035】
積分器171は、スイッチ180を通じA/D変換器170から出力された画素の輝度値を積分する。除算器172は、積分器172の出力をコントローラ174よりの除算値で除算する。その除算値はD/A変換器173により、デジタル値に変換され、バッファ174に記憶されたものが、端子135にオフセット量として与えられる。コントローラ175は、セレクター153、A/D変換器170、積分器171、除算器172、D/A変換器173、スイッチ180を制御する。
【0036】
図9のアナログ信号処理回路90の動作について説明する。まず、オフセット端子134へのオフセット量を調整してアナログ減算器133に供給する。このために、セレクター153で信号レベルを選択し、アナログ減算器131に前記信号レベルと黒レベルを入力する。セレクタ150では、アナログ減算器133の出力を選択し、スイッチ180を導通状態とする。この状態で、遮光された画素の出力レベルを読み出し、積分器171と除算器172で平均値を求める。この値に応じてD/A変換器173から発生する電位を調整し、適切なオフセット量をバッファ174を介してオフセット端子134に出力し、アナログ減算器133に供給する。
【0037】
次に、オフセット端子135へのオフセット量を調整してアナログ減算器132に供給する。このために、セレクタ153で飽和レベルを選択し、アナログ減算器131に飽和レベルと黒レベルを入力する。セレクター150では、アナログ減算器133の出力を選択し、スイッチ180を導通状態とする。この状態で、遮光された画素の飽和レベルを読み出し、積分器171と除算器172で平均値を求める。この値に応じてD/A変換器173から発生する電位を調整し、適切なオフセット量をバッファ174を介して端子135に出力し、アナログ減算器132に供給する。
【0038】
このような構成にすれば、遮光した画素(基準画素)の飽和レベルの平均値を算出して、D/A変換器173によりアナログ減算器132、133の基準電位を制御できるため、オフセット端子134に黒のオフセット値と、また、オフセット端子135に飽和のオフセット値とを適切な電位に制御できる。
【0039】
実施の形態8.
図9において、比較器140の結果を出力する端子162を追加した構成を図10に示す。この構成により、LSI内部または外部にある処理回路に比較器140の結果を出力して、飽和レベル以上の信号レベルと飽和以下の信号レベルとを区別することができるため、2者を区別して異なる利得を設定するなどのデータ処理が容易に実現可能となる。
【0040】
【発明の効果】
この発明の固体撮像装置は、光電変換素子に対してリセット電位だけでなく飽和電位をも設定できるようにし、そして光電変換素子に飽和電位を設定した時に画素より出力される信号のレベルを飽和レベルとして保持する飽和レベル保持用のサンプルホールド回路を設けたので、通常の撮像を行いながら光電変換素子に電荷を注入して光電変換素子の飽和状態を再現できるため、撮像を停止することなく、光電変換素子の飽和電荷量ばらつきを反映した飽和レベルを、飽和レベル保持用サンプルホールド回路に保持して、信号レベルに対して処理を施し、FPNを低減した画像が得られる。
【図面の簡単な説明】
【図1】 本発明に係わる固体撮像装置のブロック図
【図2】 図1の画素リセット電位発生回路の詳細回路図
【図3】 図1のアナログ信号処理回路の詳細回路図
【図4】 図1の固体撮像装置の動作を示したタイムチャート
【図5】 図1の画素に対する別の構成例を示した回路図
【図6】 図1のアナログ信号処理回路の別の詳細回路図
【図7】 図1のアナログ信号処理回路の別の詳細回路図
【図8】 図1のアナログ信号処理回路の別の詳細回路図
【図9】 図1のアナログ信号処理回路の別の詳細回路図
【図10】 図1のアナログ信号処理回路の別の詳細回路図
【符号の説明】
1 フォトダイオード、10 画素、20 飽和レベル保持用のサンプルホールド回路、21 信号レベル保持用のサンプルホールド回路、22 黒レベル保持用のサンプルホールド回路、40〜42 スイッチ、90 アナログ信号処理回路、100 マトリックス、110 画素リセット電位発生回路、130〜132 アナログ減算器、140 比較器、150 セレクタ、211、212 乗算器、171 積分器、172 除算器、175 コントローラ
Claims (3)
- 光電変換を行う光電変換素子、前記光電変換素子に蓄積した電荷を読み出すための電荷転送スイッチ手段、前記電荷転送スイッチ手段より転送された電荷を保持する電荷保持部、および前記電荷保持部での電荷を増幅する増幅素子からなる画素と、前記画素に対してリセット電位を供給するための画素リセット電位発生回路と、前記画素より出力された信号のレベルを保持する信号レベル保持用サンプルホールド回路と、前記電荷転送スイッチ手段を遮断した状態で前記電荷保持部を前記リセット電位にてリセットした時に、前記画素より出力される信号のレベルを黒レベルとして保持する黒レベル保持用サンプルホールド回路と、前記信号レベルから黒レベルを減算して適切なオフセットを加算する第1のアナログ減算器とを備えた固体撮像装置において、
前記画素に供給するリセット電位とは別に、画素の飽和電位を選択的に供給する飽和電位供給手段と、前記画素に前記飽和電位を与えた時に前記画素の出力レベルを飽和レベルとして保持する飽和レベル保持用サンプルホールド回路と、前記飽和レベルと前記信号レベルとを比較する比較器と、前記比較器の結果に応じて前記飽和レベルもしくは前記黒レベルを選択するセレクターと、前記セレクターに連動して、前記オフセットとして2種類の適切なオフセットから1種類を選択するセレクターとを設けたことを特徴とする固体撮像装置。 - 光電変換を行う光電変換素子、前記光電変換素子に蓄積した電荷を読み出すための電荷転送スイッチ手段、前記電荷転送スイッチ手段より転送された電荷を保持する電荷保持部、および前記電荷保持部での電荷を増幅する増幅素子からなる画素と、前記画素に対してリセット電位を供給するための画素リセット電位発生回路と、前記画素より出力された信号のレベルを保持する信号レベル保持用サンプルホールド回路と、前記電荷転送スイッチを遮断した状態で電荷保持部を前記リセット電位にてリセットした時に、前記画素より出力される信号のレベルを黒レベルとして保持する黒レベル保持用サンプルホールド回路と、前記信号レベルから黒レベルを減算して適切なオフセットを加算する第1のアナログ減算器と、前記第1のアナログ減算器の出力をA/D変換して出力するA/D変換器とを備えた固体撮像装置において、
前記画素に供給するリセット電位とは別に、画素の飽和電位を選択的に供給する飽和電位供給手段と、前記画素に前記飽和電位を与えた時に前記画素の出力レベルを飽和レベルとして保持する飽和レベル保持用サンプルホールド回路と、前記飽和レベルと前記信号レベルとを比較する比較器と、前記信号レベルから前記飽和レベルを減算して適切なオフセットを加算する第2のアナログ減算器と、第1及び第2のアナログ減算器の出力を選択するセレクターと、前記第1のアナログ減算器の入力として、前記信号レベルおよび前記飽和レベルから選択するセレクターと、前記A/D変換器の出力値を積算する積分器と、前記積分器の積分値から平均を算出して前記A/D変換器の出力平均値を求める手段と、前記出力平均値に応じた電位を出力するD/A変換器と、前記D/A変換器の出力レベルをバッファリングして適切なオフセット量を、前記第1及び第2のアナログ減算器に供給するバッファとを設けたことを特徴とする固体撮像装置。 - 飽和レベルと信号レベルの比較結果を出力する端子を備えた請求項2記載の固体撮像装置。
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