JP4229571B2

JP4229571B2 - Microcomputer with built-in nonvolatile semiconductor memory device and control method thereof

Info

Publication number: JP4229571B2
Application number: JP2000104573A
Authority: JP
Inventors: 誠実空岡
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-04-06
Filing date: 2000-04-06
Publication date: 2009-02-25
Anticipated expiration: 2020-04-06
Also published as: JP2001290791A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法に関し、特に、不揮発性半導体記憶装置のリードディスターブ発生を防止するに不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法に関する。
【０００２】
【従来の技術】
従来、フラッシュＥＥＰＲＯＭは、その書き込みが外部から容易にできるため、パーソナル・コンピュータの周辺装置、例えば、外付けのハードデスクまたは外付けのモデムまたは外付けのターミナル・アダプタ等の制御回路のＲＯＭとして使用されている。
【０００３】
しかしながら、このフラッシュＥＥＰＲＯＭは、リードする際にわずかながらメモリセルに書き込みが行われ、リードを繰り返すうちにセルの閾値が変動し、その結果、保持された値が変化する、いわゆる、ディスターブの問題が発生している。
【０００４】
すなわち、ブロック毎に、書込み・消去が要求され、長期間に渡って記憶されるデータの状態を良好に保持させる点でデータに影響を与えている。
【０００５】
その問題を解決し、データの状態を良好に保持できるフラッシュＥＥＰＲＯＭが、例えば、特開平０９−０５０６９８号公報に開示されている。
【０００６】
図７に示すように、この従来のフラッシュＥＥＰＲＯＭは、フラッシュメモリ７１と、フラッシュメモリ７１のある特定エリアのデータをコピーできるＲＡＭ７２と、このフラッシュＥＥＰＲＯＭの全体の制御を行うリフレッシュ制御回路７３と、フラッシュメモリ７１の消去書込みを行う消去書込み回路制御７４とを具備している。
【０００７】
次に、このフラッシュＥＥＰＲＯＭの動作について、説明する。
【０００８】
まず、リフレッシュ制御回路７３にリフレッシュ動作が指示されると、フラッシュメモリ７１の任意に指定したエリアに保持されるデータをＲＡＭ７２に転送して一時的に退避させ、その後退避させたフラッシュメモリ７１のエリアのデータを消去書込み制御回路７４により消去した後、ＲＡＭ７２に退避させたデータをフラッシュメモリ７１の前記エリアに再書込みを行う。
【０００９】
【発明が解決しようとする課題】
しかしながら、ラッシュメモリ７１には、保証することのできる書き換え回数が存在するため、フラッシュメモリ７１のリフレッシュ動作の書き換えを行うと、ユーザーに保証できる書き換え回数が減少し、メモリの品質を悪化させるいう欠点がある。
【００１０】
したがって、上記問題に鑑み本発明の目的は、これらの問題を解消した不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のデータ処理装置は、ＣＰＵと、前記ＣＰＵに接続される不揮発性メモリと、前記ＣＰＵから出力されるリードアドレスをモニタリングするリード頻度モニタ回路と、前記ＣＰＵに接続されるＲＡＭと、前記ＲＡＭに接続されるデータコピー制御回路と、を備え、前記リード頻度モニタ回路は、複数の特定アドレスの各々に対するリード回数及びリードされなかった回数を前記複数の特定アドレスの各々と関連付けた情報として記憶する第１記憶回路を有し、前記ＣＰＵからリードアドレスが出力される度に、前記複数の特定アドレスのうちの前記ＣＰＵから出力されたリードアドレスと一致する特定アドレスに対するリード回数をインクリメントすると共に該リードアドレスに対するリードされなかった回数をクリアし、前記複数の特定アドレスのうちの前記ＣＰＵから出力されたリードアドレスと一致しない特定アドレスに対するリードされなかった回数をインクリメントし、前記データコピー制御回路は、前記複数の特定アドレスのうちのリード回数が所定回数となった特定アドレスに対応する前記不揮発性メモリに格納されていたデータを前記ＲＡＭにコピーし、前記リード頻度モニタ回路は、前記複数の特定アドレスのうちのリードされなかった回数が所定回数となった特定アドレスに関連する前記第１記憶回路内の情報を削除することを特徴とする。
【００１２】
また、本発明のデータ処理装置の制御方法は、ＣＰＵと、前記ＣＰＵに接続される不揮発性メモリと、前記ＣＰＵから出力された複数のリードアドレスの各々に対するリード回数及びリードされなかった回数を前記複数のリードアドレスの各々と関連付けた情報として記憶する第１記憶回路と、前記ＣＰＵに接続されるＲＡＭと、を備えるデータ処理装置の制御方法であって、前記ＣＰＵから前記不揮発性メモリに対するリードアドレスが出力される度に、前記第１記憶回路内の該リードアドレスに対するリード回数をインクリメントすると共に、該リードアドレスに対するリードされなかった回数をクリアする第１ステップと、前記第１ステップにおいて回数が変更された前記第１記憶回路内のリードアドレス以外のリードアドレスに対するリードされなかった回数をインクリメントする第２ステップと、前記第１ステップの結果、前記リード回数が所定回数となったリードアドレスがある場合には、該リードアドレスに対応する前記不揮発性メモリに格納されているデータを前記ＲＡＭにコピーする第３ステップと、前記第２ステップの結果、前記リードされなかった回数が所定回数となったリードアドレスがある場合には、該リードアドレスに関連する前記第１記憶回路内の情報を削除する第４ステップと、を有することを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図面を参照して説明する。本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータを図１に示す。
【００１６】
図１を参照すると、本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータは、ＣＰＵ１と、ＣＰＵ１とアドレスバス８およびデータバス９接続されたフラッシュメモリ２と、フラッシュメモリ２の所定のエリアのデータをコピーできるＲＡＭ３と、ＲＡＭ３のデータバス接続を切り換えるセレクタ７と、フラッシュメモリ２、ＲＡＭ３、セレクタ７のそれぞれの制御を行うメモリアクセス制御部１３とを備える。
【００１７】
そして、本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータは、フラッシュメモリ２のリードの頻度をカウントし、前記頻度に対応して、フラッシュメモリ２からリードを行うか、ＲＡＭ３から行うかを制御し、所定のエリアのデータのリードの頻度が一定の値を超えたとき、フラッシュメモリ２のデータをＲＡＭ３に転送する。
【００１８】
また、本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータのメモリアクセス制御部１３は、フラッシュメモリ２のリードの頻度をカウントするリード頻度モニタ回路を備え、さらに、メモリアクセス制御部１３は、前記頻度に対応して、フラッシュメモリ２からリードを行うか、ＲＡＭ３から行うかを制御するリード制御回路を備え、メモリアクセス制御部は、所定のエリアのデータのリードの頻度が一定の値を超えたとき、フラッシュメモリ２のデータをＲＡＭ３に転送するデータコピー制御回路を備える。
【００１９】
次に、本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータの動作を図面を参照して、説明する。
【００２０】
まず、制御全体の動作フローを、図１及びフローチャート図２、図３を参照して説明する。
【００２１】
図２のステップＳ１に示すように通常リード時、ＣＰＵ１はフラッシュメモリ２からアドレスバス８とデータバス９を使用してリードを行う（ステップＳ１）。
【００２２】
その際、ＣＰＵ１からアドレスバス８に出力されているアドレスをリード頻度モニタ回路４によりモニタし各アドレスのリード頻度をチェックする。
【００２３】
次に、図２のステップＳ２に示すように、特定のアドレスがある一定以上の頻度でリードされリードディスターブ発生の可能性があるか否かを判定する（ステップＳ２）。
【００２４】
リードディスターブ発生の可能性がある場合、リード時にフラッシュメモリ２からデータバス９に出力されたデータをデータコピー制御回路６に保存し、処理Ｓ３の手順に進む。リードディスターブ発生の恐れがない場合は、ステップＳ１に戻る。
【００２５】
ステップＳ３は、ステップＳ２により保存したデータを、コピー用データバス１０とＲＡＭアドレスバス１１を使用してＲＡＭ３にコピーする。
【００２６】
その際、セレクタ７はＲＡＭデータバス１２の接続として、コピー用データバス１０を選択する。ＲＡＭ３にコピーしている間もＣＰＵ１による通常リードは行うことができ、またステップＳ１によるリード頻度のモニタも行われる。
【００２７】
そして、ＲＡＭ３にコピーした後に、フラッシュメモリ２のコピー元データに対するリードが行われた場合、リード制御回路５によりＲＡＭ３にコピーされたデータをデータバス９に出力する。また、ＲＡＭアドレスバス１１にコピー先のアドレスを出力する。
【００２８】
その際、セレクタ７はＲＡＭデータバス１２の接続としてデータバス９を選択する。フラッシュメモリ２からデータバス９への接続はＨｉ−Ｚになるように制御する。
【００２９】
また、上記の説明では、フラッシュメモリ２からリードを行う時点から説明しているが、ＲＡＭ３にデータが存在するならＲＡＭ３からデータをリードすれば良いため、図３に示すフローチャートのように、ＲＡＭ３にデータがあるか否かをチェックすることからリード動作を開始する。
【００３０】
すなわち、本発明のフローは、図２に示す、リード頻度のモニタとＲＡＭ３へのコピー（ステップＳ１）と、図３に示す、リード時にＲＡＭ３からリードするかフラッシュメモリ２からリードするかを判定し（ステップＳ３２）、選択した側からリードする（ステップＳ３３またはステップＳ３４という２つのフローから成り立っており、これら２つのフローは並列動作する。
【００３１】
次に、リード頻度のモニタ回路４、ＲＡＭ３へのデータコピー制御回路６およびリード制御回路５のそれぞれの動作について、図４、図５、図６のテーブル表を参照して説明する。
まず、リード頻度のモニタ回路４について説明する。
【００３２】
図２のステップＳ２において、リード頻度モニタ回路４が、リードディスターブの起こり得る可能性があるか否かを判定する動作について、図６のテーブルを用いて説明する。
【００３３】
図６のように、リード頻度のモニタ４は、アドレス値、リード回数、リードされなかった回数のそれぞれを記憶する構成である。この構成により、リード頻度のモニタ４は、どの程度の間隔を空けてリードされているかカウントすることで実施できる。
【００３４】
そして、フラッシュメモリ２へのリードが起こると、その特定アドレスがすでに記憶されている場合は、そのアドレスのリード回数をプラス１し、リードされなかった回数を０にする。
【００３５】
その時、図６のテーブル中でリードされたなかった別アドレスのエントリは、リードされなかった回数をプラス１する。そして、特定アドレスのリード回数がある一定回数になるとリードディスターブの危険性があると判定する。
【００３６】
別アドレスのリードされなかった回数がある一定数を越えた場合、リード頻度が低く問題ないと判断し図６のテーブルから削除する。
【００３７】
次に、ＲＡＭ３へのデータコピー制御回路６の動作について説明する。
【００３８】
図２のステップＳ３において、フラッシュメモリ２のデータをＲＡＭ３にコピーする動作について、図５のテーブル表を参照して説明する。
【００３９】
ＲＡＭ３のどの領域が空いているかを示す情報が必要になるため、ＲＡＭ３のアドレス毎に使用中か未使用か記憶する構成を持たせておく。
【００４０】
ＲＡＭ３へデータをコピーする際には、そのアドレスは使用中とし、ＲＡＭ３からデータを削除するのは、このテーブルの情報を未使用に変更して行う。
【００４１】
データのコピー動作は、あるアドレスのデータをコピーすると決定した際、フラッシュメモリ２からデータバス９に出力されたデータを保存しておく。
【００４２】
そして、コピー用データバス１０とＲＡＭアドレスバス１１を使用して、ＲＡＭ３にコピーする。このようにコピーすることで、ＣＰＵ１のリード動作を停止させずにコピーを行うことができる。
【００４３】
次に、リード制御回路５の動作について説明する。
【００４４】
図３に示す制御について、図４のテーブル表を参照して説明する。ＲＡＭ３へコピーしたデータをリードするためには、コピーされたデータのフラッシュメモリ３でのアドレスと、コピー先のＲＡＭ３のアドレスの対応を示す情報が必要なため、図４に示すようなテーブルにそのアドレスを記録する。
【００４５】
また、そのテーブルにはコピーされたデータがリードされなかった回数を示す情報を持ち、一定間隔以上リードされなければＲＡＭ３から削除する。
【００４６】
リードされなかった回数は、ＣＰＵ１がリードを行う際にそのアドレスがリードされなければカウントする。
【００４７】
このようにカウントすることにより、一定期間リードされないことを検出できる。
【００４８】
なお、ＲＡＭ３の容量や各テーブルのエントリ数についてを説明すると、ＲＡＭ３の容量や図４、図５、図６の各テーブルを実現するための記憶エリアの容量は、どの程度の頻度で特定のアドレスがリードされた場合にリードディスターブ発生の恐れがあるかに依存するので、適宜設定可能である。
【００４９】
【発明の効果】
このように、本発明によりフラッシュメモリのリードディスターブの発生を防止することが可能となるため、製品の品質保証に効果を発揮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータのブロック図である。
【図２】本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータの動作を説明するフローチャートである。
【図３】本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータの動作を説明する他のフローチャートである。
【図４】図１に示す本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータの動作を説明する表である。
【図５】図１に示す本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータの動作を説明する他の表である。
【図６】図１に示す本発明の第１の実施の形態の不揮発性半導体記憶装置内蔵マイクロコンピュータの動作を説明するさらに別の表である。
【図７】従来の不揮発性半導体記憶装置内蔵マイクロコンピュータのブロック図である。
【符号の説明】
１ＣＰＵ
２，７１フラッシュメモリ
３，７２ＲＡＭ
４リード頻度のモニタ回路
５リード制御回路
６データコピー制御回路
７セレクタ
８アドレスバス
９データバス
１０コピー用データバス
１１ＲＡＭアドレスバス
１２ＲＡＭデータバス
１３メモリアクセス制御部
１４，１５，１６制御信号
１７Ｒｅａｄ信号
７３リフレッシュ制御回路
７４消去、書込み制御回路
Ｓ１，Ｓ２，Ｓ３，Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３４，Ｓ６１，Ｓ６２ステップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a microcomputer with a built-in nonvolatile semiconductor memory device and a control method therefor, and more particularly, to a microcomputer with a built-in nonvolatile semiconductor memory device and a control method therefor in order to prevent read disturb of the nonvolatile semiconductor memory device.
[0002]
[Prior art]
Conventionally, a flash EEPROM can be easily written from the outside, so that it can be used as a ROM of a control circuit such as a peripheral device of a personal computer, for example, an external hard disk or an external modem or an external terminal adapter. Has been.
[0003]
However, this flash EEPROM has a so-called disturb problem that a memory cell is written slightly when reading, and the threshold value of the cell fluctuates as reading is repeated, and as a result, the stored value changes. It has occurred.
[0004]
That is, for each block, writing / erasing is required, which affects the data in that the state of the data stored for a long period of time is well maintained.
[0005]
For example, Japanese Patent Application Laid-Open No. 09-050698 discloses a flash EEPROM capable of solving the problem and maintaining a good data state.
[0006]
As shown in FIG. 7, this conventional flash EEPROM includes a flash memory 71, a RAM 72 that can copy data in a specific area of the flash memory 71, a refresh control circuit 73 that controls the entire flash EEPROM, And an erasing / writing circuit control 74 for erasing / writing the memory 71.
[0007]
Next, the operation of this flash EEPROM will be described.
[0008]
First, when a refresh operation is instructed to the refresh control circuit 73, data held in an arbitrarily designated area of the flash memory 71 is transferred to the RAM 72 and temporarily saved, and then the area of the flash memory 71 saved is saved. After the data is erased by the erase / write control circuit 74, the data saved in the RAM 72 is rewritten in the area of the flash memory 71.
[0009]
[Problems to be solved by the invention]
However, since there is a guaranteed number of times of rewriting in the rush memory 71, if the refresh operation of the flash memory 71 is rewritten, the number of times of rewriting that can be guaranteed to the user is reduced and the quality of the memory is deteriorated. There is.
[0010]
Therefore, in view of the above problems, an object of the present invention is to provide a microcomputer with a built-in nonvolatile semiconductor memory device and a control method therefor that solve these problems.
[0011]
[Means for Solving the Problems]
A data processing apparatus according to the present invention includes a CPU, a nonvolatile memory connected to the CPU, a read frequency monitor circuit that monitors a read address output from the CPU, a RAM connected to the CPU, and the RAM The read frequency monitor circuit stores the number of reads for each of the plurality of specific addresses and the number of times of not being read as information associated with each of the plurality of specific addresses. Each time a read address is output from the CPU, the first memory circuit is incremented and the number of reads for a specific address that matches the read address output from the CPU among the plurality of specific addresses is incremented. Clears the number of times the address was not read and The number of times that a specific address that does not match the read address output from the CPU among the fixed addresses is not read is incremented, and the data copy control circuit reads the predetermined number of times among the plurality of specific addresses. The data stored in the non-volatile memory corresponding to the specific address is copied to the RAM, and the read frequency monitoring circuit specifies the number of times that the plurality of specific addresses were not read a predetermined number of times. The information in the first memory circuit related to the address is deleted.
[0012]
The control method of the data processing apparatus of the present invention includes a CPU, a non-volatile memory connected to the CPU, and a read count and a non-read count for each of a plurality of read addresses output from the CPU. A control method of a data processing device comprising: a first storage circuit that stores information associated with each of a plurality of read addresses; and a RAM connected to the CPU, wherein the read address from the CPU to the nonvolatile memory Is output, the number of reads for the read address in the first memory circuit is incremented, and the number of times the read address is not read is cleared, and the number of times is changed in the first step. Read address other than the read address in the first memory circuit If there is a read address at which the number of reads reaches a predetermined number as a result of the second step of incrementing the number of times of unread and the first step, the read address is stored in the nonvolatile memory corresponding to the read address. If there is a read address in which the number of times the data has not been read is a predetermined number as a result of the third step and the second step, the first step related to the read address is copied. And a fourth step of deleting information in the memory circuit.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Next, a first embodiment of the present invention will be described with reference to the drawings. A microcomputer with a built-in nonvolatile semiconductor memory device according to a first embodiment of the present invention is shown in FIG.
[0016]
Referring to FIG. 1, a microcomputer with a built-in nonvolatile semiconductor memory device according to a first embodiment of the present invention includes a CPU 1, a flash memory 2 connected to the CPU 1, an address bus 8 and a data bus 9, and a flash memory 2. A RAM 3 that can copy data in a predetermined area, a selector 7 that switches the data bus connection of the RAM 3, and a memory access control unit 13 that controls the flash memory 2, the RAM 3, and the selector 7 are provided.
[0017]
Then, the microcomputer with a built-in nonvolatile semiconductor memory device according to the first embodiment of the present invention counts the frequency of reading of the flash memory 2 and reads from the flash memory 2 in accordance with the frequency, or the RAM 3 The data in the flash memory 2 is transferred to the RAM 3 when the frequency of reading data in a predetermined area exceeds a certain value.
[0018]
The memory access control unit 13 of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of the present invention includes a read frequency monitor circuit that counts the read frequency of the flash memory 2, and further includes memory access control. The unit 13 includes a read control circuit that controls whether reading from the flash memory 2 or RAM 3 is performed according to the frequency, and the memory access control unit has a constant frequency of reading data in a predetermined area. A data copy control circuit is provided for transferring the data in the flash memory 2 to the RAM 3 when the value exceeds the value of.
[0019]
Next, the operation of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of the present invention will be described with reference to the drawings.
[0020]
First, the operation flow of the entire control will be described with reference to FIG. 1 and the flowcharts FIG. 2 and FIG.
[0021]
As shown in step S1 of FIG. 2, during normal reading, the CPU 1 reads from the flash memory 2 using the address bus 8 and the data bus 9 (step S1).
[0022]
At this time, the address output from the CPU 1 to the address bus 8 is monitored by the read frequency monitor circuit 4 to check the read frequency of each address.
[0023]
Next, as shown in step S2 of FIG. 2, it is determined whether or not a specific address is read at a certain frequency or more and there is a possibility of occurrence of read disturb (step S2).
[0024]
If there is a possibility of occurrence of read disturb, the data output from the flash memory 2 to the data bus 9 at the time of reading is stored in the data copy control circuit 6, and the process proceeds to step S3. If there is no fear of read disturb, the process returns to step S1.
[0025]
In step S3, the data stored in step S2 is copied to the RAM 3 using the copy data bus 10 and the RAM address bus 11.
[0026]
At that time, the selector 7 selects the copy data bus 10 as the connection of the RAM data bus 12. While copying to the RAM 3, normal reading by the CPU 1 can be performed, and the reading frequency is monitored in step S1.
[0027]
When data is copied to the RAM 3 and then read from the copy source data in the flash memory 2, the data copied to the RAM 3 by the read control circuit 5 is output to the data bus 9. The copy destination address is output to the RAM address bus 11.
[0028]
At that time, the selector 7 selects the data bus 9 as the connection of the RAM data bus 12. The connection from the flash memory 2 to the data bus 9 is controlled to be Hi-Z.
[0029]
Further, in the above description, the description is given from the time when reading from the flash memory 2 is performed. However, if data exists in the RAM 3, it is sufficient to read the data from the RAM 3. Therefore, as shown in the flowchart of FIG. The read operation is started by checking whether there is data.
[0030]
That is, the flow of the present invention determines whether to read from the RAM 3 or the flash memory 2 at the time of reading, as shown in FIG. (Step S32) Read from the selected side (consists of two flows, Step S33 or Step S34, and these two flows operate in parallel.
[0031]
Next, operations of the read frequency monitor circuit 4, the data copy control circuit 6 to the RAM 3, and the read control circuit 5 will be described with reference to the table of FIG. 4, FIG. 5, and FIG.
First, the read frequency monitor circuit 4 will be described.
[0032]
The operation of the read frequency monitor circuit 4 for determining whether or not there is a possibility of read disturb in step S2 of FIG. 2 will be described using the table of FIG.
[0033]
As shown in FIG. 6, the read frequency monitor 4 is configured to store the address value, the number of reads, and the number of unread times. With this configuration, the read frequency monitor 4 can be implemented by counting how many intervals are read.
[0034]
When the read to the flash memory 2 occurs, if the specific address is already stored, the read count of the address is incremented by 1, and the unread count is decremented to 0.
[0035]
At that time, the entry of another address that has not been read in the table of FIG. 6 is incremented by one. Then, when the number of reads of a specific address reaches a certain number, it is determined that there is a risk of read disturb.
[0036]
If the number of times another address has not been read exceeds a certain number, it is determined that the read frequency is low and there is no problem, and the table is deleted from the table of FIG.
[0037]
Next, the operation of the data copy control circuit 6 to the RAM 3 will be described.
[0038]
The operation of copying the data in the flash memory 2 to the RAM 3 in step S3 in FIG. 2 will be described with reference to the table in FIG.
[0039]
Since information indicating which area of the RAM 3 is vacant is required, a configuration is provided for storing whether the RAM 3 is in use or not used for each address.
[0040]
When copying data to the RAM 3, the address is in use, and the data is deleted from the RAM 3 by changing the information in this table to unused.
[0041]
In the data copy operation, when it is determined to copy data at a certain address, the data output from the flash memory 2 to the data bus 9 is stored.
[0042]
Then, the data is copied to the RAM 3 using the copy data bus 10 and the RAM address bus 11. By copying in this way, copying can be performed without stopping the read operation of the CPU 1.
[0043]
Next, the operation of the read control circuit 5 will be described.
[0044]
The control shown in FIG. 3 will be described with reference to the table in FIG. In order to read the data copied to the RAM 3, information indicating the correspondence between the address of the copied data in the flash memory 3 and the address of the copy destination RAM 3 is necessary. Record the address.
[0045]
Further, the table has information indicating the number of times the copied data has not been read, and is deleted from the RAM 3 if it is not read for a certain interval.
[0046]
The number of times of not being read is counted if the address is not read when the CPU 1 performs reading.
[0047]
By counting in this way, it is possible to detect that reading is not performed for a certain period.
[0048]
The capacity of the RAM 3 and the number of entries in each table will be described. How often the capacity of the RAM 3 and the capacity of the storage area for realizing each table of FIGS. Since it depends on whether or not there is a possibility of read disturb when read is read, it can be set as appropriate.
[0049]
【The invention's effect】
As described above, according to the present invention, it is possible to prevent the occurrence of read disturb in the flash memory, and therefore it is possible to exert an effect in product quality assurance.
[Brief description of the drawings]
FIG. 1 is a block diagram of a microcomputer with a built-in nonvolatile semiconductor memory device according to a first embodiment of this invention.
FIG. 2 is a flowchart illustrating an operation of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of this invention.
FIG. 3 is another flowchart illustrating the operation of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of this invention.
FIG. 4 is a table for explaining the operation of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of the present invention shown in FIG. 1;
FIG. 5 is another table for explaining the operation of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of the present invention shown in FIG. 1;
6 is another table for explaining the operation of the microcomputer with built-in nonvolatile semiconductor memory device according to the first embodiment of the present invention shown in FIG. 1; FIG.
FIG. 7 is a block diagram of a conventional microcomputer with a built-in nonvolatile semiconductor memory device.
[Explanation of symbols]
1 CPU
2,71 Flash memory 3,72 RAM
4 Read frequency monitor circuit 5 Read control circuit 6 Data copy control circuit 7 Selector 8 Address bus 9 Data bus 10 Copy data bus 11 RAM address bus 12 RAM data bus 13 Memory access control units 14, 15, 16 Control signal 17 Read Signal 73 Refresh control circuit 74 Erase / write control circuit S1, S2, S3, S31, S32, S33, S34, S61, S62 Steps

Claims

  CPU,
  A non-volatile memory connected to the CPU;
  A read frequency monitor circuit for monitoring a read address output from the CPU;
  A RAM connected to the CPU;
  A data copy control circuit connected to the RAM,
  The read frequency monitor circuit includes:
    Each of the plurality of specific addresses has a first storage circuit that stores the number of reads and the number of unread times as information associated with each of the plurality of specific addresses, and each time a read address is output from the CPU, The number of reads for a specific address that matches the read address output from the CPU among the plurality of specific addresses is incremented and the number of times the specific address is not read is cleared, Increment the number of times a specific address that does not match the read address output from the CPU is not read,
  The data copy control circuit includes:
    Copying the data stored in the nonvolatile memory corresponding to the specific address at which the number of reads of the plurality of specific addresses is a predetermined number of times to the RAM;
  The read frequency monitor circuit includes:
    The information in the first memory circuit related to the specific address that has been read a predetermined number of times among the plurality of specific addresses is deleted.
  Data processing device.

  The data processing apparatus according to claim 1,
  Associating the address in the nonvolatile memory corresponding to the data copied to the RAM, the address in the RAM of the data copied to the RAM, and the number of times the copied data was not read A second storage circuit that holds a plurality of pieces of data copied to the RAM as information indicating address correspondence;
  A read control circuit connected to the CPU and the RAM,
  The read control circuit refers to the information indicating the correspondence of the address stored in the second storage circuit when the read operation is performed on the data copied from the CPU to the RAM. Converting the read address for the non-volatile memory into a read address for the RAM and outputting it to the RAM;
  Each time a read operation is performed on data copied from the CPU to the RAM, the copy data in the second storage circuit is not read for data other than the data copied to the RAM on which the read operation is performed. Count is incremented,
  The data copied to the RAM is deleted from the RAM when the number of times the copy data in the second storage circuit is not read with respect to the data copied to the RAM reaches a predetermined number.
  Data processing device.

  The data processing apparatus according to claim 2, wherein
  A data bus connected to the CPU and the nonvolatile memory for transferring data stored in the nonvolatile memory to the CPU;
  When the data copied from the RAM is output according to the read address for the RAM output from the read control circuit, the connection from the nonvolatile memory to the data bus is set to Hi-Z.
  Data processing device.

  The data processing apparatus according to any one of claims 1 to 3,
  A third memory circuit for storing information indicating a used / unused area of the RAM;
  The data copy control circuit is stored in the nonvolatile memory corresponding to the specific address at which the number of reads of the plurality of specific addresses is a predetermined number with reference to the information indicating the used / unused area. The destination of the copied data to the RAM
  Data processing device.

  The CPU, the nonvolatile memory connected to the CPU, and the number of reads and the number of unreads for each of the plurality of read addresses output from the CPU are stored as information associated with each of the plurality of read addresses. A control method of a data processing device comprising a first memory circuit and a RAM connected to the CPU,
  A first step of incrementing the number of reads for the read address in the first memory circuit and clearing the number of times the read address was not read each time a read address for the nonvolatile memory is output from the CPU. When,
  A second step of incrementing the number of times that the read address other than the read address in the first memory circuit in which the number of times has been changed in the first step is not read;
  As a result of the first step, when there is a read address at which the number of reads reaches a predetermined number, a third step of copying data stored in the nonvolatile memory corresponding to the read address to the RAM; ,
  As a result of the second step, when there is a read address in which the number of times of non-reading is a predetermined number, a fourth step of deleting information in the first memory circuit related to the read address, Have
  A method for controlling a data processing apparatus.

  A control method for a data processing device according to claim 1,
  The data processing device has an address in the nonvolatile memory corresponding to the data copied to the RAM, an address in the RAM of the data copied to the RAM, and the copied data has not been read. A second storage circuit that holds a plurality of data for each piece of data copied to the RAM as information indicating the correspondence between addresses.
  The control method of the data processing device is:
  A fifth step of checking whether data in the nonvolatile memory corresponding to the read address output from the CPU is stored in the RAM;
  As a result of the fifth step, when it is confirmed that the data in the nonvolatile memory corresponding to the read address output from the CPU is stored in the RAM, the data is stored in the second storage circuit. A sixth step of converting the read address for the nonvolatile memory output from the CPU into a read address for the RAM and outputting the read address to the RAM with reference to the information indicating the correspondence between the addresses;
  A seventh step of incrementing the number of times the copy data in the second storage circuit has not been read for a read address other than the read address output to the RAM in the sixth step;
  As a result of the seventh step, when there is a read address at which the number of times the copy data has not been read is a predetermined number, an eighth step of deleting the data copied to the RAM corresponding to the read address; Further having
  A method for controlling a data processing apparatus.

  A control method for a data processing device according to claim 6,
  The data processing device further includes a data bus connected to the CPU and the nonvolatile memory, for transferring data stored in the nonvolatile memory to the CPU,
  The control method of the data processing device is:
  If the copied data is output from the RAM in response to the sixth step, the method further includes a ninth step of setting the connection from the nonvolatile memory to the data bus to Hi-Z.
  A method for controlling a data processing apparatus.

  A control method for a data processing device according to any one of claims 5 to 7,
  The data processing apparatus further includes a third storage circuit that stores information indicating a used / unused area of the RAM,
  The third step includes
    A tenth step of referring to information indicating the used / unused area in the third memory circuit;
    And an eleventh step of determining a copy destination of data to be copied to the RAM based on the result of the tenth step.
  A method for controlling a data processing apparatus.