JP4228270B2 - 導電体パターンの形成方法及び実装回路基板 - Google Patents
導電体パターンの形成方法及び実装回路基板 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は導電体パターンの形成方法及び実装回路基板に関するものであり、特に、２種類以上の絶縁層と、Ｃｕ等の良導体層との間を同時に接着するとともに、良導電体層の構成元素の拡散を防止するためのバリア層の構成に特徴のある導電体パターンの形成方法及び実装回路基板に関するものである。
【０００２】
【従来の技術】
従来、半導体搭載用基板として用いられていたのはプリント配線板、もしくはセラミック基板であり、プリント配線板の場合の上下接続方法としては、ドリルもしくはＣＯ2 レーザでスルーホールを形成し、無電解Ｃｕメッキでメッキシード層を形成したのち、電解銅メッキで厚付けしている。
【０００３】
一方、セラミック基板の場合の上下接続方法としては、Ｃｕパターンを形成したグリーンシートを数層重ねて焼結することにより一体化している。
或いは、スルーホールを予め形成したＡｌＮのようなセラミック基板にＷを充填して焼結している。
【０００４】
インターネットや携帯電話／端末が普及し、より高性能化が求められる現在、タイムリーな製品提供の要求に対応可能で、且つ、システムＬＳＩに近い性能を実現するシステムインパッケージ（ＳＩＰ）技術が台頭している。
【０００５】
この様なＳＩＰの基板としては、プリント配線板を使用するビルドアップ基板や厚膜セラミックスと比較して、高周波特性に優れたキャパシタの無機薄膜が形成でき、且つ、１０μｍ付近の高密度配線が可能なＳｉウェハが検討されている。
【０００６】
この様なＳｉウェハを用いた構造としては、Ｓｉウエハ表面に形成されたキャパシタおよび薄膜配線層と上下接続のビアホールからなるが、コスト減のために、ホール充填と配線層を銅メッキにより同時形成することが検討されている。
【０００７】
この場合、薄膜配線層を形成するための下地となる樹脂絶縁層とビアホールの内壁に形成されたＳｉＯ2 もしくはＳｉ3 Ｎ4 に対するバリア層も同時に形成することが必要になる。
つまり、２種類以上の絶縁層をバリアし、かつ密着層としても作用する必要がある。
【０００８】
また、配線層の形成工程においては、メッキ後にバリア層を除去する行程が必要となり、手番を増やさず且つコスト減のためにも、バリア層はウェットエッチングで除去可能であることが必要である。
【０００９】
なお、半導体装置技術分野においては、通常、バリア層としてＴａＮやＴｉＮなどをスパッタ法或いはＣＶＤ法で形成している。
また、ポリイミドなどの樹脂層を層間絶縁膜として多層配線構造を形成する際には、スパッタＣｒ層を１０〜１００ｎｍほど形成して、樹脂層へのバリア層と樹脂層との密着層としている。
【００１０】
そこで、Ｓｉウェハを用いた実装回路基板においても、半導体装置技術分野におけるコンタクトホールにおけるバリア層として使用されるＴａＮやＴｉＮ等をスパッタ法或いはＣＶＤ法で形成することや、ポリイミド層に対して用いられているＣｒ層を用いることも考えられる。
【００１１】
【発明が解決しようとする課題】
しかし、バリア層としてＴａＮやＴｉＮを用いた場合には、ＴａＮやＴｉＮはウエットによるエッチングができないため、ドライエッチングをする必要があり、工程数が増大するという問題がある。
【００１２】
一方、ポリイミドを層間絶縁膜とした薄膜多層配線においてバリア層として用いられているＣｒ層をＳｉウェハに設けたビアホールにおけるバリア層をして用いた場合には、下記の表１に示すように耐Ｃｕ拡散能があまり良好ではないため、ビアホールの内壁に設けたＳｉＯ2 膜を介してＳｉウェハ中にＣｕが拡散して絶縁性が低下するという問題がある。
【表１】
【００１３】
また、ビアのサイズは、深さ５０〜３００μｍ、アスペクト２〜１０で、形状はテーパのほとんどない円柱状であるため、スパッタでＣｒ層を形成した場合、ビアホール側壁上の膜厚はビアホール底部付近に近づくほど薄くなり、ほとんどバリアメタルとして機能しない程度し堆積していない可能性がある。
この場合、長時間スパッタして底部付近の側壁の膜厚を厚くする方法もあるが、厚くするとクラックが入り、剥離が発生するという問題がある。
【００１４】
したがって、本発明は、バリア層を２種類以上の絶縁層に対して耐拡散性と密着性とを同時に満たすようにするとともに、ウェット・エッチングにより除去可能にすることを目的とする。
【００１５】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
上記目的を達成するため、本発明は、基板１の表面に絶縁樹脂層を形成する工程と、前記基板１にスルーホールを形成する工程と、前記スルーホールの内壁にＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる絶縁層を形成する工程と、前記基板１の同一面上に設けた前記絶縁樹脂層及び前記絶縁層の露出部上にバリア層を形成する工程と、前記バリア層上にＣｕまたはＣｕを主成分とする導電材料からなる導電体パターン６，７を形成する工程と、前記バリア層の露出部をウェットエッチングする工程とを有する導電体パターン６，７の形成方法において、前記バリア層が、前記絶縁樹脂層と前記絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とからなり、且つ、前記第１の金属層４或いは第２の金属層５の少なくとも一方が、前記導電体パターン６，７を構成するＣｕに対する耐拡散バリア機能を有し、前記導電体パターン６，７が、前記絶縁樹脂層及び前記バリア層を介して形成される配線層と、前記スルーホール内に前記絶縁層及びバリア層を介して充填されるビアとを含むことを特徴とする。
【００１６】
この様に、バリア層を、基板１の表面に形成した絶縁樹脂層とスルーホールの内壁に形成した絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とにより構成することによって、密着性、バリア性、及び、ウェットエッチング容易性の条件を全て満たすことができる。
【００１８】
また、この場合、導電体パターン６，７としては、配線層とビアの両方とし、この配線層とビアを同時に形成することによって、低コスト化が可能になる。
なお、この場合のビアを形成するためのスルーホールのサイズとしては、深さ３０〜３００μｍ、アスペクト比２〜１０、且つ、ピッチ１０〜５００μｍが好適である。
【００１９】
また、絶縁樹脂層としては、ポリイミド、ポリベンゾオキサゾール、ベンゾシクロブテン、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂のいずれかが好適である。
【００２０】
また、第１の金属層４としては、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉのいずれかが好適であり、それによって、２種類以上の絶縁層２，３に対する接着性を高めることができ、また、第２の金属層５としては、Ｃｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉのいずれかを用いることによって、導電体パターン６，７に対する密着性を高めることができる。
【００２１】
また、この場合のＡｌより導電性の高い導電材料としては、Ｃｕ或いはＣｕを主成分とする導電材料が典型的なものであり、また、基板１としては、Ｃｕの拡散が問題となる単結晶シリコン基板１が典型的なものである。
【００２２】
また、上述の構成によってウェットエッチングによってバリア層の選択的除去が可能になるので、高周波特性に優れ、且つ、高密度配線が可能な実装回路基板を低コストで製造することが可能になる。
【００２３】
【発明の実施の形態】
ここで、図２及び図４を参照して、本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、厚さが、例えば、６００μｍのシリコン基板１１上に、厚さが５〜２０μｍ、例えば、５μｍのポリイミド膜１２を形成したのち、ＣＯ2 レーザを用いてレーザ光１３を照射することによって、開口部１４を形成する。
なお、この場合のポリイミド膜１２としては、ポリイミドＰＩ２６１１（日立化成製商品名）を用いた。
【００２４】
図２（ｂ）参照
次いで、レジストマスク１５を設け、このレジストマスク１５をマスクとして、誘導結合性高周波プラズマ発生装置（ＩＣＰ）を用いてシリコン基板１１をエッチングすることによってブラインドビア１６を形成する。
なお、この場合のブラインドビア１６のサイズは、深さ５０〜３００μｍ、例えば、１５０μｍ、アスペクト比２〜１０、例えば、３で、ピッチは１０〜５００μｍ、例えば、２００μｍである。
【００２５】
図２（ｃ）参照
次いで、レジストマスク１５を除去したのち、ＣＶＤ法を用いて全面にＳｉＯ2 膜１７を堆積させる。
この場合のＳｉＯ2 膜１７の膜厚は、シリコン基板１１の主表面において、０．５〜２μｍ、例えば、１μｍである。
【００２６】
図２（ｄ）参照
次いで、レジストパターン１８を形成し、このレジストパターン１８をマスクとして、ＣＦ4 ＋Ｏ2 を原料ガスとするドライエッチングを施すことによって、露出しているＳｉＯ2 膜１７を除去する。
【００２７】
図３（ｅ）参照
次いで、レジストパターン１８を除去したのち、スパッタ法を用いて、全面に厚さが０．１〜２μｍ、例えば、１μｍのＷ層１９、及び、厚さが０．１〜２μｍ、例えば、１μｍのＣｒ層２０を順次堆積させる。
【００２８】
図３（ｆ）参照
引き続いて、スパッタ法により、全面に厚さが０．１〜０．５μｍ、例えば、０．３μｍのＣｕメッキシード層２１を堆積させる。
【００２９】
図３（ｇ）参照
次いで、レジストを塗布し、露光・現像することによってメッキフレーム２２を形成したのち、メッキフレーム２２をマスクとして電解Ｃｕメッキを施すことによって、ブラインドビア１６を充填するＣｕビア２３とＣｕ配線層２４，２５を同時に形成する。
なお、この場合のＣｕ配線層２４，２５の膜厚は３０〜１５０μｍ、例えば、３０μｍであり、幅は５〜２０μｍ、例えば、１０μｍである。
【００３０】
図４（ｈ）参照
次いで、メッキフレーム２２を除去したのち、ペルオキソニ硫酸アンモニウム水溶液を用いてエッチングすることによって、Ｃｕメッキシード層２１の露出部を除去する。
【００３１】
図４（ｉ）参照
次いで、フェリシアン化カリウム／ＮａＯＨ溶液を用いてウェット・エッチングを施すことによって、Ｃｒ層２０及びＷ層１９の露出部を順次除去する。
【００３２】
図４（ｊ）参照
次いで、シリコン基板１１の表面をポリイミド層で被覆・保護したのち、シリコン基板１１の裏面をグラインダによる研削とＣＦ4 によるドライエッチングを施すことによって、Ｃｕビア２３の先端部を露出させることによって、スルービアと配線層とを有する実装回路基板の基本構成が得られる。
【００３３】
この様に、本発明の第１の実施の形態においては、ポリイミド膜１２とＳｉＯ2 膜１７の異なった二種類の絶縁膜に対するバリア層を、絶縁膜との密着性を高めるＷ層１９と、Ｃｕとの密着性を高めるＣｒ層２０の２層構造で形成しているので、バリア性、密着性、及び、ウェット・エッチング性の三つの条件を満たすことができる。
【００３４】
即ち、２種類の絶縁層がポリイミドとＳｉＯ2 の場合、Ｗはいずれとも接着性が良く、Ｃｕに対するバリア性は充分であるが、Ｃｕとの密着性はないため、Ｗ上にＣｒを設けたものである。
【００３５】
なお、ブラインドビアのピッチがサブμｍの半導体装置においては、絶縁層であるＳｉＯ2 膜は数〜十数ｎｍと薄く、ＴａＮやＴｉＮのような緻密性が高く、薄くてもバリア性の高い材料が必要であるが、実装回路基板ではＳｉＯ2 は数十〜数百ｎｍと厚くすることができ、またピッチも大きいため、ＴａＮやＴｉＮよりはバリア性は劣るが膜厚を厚くすることのできるバリアメタルが適当となる。
【００３６】
上述の表１に示すように、本発明の第１の実施の形態においては、Ｃｒの耐Ｃｕバリア性はあまり高くないので、Ｗがバリアとして機能することになる。
なお、表に示してしないが、Ｔａ、Ｐｔ、Ｉｒなどもバリア層としては効果があるが、エッチングにはフッ酸など強酸を用いなければならず、ＳｉＯ2 に対する選択エッチングが不可能であるので不適格である。
【００３７】
次に、図５及び図６を参照して、本発明の第２の実施の形態の製造工程を説明するが、バリア層として、Ｗ／Ｃｒ構造に代えてＣｒ／Ｃｏ構造を用い、それに伴うエッチング工程が異なるだけで、他の構成は上記の第１の実施の形態と同様である。
【００３８】
図５（ａ）参照
まず、上述の図２（ａ）乃至図２（ｄ）と全く同じ工程を経ることによって、ブラインドビア１６の内部及び周辺部にのみＳｉＯ2 膜１７を形成したのち、スパッタ法を用いて厚さが０．５〜２μｍ、例えば、１μｍのＣｒ層２６を堆積させたのち、Ｃｒ層２６をシード層として厚さが０．５〜２μｍ、例えば、１μｍのＣｏ層２７を無電解メッキ法によって成膜する。
【００３９】
図５（ｂ）参照
次いで、再び、上記の第１の実施の形態と全く同様に、Ｃｕメッキシード層２１を形成したのち、電解メッキ法を用いて選択的にＣｕビア２３及びＣｕ配線層２４，２５を形成し、次いで、ペルオキソニ硫酸アンモニウム水溶液を用いて処理することによりＣｕメッキシード層２１の露出部を選択的に除去する。
【００４０】
図６（ｃ）参照
引き続いて、希硫酸を用いたウェット・エッチングによってＣｏ層２７の露出部を除去する。
【００４１】
図６（ｄ）参照
次いで、フェリシアン化カリウム／ＮａＯＨ溶液を用いて、Ｃｒ層２６の露出部を除去する。
【００４２】
図６（ｅ）参照
次いで、再び、上記の第１の実施の形態と同様に、シリコン基板１１の表面をポリイミド層で被覆・保護したのち、シリコン基板１１の裏面をグラインダによる研削とＣＦ4 ＋Ｏ2 によるドライエッチングを施すことによって、Ｃｕビア２３の先端部を露出させることによって、スルービアと配線層とを有する実装回路基板の基本構成が得られる。
【００４３】
この様に、本発明の第１の実施の形態においては、ポリイミド膜１２とＳｉＯ2 膜１７の異なった二種類の絶縁膜に対するバリア層を、絶縁膜との密着性を高めるＣｒ層２６と、Ｃｕとの密着性を高めるＣｏ層２７の２層構造で形成しているので、バリア性、密着性、及び、ウェット・エッチング性の三つの条件を満たすことができる。
【００４４】
即ち、２種類の絶縁層がポリイミドとＳｉＯ2 の場合、Ｃｒのいずれとも接着性が良いが、Ｃｕに対するバリア性が充分でないため、Ｃｕとの密着性が良好で、且つ、表１に示すように耐Ｃｕバリア性に優れるＣｏをＣｒ上に設けたものである。
【００４５】
この第２の実施の形態の工程は、ブラインドビアのアスペクト比が上がり、スパッタ法ではブラインドビアの内壁深部への形成が困難となった場合に特に有効であり、この場合、Ｃｒはブラインドビアの内壁全体に膜形成されている必要があるが、数ｎｍ程度でも十分である。
【００４６】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記実施の形態の説明においては、ポリイミド膜に開口部を形成する際に、ＣＯ2 レーザを用いているが、ＣＯ2 レーザに限られるものではなく、ＵＶ−ＹＡＧレーザ或いはエキシマレーザ等を用いても良いものである。
【００４７】
また、上記の各実施の形態においてはシリコン基板の主表面を覆う絶縁膜としてポリイミドを用いているが、ポリイミドに限られるものではなく、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂等の絶縁樹脂を用いて良いものである。
【００４８】
また、シリコン基板の主表面を覆う絶縁膜は、絶縁樹脂に限られるものではなく、セラミックス、ガラス、ＳｉＯ2 、Ｓｉ3 Ｎ4 、或いは、Ａｌ2 Ｏ3 を用いても良いものである。
【００４９】
また、上記の各実施の形態においては、ブラインドビアの内壁を絶縁するためにＳｉＯ2 を用いているが、ＳｉＯ2 に限られるものではなく、Ｓｉ3 Ｎ4 を用いても良いものである。
【００５０】
また、上記の各実施の形態においては、電解メッキしたままの膜厚で配線層を形成しているが、必要に応じてＣＭＰ（化学機械研磨）法を用いて、５〜２０μｍまで薄層化しても良いものである。
【００５１】
また、上記の各実施の形態においては、ＳｉＯ2 膜を除去する際に、ＣＦ4 を用いたドライエッチングを用いているが、ＢＨＦ（バッファフッ酸）を用いたウェット・エッチングによって除去しても良いものである。
【００５２】
また、上記の各実施の形態においては、Ｃｕメッキシード層を除去する際に、ペルオキソニ硫酸アンモニウム水溶液を用いているが、ペルオキソニ硫酸アンモニウム水溶液に限られるものではなく、塩化銅（ＣｕＣｌ2 ）水溶液と硫酸（Ｈ2 ＳＯ4 ）の混合溶液、或いは、Ｈ2 Ｏ2 と塩酸（ＨＣｌ）の混合溶液を用いても良いものである。
【００５３】
また、上記の各実施の形態においては、バリア層としてＷ／Ｃｒ構造或いはＣｒ／Ｃｏ構造を用いているが、これらの組合せに限られるものではなく、絶縁層との密着性を高めるための下層としてはＣｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉを用いれば良く、また、Ｃｕとの密着性を高めるための上層としてはＣｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉを用いれば良く、少なくとも一方の層が耐Ｃｕバリア性を有するように選択すれば良い。
【００５４】
また、上記の各実施の形態においては、Ｃｕビア及びＣｕ配線層を電解メッキ法によって形成しているが、電解メッキ法に限られるものではなく、無電解メッキ法を用いても良いものである。
【００５５】
また、上記の各実施の形態においては、配線層をＣｕによって形成しているが、純粋なＣｕに限られるものではなく、Ｃｕを主成分とするＣｕ合金でも良く、さらには、Ａｌより導電率の高い導電材料でも良い。
【００５６】
ここで、再び図１を参照して、改めて本発明の詳細な構成を説明する。
図１参照
（付記１） 基板１の表面に絶縁樹脂層を形成する工程と、前記基板１にスルーホールを形成する工程と、前記スルーホールの内壁にＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる絶縁層を形成する工程と、前記基板１の同一面上に設けた前記絶縁樹脂層及び前記絶縁層の露出部上にバリア層を形成する工程と、前記バリア層上にＣｕまたはＣｕを主成分とする導電材料からなる導電体パターンを形成する工程と、前記バリア層の露出部をウェットエッチングする工程とを有する導電体パターン６，７の形成方法において、前記バリア層が、前記絶縁樹脂層と前記絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とからなり、且つ、前記第１の金属層４或いは第２の金属層５の少なくとも一方が、前記導電体パターン６，７を構成するＣｕに対する耐拡散バリア機能を有し、前記導電体パターン６，７が、前記絶縁樹脂層及び前記バリア層を介して形成される配線層と、前記スルーホール内に前記絶縁層及びバリア層を介して充填されるビアとを含むことを特徴とする導電体パターンの形成方法。
（付記２） 前記配線層と前記ビアとを同時に形成することを特徴とする付記１記載の導電体パターンの形成方法。
（付記３） 前記スルーホールのサイズが、深さ３０〜３００μｍ、アスペクト比２〜１０、且つ、ピッチ１０〜５００μｍであることを特徴とする付記１または２に記載の導電体パターンの形成方法。
（付記４） 前記絶縁樹脂層が、ポリイミド、ポリベンゾオキサゾール、ベンゾシクロブテン、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂のいずれかであることを特徴とする付記１乃至３のいずれか１に記載の導電体パターンの形成方法。
（付記５） 前記第１の金属層４が、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉのいずれかからなり、また、第２の金属層５が、Ｃｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉのいずれかからなることを特徴とする付記１乃至４のいずれか１に記載の導電体パターンの形成方法。
（付記６） 前記基板１が、単結晶シリコン基板であることを特徴とする付記１乃至５のいずれか１に記載の導電体パターンの形成方法。
（付記７） スルーホールが形成された基板１、前記基板１の同一面上に設けた絶縁層、前記絶縁層の露出部上に設けられたバリア層、及び、前記バリア層上に設けられたＣｕまたはＣｕを主成分とする導電材料からなる導電体パターン６，７を備えた実装回路基板であって、前記バリア層が、前記絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とからなり、且つ、前記第１の金属層４或いは第２の金属層５の少なくとも一方が、前記導電体パターン６，７を構成するＣｕに対する耐拡散バリア機能を有し、前記絶縁層が、前記スルーホールの内壁に形成されるＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる内壁絶縁層と、前記基板１の表面に形成される絶縁樹脂層とからなり、前記導電体パターン６，７が、前記バリア層を介して形成される配線層と、前記スルーホール内に前記内壁絶縁層及びバリア層を介して充填されるビアとからなることを特徴とする実装回路基板。
【００５７】
【発明の効果】
以上の通り、本発明の導電体パターンの形成方法によると、２種類以上の絶縁層と導電体パターンに対するバリア性及び接着性を同時に解決できる上、ウエットエッチングが可能であるため、安価な実装回路基板を製造することができ、高性能電子機器の低コスト化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工程の説明図である。
【符号の説明】
１ 基板
２ 絶縁層
３ 絶縁層
４ 第１の金属層
５ 第２の金属層
６ 導電体パターン
７ 導電体パターン
１１ シリコン基板
１２ ポリイミド膜
１３ レーザ光
１４ 開口部
１５ レジストマスク
１６ ブラインドビア
１７ ＳｉＯ2 膜
１８ レジストマスク
１９ Ｗ層
２０ Ｃｒ層
２１ Ｃｕメッキシード層
２２ メッキフレーム
２３ Ｃｕビア
２４ Ｃｕ配線層
２５ Ｃｕ配線層
２６ Ｃｒ層
２７ Ｃｏ層
【発明の属する技術分野】
本発明は導電体パターンの形成方法及び実装回路基板に関するものであり、特に、２種類以上の絶縁層と、Ｃｕ等の良導体層との間を同時に接着するとともに、良導電体層の構成元素の拡散を防止するためのバリア層の構成に特徴のある導電体パターンの形成方法及び実装回路基板に関するものである。
【０００２】
【従来の技術】
従来、半導体搭載用基板として用いられていたのはプリント配線板、もしくはセラミック基板であり、プリント配線板の場合の上下接続方法としては、ドリルもしくはＣＯ2 レーザでスルーホールを形成し、無電解Ｃｕメッキでメッキシード層を形成したのち、電解銅メッキで厚付けしている。
【０００３】
一方、セラミック基板の場合の上下接続方法としては、Ｃｕパターンを形成したグリーンシートを数層重ねて焼結することにより一体化している。
或いは、スルーホールを予め形成したＡｌＮのようなセラミック基板にＷを充填して焼結している。
【０００４】
インターネットや携帯電話／端末が普及し、より高性能化が求められる現在、タイムリーな製品提供の要求に対応可能で、且つ、システムＬＳＩに近い性能を実現するシステムインパッケージ（ＳＩＰ）技術が台頭している。
【０００５】
この様なＳＩＰの基板としては、プリント配線板を使用するビルドアップ基板や厚膜セラミックスと比較して、高周波特性に優れたキャパシタの無機薄膜が形成でき、且つ、１０μｍ付近の高密度配線が可能なＳｉウェハが検討されている。
【０００６】
この様なＳｉウェハを用いた構造としては、Ｓｉウエハ表面に形成されたキャパシタおよび薄膜配線層と上下接続のビアホールからなるが、コスト減のために、ホール充填と配線層を銅メッキにより同時形成することが検討されている。
【０００７】
この場合、薄膜配線層を形成するための下地となる樹脂絶縁層とビアホールの内壁に形成されたＳｉＯ2 もしくはＳｉ3 Ｎ4 に対するバリア層も同時に形成することが必要になる。
つまり、２種類以上の絶縁層をバリアし、かつ密着層としても作用する必要がある。
【０００８】
また、配線層の形成工程においては、メッキ後にバリア層を除去する行程が必要となり、手番を増やさず且つコスト減のためにも、バリア層はウェットエッチングで除去可能であることが必要である。
【０００９】
なお、半導体装置技術分野においては、通常、バリア層としてＴａＮやＴｉＮなどをスパッタ法或いはＣＶＤ法で形成している。
また、ポリイミドなどの樹脂層を層間絶縁膜として多層配線構造を形成する際には、スパッタＣｒ層を１０〜１００ｎｍほど形成して、樹脂層へのバリア層と樹脂層との密着層としている。
【００１０】
そこで、Ｓｉウェハを用いた実装回路基板においても、半導体装置技術分野におけるコンタクトホールにおけるバリア層として使用されるＴａＮやＴｉＮ等をスパッタ法或いはＣＶＤ法で形成することや、ポリイミド層に対して用いられているＣｒ層を用いることも考えられる。
【００１１】
【発明が解決しようとする課題】
しかし、バリア層としてＴａＮやＴｉＮを用いた場合には、ＴａＮやＴｉＮはウエットによるエッチングができないため、ドライエッチングをする必要があり、工程数が増大するという問題がある。
【００１２】
一方、ポリイミドを層間絶縁膜とした薄膜多層配線においてバリア層として用いられているＣｒ層をＳｉウェハに設けたビアホールにおけるバリア層をして用いた場合には、下記の表１に示すように耐Ｃｕ拡散能があまり良好ではないため、ビアホールの内壁に設けたＳｉＯ2 膜を介してＳｉウェハ中にＣｕが拡散して絶縁性が低下するという問題がある。
【表１】
また、ビアのサイズは、深さ５０〜３００μｍ、アスペクト２〜１０で、形状はテーパのほとんどない円柱状であるため、スパッタでＣｒ層を形成した場合、ビアホール側壁上の膜厚はビアホール底部付近に近づくほど薄くなり、ほとんどバリアメタルとして機能しない程度し堆積していない可能性がある。
この場合、長時間スパッタして底部付近の側壁の膜厚を厚くする方法もあるが、厚くするとクラックが入り、剥離が発生するという問題がある。
【００１４】
したがって、本発明は、バリア層を２種類以上の絶縁層に対して耐拡散性と密着性とを同時に満たすようにするとともに、ウェット・エッチングにより除去可能にすることを目的とする。
【００１５】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
上記目的を達成するため、本発明は、基板１の表面に絶縁樹脂層を形成する工程と、前記基板１にスルーホールを形成する工程と、前記スルーホールの内壁にＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる絶縁層を形成する工程と、前記基板１の同一面上に設けた前記絶縁樹脂層及び前記絶縁層の露出部上にバリア層を形成する工程と、前記バリア層上にＣｕまたはＣｕを主成分とする導電材料からなる導電体パターン６，７を形成する工程と、前記バリア層の露出部をウェットエッチングする工程とを有する導電体パターン６，７の形成方法において、前記バリア層が、前記絶縁樹脂層と前記絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とからなり、且つ、前記第１の金属層４或いは第２の金属層５の少なくとも一方が、前記導電体パターン６，７を構成するＣｕに対する耐拡散バリア機能を有し、前記導電体パターン６，７が、前記絶縁樹脂層及び前記バリア層を介して形成される配線層と、前記スルーホール内に前記絶縁層及びバリア層を介して充填されるビアとを含むことを特徴とする。
【００１６】
この様に、バリア層を、基板１の表面に形成した絶縁樹脂層とスルーホールの内壁に形成した絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とにより構成することによって、密着性、バリア性、及び、ウェットエッチング容易性の条件を全て満たすことができる。
【００１８】
また、この場合、導電体パターン６，７としては、配線層とビアの両方とし、この配線層とビアを同時に形成することによって、低コスト化が可能になる。
なお、この場合のビアを形成するためのスルーホールのサイズとしては、深さ３０〜３００μｍ、アスペクト比２〜１０、且つ、ピッチ１０〜５００μｍが好適である。
【００１９】
また、絶縁樹脂層としては、ポリイミド、ポリベンゾオキサゾール、ベンゾシクロブテン、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂のいずれかが好適である。
【００２０】
また、第１の金属層４としては、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉのいずれかが好適であり、それによって、２種類以上の絶縁層２，３に対する接着性を高めることができ、また、第２の金属層５としては、Ｃｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉのいずれかを用いることによって、導電体パターン６，７に対する密着性を高めることができる。
【００２１】
また、この場合のＡｌより導電性の高い導電材料としては、Ｃｕ或いはＣｕを主成分とする導電材料が典型的なものであり、また、基板１としては、Ｃｕの拡散が問題となる単結晶シリコン基板１が典型的なものである。
【００２２】
また、上述の構成によってウェットエッチングによってバリア層の選択的除去が可能になるので、高周波特性に優れ、且つ、高密度配線が可能な実装回路基板を低コストで製造することが可能になる。
【００２３】
【発明の実施の形態】
ここで、図２及び図４を参照して、本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、厚さが、例えば、６００μｍのシリコン基板１１上に、厚さが５〜２０μｍ、例えば、５μｍのポリイミド膜１２を形成したのち、ＣＯ2 レーザを用いてレーザ光１３を照射することによって、開口部１４を形成する。
なお、この場合のポリイミド膜１２としては、ポリイミドＰＩ２６１１（日立化成製商品名）を用いた。
【００２４】
図２（ｂ）参照
次いで、レジストマスク１５を設け、このレジストマスク１５をマスクとして、誘導結合性高周波プラズマ発生装置（ＩＣＰ）を用いてシリコン基板１１をエッチングすることによってブラインドビア１６を形成する。
なお、この場合のブラインドビア１６のサイズは、深さ５０〜３００μｍ、例えば、１５０μｍ、アスペクト比２〜１０、例えば、３で、ピッチは１０〜５００μｍ、例えば、２００μｍである。
【００２５】
図２（ｃ）参照
次いで、レジストマスク１５を除去したのち、ＣＶＤ法を用いて全面にＳｉＯ2 膜１７を堆積させる。
この場合のＳｉＯ2 膜１７の膜厚は、シリコン基板１１の主表面において、０．５〜２μｍ、例えば、１μｍである。
【００２６】
図２（ｄ）参照
次いで、レジストパターン１８を形成し、このレジストパターン１８をマスクとして、ＣＦ4 ＋Ｏ2 を原料ガスとするドライエッチングを施すことによって、露出しているＳｉＯ2 膜１７を除去する。
【００２７】
図３（ｅ）参照
次いで、レジストパターン１８を除去したのち、スパッタ法を用いて、全面に厚さが０．１〜２μｍ、例えば、１μｍのＷ層１９、及び、厚さが０．１〜２μｍ、例えば、１μｍのＣｒ層２０を順次堆積させる。
【００２８】
図３（ｆ）参照
引き続いて、スパッタ法により、全面に厚さが０．１〜０．５μｍ、例えば、０．３μｍのＣｕメッキシード層２１を堆積させる。
【００２９】
図３（ｇ）参照
次いで、レジストを塗布し、露光・現像することによってメッキフレーム２２を形成したのち、メッキフレーム２２をマスクとして電解Ｃｕメッキを施すことによって、ブラインドビア１６を充填するＣｕビア２３とＣｕ配線層２４，２５を同時に形成する。
なお、この場合のＣｕ配線層２４，２５の膜厚は３０〜１５０μｍ、例えば、３０μｍであり、幅は５〜２０μｍ、例えば、１０μｍである。
【００３０】
図４（ｈ）参照
次いで、メッキフレーム２２を除去したのち、ペルオキソニ硫酸アンモニウム水溶液を用いてエッチングすることによって、Ｃｕメッキシード層２１の露出部を除去する。
【００３１】
図４（ｉ）参照
次いで、フェリシアン化カリウム／ＮａＯＨ溶液を用いてウェット・エッチングを施すことによって、Ｃｒ層２０及びＷ層１９の露出部を順次除去する。
【００３２】
図４（ｊ）参照
次いで、シリコン基板１１の表面をポリイミド層で被覆・保護したのち、シリコン基板１１の裏面をグラインダによる研削とＣＦ4 によるドライエッチングを施すことによって、Ｃｕビア２３の先端部を露出させることによって、スルービアと配線層とを有する実装回路基板の基本構成が得られる。
【００３３】
この様に、本発明の第１の実施の形態においては、ポリイミド膜１２とＳｉＯ2 膜１７の異なった二種類の絶縁膜に対するバリア層を、絶縁膜との密着性を高めるＷ層１９と、Ｃｕとの密着性を高めるＣｒ層２０の２層構造で形成しているので、バリア性、密着性、及び、ウェット・エッチング性の三つの条件を満たすことができる。
【００３４】
即ち、２種類の絶縁層がポリイミドとＳｉＯ2 の場合、Ｗはいずれとも接着性が良く、Ｃｕに対するバリア性は充分であるが、Ｃｕとの密着性はないため、Ｗ上にＣｒを設けたものである。
【００３５】
なお、ブラインドビアのピッチがサブμｍの半導体装置においては、絶縁層であるＳｉＯ2 膜は数〜十数ｎｍと薄く、ＴａＮやＴｉＮのような緻密性が高く、薄くてもバリア性の高い材料が必要であるが、実装回路基板ではＳｉＯ2 は数十〜数百ｎｍと厚くすることができ、またピッチも大きいため、ＴａＮやＴｉＮよりはバリア性は劣るが膜厚を厚くすることのできるバリアメタルが適当となる。
【００３６】
上述の表１に示すように、本発明の第１の実施の形態においては、Ｃｒの耐Ｃｕバリア性はあまり高くないので、Ｗがバリアとして機能することになる。
なお、表に示してしないが、Ｔａ、Ｐｔ、Ｉｒなどもバリア層としては効果があるが、エッチングにはフッ酸など強酸を用いなければならず、ＳｉＯ2 に対する選択エッチングが不可能であるので不適格である。
【００３７】
次に、図５及び図６を参照して、本発明の第２の実施の形態の製造工程を説明するが、バリア層として、Ｗ／Ｃｒ構造に代えてＣｒ／Ｃｏ構造を用い、それに伴うエッチング工程が異なるだけで、他の構成は上記の第１の実施の形態と同様である。
【００３８】
図５（ａ）参照
まず、上述の図２（ａ）乃至図２（ｄ）と全く同じ工程を経ることによって、ブラインドビア１６の内部及び周辺部にのみＳｉＯ2 膜１７を形成したのち、スパッタ法を用いて厚さが０．５〜２μｍ、例えば、１μｍのＣｒ層２６を堆積させたのち、Ｃｒ層２６をシード層として厚さが０．５〜２μｍ、例えば、１μｍのＣｏ層２７を無電解メッキ法によって成膜する。
【００３９】
図５（ｂ）参照
次いで、再び、上記の第１の実施の形態と全く同様に、Ｃｕメッキシード層２１を形成したのち、電解メッキ法を用いて選択的にＣｕビア２３及びＣｕ配線層２４，２５を形成し、次いで、ペルオキソニ硫酸アンモニウム水溶液を用いて処理することによりＣｕメッキシード層２１の露出部を選択的に除去する。
【００４０】
図６（ｃ）参照
引き続いて、希硫酸を用いたウェット・エッチングによってＣｏ層２７の露出部を除去する。
【００４１】
図６（ｄ）参照
次いで、フェリシアン化カリウム／ＮａＯＨ溶液を用いて、Ｃｒ層２６の露出部を除去する。
【００４２】
図６（ｅ）参照
次いで、再び、上記の第１の実施の形態と同様に、シリコン基板１１の表面をポリイミド層で被覆・保護したのち、シリコン基板１１の裏面をグラインダによる研削とＣＦ4 ＋Ｏ2 によるドライエッチングを施すことによって、Ｃｕビア２３の先端部を露出させることによって、スルービアと配線層とを有する実装回路基板の基本構成が得られる。
【００４３】
この様に、本発明の第１の実施の形態においては、ポリイミド膜１２とＳｉＯ2 膜１７の異なった二種類の絶縁膜に対するバリア層を、絶縁膜との密着性を高めるＣｒ層２６と、Ｃｕとの密着性を高めるＣｏ層２７の２層構造で形成しているので、バリア性、密着性、及び、ウェット・エッチング性の三つの条件を満たすことができる。
【００４４】
即ち、２種類の絶縁層がポリイミドとＳｉＯ2 の場合、Ｃｒのいずれとも接着性が良いが、Ｃｕに対するバリア性が充分でないため、Ｃｕとの密着性が良好で、且つ、表１に示すように耐Ｃｕバリア性に優れるＣｏをＣｒ上に設けたものである。
【００４５】
この第２の実施の形態の工程は、ブラインドビアのアスペクト比が上がり、スパッタ法ではブラインドビアの内壁深部への形成が困難となった場合に特に有効であり、この場合、Ｃｒはブラインドビアの内壁全体に膜形成されている必要があるが、数ｎｍ程度でも十分である。
【００４６】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記実施の形態の説明においては、ポリイミド膜に開口部を形成する際に、ＣＯ2 レーザを用いているが、ＣＯ2 レーザに限られるものではなく、ＵＶ−ＹＡＧレーザ或いはエキシマレーザ等を用いても良いものである。
【００４７】
また、上記の各実施の形態においてはシリコン基板の主表面を覆う絶縁膜としてポリイミドを用いているが、ポリイミドに限られるものではなく、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂等の絶縁樹脂を用いて良いものである。
【００４８】
また、シリコン基板の主表面を覆う絶縁膜は、絶縁樹脂に限られるものではなく、セラミックス、ガラス、ＳｉＯ2 、Ｓｉ3 Ｎ4 、或いは、Ａｌ2 Ｏ3 を用いても良いものである。
【００４９】
また、上記の各実施の形態においては、ブラインドビアの内壁を絶縁するためにＳｉＯ2 を用いているが、ＳｉＯ2 に限られるものではなく、Ｓｉ3 Ｎ4 を用いても良いものである。
【００５０】
また、上記の各実施の形態においては、電解メッキしたままの膜厚で配線層を形成しているが、必要に応じてＣＭＰ（化学機械研磨）法を用いて、５〜２０μｍまで薄層化しても良いものである。
【００５１】
また、上記の各実施の形態においては、ＳｉＯ2 膜を除去する際に、ＣＦ4 を用いたドライエッチングを用いているが、ＢＨＦ（バッファフッ酸）を用いたウェット・エッチングによって除去しても良いものである。
【００５２】
また、上記の各実施の形態においては、Ｃｕメッキシード層を除去する際に、ペルオキソニ硫酸アンモニウム水溶液を用いているが、ペルオキソニ硫酸アンモニウム水溶液に限られるものではなく、塩化銅（ＣｕＣｌ2 ）水溶液と硫酸（Ｈ2 ＳＯ4 ）の混合溶液、或いは、Ｈ2 Ｏ2 と塩酸（ＨＣｌ）の混合溶液を用いても良いものである。
【００５３】
また、上記の各実施の形態においては、バリア層としてＷ／Ｃｒ構造或いはＣｒ／Ｃｏ構造を用いているが、これらの組合せに限られるものではなく、絶縁層との密着性を高めるための下層としてはＣｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉを用いれば良く、また、Ｃｕとの密着性を高めるための上層としてはＣｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉを用いれば良く、少なくとも一方の層が耐Ｃｕバリア性を有するように選択すれば良い。
【００５４】
また、上記の各実施の形態においては、Ｃｕビア及びＣｕ配線層を電解メッキ法によって形成しているが、電解メッキ法に限られるものではなく、無電解メッキ法を用いても良いものである。
【００５５】
また、上記の各実施の形態においては、配線層をＣｕによって形成しているが、純粋なＣｕに限られるものではなく、Ｃｕを主成分とするＣｕ合金でも良く、さらには、Ａｌより導電率の高い導電材料でも良い。
【００５６】
ここで、再び図１を参照して、改めて本発明の詳細な構成を説明する。
図１参照
（付記１） 基板１の表面に絶縁樹脂層を形成する工程と、前記基板１にスルーホールを形成する工程と、前記スルーホールの内壁にＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる絶縁層を形成する工程と、前記基板１の同一面上に設けた前記絶縁樹脂層及び前記絶縁層の露出部上にバリア層を形成する工程と、前記バリア層上にＣｕまたはＣｕを主成分とする導電材料からなる導電体パターンを形成する工程と、前記バリア層の露出部をウェットエッチングする工程とを有する導電体パターン６，７の形成方法において、前記バリア層が、前記絶縁樹脂層と前記絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とからなり、且つ、前記第１の金属層４或いは第２の金属層５の少なくとも一方が、前記導電体パターン６，７を構成するＣｕに対する耐拡散バリア機能を有し、前記導電体パターン６，７が、前記絶縁樹脂層及び前記バリア層を介して形成される配線層と、前記スルーホール内に前記絶縁層及びバリア層を介して充填されるビアとを含むことを特徴とする導電体パターンの形成方法。
（付記２） 前記配線層と前記ビアとを同時に形成することを特徴とする付記１記載の導電体パターンの形成方法。
（付記３） 前記スルーホールのサイズが、深さ３０〜３００μｍ、アスペクト比２〜１０、且つ、ピッチ１０〜５００μｍであることを特徴とする付記１または２に記載の導電体パターンの形成方法。
（付記４） 前記絶縁樹脂層が、ポリイミド、ポリベンゾオキサゾール、ベンゾシクロブテン、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂のいずれかであることを特徴とする付記１乃至３のいずれか１に記載の導電体パターンの形成方法。
（付記５） 前記第１の金属層４が、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉのいずれかからなり、また、第２の金属層５が、Ｃｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉのいずれかからなることを特徴とする付記１乃至４のいずれか１に記載の導電体パターンの形成方法。
（付記６） 前記基板１が、単結晶シリコン基板であることを特徴とする付記１乃至５のいずれか１に記載の導電体パターンの形成方法。
（付記７） スルーホールが形成された基板１、前記基板１の同一面上に設けた絶縁層、前記絶縁層の露出部上に設けられたバリア層、及び、前記バリア層上に設けられたＣｕまたはＣｕを主成分とする導電材料からなる導電体パターン６，７を備えた実装回路基板であって、前記バリア層が、前記絶縁層に対する接着層として機能する第１の金属層４と、前記導電体パターン６，７に対する密着層として機能する第２の金属層５とからなり、且つ、前記第１の金属層４或いは第２の金属層５の少なくとも一方が、前記導電体パターン６，７を構成するＣｕに対する耐拡散バリア機能を有し、前記絶縁層が、前記スルーホールの内壁に形成されるＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる内壁絶縁層と、前記基板１の表面に形成される絶縁樹脂層とからなり、前記導電体パターン６，７が、前記バリア層を介して形成される配線層と、前記スルーホール内に前記内壁絶縁層及びバリア層を介して充填されるビアとからなることを特徴とする実装回路基板。
【００５７】
【発明の効果】
以上の通り、本発明の導電体パターンの形成方法によると、２種類以上の絶縁層と導電体パターンに対するバリア性及び接着性を同時に解決できる上、ウエットエッチングが可能であるため、安価な実装回路基板を製造することができ、高性能電子機器の低コスト化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図６】本発明の第２の実施の形態の図５以降の製造工程の説明図である。
【符号の説明】
１ 基板
２ 絶縁層
３ 絶縁層
４ 第１の金属層
５ 第２の金属層
６ 導電体パターン
７ 導電体パターン
１１ シリコン基板
１２ ポリイミド膜
１３ レーザ光
１４ 開口部
１５ レジストマスク
１６ ブラインドビア
１７ ＳｉＯ2 膜
１８ レジストマスク
１９ Ｗ層
２０ Ｃｒ層
２１ Ｃｕメッキシード層
２２ メッキフレーム
２３ Ｃｕビア
２４ Ｃｕ配線層
２５ Ｃｕ配線層
２６ Ｃｒ層
２７ Ｃｏ層
Claims (5)
- 基板の表面に絶縁樹脂層を形成する工程と、前記基板にスルーホールを形成する工程と、前記スルーホールの内壁にＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる絶縁層を形成する工程と、前記基板の同一面上に設けた前記絶縁樹脂層及び前記絶縁層の露出部上にバリア層を形成する工程と、前記バリア層上にＣｕまたはＣｕを主成分とする導電材料からなる導電体パターンを形成する工程と、前記バリア層の露出部をウェットエッチングする工程とを有する導電体パターンの形成方法において、前記バリア層が、前記絶縁樹脂層と前記絶縁層に対する接着層として機能する第１の金属層と、前記導電体パターンに対する密着層として機能する第２の金属層とからなり、且つ、前記第１の金属層或いは第２の金属層の少なくとも一方が、前記導電体パターンを構成するＣｕに対する耐拡散バリア機能を有し、前記導電体パターンが、前記絶縁樹脂層及び前記バリア層を介して形成される配線層と、前記スルーホール内に前記絶縁層及びバリア層を介して充填されるビアとを含むことを特徴とする導電体パターンの形成方法。
- 前記配線層と前記ビアとを同時に形成することを特徴とする請求項１記載の導電体パターンの形成方法。
- 前記絶縁樹脂層が、ポリイミド、ポリベンゾオキサゾール、ベンゾシクロブテン、ポリアミドイミド、ポリエーテルイミド、或いは、エポキシ樹脂のいずれかであることを特徴とする請求項１または２に記載の導電体パターンの形成方法。
- 前記第１の金属層が、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、或いは、Ｎｉのいずれかからなり、また、第２の金属層が、Ｃｒ、Ｔｉ、Ｃｏ、或いは、Ｎｉのいずれかからなることを特徴とする請求項１乃至３のいずれか１項に記載の導電体パターンの形成方法。
- スルーホールが形成された基板、前記基板の同一面上に設けた絶縁層、前記絶縁層の露出部上に設けられたバリア層、及び、前記バリア層上に設けられたＣｕまたはＣｕを主成分とする導電材料からなる導電体パターンを備えた実装回路基板であって、前記バリア層が、前記絶縁層に対する接着層として機能する第１の金属層と、前記導電体パターンに対する密着層として機能する第２の金属層とからなり、且つ、前記第１の金属層或いは第２の金属層の少なくとも一方が、前記導電体パターンを構成するＣｕに対する耐拡散バリア機能を有し、前記絶縁層が、前記スルーホールの内壁に形成されるＳｉＯ 2 或いはＳｉ 3 Ｎ 4 のいずれかからなる内壁絶縁層と、前記基板の表面に形成される絶縁樹脂層とからなり、前記導電体パターンが、前記バリア層を介して形成される配線層と、前記スルーホール内に前記内壁絶縁層及びバリア層を介して充填されるビアとからなることを特徴とする実装回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193109A JP4228270B2 (ja) | 2002-07-02 | 2002-07-02 | 導電体パターンの形成方法及び実装回路基板 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193109A JP4228270B2 (ja) | 2002-07-02 | 2002-07-02 | 導電体パターンの形成方法及び実装回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004039781A JP2004039781A (ja) | 2004-02-05 |
| JP4228270B2 true JP4228270B2 (ja) | 2009-02-25 |
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ID=31702143
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193109A Expired - Fee Related JP4228270B2 (ja) | 2002-07-02 | 2002-07-02 | 導電体パターンの形成方法及び実装回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4228270B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4517712B2 (ja) * | 2004-04-27 | 2010-08-04 | ソニー株式会社 | インターポーザにおけるビヤホールの形成方法 |
| JP2006080295A (ja) * | 2004-09-09 | 2006-03-23 | Sony Corp | 配線基板の製造方法および半導体モジュールの製造方法 |
| US7919409B2 (en) * | 2008-08-15 | 2011-04-05 | Air Products And Chemicals, Inc. | Materials for adhesion enhancement of copper film on diffusion barriers |
-
2002
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| Publication number | Publication date |
|---|---|
| JP2004039781A (ja) | 2004-02-05 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071228 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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