JP4228050B2 - 可変閾スライサ段を備える受信機及び該スライサ段の閾レベルを更新する方法 - Google Patents
可変閾スライサ段を備える受信機及び該スライサ段の閾レベルを更新する方法 Download PDFInfo
- Publication number
- JP4228050B2 JP4228050B2 JP2002555055A JP2002555055A JP4228050B2 JP 4228050 B2 JP4228050 B2 JP 4228050B2 JP 2002555055 A JP2002555055 A JP 2002555055A JP 2002555055 A JP2002555055 A JP 2002555055A JP 4228050 B2 JP4228050 B2 JP 4228050B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- demodulated
- bit rate
- slicer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Transmitters (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Error Detection And Correction (AREA)
- Radar Systems Or Details Thereof (AREA)
- Optical Communication System (AREA)
Description
【発明の属する技術分野】
本発明は、可変閾スライサ段を備える受信機及び該スライサ段の閾レベルを更新する方法に関する。本発明は、専らではないが、特にはDECT及びブルートゥース伝送に使用されるGFSKのような多レベル変調FSK方法への用途を有する。
【0002】
【従来の技術】
米国特許第5,670,951号明細書は、信号電圧をデジタル値に変換するアナログ/デジタル変換器と、上記デジタル値を追跡して当該信号の高及び低電圧に関連した山及び谷値を決定する山部及び谷部カウンタとを有するシンボル検出器を備えるような4レベル周波数変調受信機を開示している。計算回路が、上記山及び谷値に基づいて上側、下側及び中間閾値を計算する。デコーダは、これら上側、下側及び中間閾値に従ってデータシンボルを発生する。
【0003】
米国特許第5,825,243号明細書は、多レベル信号を復調する方法及び装置を開示しており、これらにおいて、入力された多レベル振幅変調アナログ信号はアナログ/デジタル変換器(ADC)を用いてデジタル信号に変換される。閾発生器が、複数の閾レベルを上記デジタル信号に基づいて算出する。復調器は、上記デジタル信号を複数の閾レベルに従って該デジタル信号のレベルに応じた信号へ復調する。更に詳細には、8つの最大値と8つの最小値とが記憶され、各々の平均が決定され、平均の最大及び最小値を用いて、3つの閾値が差分、除算及び減算を含む算術演算により決定される。
【0004】
これらの先行する特許明細書は、シンボル検出器の閾レベルを、受信信号の高い及び低い(即ち、山及び谷の)値を追跡し、これらの値を算術的に操作して高、低及び中間閾値を決定することに基づいて調整する方法を開示している。しかしながら、このようにして閾値を決定することが、最適なシンボル検出を与えることにならないような状況が存在する。これは、ピークのズレが低変調指数の過度なフィルタ処理により妥協されたGFSK(Gaussian Frequency Shift Key)変調データを復調する場合に発生し得る。復調されたデータのアイ図はISI(シンボル間干渉)により影響され、アイを閉じさせる。低変調指数も、アイ図に悪く影響する。アイ図が減少すると、如何なる所与のSNR(信号対雑音比)におけるBER(ビットエラー率)も上昇するであろう。これの結果は、閾値が最適でないためにシンボル検出の間にエラーが発生し得るということである。
【0005】
【発明が解決しようとする課題】
本発明の一つの目的は、当該信号の変調特性に関係するアイ図のアイ開口を開げることにある。
【0006】
【課題を解決するための手段】
本発明の一態様によれば、信号の値を決定する方法において、調整可能な複数の閾値を記憶し、復調された入力信号をオーバーサンプリングし、復調されたビットレートストリームを形成するビットレート信号を供給するために前記オーバーサンプリングされた復調された入力信号のサンプルを積分することにより、前記復調された入力信号から前記復調されたビットレートストリームを得、ビットスライサにおける前記調整可能な複数の閾値のうちの選択された一つであって、少なくとも2であるN個の先行して検出されたビットを使用して選択された一つと現在のビットレート信号とを比較することにより、前記復調されたビットレートストリームにおける現在のビットの値を検出し、前記調整可能な複数の閾値のうちの選択された一つの値と同時に比較されるビットレート信号の各々を積分することにより各々が形成される前記調整可能な複数の閾値のうちの選択された一つの値を更新するために前記ビットスライサに現在印加されているビットレート信号を使用する、ことを含む方法であって、さらに、複数のデフォルト閾値を記憶し、少なくともN個の先行して検出されたビットと、前記ビットスライサにより決定される現在の検出されたビットとにより形成されるビットシーケンスに従って前記複数のデフォルト閾値のうちの一つを選択し、現在のdcオフセット推定値を生成するために、前記複数のデフォルト閾値のうちの選択された一つから現在のビットレート信号を減算し、現在のdcオフセット推定値と、複数の先行するdcオフセット推定値とから平均dcオフセット推定値を得、現在の復調ビットの値の検出において前記平均dcオフセット推定値を使用する、ことを含む方法が提供される。
【0007】
本発明の他の態様によれば、調整可能な複数の閾値を記憶するための手段と、復調された入力信号をオーバーサンプリングするためのオーバーサンプリング手段と、復調されたビットレートストリームを形成するビットレート信号を供給するために前記オーバーサンプリングされた復調された入力信号のサンプルを積分するための積分手段とを含み、前記復調された入力信号から前記復調されたビットレートストリームを得るための手段と、前記復調されたビットレートストリームにおける現在のビットの値を検出するためのビットスライサであって、前記復調されたビットレートストリームのための信号入力端と、前記ビットスライサにおける前記調整可能な複数の閾値のうちの選択された一つのための閾値入力端とを備える前記ビットスライサと、少なくとも2であるN個の先行して検出されたビットを使用して前記調整可能な複数の閾値のうちの一つを選択するための手段と、前記調整可能な複数の閾値のうちの選択された一つの値と同時に比較されるビットレート信号の各々を積分することにより各々が形成される前記調整可能な複数の閾値のうちの選択された一つの値を、前記ビットスライサに現在印加されているビットレート信号を使用して更新するための手段と、を組み合わせて備える受信機であって、さらに、複数のデフォルト閾値を記憶するための手段と、少なくともN個の先行して検出されたビットと、前記ビットスライサにより決定される現在の検出されたビットとにより形成されるビットシーケンスに従って前記複数のデフォルト閾値のうちの一つを選択するための手段と、現在のdcオフセット推定値を生成するために、前記複数のデフォルト閾値のうちの選択された一つから現在のビットレート信号を減算するための手段と、現在のdcオフセット推定値と、複数の先行するdcオフセット推定値とから平均dcオフセット推定値を得るための手段と、現在の復調ビットの値の検出において前記平均dcオフセット推定値を使用するための手段と、を備える受信機が提供される。
【0008】
本発明に係る前記方法によれば、前記ビットスライサにおいて使用される閾値レベルの各々は独立に調整可能となる。また、復調信号を複数の閾値と比較することが可能であることにより、ISIも補償される。
【0010】
【発明の実施の形態】
以下、本発明を、添付図面を参照して例示として説明する。尚、図面において同一の符号は対応する特徴を示すために使用されている。
【0011】
図1に示すGFSK受信機は、アンテナ12に結合された入力端と復調器14に結合された出力端とを備えるrfフロントエンド10を有し、上記復調器は当該受信機のアーキテクチャに応じてデジタル又はアナログとすることができる。DECTの場合は576kHzの(図示の如く)及びブルートゥースの場合は500kHzの帯域幅を持つガウスデータフィルタ16が、復調器14の出力端に結合されている。積分及び制動(ダンプ)段18が、データフィルタ16の出力端と可変閾スライサ20の入力端とに結合され、上記スライサは検出されたビット用の出力端34を有している。
【0012】
可変閾スライサ20はスライサ即ち比較器22を有し、該スライサは、前記段18からの信号Sn用の第1入力端24と、位置P1ないしP4を有する4位置スイッチとして構成された閾レベル選択器28により選択される4つの閾レベルのうちの1つのための第2入力端26とを有している。スライサ22の出力端は2つの直列接続された1ビット遅延段30、32に結合され、後者の出力端33は前記出力端子34に接続されている。スライサ22の出力端上のビットBnは現ビットを表す一方、出力端31及び33上のビットBn−1及びBn−2は1ビット期間及び2ビット期間遅延された2つの直前のビットを各々表す。これら2つの直前ビットBn−1、Bn−2の値は、スライサ22の入力端26に印加されるべき特定の閾レベルTnを選択するために使用される。下記の真理値表は、Bn−1、Bn−2の二進値がレベル選択器28の位置をどの様に決定するかを示している。
【0013】
【表1】
【0014】
このように、現ビットに先行する上記2つのビットの値が現在の閾レベルを決定する。
【0015】
閾レベルの値は、閾推定段36により供給される。該段36は、説明の便宜上、位置P1ないしP4を有するような4位置閾選択スイッチ38を備え、これら位置は上記選択器28の閾位置と対応している。スイッチ38への入力信号は、積分及び制動段18からの信号Snを有している。ノイズの影響を低減するために1000ビット程度又はそれ以上の時定数を持つ長時定数積分器40ないし43が、段36及び28の位置P1−P1、P2−P2、P3−P3及びP4−P4の各々の間に接続されている。スイッチ38により決定される位置も、ビットBn−2及びBn−1の値により選択される。このように、スライサ22の入力端26に供給される閾レベルは、信号Snにより更新されているレベルでもある。
【0016】
可変閾スライサ20は、出力電力スペクトルが隣接するチャンネルへの放射を抑圧するために帯域制限されるような、GFSKの如きデジタル変調技術の特徴に対抗することを意図している。低変調指数及び狭帯域前置変調フィルタ処理の使用による周波数偏差の結果としての制限は、重大なISIを生じさせ得、斯かるISIに対しては、弁別器検波のような非コヒーレント復調技術は特に耐性がない。DECT及びブルートゥースの場合、両者は0.5に等しいBT(帯域幅−ビット周期)を有し、0.28なる最小の指定された変調指数mにおけるブルートゥースは最も厳しいISIを有する。
【0017】
ISIは、現ビットBnが隣接ビットにより影響されるようにする。0.5なるBTを持つGMSK変調の場合、先行ビットBn−1が支配的であり、Bn−2は幾らかの影響を有し、Bn−3は非常に僅かな影響しか有さない。各ビット判定に関し、先行する系列のビットに起因するISIの正味の影響が正のバイアスを生じさせる場合は正となり、負のバイアスが存在する場合は負となるようなスライサ閾が選択される。図1においては、充分な分解能で以って閾を選択するのに、最後の2つの先行するビットBn−1及びBn−2のみが必要とされる。スライサ20は、最後の2つの検出されたビットが11、01、10又は00であったかに従って閾を選択する。このように、各ビット判定は4つの閾のうちの1つの選択しか必要としない。
【0018】
デジタル復調器14の出力は時間離散的波形であり、振幅がGFSK変調されたデータを表す。実際には、復調された信号はデータレートの例えば20倍でサンプリングされ、各ビットはISIにより隣接するビットに広げられる。この情報を解析するために、最新のビットにより生じされられたものにより支配される位相の変化の推定値を生成するような積分関数が使用される。積分及び制動段18は保持機能を有し、これにより、積分器の出力は2ビット期間の終了時に保持されると共に、次いでリセットされる。図2は復調されたGMSK信号のアイ図を示す一方、図3は、この信号を積分すると共に2ビット(40サンプル)毎にリセットされるような積分器の出力を示している。
【0019】
図2に示すアイパターンは、m=0.35のブルートゥース受信機モデルを用いて理想的な無雑音シミュレーションにより生成された。図3に示す積分された波形がマーク−スペース・シーケンスに依存した限られた数の経路に従っていることが分かる。現ビットBnにより及び益々少ない量だけ先行の3つのビットBn−1、Bn−2、Bn−3により規定されるような16個の曲線が存在する。16個のレベルの僅かなぼやけは、更に早いビットの結果である。先行する2つのビットBn−1及びBn−2が共に1であった場合に辿る経路は、1111、0111、1110及び0110の符号が付された破線により示されている。ビット判定を実行し、現ビットBnを推定するために、積分され且つ保持された値は、先行する2つの検出されたビットに依存して選択された閾と比較される。ビットBn−1及びBn−2が共に1であった場合に対する最適な判定閾値は、当該特定のビット系列に対して発生し得る4つの積分され且つ保持された値の中間(平均)である。これは、この閾値においては、マーク及びスペースの間の信号経路の距離が等しく、マーク及びスペースの何れに向かってもバイアスが存在しないからである。実際には、この技術は、図2における網状陰影の付された面積A、B、Cに比例した量によりノイズマージンを最大化することに等しい。他の3つの判定閾値も、4つの適切なレベルを平均することにより同様に推定することができる。ビット判定はビット毎に必要とされるので、実用的実施例においては、各々が交互のビットの後にリセットされるような、2つの2ビット積分及び保持フィルタ機能が必要である。
【0020】
可変閾スライサ20は、当該信号を長時定数フィルタ(積分器)を用いて処理する。これは、信号をデータレートで単にサンプリングする、もっと一般的な方法よりも良好な方法を用いて信号を収集する助けとなる。該積分器は厳しいノイズ低減メカニズムももたらす。上記積分器の出力は最新の2つのビットに起因する周波数の変化により支配されるので、該積分器は実効的にシンボル間干渉を誇張している。結果として、積分及び保持部の出力が単一の近零閾値と比較されるとしたら(零閾スライサにおけるように)、一層多くのビットエラーが存在するであろう。しかしながら、積分及び保持部の出力は実際には複数の非零閾値とISIを補償するような態様で比較されるので、全体として性能の改善が存在する。
【0021】
図4は、可変閾スライサ20を備える受信機の一層詳細な実施例を図示し、該スライサは、推定されるべき閾値を選択するために、閾値L11、L01、L10及びL00を現ビットBn並びに3つの先行するビットBn−1、Bn−2及びBn−3を用いて決定する。
【0022】
図1と比較して、積分及び制動段18は2つの交互にリセットされる積分及び制動段18A、18Bを有するが、これら段はビット周期毎に信号を供給することができ、該信号は2つの先行するビット期間にわたるデジタル信号値に基づくものである。スイッチ40はビット周期毎に切り換えられて、上記段18A、18Bの出力端をスライサ22の入力端24に交互に接続する。
【0023】
マスタクロック42は、ビットレートの倍数となるような周波数を持つクロック信号を供給する。該クロック信号の復調器14の出力とのタイミング同期は、同期段44において実行される。該段44はビット毎トグル段46に結合され、該ビット毎トグル段はスイッチ40に結合された第1出力端48と2ビット毎リセット段52に結合された第2出力端50とを有している。該段52は、第1に積分及び制動段18Aのリセット入力端に結合され、第2に出力端が積分及び制動段18Bのリセット入力端に結合された1ビット遅延段54に結合されている。該遅延段54を設けたことにより、段18A及び18Bがビット周期毎に交互にリセットされることが可能になる。
【0024】
可変閾スライサ20は、或る点では図1に示したものと類似している。しかしながら、選択される閾値を最も最近の及びそれに先行する3つのビット値Bn、Bn−1、Bn−2及びBn−3の平均に基づいて推定するために、3つの1ビット遅延段30、32、56が前記スライサの出力端23に直列に接続されている。これら遅延段30、32及び56は、出力端31、33及び57を各々有している。
【0025】
図1におけるように、現ビットに先行する2つのビットBn−1及びBn−2の値が、スライサ22の入力端24に供給される積分及び保持信号と比較されるべき閾値を選択するために使用される。
【0026】
各ビット判定の後、最新の積分及び保持信号は、全体として符号60により示す16個の平均推定器の1つに供給され、その平均値が更新される。関連する平均推定器は、判定段58により最新のビット判定Bn並びに3つの先行するビット判定Bn−1、Bn−2及びBn−3の値に基づいて選択される。或る期間にわたり、平均推定器60は16個の4ビット系列の積分及び保持出力の平均を発生する。これらの16個のスライド平均手段60の時定数は、1500ビット程度と長く、該時定数は雑音が存在しても安定した値を与えると共にキャリア周波数の如何なる遅いドリフトにも適応するように選択される。
【0027】
4つのスライサ閾値L11、L01、L10及びL00は、各々、16の平均されたレベルのうちの適切な4つの平均である。図4の実施例においては、上記の16の4ビット系列の各々におけるビットBn−1、Bn−2の値が、4ビット値の何れが平均されるかを決定する。図4を検討することにより、第1加算段62が自身の4つの入力を*11*平均推定器から抽出し、第2加算段64が*01*平均推定器を利用し、同様に、第3及び第4加算段66及び68が*10*及び*00*平均推定器を各々利用していることが分かるであろう。割る4段72、74、76及び78は、第1ないし第4加算段62ないし68の平均を各々導出し、これら平均を長時定数積分段40ないし43に供給する。開始時に、積分段40ないし43は入力端80に印加されるデフォルト閾値で以ってプリロードされる。
【0028】
図5は、16の平均されたレベル1111ないし0000並びに斯かる平均されたレベルから計算される4つの判定レベル11、01、10及び00のシミュレーションを示している。一例として、閾11=(1111+1110+0110+0111)/4となる。この図は、閾が変調指数と線形に変化することを示している。
【0029】
前記段44(図4)により確立されるタイミング同期は重要である。何故なら、BERを最小化するために、精密な積分開始及び終了点が図2に示すアイパターンの開始及び終了と一致するように選択されるのを可能にするからである。実際には、同期は、通常のデータスライサと、プリアンブルの最初のビットに対して作用するデジタルフェーズロックループ技術とを用いて達成される。
【0030】
図1及び図4に図示する可変閾スライサの同一チャンネル妨害(co-channel interfere)性能を向上させるために、上記積分器は間欠的に動作されて、2つのビットの各々の中間のみで信号を積分する必要がある。他のサンプルに関しては、積分器の出力は一定に保持される。20なるオーバーサンプリング比の場合においては、実験的試験は、最良の同一チャンネル阻止性能は2ビット期間における40サンプルのうちの10番目、30番目及び31番目のサンプルのみが積分されるサンプルである場合に達成されることを示した。より最近に受信されたビットであるものからの2つのサンプルの選択は、より早いビットに対して当該ビットの味方となる根拠を与える。
【0031】
サンプルを選択する変形例においては、個別に加重されたサンプルの異なる組合せを使用することができるように、サンプルに0%と100%との間で重みが付けられる。
【0032】
図6A、6B及び6Cを参照すると、スケーリングの差は別として、積分器の間欠的動作が、連続的な積分(図6B)で発生するのと概ね同一の積分及び保持波形(図6C)を発生することを示すことができる。更に詳細には、図6Aは当該可変閾スライサへ入力される復調信号を示している。図6B及び6Cにおいて、実線波形は当該積分器からの出力であり、鎖線は各2ビット期間の終了時点で保持された当該積分器の出力を示している。図6Bは、2ビットオーバーサンプル波形の全40サンプルの連続積分に関する一方、図6Cはサンプル10、30及び31の間欠的積分に関するものである。
【0033】
オーバーサンプリング比(OSR)と可変閾スライサの性能との間には取り引きが存在する。OSR=20において同一チャンネル妨害が存在しない場合は、可変閾スライサの性能はサンプルの選択を積分することのみによっては劣化しないが、より低いOSRでは、劣化される。この劣化は、所望且つ同一のチャンネルの信号が一緒にうなると共に高調波を生じ、これが上記所望の信号を更に妨害するように偽信号として戻るようになり得ることによると信じられる。例示として、OSRを10から20に増加させることは、ブルートゥースの場合に同一チャンネル阻止を約2dB改善することが分かった。積分のためのサンプルの選択は、このパターンに基づいて如何なる値のOSRに対しても選択することができる。
【0034】
真の復調信号に重畳された変化する且つ不所望なdcは、可変閾スライサの性能に悪影響を与える。斯様な不所望なdcは、選択されたスライサ閾値のエラーに等しいと考えられる。このことは、送信されるデータのパケットの開始時に大きなキャリアのオフセットが存在すると特別な問題となり得る。何故なら、最適な閾値は何れかのパケットの開始時に選択されたデフォルト値とは相違し得、最適な値が確立されるまで高いBERを生じさせ得、該高いBERが全体のパケットを逸しさせかねないからである。
【0035】
図7は、僅か2個の受信されたビット後に、正確なDC推定値を提供することが可能な受信機の実施例を示している。如何なる雑音も最小のフィルタ処理により除去することができ、これによりdcオフセット推定値が急速にドリフトするキャリアに追従するのを可能にする。
【0036】
簡略化のために、図7のうちの図4を参照して説明した部分は再度説明はしない。
【0037】
16個の平均推定器60に供給される4ビット系列は、読取専用メモリ(ROM)100にも供給され、該ROMは開始時に上記平均推定器を初期化すべくライン101上に16個のデフォルト値を供給する。2ビット期間にわたり積分された復調信号は減算段102、104に供給される。上記ROMにより供給される4ビット値により識別された特定の系列に対するデフォルト値は、減算段104において最新の積分され保持された値から減算される。該減算段からの出力は、dcオフセット及び雑音を含む値を有している。このように、単一の積分及び保持値がdcオフセット推定値を供給するために使用され、該推定値はビット系列からは全く独立しており、雑音のみにより影響される。最初のdcオフセット値は最初の受信データから2ビットのみの後に利用可能となり、雑音の影響を除去するには緩やかなフィルタ処理しか必要とされない。各ビット判定の後に新たな4ビット系列が発生されるから、最新の積分及び保持値がROM100からの適切なデフォルト値から減算段104において減算され、dcオフセットの最新の推定値を発生する。dcオフセット推定値のビットレートのストリームは平均化段106に供給され、該段は最終の25ビットにわたる平均dc推定値を得る。該平均dc推定値は単極50kHz帯域幅ローパスフィルタ108においてフィルタ処理され、雑音が除去されたdcオフセット推定値を得る。該dcオフセットは記憶部110に保持され、加算段114の一方の入力端112に供給される。該加算段114の第2入力端116は閾レベル選択器28に結合されている。上記dcオフセットは選択された閾値と合成され、その結果がスライサ22の閾入力端26に供給される。
【0038】
記憶部110からの上記dcオフセット推定値は減算段102へも供給され、該段において上記推定値は前記16個の平均推定器60に供給される積分及び保持値から減算される。この減算を実施する実際的効果は、選択される4つの閾値が、上記の変化するdcオフセットに影響されず、結果として安定した値に落ち着くような積分及び保持値を用いて推定される点にある。これら4つの閾値はdcオフセットとは独立しており、零の周辺で等しく離隔されるであろう。
【0039】
説明を完全にするために、記憶部110に保持されたdcオフセット推定値は、他の例として、AFCループを制御するために使用することもできる。これを実行するために、上記dcオフセット推定値を周波数オフセット推定値に変換するための変換段118が設けられ、上記周波数オフセット推定値を、周波数合成器(図示略)を同調させるために使用することができる。
【0040】
上記dcオフセット推定値はdcオフセット補償のために使用することができ、該dcオフセット推定値に従うAFCは当該受信機を経る遅延よりも高速であり、これによりAFCループは何からの形の発振が生じるのを防止する。
【0041】
図示せぬ変形例においては、記憶部110からのdcオフセット推定値は積分及び保持信号Snから減算され、その結果は、ビットスライサ22の入力端26に直接印加される選択された閾値と比較されるべき該ビットスライサ22の入力端24に供給される。結果として、加算段114は必要とされない。dcオフセット推定値が減算された復調信号Snが、平均推定器60を更新するために利用可能であれば、減算段102は必要とされない。
【0042】
図7に示すdcオフセット推定回路の改善例では、ドリフトの率の推定値が、可変長スライド平均機能の応答性を200ビットから25ビットに変化させるために使用される。減算段104からの出力は他の平均化段120に供給され、該段は200ビットにわたる平均dc推定値を得る。この平均dc推定値は単極50kHz帯域幅ローパスフィルタ122でフィルタ処理される。
【0043】
フィルタ108、122の出力は切換スイッチ124の各極に供給され、該スイッチの出力端は記憶部110に結合される。
【0044】
ドリフト率の推定は、平均化されたdcオフセット推定値をフィルタ108から緩やかな1kHz帯域幅ローパスフィルタ126へ通過させると共に、該フィルタの出力を上記dcオフセット推定値から減算段128において減算してドリフト率を算出することにより見いだされる。急速な、低い又は零のドリフトの指示は、減算段128に結合された段130により得られる。該段130の出力端132は、低/急速ドリフト信号を切換スイッチ124に供給する。また、出力端134はドリフト/非ドリフト信号を記憶部110に供給する。
【0045】
動作時にドリフト率が非常に低いか一定であり、且つ、該ドリフト率が或る選択された雑音閾値より低い場合、4つの閾値に加算されるdcオフセット推定値は一定に保持される。このことは、無雑音信号が閾値に加算されることを保証する。しかしながら、ドリフトが急速であると見なされる場合、dcオフセット推定値は平均化段106を用いて25ビットにわたり平均化することにより決定される。代わりに、ドリフトが低いと見なされる場合、dcオフセット推定値は平均化手段120を用いて200ビットにわたり平均化することにより決定される。段130によりなされる判定は、切換スイッチ124の動作を制御する。
【0046】
図7に示す構成は、dcオフセット推定値が急速なドリフトに応答するが、該ドリフトが小さい場合に正確且つ無雑音であることを保証する。
【0047】
尚、本明細書において単数形の要素は複数の斯かる要素の存在を排除するものではない。更に、“有する”なる文言は記載されたもの以外の他の要素又はステップの存在を排除するものではない。
【0048】
本明細書を読むことにより、当業者にとっては他の変形例が明らかとなるであろう。斯様な変形例は、可変閾スライサを備える受信機及びその部品の設計、製造及び使用において既知であり、且つ、ここで述べた特徴の代わりに又は斯かる特徴に加えて使用することが可能な他の特徴を含むことができる。
【図面の簡単な説明】
【図1】 図1は、本発明に従い製作された可変閾スライサを備えるGFSK受信機の簡略化されたブロック図である。
【図2】 図2は、復調GFSK信号のシミュレーションされたアイ図である。
【図3】 図3は、本発明に従い作製された可変閾スライサの積分器からのシミュレーションされた出力を示す。
【図4】 図4は、4つの閾レベルの各々が4つの平均推定器の平均により決定されるような可変閾スライサを備える受信機のブロック図である。
【図5】 図5は、シミュレーションされた可変閾スライサの閾値を変調指数mの関数として示すグラフである。
【図6A】 図6Aは、可変閾スライサへ入力される復調信号を示すグラフである。
【図6B】 図6Bは、連続した積分器の出力を示すグラフである。
【図6C】 図6Cは、間欠的な積分器出力を示すグラフである。
【図7】 図7は、復調信号出力上に重畳されたDCオフセットを即座に推定するように構成された可変閾スライサを備える受信機のブロック図である。
Claims (15)
- 信号の値を決定する方法において、
調整可能な複数の閾値を記憶し、
復調された入力信号をオーバーサンプリングし、復調されたビットレートストリームを形成するビットレート信号を供給するために前記オーバーサンプリングされた復調された入力信号のサンプルを積分することにより、前記復調された入力信号から前記復調されたビットレートストリームを得、
ビットスライサにおける前記調整可能な複数の閾値のうちの選択された一つであって、少なくとも2であるN個の先行して検出されたビットを使用して選択された一つと現在のビットレート信号とを比較することにより、前記復調されたビットレートストリームにおける現在のビットの値を検出し、
前記調整可能な複数の閾値のうちの選択された一つの値と同時に比較されるビットレート信号の各々を積分することにより各々が形成される前記調整可能な複数の閾値のうちの選択された一つの値を更新するために前記ビットスライサに現在印加されているビットレート信号を使用する、
ことを含む方法であって、さらに、
複数のデフォルト閾値を記憶し、
少なくともN個の先行して検出されたビットと、前記ビットスライサにより決定される現在の検出されたビットとにより形成されるビットシーケンスに従って前記複数のデフォルト閾値のうちの一つを選択し、
現在のdcオフセット推定値を生成するために、前記複数のデフォルト閾値のうちの選択された一つから現在のビットレート信号を減算し、
現在のdcオフセット推定値と、複数の先行するdcオフセット推定値とから平均dcオフセット推定値を得、
現在の復調ビットの値の検出において前記平均dcオフセット推定値を使用する、
ことを含むことを特徴とする方法。 - 請求項1に記載の方法において、前記平均dcオフセット推定値は、前記調整可能な複数の閾値のうちの選択された一つと組み合わせられ、当該組み合わせは、前記ビットスライサの閾値入力端に印加されることを特徴とする方法。
- 請求項1に記載の方法において、前記平均dcオフセット推定値は、前記復調されたビットレートストリームと組み合わせられて、前記ビットスライサの信号入力端に印加されることを特徴とする方法。
- 請求項1に記載の方法において、前記調整可能な複数の閾値のうちの選択された一つを更新する前に、前記平均dcオフセット推定値を前記復調されたビットレートストリームから減算することを特徴とする方法。
- 請求項1に記載の方法において、ドリフト率を推定し、前記平均dcオフセット推定値の前記推定されたドリフト率に対する応答性を調整することを特徴とする方法。
- 請求項1に記載の方法において、前記復調された信号を20程度の整数である係数Mでオーバーサンプリングし、前記少なくとも二つのビット期間の各々におけるM/2サンプルの近傍において少なくとも一つのサンプルを間欠的に積分して、前記複数の閾値のうちの選択された一つと比較されるべき前記ビットレート信号を発生させることを特徴とする方法。
- 請求項1に記載の方法において、前記復調された信号をオーバーサンプリングし、より最近のビット期間からの少なくとも二つのサンプルと先行するビット期間から少なくとも一つのサンプルとを積分して、前記複数の閾値のうちの選択された一つと比較されるべき前記ビットレート信号を発生させることを特徴とする方法。
- 請求項1に記載の方法において、前記オーバーサンプリングされた復調された信号のサンプルを重み付けし、前記重み付けされたサンプルを積分して、前記複数の閾値のうちの選択された一つと比較されるべき前記ビットレート信号を発生させることを特徴とする方法。
- 調整可能な複数の閾値を記憶するための手段と、
復調された入力信号をオーバーサンプリングするためのオーバーサンプリング手段と、復調されたビットレートストリームを形成するビットレート信号を供給するために前記オーバーサンプリングされた復調された入力信号のサンプルを積分するための積分手段とを含み、前記復調された入力信号から前記復調されたビットレートストリームを得るための手段と、
前記復調されたビットレートストリームにおける現在のビットの値を検出するためのビットスライサであって、前記復調されたビットレートストリームのための信号入力端と、前記ビットスライサにおける前記調整可能な複数の閾値のうちの選択された一つのための閾値入力端とを備える前記ビットスライサと、
少なくとも2であるN個の先行して検出されたビットを使用して前記調整可能な複数の閾値のうちの一つを選択するための手段と、
前記調整可能な複数の閾値のうちの選択された一つの値と同時に比較されるビットレート信号の各々を積分することにより各々が形成される前記調整可能な複数の閾値のうちの選択された一つの値を、前記ビットスライサに現在印加されているビットレート信号を使用して更新するための手段と、
を組み合わせて備える受信機であって、さらに、
複数のデフォルト閾値を記憶するための手段と、
少なくともN個の先行して検出されたビットと、前記ビットスライサにより決定される現在の検出されたビットとにより形成されるビットシーケンスに従って前記複数のデフォルト閾値のうちの一つを選択するための手段と、
現在のdcオフセット推定値を生成するために、前記複数のデフォルト閾値のうちの選択された一つから現在のビットレート信号を減算するための手段と、
現在のdcオフセット推定値と、複数の先行するdcオフセット推定値とから平均dcオフセット推定値を得るための手段と、
現在の復調ビットの値の検出において前記平均dcオフセット推定値を使用するための手段と、
を備えることを特徴とする受信機。 - 請求項9に記載の受信機において、前記平均dcオフセット推定値を、前記調整可能な複数の閾値のうちの選択された一つと組み合わせて、当該組み合わせた信号を、前記ビットスライサの閾値入力端に印加するための手段により特徴付けられる受信機。
- 請求項9に記載の受信機において、前記平均dcオフセット推定値を、前記復調されたビットレートストリームと組み合わせて、当該組み合わせた信号を、前記ビットスライサの信号入力端に印加するための手段により特徴付けられる受信機。
- 請求項9に記載の受信機において、ドリフト率を推定するための手段と、前記平均dcオフセット推定値の前記推定されたドリフト率に対する応答性を調整するための手段とにより特徴付けられる受信機。
- 請求項9に記載の受信機において、前記積分手段は、前記オーバーサンプリングされた復調された入力信号のサンプルを少なくとも二つのビット期間にわたって積分すると共に、その結果を、前記ビットスライサの信号入力端と、前記調整可能な複数の閾値のうちの選択された一つの値を更新するための前記手段とに供給する非連続積分及び制動段を備えることを特徴とする受信機。
- 請求項9に記載の受信機において、前記オーバーサンプリング手段は、前記復調された信号を20程度の整数である係数Mでオーバーサンプリングするように構成され、前記積分手段は、少なくとも2である所定数のビットレート期間の各々におけるM/2サンプルの近傍において少なくとも一つのサンプルを間欠的に積分して、前記調整可能な複数の閾値のうちの選択された一つと比較されるべき前記ビットレート信号を発生させるための手段を備えることを特徴とする受信機。
- 請求項9に記載の受信機において、前記オーバーサンプリング手段から得られたサンプルに重み付けするための手段が備えられ、前記積分手段は、前記重み付けされたサンプルを積分して、前記調整可能な複数の閾値のうちの選択された一つと比較されるべき前記ビットレート信号を発生させるように構成されていることを特徴とする受信機。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GBGB0100202.1A GB0100202D0 (en) | 2001-01-04 | 2001-01-04 | Receiver having a variable threshold slicer stage and a method of updating the threshold levels of the slicer stage |
PCT/IB2001/002707 WO2002054692A2 (en) | 2001-01-04 | 2001-12-21 | Variable threshold slicer and a method of dc offset correction in a receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004517557A JP2004517557A (ja) | 2004-06-10 |
JP4228050B2 true JP4228050B2 (ja) | 2009-02-25 |
Family
ID=9906258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002555055A Expired - Fee Related JP4228050B2 (ja) | 2001-01-04 | 2001-12-21 | 可変閾スライサ段を備える受信機及び該スライサ段の閾レベルを更新する方法 |
Country Status (10)
Country | Link |
---|---|
US (1) | US7295630B2 (ja) |
EP (1) | EP1350371B1 (ja) |
JP (1) | JP4228050B2 (ja) |
KR (1) | KR100856815B1 (ja) |
CN (1) | CN1251462C (ja) |
AT (1) | ATE390787T1 (ja) |
DE (1) | DE60133412T2 (ja) |
GB (1) | GB0100202D0 (ja) |
TW (1) | TW521502B (ja) |
WO (1) | WO2002054692A2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7061995B2 (en) * | 2001-10-31 | 2006-06-13 | Intel Corporation | Apparatus and method to generate an adaptive slicer threshold for binary data |
US7340185B1 (en) * | 2002-04-22 | 2008-03-04 | Tyco Telecommunications (Us) Inc. | Optical signal receiver with dual stage soft detection |
US7209671B1 (en) * | 2002-04-22 | 2007-04-24 | Tyco Telecommunications (Us) Inc. | Multiple detector decision receiver |
GB0216703D0 (en) * | 2002-07-18 | 2002-08-28 | Koninkl Philips Electronics Nv | Receiver having a variable threshold slicer stage |
JP3994870B2 (ja) * | 2002-12-12 | 2007-10-24 | 日本電気株式会社 | 多値qamを用いた無線装置及びしきい値推定方法 |
GB0308168D0 (en) * | 2003-04-09 | 2003-05-14 | Koninkl Philips Electronics Nv | Receiver having DC offset voltage correction |
US7254343B2 (en) * | 2003-04-28 | 2007-08-07 | Lucent Technologies Inc. | Method and apparatus for data recovery in an optical transmission system |
US7864889B2 (en) | 2004-06-15 | 2011-01-04 | Robert Bosch Gmbh | Method and system for establishing an adaptable offset for a receiver |
US8238858B2 (en) * | 2005-01-14 | 2012-08-07 | Nec Corporation | Communication device, multi-band receiver, and receiver |
KR100839318B1 (ko) * | 2005-02-16 | 2008-06-17 | 엘지전자 주식회사 | 수신기 내의 슬라이싱 장치 |
KR100701429B1 (ko) * | 2005-09-02 | 2007-03-30 | 한국전자통신연구원 | 수신모듈 및 이를 포함한 수신기 |
GB2435569A (en) * | 2006-02-28 | 2007-08-29 | Phyworks Ltd | Decision feedback equalizer adaption |
JP5168799B2 (ja) * | 2006-03-01 | 2013-03-27 | 日本電気株式会社 | インタフェース回路 |
US20070223571A1 (en) * | 2006-03-27 | 2007-09-27 | Viss Marlin E | Decision-feedback equalizer simulator |
KR101136562B1 (ko) * | 2008-05-30 | 2012-04-17 | 전자부품연구원 | 멀티노드 동시 수신 복조장치 및 방법 |
EP2239860B1 (fr) * | 2009-04-07 | 2012-08-15 | The Swatch Group Research and Development Ltd. | Récepteur de signaux à modulation fsk à grande sensbilité à faible débit |
US8625722B2 (en) | 2010-07-30 | 2014-01-07 | Sensus Usa Inc. | GFSK receiver architecture and methodology |
US20140025385A1 (en) * | 2010-12-30 | 2014-01-23 | Nokia Corporation | Method, Apparatus and Computer Program Product for Emotion Detection |
US9136904B2 (en) * | 2012-08-06 | 2015-09-15 | Broadcom Corporation | High bandwidth equalizer and limiting amplifier |
KR102110841B1 (ko) | 2013-08-01 | 2020-05-14 | 삼성전자주식회사 | 신호 복조를 위하여 임계값을 적응적으로 설정하는 방법 및 장치 |
CN104468431B (zh) * | 2014-12-29 | 2017-07-25 | 珠海全志科技股份有限公司 | 一种蓝牙系统数字信号频偏估计方法和装置 |
US9917713B2 (en) * | 2016-04-27 | 2018-03-13 | Hewlett Packard Enterprise Development Lp | Offset tunable edge slicer for sampling phase amplitude modulation signals |
US9906386B1 (en) * | 2017-01-13 | 2018-02-27 | Cypress Semiconductor Corporation | Frequency estimation, correction and noise suppression for modems |
US11996866B2 (en) | 2022-03-21 | 2024-05-28 | xMEMS Labs, Inc. | Feedback control system achieving high performance via density modulation |
US11695426B1 (en) * | 2022-03-31 | 2023-07-04 | xMEMS Labs, Inc. | SAR ADC and related method |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0681162B2 (ja) * | 1984-03-31 | 1994-10-12 | 日本電信電話株式会社 | デ−タ判定回路 |
US5097486A (en) | 1990-07-31 | 1992-03-17 | Ampex Corporation | Pipelined decision feedback decoder |
JPH0681162A (ja) * | 1992-09-02 | 1994-03-22 | Sumitomo Metal Ind Ltd | 絶縁性と打抜性に優れた絶縁皮膜の形成方法と塗布液 |
US5459762A (en) * | 1994-09-16 | 1995-10-17 | Rockwell International Corporation | Variable multi-threshold detection for 0.3-GMSK |
US5670951A (en) | 1995-07-17 | 1997-09-23 | Motorola, Inc. | Radio communication device and method for generating threshold levels in a radio communication device for receiving four-level signals |
US5825243A (en) | 1995-10-30 | 1998-10-20 | Casio Computer Co., Ltd. | Apparatus and method for demodulating multi-level signal |
US5761251A (en) * | 1995-11-08 | 1998-06-02 | Philips Electronics North America Corporation | Dual automatic gain control and DC offset correction circuit for QAM demodulation |
GB9613228D0 (en) | 1996-06-25 | 1996-08-28 | British Telecomm | Data transmission |
DE19727810C1 (de) * | 1997-06-30 | 1999-02-18 | Siemens Ag | Hochfrequenz-Signalgenerator |
EP1330066A2 (de) | 1997-10-25 | 2003-07-23 | Alcatel | Entzerrerschaltung für digital übertragene Signale |
US6272193B1 (en) * | 1999-09-27 | 2001-08-07 | Genesis Microchip Corp. | Receiver to recover data encoded in a serial communication channel |
-
2001
- 2001-01-04 GB GBGB0100202.1A patent/GB0100202D0/en not_active Ceased
- 2001-12-10 US US10/015,848 patent/US7295630B2/en not_active Expired - Fee Related
- 2001-12-21 CN CNB018060862A patent/CN1251462C/zh not_active Expired - Fee Related
- 2001-12-21 WO PCT/IB2001/002707 patent/WO2002054692A2/en active IP Right Grant
- 2001-12-21 KR KR1020027011581A patent/KR100856815B1/ko not_active IP Right Cessation
- 2001-12-21 EP EP01272771A patent/EP1350371B1/en not_active Expired - Lifetime
- 2001-12-21 JP JP2002555055A patent/JP4228050B2/ja not_active Expired - Fee Related
- 2001-12-21 AT AT01272771T patent/ATE390787T1/de not_active IP Right Cessation
- 2001-12-21 DE DE60133412T patent/DE60133412T2/de not_active Expired - Lifetime
-
2002
- 2002-01-08 TW TW091100138A patent/TW521502B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100856815B1 (ko) | 2008-09-05 |
TW521502B (en) | 2003-02-21 |
KR20020088076A (ko) | 2002-11-25 |
CN1251462C (zh) | 2006-04-12 |
JP2004517557A (ja) | 2004-06-10 |
WO2002054692A3 (en) | 2002-09-12 |
EP1350371A2 (en) | 2003-10-08 |
ATE390787T1 (de) | 2008-04-15 |
GB0100202D0 (en) | 2001-02-14 |
DE60133412D1 (de) | 2008-05-08 |
WO2002054692A2 (en) | 2002-07-11 |
CN1411650A (zh) | 2003-04-16 |
US7295630B2 (en) | 2007-11-13 |
US20020122504A1 (en) | 2002-09-05 |
DE60133412T2 (de) | 2009-04-16 |
EP1350371B1 (en) | 2008-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4228050B2 (ja) | 可変閾スライサ段を備える受信機及び該スライサ段の閾レベルを更新する方法 | |
JP3996593B2 (ja) | 無中間周波受信機におけるスロープ、ドリフト及びオフセットの補償方式 | |
EP2309692B1 (en) | Fast and accurate frame synchronization in FSK based receivers | |
US5459762A (en) | Variable multi-threshold detection for 0.3-GMSK | |
US9912503B2 (en) | Bluetooth signal receiving method and device using improved carrier frequency offset compensation | |
US5313495A (en) | Demodulator for symbols transmitted over a cellular channel | |
EP2309691B1 (en) | Clock regeneration circuit and receiver using the same | |
EP2309690B1 (en) | Fsk receiver | |
US20070217550A1 (en) | System having a signal processor for detection of a signal type | |
US5652541A (en) | Data demodulator employing decision feedback for reference parameter recovery and method used therin | |
JPH07123257B2 (ja) | ディジタルデータ復調装置 | |
KR101089203B1 (ko) | 채널 응답 계산의 개선 | |
EP1787399A1 (en) | Method and apparatus for selecting a channel filter for a communication system | |
EP0983670A2 (en) | Modulation detection method and apparatus | |
US7289589B2 (en) | Maximum likelihood bit synchronizer and data detector | |
KR20060065650A (ko) | 디지털 데이터 전송 방법, 디지털 데이터 수신 장치 및반도체 모듈 | |
JP2000508141A (ja) | チャネル予測装置 | |
EP0960479A2 (en) | Method and apparatus for acquiring and tracking the sampling phase of a signal | |
US6603824B1 (en) | Method for demodulating a carrier wave modulated by a digital symbol sequence | |
NL2024309B1 (en) | Frequency Shift Keying signal demodulator system and method | |
JP4391433B2 (ja) | 回転角度導出装置 | |
KR100465030B1 (ko) | 채널추정장치 | |
WO1999062190A2 (en) | Detection of interfering signal in radio receiver | |
Borah et al. | A robust detector for time-varying, frequency-flat, Rayleigh fading channels |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041021 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070927 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071003 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080930 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081029 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20081014 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |