JP4211149B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、配線基板に直接実装されるフリップチップ型の半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、ディジタルビデオカメラ、携帯型電話、ノート型パーソナルコンピュータ、携帯型情報端末等の携帯型電子機器においては、更なる小型化、軽量化が要請されている。このため、携帯型電子機器の筐体内に配設されるプリント配線基板には、従来から内部に半導体チップが内蔵されたフラット型パッケージを実装する代わりに、フリップチップ型の半導体装置が直接実装されたものがある。このフリップチップ型の半導体装置は、回路素子が形成された半導体基板の表面側に電極パッドが形成され、この電極パッドを外方に臨ませるようにして半導体基板表面に表面保護膜が形成され、この電極パッド上にバリアメタルが形成されてなる。このようなフリップチップ型の半導体装置は、バリアメタル上に半田バンプが形成され、この半田バンプをプリント配線基板のランド部に半田付けすることでプリント配線基板に実装される。
【0003】
【発明が解決しようとする課題】
ところで、このフリップチップ型の半導体装置は、プリント配線基板への実装密度を更に高めるために、実装面積を小さくするとともに、薄型化を図る必要がある。
【0004】
この種の半導体装置の薄型化は、例えば半導体基板の裏面側を薄型化することにより行われる。しかしながら、半導体基板を薄くすると、半導体基板自体が割れやすくなり、その後の取り扱いが非常に面倒になる。また、生産効率の向上を図るため半導体基板の大口径化を図る場合には、半導体基板の機械的強度を十分に確保する必要がある。
【0005】
そこで、本発明は、全体の機械的強度を維持しつつ、全体の薄型化を図ることができる半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、上述した課題を解決すべく、回路素子が形成される半導体基板上に形成された電極部上に半田バンプを形成する工程と、半田バンプを形成した後、半導体基板の表面側を半田バンプを囲むように被覆する第1の封止樹脂膜を形成する工程と、第1の封止樹脂膜を形成した後、半導体基板の裏面側を薄型化加工する工程と、半導体基板を薄型化加工した後、半導体基板の裏面を被覆する第2の封止樹脂膜を形成する工程と、第1の封止樹脂膜と第2の封止樹脂膜とを同時に硬化する工程とを備える。
【0009】
【発明の実施の形態】
以下、本発明が適用されたフリップチップ型の半導体装置の製造方法について図面を参照して説明する。
【0010】
図1に示すように、このフリップチップ型の半導体装置1は、表面側に複数の回路素子が形成されたシリコン等からなる半導体基板2に、外部接続端子となるAl−Cu合金等により形成された電極パッド3がスパッタリング、エッチング等により形成されている。この半導体基板2は、回路素子が形成された表面側と対向する裏面側が機械研削、エッチング等により薄型化加工され、半導体装置1の全体の薄型化を図っている。具体的に、半導体基板2は、半導体基板2の表面に形成された回路素子にダメージを与えることのない程度の厚さ、すなわち50μm〜200μmになるまで薄型化されている。そして、回路素子が形成された半導体基板2の表面には、回路素子が形成された半導体基板2の表面を保護する表面保護膜4が形成されている。表面保護膜4は、ポリイミド膜、シリコン窒化膜等により形成されている。この表面保護膜4には、半導体基板2上に形成された電極パッド3の上部に、電極パッド3と半導体装置1が実装されるプリント配線基板のランド部との接続を図る半田バンプを設けるための開口部5が形成され、電極パッド3は、この開口部5より外方に臨まされている。
【0011】
この開口部5には、開口部5の底面を構成する電極パッド3と接して金属多層膜6が形成されている。この金属多層膜6は、半田と電極パッド3との密着性を向上させるとともに、後述する半田バンプ7からの半田の拡散を防止するバリアメタルとして機能する。また、金属多層膜6は、半田バンプの大きさ、形状等を規制するBLM(Ball Limitting Metal)としても機能する。具体的に、この金属多層膜6は、Cr膜、Cu膜、Au膜をスパッタリング等により順次積層して形成されている。電極パッド3と接触するCr膜は、主として電極パッド3との密着性を確保し、中間膜となるCu膜は、主として後に金属多層膜6上に形成される半田バンプからの半田の拡散を防止し、Au膜は、Cu膜の酸化を防止する。
【0012】
この金属多層膜6上には、半導体装置1が実装されるプリント配線基板のランド部と半田付けにより接続するための高融点半田からなる半田バンプ7が略球状に形成されている。具体的に、この半田バンプ7は、高さが50μm〜100μm程度となるように形成される。
【0013】
この半田バンプ7の周囲には、エポキシ系樹脂等の樹脂材料によりなる第1の封止樹脂膜8が形成されている。この第1の封止樹脂膜8は、半田バンプ7の高さとほぼ同じ高さの膜厚を有するように形成され、多層金属膜6上に形成された略球状の半田バンプ7を補強している。また、第1の封止樹脂膜8は、半導体基板2に形成された表面保護膜4の全面に亘って形成されることで、薄型化された半導体基板2の強度補強をしている。第1の封止樹脂膜8は、表面側が研磨されることで、半田バンプ7を外方に臨ませている。そして、第1の封止樹脂膜8の表面より外方に臨まされた半田バンプ7には、プリント配線基板のランド部と接続を図るための共晶半田が取り付けられている。なお、第1の封止樹脂膜8は、厚みが半田バンプ7の高さより薄く形成して、半田バンプ7の頂部を予め外方に臨ませておいてもよい。
【0014】
また、薄型化加工された半導体基板2の裏面側には、上述した第1の封止樹脂膜8とほぼ同じ厚みを有し、同じ樹脂材料で形成された第2の封止樹脂膜9が形成されている。この第2の封止樹脂膜9は、半導体基板2の表面側に形成された第1の封止樹脂膜8とともに、薄型化された半導体基板2の機械的強度の向上を図っている。また、この第2の封止樹脂膜9は、第1の封止樹脂膜8と同時に硬化される。具体的に、第1及び第2の封止樹脂膜8,9は、略150℃で3時間程度熱処理を施すことにより硬化される。半導体基板2と第1及び第2の封止樹脂膜8,9は、熱膨張率が異なり、半導体基板2には、応力ストレスが加わることになる。このとき、半導体基板2の両面には、第1及び第2の封止樹脂膜8,9が形成されている。したがって、第1及び第2の封止樹脂膜8,9は、半導体基板2のそれぞれの面側に生じる応力ストレスを打ち消すことができ、半導体基板2が熱処理により変形することを防止している。
【0015】
また、半導体基板2の表面側には、第1の封止樹脂膜8より外方に臨まされた高融点半田により形成された半田バンプ7上に、プリント配線基板のランド部に半田付けするための共晶半田ボール10が被着されている。共晶半田ボール10は、半田バンプ7を構成する半田より融点の低い半田が用いられ、プリント配線基板のランド部に接続するため加熱処理を行う際、半田バンプ7が溶融しないようにしている。
【0016】
以上のようなフリップチップ型の半導体装置1は、半導体基板2の裏面側が薄型化加工されていることから、全体の薄型化が図られている。また、この半導体装置1は、半導体基板2のそれぞれの主面側に第1及び第2の封止樹脂膜8,9が形成されていることから、第1及び第2の封止樹脂膜8,9により薄型化が図られた半導体基板2の強度補強がされ、半導体基板2の薄型化に伴う装置全体の機械的強度が落ちることを防止することができる。さらに、この半導体装置1は、半導体基板2の両側に、第1及び第2の封止樹脂膜8,9が形成されていることから、半導体基板2のそれぞれの面側に生じる応力ストレスを打ち消すことができ、第1及び第2の封止樹脂膜8,9を硬化させるときの加熱処理により半導体基板2が変形することを防止することができる。
【0017】
次に、本発明の参考例となる以上のように構成されたフリップチップ型の半導体装置1の製造方法について、図面を参照して説明する。
【0018】
先ず、図2に示すように、既に複数の回路素子が形成されたSi等からなる半導体基板2には、外部接続端子である電極パッド3がスパッタリング、エッチング等により形成される。ここで、半導体基板2は、通常400μm〜625μmの基板厚を有している。次いで、半導体基板2上の全面には、回路素子が形成された表面を保護するためのポリイミド膜、シリコン窒化膜等からなる表面保護膜4が形成される。そして、表面保護膜4には、電極パッド3を外方に臨ませるための開口部5が形成される。この開口部5は、この開口部5の底面を構成する電極パッド3と半導体装置1が実装されるプリント配線基板のランド部とを接続するための接続孔として機能する。そして、この開口部5には、開口部5の底面を構成する電極パッド3と接して金属多層膜6が形成される。具体的に、この金属多層膜6は、Cr膜、Cu膜、Au膜をスパッタリング等により順次積層して形成される。
【0019】
次いで、図3に示すように、表面保護膜4上には、全面に十分に厚いフォトレジスト膜11が形成され、このフォトレジスト膜11には、プリント配線基板のランド部と電極パッド3との電気的な接続を図るための半田バンプ7を形成するための開口部12がフォトリソグラフィにより形成される。この開口部12は、開口部12の底面の多層金属膜6及び多層金属膜6の周囲の表面保護膜4上に、所定の大きさの半田バンプ7を立体的、例えば球状に形成するために必要な半田蒸着膜を被着できる程度の大きさに形成される。
【0020】
次いで、図4に示すように、フォトレジスト膜11上並びに開口部12より外方に臨まされた表面保護膜4及び金属多層膜6上には、半田バンプ7を形成するための半田蒸着膜7a,7bが形成される。この半田蒸着膜7a,7bは、Pb及びSnより組成された高融点半田である。このような半田蒸着膜7a,7bは、フォトレジスト膜11と開口部12内の表面保護膜4及び金属多層膜6上とで分断して形成される。
【0021】
次いで、図5に示すように、不要部分であるフォトレジスト膜11及びフォトレジスト膜11上に形成された半田蒸着膜7bは、リフトオフにより除去され、半田蒸着膜7aのみが、開口部12内の表面保護膜4及び金属多層膜6上に残存される。続いて、図6に示すように、半田蒸着膜7aは、加熱されることで溶融され、金属多層膜6上には、溶融された半田の表面張力により高さが約100μmの略球状の半田バンプ7が形成される。
【0022】
次いで、図7に示すように、半田バンプ7が表面側に形成された半導体基板2は、エッチング等により半導体基板2の表面に形成された回路素子にダメージを与えることがない程度の厚さまで裏面側から薄型化加工される。例えば薄型化加工前において、厚さが400μm〜625μmの半導体基板が、この薄型化加工により50μm〜200μm程度にされる。また、この薄型化加工により半導体基板2の裏面側に不可避的に形成されていた傷が除去される。
【0023】
ここで、図8に、半導体基板2の裏面側をエッチングするスピンエッチング装置21を示す。このスピンエッチング装置21は、図8に示すように、プロセス室22内で回転駆動されるウェハキャリア23と、ウェハキャリア23内に薬液を供給する薬液供給管24と、プロセス室22内に空気(窒素)を供給する空気供給管25と、プロセス室22内から薬液を排出する薬液排出管26と、プロセス室22内から空気を排出する空気排出管27とを備える。このスピンエッチング装置21は、ウェハキャリア23に半導体基板2が裏返しに載置され、ウェハキャリア23が回転駆動された状態で、プロセス室22内に薬液供給管24を介して薬液としてフッ酸、硝酸及び水の混合液が供給されるとともに、空気供給管25より空気が供給される。これにより、半導体基板2の裏面には、プロセス室22内に供給された薬液が付着し、半導体基板2の裏面に付着した薬液は、ウェハキャリア23が回転駆動されることで遠心力により飛散し、半導体基板2の裏面は、均一にエッチングされる。
【0024】
この場合、スピンエッチング装置21の動作条件は、例えば次のように設定される。
【0025】
ウェハキャリアの回転速度 2000rpm
薬液組成 HF:HNO3=1:9
薬液供給量 40 l/分
エッチング後の
半導体基板の基板厚 125μm(削り代 約500μm)
スピンエッチング装置21は、以上のような動作条件により、半導体基板2のエッチング処理を行ったところ、これまでの様々な工程で不可避的に形成された半導体基板2の裏面側に形成された傷が除去されるとともに、半導体基板2を所定の厚さに薄くすることができる。
【0026】
次いで、図9に示すように、半導体基板2の表面側に形成された表面保護膜4上には、半田バンプ7を囲むようにして、エポキシ樹脂等の樹脂材料により形成される液状封止樹脂がスピンコーティングされる。この後、液状封止樹脂は、約100℃で1時間程度予備加熱をすることで、半田バンプ7と同じ高さ、すなわち100μmの第1の封止樹脂膜8を形成する。この第1の封止樹脂膜8は、半導体基板2の表面側を保護するとともに、前工程において、薄型化された半導体基板2の強度補強をする。
【0027】
なお、半導体基板2を薄型化加工するに際しては、上述したスピンエッチング装置21によりエッチングするほか、機械研削(グラインド)、化学的機械研磨(ケミカルメカニカルポリッシュ)、プラズマ処理装置を用いたドライエッチング等によって行っても良い。
【0028】
次いで、半導体基板2の裏面側には、半導体基板2の表面側の第1の封止樹脂膜8と同じ材料、すなわちエポキシ樹脂等の樹脂材料よりなる液状封止樹脂がスピンコーティングされる。この後、液状封止樹脂は、約150℃で3時間程度加熱処理がなされることで、半導体基板2の表面側に形成された第1の封止樹脂膜8とともに完全に硬化され、第1の封止樹脂膜8と同じ厚さの第2の封止樹脂膜9が形成される。この第2の封止樹脂膜9は、半導体基板2の表面側に形成された第1の封止樹脂膜8とともに、薄型化された半導体基板2の機械的強度の向上を図っているとともに、前工程において、裏面側がエッチングされた半導体基板2の裏面側に新たな傷が付かないように、半導体基板2の裏面を保護している。さらに、この第2の封止樹脂膜9は、第1の封止樹脂膜8と同時に同時に硬化される。半導体基板2と第1及び第2の封止樹脂膜8,9は、熱膨張率が異なり、半導体基板2には、応力ストレスが加わることになる。このとき、半導体基板2の裏面側には、表面側に形成された第1の封止樹脂膜8と同じ材料で形成され、同じ厚さの第2の封止樹脂膜9が形成されていることから、第1及び第2の封止樹脂膜8,9を形成するための加熱処理の際、第1及び第2の封止樹脂膜8,9は、半導体基板2のそれぞれの面側に生じる応力ストレスを打ち消すことができ、半導体基板2が熱処理により変形することを防止することができる。
【0029】
そして、図9中点線で示すように、半導体基板2の表面側に形成された第1の封止樹脂膜8は、半田バンプ7の一部を外方に臨ませるため、表面が研磨される。ここで、図10に、第1の封止樹脂膜8の表面を研磨する研磨装置31を示す。この研磨装置31は、図10に示すように、回転軸32ににより回転駆動される定盤33と、定盤33の上面に貼り付けられた研磨布34と、半導体基板2を支持しながら回転駆動するウェハキャリア35と、定盤33上に研磨溶剤を滴下するノズル36とを備える。そして、研磨装置31は、ウェハキャリア35に半導体基板2を第1の封止樹脂膜8を定盤33に貼り付けられた研磨布34に対向させるように取り付け、第1の封止樹脂膜8を研磨布34に押圧しながら半導体基板2を回転駆動することで、第1の封止樹脂膜8を所定量研磨する。これにより、第1の封止樹脂膜8の表面側の一部及び半田バンプ7の頂部側が所定量研磨され、第1の封止樹脂膜8の表面からは、半田バンプ7の一部が外方に臨まされる。
【0030】
この後、第1の封止樹脂膜8より外方に臨まされた高融点半田により形成された半田バンプ7上には、図1に示すように、プリント配線基板のランド部に半田付けするための共晶半田ボール10が被着形成される。この共晶半田ボール10は、半田バンプ7を構成する半田より融点の低い半田が用いられ、プリント配線基板のランド部に接続するため加熱処理を行う際、半田バンプ7が溶融しないようにしている。この共晶半田ボール10は、スクリーン印刷等により半田バンプ7上に共晶半田膜を形成し、この共晶半田膜を半田バンプ7を構成する高融点半田の融点より低温で加熱処理し溶融することで、表面張力により略球状に形成されるとともに、半田バンプ7と接続される。
【0031】
この後、半田バンプ7や第1及び第2の封止樹脂膜8,9等が形成された半導体基板2は、IC毎にチップ状にダイシング等により切り出され、図1に示すような半導体装置1が形成される。
【0032】
以上のような半導体装置1の製造方法によれば、半導体基板2の裏面側が薄型化加工がなされた後、先ず半導体基板2の表面側に予備加熱されることで、第1の封止樹脂膜8が形成され、続いて、半導体基板2の裏面側に第2の封止樹脂膜9を形成するための液状封止樹脂がスピンコーティングされ、この後、高熱で第1及び第2の封止樹脂膜8,9は、同時に加熱硬化される。したがって、半導体基板2と第1及び第2の封止樹脂膜8,9は、熱膨張率が異なり、半導体基板2には、応力ストレスが加わることになるが、半導体基板2の両面には、第1の封止樹脂膜8及び第2の封止樹脂膜9が形成されていることから、第1及び第2の封止樹脂膜8,9を硬化するための加熱処理の際、第1及び第2の封止樹脂膜8,9は、半導体基板2のそれぞれの面側に生じる応力ストレスを打ち消すことができ、半導体基板2が熱処理により変形することを防止することができる。
【0033】
次に、本発明が適用された半導体装置1の製造方法について説明する。なお、図2から図6に示した半田バンプ7を半導体基板2上に形成するまでの工程は、上述した製造方法と同一であるため詳細は省略する。上述した半導体装置1の製造方法は、半導体基板2の薄型化を図った後、表面側に第1の封止樹脂膜8を形成し、裏面側に第2の封止樹脂膜9を形成したものであるが、以下に説明する半導体装置1の製造方法は、半導体基板2の表面側に液状封止樹脂8aを塗布し、流動性を抑える程度に硬化させた後に、半導体基板2の薄型化を図り、この後に、半導体基板2の裏面側に液状封止樹脂を塗布し、続いて加熱処理することで第1及び第2の封止樹脂膜8,9を同時に形成することを特徴とする。
【0034】
すなわち、回路素子が形成された半導体基板2上に電極パッド3が形成され、次いで、半導体基板2上に表面保護膜4が形成され、次いで、電極パッド3を外方に臨ませる表面保護膜4に形成された開口部5に多層金属膜6が形成され、この多層金属膜6上に半田バンプ7が形成されると、図11に示すように、半導体基板2の表面側に形成された表面保護膜4上には、半田バンプ7を囲むようにして、エポキシ樹脂等の樹脂材料により形成される液状封止樹脂8aがスピンコーティングされる。この後、液状封止樹脂8aは、予備加熱がなされ、流動性を抑える程度に硬化される。
【0035】
次いで、図12に示すように、表面側に液状封止樹脂8aが塗布された半導体基板2は、例えば図8に示すスピンエッチング装置21により半導体基板2の表面に形成された回路素子にダメージを与えることがない程度の厚さまで薄型化される。また、このエッチングにより半導体基板2の裏面側は、不可避的に形成されていた傷が除去される。
【0036】
次いで、図12及び図13に示すように、半導体基板2の裏面側には、半導体基板2の表面側の第1の封止樹脂膜8と同じ材料、すなわちエポキシ樹脂等の樹脂材料よりなる液状封止樹脂がスピンコーティングされる。この後、液状封止樹脂は、約150℃で3時間程度加熱処理がなされることで、半導体基板2の表面側に形成された第1の封止樹脂膜8とともに硬化され、第1の封止樹脂膜8と同じ厚さの第2の封止樹脂膜9が形成される。
【0037】
そして、上述した図9に示すように、半導体基板2の表面側に形成された第1の封止樹脂膜8は、半田バンプ7の一部を外方に臨ませるため、表面が研磨される。この後、第1の封止樹脂膜8より外方に臨まされた高融点半田により形成された半田バンプ7上には、図1に示すように、プリント配線基板のランド部に半田付けするための共晶半田ボール10が被着形成される。続いて、半田バンプ7や第1及び第2の封止樹脂膜8,9等が形成された半導体基板2は、IC毎にチップ状にダイシング等により切り出され、図1に示すような半導体装置1が形成される。
【0038】
以上のような半導体装置1の製造方法によれば、半田バンプ7が形成された後、先ず半田バンプ7の周囲に液状封止樹脂8aが塗布され、流動性が抑えられる程度に硬化された後、半導体基板2の薄型化加工が施される。したがって、半導体基板2の薄型化加工を行うとき、半田バンプ7は、液状封止樹脂8aにより保護され、汚損することが防止される。
【0039】
以上のような製造方法により製造された半導体装置1は、次のようにプリント配線基板に実装される。すなわち、図14に示すように、フリップチップ型の半導体装置1は、プリント配線基板16の接点部となるランド部17に、半田バンプ7上に形成された共晶半田ボール10が対向される。ここで、プリント配線基板16は、Cu等で形成されたランド部17を除く表面が半田レジスト18に被覆されているとともに、ランド部17上に、半導体装置1の共晶半田ボール10と同じ共晶半田19がプリコートされている。そして、図14及び図15に示すように、半導体装置1がプリント配線基板16に近接する方向に移動され、リフロー工程により、半導体装置1側の共晶半田ボール10とプリント配線基板16側の共晶半田19がともに溶融され、接合される。
【0040】
かくして、半導体装置1は、プリント配線基板16の所定位置に実装される。半導体装置1の共晶半田ボール10とプリント配線基板16のランド部17上に被着された共晶半田19とは、同じ半田材料で形成されていることから、互いに良く馴染み、確実に半田接合することができる。また、半導体基板2が薄型加工された半導体装置1がプリント配線基板16に実装されることから、半導体装置1が実装されたプリント配線基板16は、小型化、軽量化される。したがって、電子機器の小型化軽量化を図ることができる。
【0041】
なお、半導体装置1のプリント配線基板16への実装方法としては、Auスタッドバンプ、異方性導電膜、導電性ペースト等の接合手段を用いるようにしても良い。
【0043】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、半導体基板と第1及び第2の封止樹脂膜は、熱膨張率が異なり、半導体基板には、第1及び第2の封止樹脂膜を硬化させるときの加熱処理、半田付け時の熱等により応力ストレスが加わることになるが、半導体基板の裏面側には、表面側に形成された第1の封止樹脂膜8と同じ材料で形成され、同じ厚さの第2の封止樹脂膜9が形成されていることから、第1及び第2の封止樹脂膜は、半導体基板のそれぞれの面側に生じる応力ストレスを打ち消すことができ、半導体基板が熱処理により変形し破損することを防止することができる。
【0044】
加えて、本発明に係る半導体装置の製造方法によれば、半田バンプが形成された後、先ず半田バンプ7の周囲に第1の封止樹脂膜が形成され、この後、半導体基板2の薄型化加工が行われることから、半田バンプは、第1の封止樹脂膜により保護され、汚損することが防止される。
【図面の簡単な説明】
【図1】本発明が適用されたフリップチップ型の半導体装置の要部断面図である。
【図2】半導体基板上に電極パッドとバリアメタル膜が形成された状態を示す要部断面図である。
【図3】フォトレジスト膜にバリアメタル上に半田蒸着膜を形成するための開口部が形成された状態を示す要部断面図である。
【図4】フォトレジスト膜及び開口部内に半田蒸着膜が被着された状態を示す要部断面図である。
【図5】半導体基板表面に形成された表面保護膜上に形成されたフォトレジスト膜が除去され、バリアメタル膜上に半田蒸着膜が残存した状態を示す要部断面図である。
【図6】バリアメタル上に半田バンプが形成された状態を示す要部断面図である。
【図7】半導体基板の裏面側が薄型化加工された状態を示す要部断面図である。
【図8】半導体基板の裏面側を薄型化加工するためのスピンエッチング装置の一部切り欠き斜視図である。
【図9】半導体基板の表面側と裏面側に封止樹脂膜が形成された状態を示す要部断面図である。
【図10】半導体基板の表面側に形成された封止樹脂膜の表面を除去する研磨装置の側面図である。
【図11】半導体装置の製造方法の他の例を示し、薄型化加工されていない半導体基板の表面側に封止樹脂膜が形成された状態を示す要部断面図である。
【図12】半導体装置の製造方法の他の例を示し、表面側に封止樹脂膜が形成された半導体基板の裏面側が薄型化加工された状態を示す要部断面図である。
【図13】半導体装置の製造方法の他の例を示し、半導体基板の表面側と裏面側の両側に封止樹脂膜が形成された状態を示す要部断面図である。
【図14】半導体装置をプリント配線基板に実装する直前の状態を示す要部断面図である。
【図15】半導体装置がプリント配線基板に実装された状態を示す要部断面図である。
【符号の説明】
1 半導体装置、2 半導体基板、3 電極パッド、4 表面保護膜、5 開口部、6 金属多層膜、7 半田バンプ、8 第1の封止樹脂膜、9 第2の封止樹脂膜、10 共晶半田ボール、11 フォトレジスト膜、12 開口部、16プリント配線基板、17 ランド部、18 半田レジスト、19 共晶半田、21 スピンエッチング装置、31、研磨装置
Claims (1)
- 回路素子が形成される半導体基板上に形成された電極部上に半田バンプを形成する工程と、
上記半田バンプを形成した後、上記半導体基板の表面側を上記半田バンプを囲むように被覆する第1の封止樹脂膜を形成する工程と、
上記第1の封止樹脂膜を形成した後、上記半導体基板の裏面側を薄型化加工する工程と、
上記半導体基板を薄型化加工した後、上記半導体基板の裏面を被覆する第2の封止樹脂膜を形成する工程と、
上記第1の封止樹脂膜と上記第2の封止樹脂膜とを同時に硬化する工程とを備える半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23005099A JP4211149B2 (ja) | 1999-08-16 | 1999-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23005099A JP4211149B2 (ja) | 1999-08-16 | 1999-08-16 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001053200A JP2001053200A (ja) | 2001-02-23 |
JP4211149B2 true JP4211149B2 (ja) | 2009-01-21 |
Family
ID=16901787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23005099A Expired - Fee Related JP4211149B2 (ja) | 1999-08-16 | 1999-08-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4211149B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7112524B2 (en) * | 2003-09-29 | 2006-09-26 | Phoenix Precision Technology Corporation | Substrate for pre-soldering material and fabrication method thereof |
JP6456232B2 (ja) | 2015-04-30 | 2019-01-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-08-16 JP JP23005099A patent/JP4211149B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001053200A (ja) | 2001-02-23 |
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