JP4197302B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法、及び半導体装置に関する。本発明の半導体装置の製造方法は、基板に形成された貫通孔を介して電気的に接続される表面及び裏面電極を備える化合物半導体装置の製造に好適に用いられる。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device. The method for manufacturing a semiconductor device of the present invention is suitably used for manufacturing a compound semiconductor device having a front surface and a back electrode that are electrically connected through a through-hole formed in a substrate.
携帯情報端末、特に携帯電話等では高周波、高出力で動作するトランジスタなどの半導体装置が不可欠である。係る半導体装置には、一般に、化合物半導体装置が用いられる。化合物半導体装置では、グランドインダクタンス低減及び装置動作時の放熱特性向上を目的として、基板を貫通する貫通孔を通って表面及び裏面電極を電気的に接続する構造が採用されている。 A semiconductor device such as a transistor that operates at a high frequency and a high output is indispensable for a portable information terminal, particularly a cellular phone. A compound semiconductor device is generally used for such a semiconductor device. The compound semiconductor device employs a structure in which the front and back electrodes are electrically connected through a through hole penetrating the substrate for the purpose of reducing ground inductance and improving heat dissipation characteristics during device operation.
図3は、従来の半導体装置の製造方法における貫通孔の形成工程を示す(例えば、特許文献1参照。)。 FIG. 3 shows a process for forming a through hole in a conventional method for manufacturing a semiconductor device (see, for example, Patent Document 1).
まず、基板51表面上に表面電極53を形成し、図3(a)に示す構造を得る。表面電極53は、ヘテロバイポーラトランジスタ(HBT)などのエミッタ電極(図示せず)などに電気的に接続されている。
First, the
次に、基板51裏面上で表面電極53に対向する部位から基板をドライエッチングすることにより、基板51を貫通する貫通孔52を形成する。さらに、ドライエッチングの際に発生するポリマーなどを除去するために、ウェットエッチングを行う。このウェットエッチングの際に、表面電極53にサイドエッチ55が生じる場合がある。この状態を図3(b)に示す。
Next, the substrate 51 is dry-etched from the portion facing the
次に、表面電極53に電気的に接続されるように、基板51裏面上及び貫通孔52内に、裏面電極57を形成し、図3(c)に示す構造を得る。
図3(c)に示すように、ウェットエッチングにより生じたサイドエッチ55は、裏面電極57を形成する工程で埋められない場合がある。この場合、表面電極53の下部に空洞が残ることなる。半導体装置が熱などのストレスを受けたとき、この空洞が種々の不良の原因となる。
As shown in FIG. 3C, the
本発明は、係る事情に鑑みてなされたものであり、サイドエッチの発生を防止することができる半導体装置の製造方法を提供するものである。 The present invention has been made in view of such circumstances, and provides a method for manufacturing a semiconductor device capable of preventing the occurrence of side etching.
本発明の半導体装置の製造方法は、(1)基板表面上に第1絶縁膜を介して表面電極を形成し、(2)第1絶縁膜をエッチングストッパ膜として、基板裏面上で表面電極に対向する部位から基板をエッチングすることにより、基板を貫通して第1絶縁膜に達する貫通孔を形成し、(3)貫通孔を通って、第1絶縁膜をエッチングすることにより、表面電極を基板裏面側に露出させ、(4)表面電極に電気的に接続される裏面電極を基板裏面上及び貫通孔内に形成する工程を備える。 The method for manufacturing a semiconductor device of the present invention includes (1) forming a surface electrode on a substrate surface via a first insulating film, and (2) using the first insulating film as an etching stopper film to form a surface electrode on the back surface of the substrate. Etching the substrate from the opposite part forms a through hole that penetrates the substrate and reaches the first insulating film, and (3) etching the first insulating film through the through hole, And (4) forming a back electrode electrically connected to the front surface electrode on the back surface of the substrate and in the through hole.
本発明の半導体装置の製造方法では、基板に貫通孔を形成する際に、第1絶縁膜をエッチングストッパ膜として用いているので、表面電極にサイドエッチが発生するのを防止することができる。 In the method for manufacturing a semiconductor device of the present invention, when the through hole is formed in the substrate, the first insulating film is used as an etching stopper film, so that side etching can be prevented from occurring on the surface electrode.
本発明の半導体装置の製造方法は、(1)基板表面上に第1絶縁膜を介して表面電極を形成し、(2)第1絶縁膜をエッチングストッパ膜として、基板裏面上で表面電極に対向する部位から基板をエッチングすることにより、基板を貫通して第1絶縁膜に達する貫通孔を形成し、(3)貫通孔を通って、第1絶縁膜をエッチングすることにより、表面電極を基板裏面側に露出させ、(4)表面電極に電気的に接続される裏面電極を基板裏面上及び貫通孔内に形成する工程を備える。 The method for manufacturing a semiconductor device of the present invention includes (1) forming a surface electrode on a substrate surface via a first insulating film, and (2) using the first insulating film as an etching stopper film to form a surface electrode on the back surface of the substrate. Etching the substrate from the opposite part forms a through hole that penetrates the substrate and reaches the first insulating film. (3) Etching the first insulating film through the through hole allows the surface electrode to be formed. And (4) forming a back electrode electrically connected to the front surface electrode on the back surface of the substrate and in the through hole.
まず、上記工程(1)、すなわち、基板表面上に第1絶縁膜を介して表面電極を形成する工程について説明する。 First, the step (1), that is, the step of forming the surface electrode on the substrate surface via the first insulating film will be described.
基板には、例えば、Si、又はGeなどの元素半導体基板、GaAs、GaN、GaP、InP、ZnO、又はZnSeなどの化合物半導体基板などを用いることができる。これらは、単結晶であっても、多結晶であってもよい。 As the substrate, for example, an elemental semiconductor substrate such as Si or Ge, a compound semiconductor substrate such as GaAs, GaN, GaP, InP, ZnO, or ZnSe can be used. These may be single crystals or polycrystalline.
第1絶縁膜は、基板のエッチングの際にエッチングストッパ膜として働く膜からなり、具体的には、窒化シリコン膜又は酸化シリコン膜などの無機絶縁膜などからなる。絶縁膜を介して表面電極を形成しているため、表面電極と基板とを絶縁することができる。第1絶縁膜は、表面電極直下の基板表面上の領域のみに形成されていてよく、基板表面上の全体に形成されていてもよい。 The first insulating film is made of a film that functions as an etching stopper film when the substrate is etched. Specifically, the first insulating film is made of an inorganic insulating film such as a silicon nitride film or a silicon oxide film. Since the surface electrode is formed through the insulating film, the surface electrode and the substrate can be insulated. The first insulating film may be formed only in a region on the substrate surface immediately below the surface electrode, or may be formed on the entire substrate surface.
表面電極は、チタン、白金、又は金などの導電材料を用いて形成することができる。表面電極は、メッキ法又は蒸着法などにより形成することができる。表面電極は、すでに基板上に形成されている半導体装置(より詳しくは、半導体装置の何れかの電極)に電気的に接続されるように形成することができる。また、表面電極を形成した後に、基板上に半導体装置を形成し、表面電極と半導体装置とを電気的に接続するようにしてもよい。半導体装置は、HBT、MESFET、又はHEMTなどからなる。半導体装置が表面電極に接続され、表面電極が後述するように、基板裏面電極に電気的に接続されるので、半導体装置のグランドインダクタンスを低下させることができ、半導体装置の特性を向上させることができる。また、半導体装置、表面電極、及び裏面電極が熱伝導性の高い材料により接続されている場合には、半導体装置で発生した熱が速やかに裏面電極に移動するので、半導体装置の安定動作を確保することができる。 The surface electrode can be formed using a conductive material such as titanium, platinum, or gold. The surface electrode can be formed by a plating method or a vapor deposition method. The surface electrode can be formed so as to be electrically connected to a semiconductor device (more specifically, any electrode of the semiconductor device) already formed on the substrate. Further, after the surface electrode is formed, a semiconductor device may be formed over the substrate, and the surface electrode and the semiconductor device may be electrically connected. The semiconductor device is made of HBT, MESFET, HEMT, or the like. Since the semiconductor device is connected to the front surface electrode and the front surface electrode is electrically connected to the back surface electrode of the substrate as will be described later, the ground inductance of the semiconductor device can be reduced, and the characteristics of the semiconductor device can be improved. it can. In addition, when the semiconductor device, the front electrode, and the back electrode are connected by a material having high thermal conductivity, the heat generated in the semiconductor device quickly moves to the back electrode, ensuring stable operation of the semiconductor device. can do.
次に、上記工程(2)、すなわち、第1絶縁膜をエッチングストッパ膜として、基板裏面上で表面電極に対向する部位から基板をエッチングすることにより、基板を貫通して第1絶縁膜に達する貫通孔を形成する工程について説明する。 Next, the step (2), that is, the first insulating film is used as an etching stopper film, and the substrate is etched from a portion facing the surface electrode on the back surface of the substrate, thereby penetrating the substrate and reaching the first insulating film. The process of forming the through hole will be described.
「基板裏面上で表面電極に対向する部位」には、本発明の方法により基板に貫通孔を形成することができる基板裏面上の部位が含まれる。すなわち、上記部位には、表面電極の直下に対応する基板裏面上の部位のみでなく、本発明の目的を達成できる範囲で表面電極の直下からずれている基板裏面上の部位も含まれる。 The “site facing the front electrode on the back surface of the substrate” includes a site on the back surface of the substrate where a through hole can be formed in the substrate by the method of the present invention. That is, the above-mentioned part includes not only a part on the back surface of the substrate corresponding to a position directly below the front electrode but also a part on the back surface of the substrate that is deviated from directly below the surface electrode as long as the object of the present invention can be achieved.
「エッチング」は、ドライエッチング、ウェットエッチング、又はこれらの組合せからなる。ドライエッチングは、例えば、リアクティブイオンエッチング(RIE)法により行うことができる。ウェットエッチングは、例えば、クエン酸などの有機酸、又はリン酸若しくは硫酸などの無機酸と過酸化水素水との混合液を用いて行うことができる。また、ウェットエッチングは、アンモニア水溶液と、過酸化水素水との混合液を用いて行ってもよい。 “Etching” consists of dry etching, wet etching, or a combination thereof. Dry etching can be performed by, for example, reactive ion etching (RIE). The wet etching can be performed using, for example, an organic acid such as citric acid or a mixed solution of an inorganic acid such as phosphoric acid or sulfuric acid and a hydrogen peroxide solution. The wet etching may be performed using a mixed solution of an aqueous ammonia solution and a hydrogen peroxide solution.
第1絶縁膜をエッチングストッパ膜として用いるので、エッチング工程の条件設定のマージンを大きくすることができ、加工品質を向上させることができる。 Since the first insulating film is used as an etching stopper film, the margin for setting the conditions for the etching process can be increased, and the processing quality can be improved.
本工程は、例えば、(a)基板裏面上で表面電極に対向する部位から基板をドライエッチングすることにより所定の深さの凹部を形成し、(b)凹部を通って基板をウェットエッチングすることにより基板を貫通して第1絶縁膜に達する貫通孔を形成する工程を備える方法により実施することができる。 In this step, for example, (a) a substrate having a predetermined depth is formed by dry etching the substrate from a portion facing the front electrode on the back surface of the substrate, and (b) the substrate is wet etched through the recess. This can be carried out by a method comprising a step of forming a through hole penetrating the substrate and reaching the first insulating film.
具体的には、例えば、まず、基板の厚さの90〜95%程度に対応する深さの凹部をドライエッチングにより形成する。次に、基板の残りとドライエッチングにより発生したポリマーなどの残渣を除去するようにウェットエッチングを行うことができる。第1絶縁膜がエッチングストッパ膜として働くので、ウェットエッチングの際に、表面電極にサイドエッチが発生しない。 Specifically, for example, first, a recess having a depth corresponding to about 90 to 95% of the thickness of the substrate is formed by dry etching. Next, wet etching can be performed so as to remove the remainder of the substrate and residues such as polymer generated by dry etching. Since the first insulating film functions as an etching stopper film, side etching does not occur on the surface electrode during wet etching.
次に、上記工程(3)、すなわち、貫通孔を通って、第1絶縁膜をエッチングすることにより、表面電極を基板裏面側に露出させる工程について説明する。 Next, the step (3), that is, the step of exposing the surface electrode to the back side of the substrate by etching the first insulating film through the through hole will be described.
表面電極にサイドエッチが発生するのを防止するために、エッチングは、ドライエッチングにより行うことが好ましい。ドライエッチングは、例えば、RIE法により行うことができる。 In order to prevent side etching from occurring on the surface electrode, the etching is preferably performed by dry etching. Dry etching can be performed by, for example, the RIE method.
工程(2)又は(3)の後であって、工程(4)の前に、貫通孔の側壁上に側壁絶縁膜を形成する工程(側壁絶縁膜形成工程)を備えることが好ましい。 It is preferable to include a step of forming a side wall insulating film on the side wall of the through hole (side wall insulating film forming step) after the step (2) or (3) and before the step (4).
側壁絶縁膜は、例えば、(a)基板裏面上及び貫通孔内に第2絶縁膜を形成し、(b)基板裏面からリアクティブイオンエッチング法などによるドライエッチングにより第2絶縁膜をエッチングすることにより、貫通孔の側壁上に側壁絶縁膜を形成する工程を備える方法により形成することができる。第2絶縁膜は、窒化シリコン膜又は酸化シリコン膜などの無機絶縁膜などからなる。第1及び第2絶縁膜は、異なる種類の材料で形成されていてもよく、同じ種類の材料で形成されていてもよい。 For example, (a) the second insulating film is formed on the back surface of the substrate and in the through hole, and (b) the second insulating film is etched from the back surface of the substrate by dry etching such as a reactive ion etching method. Thus, it can be formed by a method including a step of forming a sidewall insulating film on the sidewall of the through hole. The second insulating film is made of an inorganic insulating film such as a silicon nitride film or a silicon oxide film. The first and second insulating films may be formed of different types of materials, or may be formed of the same type of materials.
この方法により、側壁絶縁膜を形成する場合、側壁絶縁膜形成工程は、工程(3)の前に行われることが特に好ましい。この場合、上記工程(b)の側壁絶縁膜を形成するためのドライエッチングを行い、続いて、上記工程(3)の第1絶縁膜を除去するドライエッチングを行うことができるので、効率よく両工程を実施することができる。また、工程(b)を行う際に、表面電極は、第1絶縁膜で保護されているので、表面電極がダメージを受けにくいという利点がある。両工程のドライエッチングは、同じ条件で行ってもよく、異なる条件で行ってもよい。 When the sidewall insulating film is formed by this method, the sidewall insulating film forming step is particularly preferably performed before the step (3). In this case, dry etching for forming the sidewall insulating film in the step (b) can be performed, and subsequently, dry etching for removing the first insulating film in the step (3) can be performed. A process can be performed. Moreover, when performing a process (b), since the surface electrode is protected by the 1st insulating film, there exists an advantage that a surface electrode is hard to receive a damage. The dry etching in both steps may be performed under the same conditions or different conditions.
本工程は、工程(3)の後に行うこともできる。この場合、すでに第1絶縁膜が除去されているので、ドライエッチングは、表面電極へのダメージが小さくなる条件で行うことが好ましい。 This step can also be performed after step (3). In this case, since the first insulating film has already been removed, dry etching is preferably performed under the condition that damage to the surface electrode is reduced.
貫通孔の側壁上に側壁絶縁膜を形成し、その上に裏面電極を形成すると、裏面電極は、少なくとも貫通孔の内部では基板と絶縁される。また、上述したように、表面電極も基板と絶縁されている。従って、本発明によると、貫通孔を有する基板と、貫通孔に対向する開口を有するように基板上に形成された絶縁膜と、開口を塞ぐように絶縁膜上に形成された表面電極と、貫通孔の側壁上に形成された側壁絶縁膜と、基板裏面上及び貫通孔内に形成された裏面電極とを備え、裏面電極は、表面電極に電気的に接続される半導体装置が提供される。この半導体装置では、表面電極及び裏面電極は、基板裏面以外では基板と絶縁されているため、基板表面を流れるリーク電流を減少させることができる。「開口を塞ぐ」には、本発明の目的を達成できる範囲であれば、開口の一部を塞ぐ場合も含まれる。 When a side wall insulating film is formed on the side wall of the through hole and a back electrode is formed thereon, the back electrode is insulated from the substrate at least inside the through hole. Further, as described above, the surface electrode is also insulated from the substrate. Therefore, according to the present invention, a substrate having a through hole, an insulating film formed on the substrate so as to have an opening facing the through hole, and a surface electrode formed on the insulating film so as to close the opening; A semiconductor device is provided that includes a sidewall insulating film formed on the sidewall of the through hole, and a back electrode formed on the back surface of the substrate and in the through hole, and the back electrode is electrically connected to the surface electrode. . In this semiconductor device, the front surface electrode and the back surface electrode are insulated from the substrate except for the back surface of the substrate, so that leakage current flowing on the surface of the substrate can be reduced. “Closing the opening” includes a case where a part of the opening is blocked as long as the object of the present invention can be achieved.
次に、上記工程(4)、すなわち、表面電極に電気的に接続される裏面電極を基板裏面上及び貫通孔内に形成する工程について説明する。 Next, the step (4), that is, a step of forming a back electrode electrically connected to the front electrode on the back surface of the substrate and in the through hole will be described.
「基板裏面上」には、基板裏面上の一部も含まれる。
裏面電極は、例えば、チタン、チタンタングステン、白金、又は金などの導電材料を用いて形成することができる。裏面電極は、メッキ法又は蒸着法などにより形成することができる。裏面電極は、表面電極と同じ材料で形成されてもよく、異なる材料で形成されてもよい。
“On the back surface of the substrate” includes a part on the back surface of the substrate.
The back electrode can be formed using a conductive material such as titanium, titanium tungsten, platinum, or gold. The back electrode can be formed by a plating method or a vapor deposition method. The back electrode may be formed of the same material as the front electrode, or may be formed of a different material.
図1は、実施例1に係る半導体装置の製造工程を示す断面図である。以下、図1を用いて、本実施例の半導体装置の製造方法について説明する。 FIG. 1 is a cross-sectional view illustrating the manufacturing process of the semiconductor device according to the first embodiment. Hereinafter, the manufacturing method of the semiconductor device of the present embodiment will be described with reference to FIG.
まず、GaAsからなる基板1表面上に、窒化シリコン膜からなる第1絶縁膜3を介して表面電極5を形成し、図1(a)に示す構造を得る。表面電極5は、基板1表面上に形成されたHBT、MESFET、HEMTなどの半導体装置(図示せず)のグラウンド電極に電気的に接続されている。また、表面電極5は、レジストマスクを利用してメッキ法(メッキ給電メタル+メッキ)あるいは蒸着法により形成される。
First, the
次に、第1絶縁膜3をエッチングストッパ膜として、基板1裏面上で表面電極5に対向する部位から基板1をエッチングすることにより、基板1を貫通して第1絶縁膜3に達する貫通孔7を形成し、図1(b)に示す構造を得る。この工程は、例えば、100μm厚のGaAs基板において90〜95μm設定でドライエッチ(CL2、BCL3ガス使用)を行ったのち十分にマージンを考慮し、ウェットエッチング(10μm以上設定)を行うことにより実施する。ウェットエッチングには、有機酸(クエン酸)又は無機酸(燐酸、硫酸)水溶液と過酸化水素水との混合液を用いることができる。更にはドライエッチング後のポリマー除去も兼ねてアンモニア水溶液と過酸化水素水の混合液が利用されることがある。このウェットエッチングにおいて、第1絶縁膜3がエッチングストッパ膜として働くので、貫通孔7の形成時に、表面電極5にダメージを与えることがなく、かつエッチング工程の条件設定のマージンが大きくなる。
Next, using the first insulating
次に、第1絶縁膜3をRIE法によりエッチングすることにより、図1(c)に示す構造を得る。
Next, the structure shown in FIG. 1C is obtained by etching the first insulating
次に、表面電極5に電気的に接続されるように、基板1裏面上及び貫通孔7内に、裏面電極13を形成し、図1(d)に示す構造を得る。具体的には、基板1裏面より全面にメッキ用給電メタルとしてTi−Au等をスパッタ法あるいは蒸着法により形成した後、Auメッキを施して裏面電極13を形成する。
Next, the
図2は、実施例2に係る半導体装置の製造工程を示す断面図である。以下、図2を用いて、本実施例の半導体装置の製造方法について説明する。 FIG. 2 is a cross-sectional view illustrating the manufacturing process of the semiconductor device according to the second embodiment. Hereinafter, the manufacturing method of the semiconductor device of this embodiment will be described with reference to FIG.
図2(b)の構造を得るまでの工程は、実施例1において、図1(b)の構造を得るまでの工程と同じである。 The process until obtaining the structure of FIG. 2B is the same as the process until obtaining the structure of FIG.
次に、基板1裏面上及び貫通孔7内に窒化シリコン膜からなる第2絶縁膜9を形成し、図2(c)に示す構造を得る。
Next, a second
次に、基板1裏面からRIE法により第2絶縁膜9をエッチングすることにより、貫通孔7の側壁上に側壁絶縁膜11を形成し、さらに、第1絶縁膜3をRIE法によりエッチングすることにより、図2(d)に示す構造を得る。
Next, by etching the second
次に、表面電極5に電気的に接続されるように、基板1裏面上及び貫通孔7内に、裏面電極13を形成し、図2(e)に示す構造を得る。具体的には、基板1裏面より全面にメッキ用給電メタルとしてTi−Au等をスパッタ法あるいは蒸着法により形成した後、Auメッキを施して裏面電極13を形成する。
Next, the
本実施例の製造方法により得られる半導体装置においては、表面電極5下部及び貫通孔7側面の何れの場所においても電極5、13が基板1と接触することがないため、素子内の別(グランド以外)のボンデイングパッド電極あるいは配線メタル等が基板1と接触したとしても、基板1表面近傍を流れるリーク電流の問題は発生しない。
In the semiconductor device obtained by the manufacturing method of the present embodiment, the
1、51 基板
3 第1絶縁膜
5、53 表面電極
7、52 貫通孔
9 第2絶縁膜
11 側壁絶縁膜
13、57 裏面電極
55 サイドエッチ
DESCRIPTION OF
Claims (2)
前記工程(2)と前記工程(3)の間に、(a)基板裏面上及び前記貫通孔内に第2絶縁膜を形成し、(b)基板裏面からドライエッチングにより第2絶縁膜をエッチングすることによって、前記貫通孔の側壁上に側壁絶縁膜を形成する工程を備えることを特徴とする半導体装置の製造方法。 (1) via a first insulating film to form a surface electrode on the surface of the substrate, (2) as a first insulating film an etching stopper film, etching the substrate from a portion facing the surface electrode on the back face of the substrate by, through the substrate a through hole is formed to reach the first insulating film, (3) by dry-etching the first insulating film through the through hole, the surface electrode substrate backside exposed to, provided with a (4) forming on said back electrode board rear surface which is electrically connected to the surface electrode and the through hole,
Between the step (2) and the step (3), (a) a second insulating film is formed on the back surface of the substrate and in the through hole, and (b) the second insulating film is etched from the back surface of the substrate by dry etching. it allows manufacturing method of the through hole semiconductor device you further comprising a step of forming a sidewall insulating film on side walls of the.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004032181A JP4197302B2 (en) | 2004-02-09 | 2004-02-09 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004032181A JP4197302B2 (en) | 2004-02-09 | 2004-02-09 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005223265A JP2005223265A (en) | 2005-08-18 |
JP4197302B2 true JP4197302B2 (en) | 2008-12-17 |
Family
ID=34998635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004032181A Expired - Fee Related JP4197302B2 (en) | 2004-02-09 | 2004-02-09 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4197302B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009050207A1 (en) * | 2007-10-15 | 2009-04-23 | Interuniversitair Microelectronica Centrum Vzw | Method for producing electrical interconnects and devices made thereof |
EP2312619A4 (en) * | 2008-08-07 | 2012-12-12 | Fujikura Ltd | Method for manufacturing semiconductor device |
JP5423572B2 (en) | 2010-05-07 | 2014-02-19 | セイコーエプソン株式会社 | Wiring board, piezoelectric oscillator, gyro sensor, and manufacturing method of wiring board |
JP5927916B2 (en) * | 2012-01-11 | 2016-06-01 | 三菱電機株式会社 | Manufacturing method of semiconductor laser device |
JP6499341B2 (en) * | 2018-03-13 | 2019-04-10 | ラピスセミコンダクタ株式会社 | Semiconductor device |
JP2019204894A (en) * | 2018-05-24 | 2019-11-28 | 東芝メモリ株式会社 | Method of manufacturing semiconductor device, and semiconductor device |
-
2004
- 2004-02-09 JP JP2004032181A patent/JP4197302B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2005223265A (en) | 2005-08-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080702 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080924 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
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LAPS | Cancellation because of no payment of annual fees |