JP4195587B2 - 受発光素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、発光素子から発した光を被検出物に反射させその反射光を受光素子で検出する反射型インタラプタやチルトセンサなどの受発光素子の製造方法に関するものである。
【0002】
【従来の技術】
反射型インタラプタ等の受発光素子では、発光素子が発した光を被検出物に反射させその反射光を受光素子で検出するため、発光素子が発した光が樹脂内で直接受光素子へ到達することを防ぎ、受発光素子のS/N比を向上させるために、発光素子から受光素子への光を遮る遮光壁が必要である。
【0003】
図4(a)〜(d)に従来の受発光素子の製造方法を示す。
受発光素子の製造方法として、図4(a)に示すように、リードフレーム等から成る素子電極ダイパッド部11に、遮光性樹脂を用いたインジェクションモールドにより遮光壁12及び素子の外枠13を形成する。
そして、発光素子であるLED9と受光素子であるPTr(フォトトランジスタ)10を導電性ペーストで素子電極ダイパッド部11にダイボンドを行い搭載し、更にAu線などの導電性材料によりワイヤーボンドを行って各素子の表面電極と素子電極ダイパッド部11を電気的に接続させる(図4(b))。
次に、ディスペンサー14によりエポキシ等の透光性の樹脂を遮光壁12と外枠13の間に注入し(図4(c))、LED9、PTr10、及びAu線を被覆する。さらに、注入されたLED側樹脂部3とPTr側樹脂部4を熱硬化させることで、遮光壁12とそれぞれの外枠13の間のLED9とPTr10を透光性樹脂で封止した受発光素子が形成される(図4(d))。
【0004】
【発明が解決しようとする課題】
上記した従来の受発光素子及びその製造方法では、発光素子から受光素子への直接光を遮る遮光壁は、インジェクションモールドにより金型を用いて作製されるため、金型内で樹脂を隅々まで注入する必要から樹脂通路部の寸法を十分大きく取らざるを得ず、素子サイズが大きくなるという問題があった。また、金型を使っているため、品種の切り替えなどで遮光壁のサイズを変更する場合は別の金型が必要となりコストがかかっていた。
【0005】
本発明は、上記問題点を解消し、受発光素子の小型化ならびに低コスト化を実現することを目的とする。
【0006】
【課題を解決するための手段】
本発明は、基板上に離間して搭載した発光素子と受光素子の間に遮光壁を形成し、前記基板、前記発光素子、及び前記受光素子を一体封止する受発光素子の製造方法において、電極配線が配設された集合基板上に、離間した発光素子と受光素子を1組として複数組をマトリクス状に搭載するとともに、前記発光素子と前記受光素子の間と、周辺部の前記集合基板上に、所定の幅に流動が抑えられる粘度とチクソ性を有する遮光性の液状樹脂を、ディスペンサーを使ったポッティングにより複数回重ねて塗布することで所定の高さの遮光壁と、前記集合基板周辺部に外枠部とを同時に形成する工程と、前記遮光壁及び前記外枠部で囲まれた前記集合基板、前記発光素子、及び前記受光素子上に、透光性樹脂を前記遮光壁以下の高さまで塗布し一体封止する工程と、前記遮光壁を挟んだ前記発光素子と前記受光素子が前記1組単位となるように、一体封止した前記集合基板を切断し、前記基板に分離する工程とを含むことを特徴とする。
【0007】
上記手段により、遮光壁は薄く塗り重ねられて形成されるため、遮光壁の幅、高さ、位置などの制御が容易に可能となる。また、遮光壁は所定の幅に流動が抑えられる粘度とチクソ性を有する遮光性の液状樹脂を複数回重ねて塗布することで形成するため所定の領域で所定の高さに遮光壁を小さく形成することができる。
【0008】
【発明の実施の形態】
本発明により製造した受発光素子の概略構造を図1に示す。図1(a)は斜視図、図1(b)は底面図である。
図1(a)に示すように、例えば、ガラスエポキシ樹脂あるいはセラミックあるいはBTレジンなどの有機材料からなるPWB(Printed Writing Board:プリント配線基板)1表面は、樹脂で形成された遮光壁2を挟んで、遮光壁2以下の高さまで透光性樹脂であるLED側樹脂3とPTr側樹脂4で被覆されている。
【0009】
PWB1表面は銅材などにより所定の電極配線が配設されており、例えば、発光素子としてLED正電極5にLED9を、受光素子としてPTrコレクタ電極7にPTr10を、それぞれ導電性ペーストなどの導電性接着剤で搭載している。また、LED9の表面電極はLED負電極6と、PTr10の表面電極はPTrエミッタ電極8とそれぞれAu線等で電気的に接続している。
【0010】
遮光壁2を形成する樹脂は、遮光性を有するとともに、ポッティングによる塗布により形成するため、所定の幅で所定の高さに壁を形成できるような高粘度かつ高チクソ性の性質を有して流動性が低い樹脂を使用している。このため、遮光壁2は非常に幅の狭い形状となっている(例えば、幅0.5mm、高さ0.65mm)。
【0011】
一方、図1(b)に示すように、PWB1底面は外部基板などと接続するために、LED正電極5、LED負電極6、PTrコレクタ電極7、PTrエミッタ電極8が銅材などにより形成されており、図では示していないがPWB1表面の電極配線とは、PWB1側面あるいはPWB1内のスルーホール配線を介して電気的に接続された状態になっている。
尚、図1で示した遮光壁2の形状や、PWB1とLED9及びPTr10との接続方法、PWB1表裏面のLED正電極5、LED負電極6、PTrコレクタ電極7、PTrエミッタ電極8のパターンなどは図1に拘ることなく種々変更可能である。
【0012】
次に、本発明の受発光素子の製造方法を説明する。
図2は、本発明の受発光素子の製造工程でのLEDとPTrを搭載した集合基板状のPWBの概略図である。
図3は、本発明の受発光素子の製造方法を工程順に示した説明図である。
【0013】
本発明の受発光素子の製造方法として、まず図2に示すように、絶縁性の集合基板状のPWB1に、LED9とPTr10を1組として複数組をマトリックス状に搭載する。
【0014】
図3(a)は、図2の集合基板状のPWB1の一部分(LED9とPTr10の1組)を示している。PWB1の表裏面には銅材等による所定の電極配線パターンが形成されており、図では示していないがPWB1の表裏面の電極配線は、PWB1側面あるいはPWB1内のスルーホール配線を介して電気的に接続している。
PWB1上の電極配線のLED正電極5にLED9を、PTrコレクタ電極7にPTr10をそれぞれ導電性ペーストなどを用いて、複数組マトリクス状に搭載する。そして、LED9の表面電極とLED負電極6、及びPTr10の表面電極とPTrエミッタ電極8をそれぞれAu線等の導電性材料を使ってワイヤーボンディングで接続する。
【0015】
次に、図3(b)に示すように、LED9とPTr10の間のライン上に、遮光性があり、高粘度かつ高チクソ性の樹脂を用いて、遮光壁2をディスペンサー14で樹脂を滴下塗布するポッティングにより形成する。
樹脂の成分は、高粘度、高チクソ性(例えば、粘度:270mmPa・s、チクソ指数:2.54のエポキシ樹脂)で、塗布条件は、ディスペンサー14(例えば、ニードル内径:0.3mm、走行速度:10mm/sec、吐出圧3kgf/cm2)で、高さ約0.1mmずつ6回繰り返し重ねて塗布する。その後、熱硬化(150℃、1時間)させることにより、幅0.5mm、高さ0.65mmの遮光壁2を形成する(図3(c))。
また、遮光壁2を形成するのと同時にPWB1周辺部に、端部に形成される受発光素子のLED側樹脂3あるいはPTr側樹脂4の流出を防止するため外枠部を形成しておく。
【0016】
次に、図3(d)に示すように、遮光壁2を越さない高さまで、透光性樹脂(例えば、エポキシ樹脂)をポッティングにより塗布して、LED側樹脂3とPTr側樹脂4を形成し、PWB1、LED9、PTr10、Au線等を被覆した後、熱硬化させる(例えば150℃、1時間)。
【0017】
以上の工程まで、図2に示した集合基板状のPWB1で形成される。そして、LED9とPTr10が1組単位となるように所定のライン(例えば、XとX’、YとY’)に沿って、LED側樹脂3、PTr側樹脂4、遮光壁2、及びPWB1を切断して、各受発光素子に分割し、図1(または図3(d))に示す受発光素子が形成される。また、PWB1周辺部に形成される受発光素子もこの切断により外枠部は切断除去されるので外枠のない形状となる。
【0018】
尚、本発明の製造方法として、LED9とPTr10をPWB1に搭載する前に遮光壁2を形成しても良い。また、遮光壁2の熱硬化は、LED側樹脂3とPTr側樹脂4の熱硬化と同時に行なっても良い。更に、各樹脂は光硬化性の樹脂を使って、熱硬化ではなく紫外線照射による硬化を用いることも可能である。
【0019】
【発明の効果】
以上説明したように、本発明では、基板上に離間して搭載した発光素子と受光素子の間に遮光壁を形成し、前記基板、前記発光素子、及び前記受光素子を一体封止する受発光素子の製造方法において、電極配線が配設された集合基板上に、離間した発光素子と受光素子を1組として複数組をマトリクス状に搭載するとともに、前記発光素子と前記受光素子の間と、周辺部の前記集合基板上に、所定の幅に流動が抑えられる粘度とチクソ性を有する遮光性の液状樹脂を、ディスペンサーを使ったポッティングにより複数回重ねて塗布することで所定の高さの遮光壁と、前記集合基板周辺部に外枠部とを同時に形成する工程と、前記遮光壁及び前記外枠部で囲まれた前記集合基板、前記発光素子、及び前記受光素子上に、透光性樹脂を前記遮光壁以下の高さまで塗布し一体封止する工程と、前記遮光壁を挟んだ前記発光素子と前記受光素子が前記1組単位となるように、一体封止した前記集合基板を切断し、前記基板に分離する工程とを含むことで、遮光壁は所定の幅に流動が抑えられる粘度とチクソ性を有する遮光性の液状樹脂を複数回重ねて塗布することで形成するため、流動性が少なく所望の狭い領域で所定の高さに遮光壁を形成することができるとともにその形状を保持することができ、更に遮光壁を複数回にわけて薄く塗り重ねることで横方向への樹脂の広がりを防ぎ幅を狭くできる。また、遮光壁形成には金型を必要としないため、遮光壁の幅や高さなどのサイズを変える場合でも、塗布する遮光樹脂の量、ニードル径、段数などを変えることにより遮光壁のサイズ変更が可能となる。また素子サイズの変更が容易に可能であるためサイズ変更毎に設備投資する必要なく低コストで製造が可能である。
【図面の簡単な説明】
【図1】 本発明により製造した受発光素子の概略構造を示したもので、図1(a)は斜視図、図1(b)は底面図である。
【図2】 本発明の受発光素子の製造工程でのLEDとPTrを搭載した集合基板状のPWBの概略図である。
【図3】 本発明の受発光素子の製造方法を工程順に示した説明図である。
【図4】 従来の受発光素子の製造方法を示す。
【符号の説明】
1 PWB
2,12 遮光壁
3 LED側樹脂
4 PTr側樹脂
5 LED正電極
6 LED負電極
7 PTrコレクタ電極
8 PTrエミッタ電極
9 LED
10 PTr
11 素子電極ダイパッド部
13 外枠
14 ディスペンサー
Claims (1)
- 基板上に離間して搭載した発光素子と受光素子の間に遮光壁を形成し、前記基板、前記発光素子、及び前記受光素子を一体封止する受発光素子の製造方法において、
電極配線が配設された集合基板上に、離間した発光素子と受光素子を1組として複数組をマトリクス状に搭載するとともに、前記発光素子と前記受光素子の間と、周辺部の前記集合基板上に、所定の幅に流動が抑えられる粘度とチクソ性を有する遮光性の液状樹脂を、ディスペンサーを使ったポッティングにより複数回重ねて塗布することで所定の高さの遮光壁と、前記集合基板周辺部に外枠部とを同時に形成する工程と、
前記遮光壁及び前記外枠部で囲まれた前記集合基板、前記発光素子、及び前記受光素子上に、透光性樹脂を前記遮光壁以下の高さまで塗布し一体封止する工程と、
前記遮光壁を挟んだ前記発光素子と前記受光素子が前記1組単位となるように、一体封止した前記集合基板を切断し、前記基板に分離する工程とを含むことを特徴とする受発光素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002204065A JP4195587B2 (ja) | 2002-07-12 | 2002-07-12 | 受発光素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002204065A JP4195587B2 (ja) | 2002-07-12 | 2002-07-12 | 受発光素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004047790A JP2004047790A (ja) | 2004-02-12 |
JP4195587B2 true JP4195587B2 (ja) | 2008-12-10 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002204065A Expired - Fee Related JP4195587B2 (ja) | 2002-07-12 | 2002-07-12 | 受発光素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4195587B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4529878B2 (ja) * | 2005-11-18 | 2010-08-25 | セイコーエプソン株式会社 | 光学センサ、インクカートリッジ及びインクジェット装置 |
DE102007009531A1 (de) * | 2007-02-27 | 2008-08-28 | Osram Opto Semiconductors Gmbh | Verfahren zum Herstellen einer Strahlvorrichtung |
JP5624442B2 (ja) * | 2010-11-30 | 2014-11-12 | ローム株式会社 | 光学電子部品、携帯用電子機器、および光学電子部品の製造方法 |
-
2002
- 2002-07-12 JP JP2002204065A patent/JP4195587B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2004047790A (ja) | 2004-02-12 |
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A521 | Written amendment |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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