JP4192336B2

JP4192336B2 - Pattern generation circuit

Info

Publication number: JP4192336B2
Application number: JP14411499A
Authority: JP
Inventors: 太河原崎; 充近藤
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1999-05-24
Filing date: 1999-05-24
Publication date: 2008-12-10
Anticipated expiration: 2019-05-24
Also published as: JP2000339994A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリなどの試験装置に搭載されてアドレスやデータの試験パターンを発生するパターン発生回路に関し、特にプログラミングに従って発生された試験パターンを物理データに変換するためのスクランブル機能を有するパターン発生回路に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭなどの半導体メモリは、データの最小単位である１ビットを記憶するためのメモリセルを、行および列のマトリックス状に配列して備え、各メモリセルには、記憶データの論理値に対応させてハイレベルまたはローレベルの電位が保持される。半導体メモリにデータを記憶する場合、外部のデータとメモリセルに保持される電位とが対応していればよく、必ずしも論理値「１」のデータをハイレベル「Ｈ」の電位として記憶し、論理値「０」のデータをローレベル「Ｌ」の電位として記憶する必然性はない。
【０００３】
つまり、例えば論理値「１」のデータを記憶させる場合、半導体メモリの内部で、そのデータをハイレベル「Ｈ」の電位として保持するかローレベル「Ｌ」の電位として保持するかは任意であり、一般には半導体メモリの設計上の都合でデータと電位との関係が決定される。このため、同一論理値のデータであっても、データ記憶アドレスによってはメモリセルの電位状態が異なる場合がある。
【０００４】
ここで、この種の半導体メモリの不良を解析する場合、内部のメモリセルがどのような電位状態を保持する場合に不良となるかを知ることは、不良原因を解析する上で大きな手がかりとなる。そこで、半導体メモリを評価する場合、プログラミングによって記述された試験パターンのデータとメモリセルに保持される電位とが見かけ上整合するように、パターン発生回路において発生されるデータを物理データに変換するためのデータスクランブル処理が行われている。
【０００５】
このデータスクランブル処理を行うことにより、外部のデータと内部の電位との関係が全アドレス空間にわたって整合し、解析を容易に行うことが可能となる。通常、半導体メモリなどを試験するためのＩＣテスタに搭載されるパターン発生回路は、プログラミングによって記述された試験パターンを半導体メモリ内部のメモリセルの物理的配置関係に合わせた物理データに変換する機能、すなわちデータスクランブル機能を有している。
【０００６】
図３に、従来のパターン発生回路の一例を示す。
図３において、１１はシーケンス制御部であり、図示しない試験プログラムに記述されたパターン発生命令の順序の制御を行うものである。このシーケンス制御部１１は、後述するアドレスパターン発生部１２及びデータパターン発生部１３と制御線Ｃ１２、Ｃ１３で接続されており、制御線Ｃ１２には、アドレスパターン発生部１２に演算を行わせるための演算命令が出力され、制御線Ｃ１３には、データパターン発生部１３で演算を行わせるための演算命令が出力される。
【０００７】
アドレスパターン発生部１２及びデータパターン発生部１３は、シーケンス制御部１１から制御線Ｃ１２，Ｃ１３を介して出力される演算命令がそれぞれ入力される。アドレスパターン発生部１２及びデータパターン発生部１３は、試験パターンを発生するための専用の四則演算を行う回路を有し、シーケンス制御部１１から入力される演算命令で指定された演算を行って試験パターンを出力する。
【０００８】
データスクランブル部１５は、アドレスパターン発生部１２と信号線Ａ１２で接続され、またデータパターン発生部１３と信号線Ｄ１３で接続されている。データスクランブル部１５には、アドレスパターン発生部１２で演算されたアドレス信号が信号線Ａ１２を介して入力されると共に、データパターン発生部１３で演算されたデータ信号が信号線Ｄ１３を介して入力される。データスクランブル部１５は、アドレスパターン発生部１２から入力されるアドレス信号に対応させて、データパターン発生部１３から入力されるデータ信号を、図示しない被測定対象である半導体メモリに適合する物理データに変換し出力する。
【０００９】
位相調整部１６は、アドレスパターン発生部１２と信号線Ａ１２で接続され、この信号線Ａ１２を介して、アドレスパターン発生部１２で演算されたアドレス信号を入力する。位相調整部１６は、アドレスパターン発生部１２で演算されたアドレス信号を、データスクランブル回路１５の出力データ信号の位相に合わせて出力する。
【００１０】
以下、この従来技術にかかるパターン発生回路の動作を説明する。
図４は、このパターン発生回路のタイムチャートである。同図において、ａ１，ａ２，…は、アドレス信号で、ｄ１，ｄ２，…は、データ信号、ｄｓ１，ｄｓ２，…は、データスクランブル部１５で変換された物理データである。例えばアドレスａ１に対するデータがｄ１で、変換後のデータがｄｓ１である。
【００１１】
上記構成において、パターン発生回路が動作を開始すると、シーケンス制御部１１は、予め設定された試験プログラムに従って、試験パターンを発生させるための演算命令を、アドレスパターン発生部１２とデータパターン発生部１３とにそれぞれ出力する。
アドレスパターン発生部１２は、シーケンス制御部１１から演算命令を受け取ると、この命令に応じた演算を行って、図４（最上段の波形）に示すようなアドレス信号を生成し、このアドレス信号をデータスクランブル部１５と位相調整部１６とに出力する。
【００１２】
一方、データパターン発生部１３は、シーケンス制御部１１から演算命令を受け取ると、この演算命令に応じた演算を行って、図４（上から２段目の波形）に示すようなデータ信号を生成し、このデータ信号をデータスクランブル部１５に出力する。
データスクランブル部１５は、アドレスパターン発生部１２からアドレス信号を受け取り、データパターン発生部１３からデータ信号を受け取ると、データ信号をアドレス信号に対応させて、図４（上から３段目の波形）に示すような物理データに変換する。この変換された物理データが被測定対象に供給されるデータとなる。
【００１３】
位相調整部１６は、アドレスパターン発生部１２からアドレス信号を受け取ると、図４（上から４段目の波形）に示すように、このアドレス信号の位相を、データスクランブル部１５から出力されるデータ信号の位相と合うよう調整して、このアドレス信号を出力する。この位相が調整されたアドレス信号が被測定対象に供給されるアドレスとなる。
シーケンス制御部１１が試験プログラムに従って予め設定された時間間隔で次々に演算命令を出力することにより、上記パターン発生回路が一連の動作を繰り返して次々と試験パターンを出力する。
【００１４】
この従来のパターン発生回路によれば、データスクランブル部１５は、その都度アドレスパターン発生回路１２とデータパターン発生回路１３からそれぞれアドレス信号とデータ信号とを入力して、これらを対応づけて物理データを生成するものであるため、アドレスパターン発生回路１２とデータパターン発生回路１３から出力される位相を合わせる必要がある。このため、同じ位相で演算されたアドレスに対してのみ、データの物理変換が可能となっている。
【００１５】
【発明が解決しようとする課題】
ところで、半導体メモリなどの被測定対象の中には、入力するアドレスに対して位相の遅れたデータを要求するものがある。このような場合、プログラミングによって対応しようとすると、アドレスパターン発生回路１２が発生するアドレスに対してデータパターン発生回路１３が発生するデータの位相が遅れるように、シーケンス制御回路１１に各種の演算命令を生成させることとなる。しかしながら、この場合、データパターン発生回路１３からデータスクランブル部１５に入力されるアドレス信号とデータ信号との位相が一致しないため、各アドレスに対応した物理データを正しく生成することができないという問題がある。
【００１６】
本発明は、かかる事情に鑑みてなされたもので、アドレスとデータの位相が一致しない場合であっても、データを物理データに正しく変換することができるパターン発生回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、この発明にかかるパターン発生回路は、プログラムに記述されたシーケンスに従ってアドレスパターン発生命令とデータパターン発生命令とを出力するシーケンス制御手段（例えば後述するシーケンス制御部１に相当する構成要素）と、前記シーケンス制御手段から出力されるアドレスパターン発生命令に基づきアドレスパターンを発生して該アドレスパターンをなすアドレスを順次出力するアドレスパターン発生手段（例えば後述するアドレスパターン発生部２に相当する構成要素）と、前記シーケンス制御部から出力されるデータパターン発生命令に基づき前記アドレスパターンに対応するデータパターンを発生して該データパターンをなすデータを順次出力するデータパターン発生手段（例えば後述するデータパターン発生部３に相当する構成要素）と、前記シーケンス制御手段から出力されるパターン記憶命令に従って前記アドレスパターン発生手段から順次出力されるアドレスを記憶する複数の記憶レジスタと、前記記憶レジスタの中から前記シーケンス制御手段から出力されるパターン選択命令に従った記憶レジスタを選択する選択回路とを有し、当該選択回路で選択された記憶レジスタに記憶されたアドレスを順次出力するアドレス記憶手段（例えば後述するアドレス記憶部４に相当する構成要素）と、前記アドレス記憶手段から出力されるアドレスに基づき、前記データパターン発生手段から出力されるデータを被測定対象に適合する物理データに変換するデータスクランブル手段（例えば後述するデータスクランブル部５に相当する構成要素）と、前記データスクランブル手段から出力されるデータに対して前記アドレスパターン発生手段から出力されるアドレスの位相を調整する位相調整手段（例えば後述する位相調整部６に相当する構成要素）と、を具備することを特徴とするパターン発生回路。
【００１８】
この発明によれば、アドレスパターン発生手段により発生されたアドレスパターンは、シーケンス制御手段から出力されるパターン記憶命令に従って一旦アドレス記憶手段が備える記憶レジスタに記憶され、シーケンス制御手段から出力されるパターン選択命令に従って選択回路により選択された記憶レジスタに記憶されたアドレスが出力される。したがって、パターン選択命令によってアドレス記憶手段からのアドレスの出力タイミングを適宜調整することができるため、アドレスパターン発生手段が出力するアドレスに対してデータパターン発生手段から出力されるデータのタイミングが遅れる場合であっても、このアドレスに対応する適切な物理データを生成することが可能となる。
【００１９】
さらに、この発明にかかるパターン発生回路は、例えば前記シーケンス制御手段が、前記アドレス記憶手段から出力されるアドレスの位相が、対応するデータの位相と合うように前記パターン選択命令を出力することを特徴とする。これにより、データスクランブル手段には、互いに位相が合ったアドレスとデータとが入力され、このアドレスに対応する物理アドレスが生成される。
【００２２】
さらにまた、この発明にかかるパターン発生回路は、例えば前記データスクランブル手段が、前記アドレス記憶手段から出力されるアドレスに応じて前記データパターン発生手段から出力されるデータを反転させることを特徴とする。
これによれば、物理データがアドレスの依存性を有するものである場合、データパターン発生手段で発生されたデータをアドレスに応じて反転させることにより物理データが得られる。
【００２３】
さらにまた、この発明にかかるパターン発生回路は、例えば前記位相調整手段が、前記パターン記憶命令及び前記パターン選択命令に従って、前記アドレスパターン発生手段から出力されるアドレスの位相を遅延させることを特徴とする。
これによれば、データスクランブル手段において遅延が生じる場合、パターン記憶命令及びパターン選択命令に従って、アドレスパターン発生手段から出力されるアドレスの位相を遅延させることにより、データスクランブル手段での遅延分をキャンセルし、プログラミングに従ったタイミングでアドレスとその物理データとを生成することが可能となる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、この発明にかかる実施の形態を説明する。
図１に、本発明の実施の形態にかかるパターン発生回路の構成例を示す。同図において、１はシーケンス制御部であり、プログラムに記述された各種のパターン発生命令の順序の制御を行うものである。このシーケンス制御部１は、後述するアドレスパターン発生部２、データパターン発生部３およびアドレス記憶部４と、制御線Ｃ２，Ｃ３，Ｃ４を介してそれぞれ接続されている。
【００２５】
ここで、制御線Ｃ２には、アドレスパターンを発生させるための演算をアドレスパターン発生部２に行わせるための演算命令（アドレスパターン発生命令）が出力され、制御線Ｃ３には、データパターンを発生させるための演算をデータパターン発生部３に行わせるための演算命令（データパターン発生命令）が出力される。また、制御線Ｃ４には、アドレスパターン発生部２で演算されたアドレス信号をアドレス記憶部４に記憶させるための命令（パターン記憶命令）と、アドレス記憶部４に記憶されたアドレス信号を選択するための命令（パターン選択命令）とが出力される。
【００２６】
アドレスパターン発生部２及びデータパターン発生部３には、シーケンス制御部１から制御線Ｃ２，Ｃ３を介して出力されるアドレスパターン発生命令およびデータパターン発生命令の各演算命令が入力される。これらアドレスパターン発生部２及びデータパターン発生部３は、試験パターンを発生するための専用の四則演算を行う回路を有し、入力される演算命令で指定された演算を実行して被測定対象に適合するアドレスとデータからなる試験パターンを出力するように構成される。
【００２７】
アドレス記憶部４は、アドレスパターン発生部２と信号線Ａ２で接続され、アドレスパターン発生部２で演算されたアドレスが順次入力される。このアドレス記憶部４は、複数の記憶レジスタを有し、制御線Ｃ４を介して入力するパターン記憶命令に従って各記憶レジスタにアドレス信号を順次記憶する。また、アドレス記憶部４は、複数の記憶レジスタの中から一つを選択する選択回路を有し、制御線Ｃ４を介して入力するパターン選択信号に従って記憶レジスタを選択し、この記憶レジスタに格納されたアドレスを出力するように構成される。
【００２８】
データスクランブル部５は、アドレス記憶部４と信号線Ａ４で接続され、データパターン発生部３と信号線Ｄ３で接続されている。このデータスクランブル部５には、アドレス記憶部４で選択された記憶レジスタに格納されたアドレスが、信号線Ａ４を介して入力されると共に、データパターン発生部３で演算されたデータパターンのデータが信号線Ｄ３を介して入力される。データスクランブル部５は、アドレス記憶部４から入力されるアドレスに対応させて、データパターン発生部３から出力されたデータを被測定対象に適合する物理データに変換して出力するように構成される。
【００２９】
位相調整部６は、アドレスパターン発生部２と信号線Ａ２で接続され、アドレスパターン発生部２で演算されたアドレス信号が入力される。この位相調整部６は、アドレス信号の位相を早めたり遅らせたりすることにより、このアドレス信号の位相をデータスクランブル回路５の出力データ信号の位相に合わせる役割をもつ。
【００３０】
次に、この実施の形態にかかるパターン発生回路の動作について説明する。
図２は、アドレスに対してデータの位相を３段分（３アドレス分）遅らせる様にプログラミングした場合のタイムチャートである。同図において、ａ１，ａ２，…はアドレス信号、ｄ１，ｄ２，…はデータ信号、ｄｓ１，ｄｓ２，…はデータ信号ｄ１，ｄ２，…をデータスクランブル部で変換して得られるデータである。例えばアドレスａ１に対するデータがｄ１で、このデータｄ１の変換後のデータがｄｓ１である。
【００３１】
シーケンス制御部１は、予め設定された試験プログラムに従って、アドレスパターン発生命令およびデータパターン発生命令を、アドレスパターン発生部２およびデータパターン発生部３にそれぞれ出力する。また、アドレス記憶部４に対しては、パターン記憶命令とパターン選択命令を出力する。
【００３２】
アドレスパターン発生部２は、シーケンス制御部１からアドレスパターン発生命令を受け取ると、この命令に応じた演算を行い、図２（最上段の波形）に示すアドレス信号をアドレス記憶部４と位相調整部６に出力する。
データパターン発生部３は、シーケンス制御部１からデータパターン発生命令を受け取ると、この命令に応じた演算を行い、図２（上から２段目の波形）に示すように、対応するアドレスに対して３アドレス分遅れて、データ信号をデータスクランブル部５に出力する。
【００３３】
アドレス記憶部４は、アドレスパターン発生部２よりアドレス信号を受け取ると、シーケンス制御部１から入力するパターン記憶命令に従ってこのアドレス信号を順次記憶する。そして、アドレス記憶部４は、図２（上から３段目の波形）に示すように、アドレスパターン発生部２が発生したアドレス信号を３アドレス分だけ遅らせて出力する。ここで、アドレス記憶部４では、シーケンス制御部１から受け取ったパターン選択命令に従い、３アドレス分だけ前にアドレス信号を取り込んだ記憶レジスタが選択回路により選択され、この記憶レジスタに記憶されたアドレス信号が出力される。これにより、互いに対応するアドレスとデータとが略同一の位相でデータスクランブル部５に入力される。
【００３４】
データスクランブル部５は、アドレス記憶部４よりアドレス信号ａ１，ａ２，…を受け取り、データパターン発生部３よりデータ信号ｄ１，ｄ２，…を受け取ると、このデータ信号をアドレス信号に対応した物理データｄｓ１，ｄｓ２，…に変換する。このとき、入力されるアドレスとデータの位相は合っているので、各アドレスに対応するデータが正しく物理変換されることとなる。そして、図２（上から４段目の波形）に示すように、アドレス記憶部４から出力されるアドレス信号に対して１アドレス分だけ遅れて物理データｄｓ１，ｄｓ２，…がデータスクランブル部５から出力される。この物理データが、被測定対象に供給されるデータとなる。
【００３５】
位相調整部６は、アドレスパターン発生部２からアドレス信号を受け取ると、データスクランブル部５の出力データと位相が合うようにアドレス信号の位相を調整し、位相が調整されたアドレス信号を出力する。このアドレス信号が被測定物に供給されるアドレスとなる。この例では、位相調整部６は、アドレスパターン発生部２から出力されたアドレスを１アドレス分だけ送らせており、これにより、位相調整部６から被測定対象に供給されるアドレスに対して、データスクランブル部５から被測定対象に供給される物理データが３アドレス分だけ遅れ、試験プログラムに従ったアドレスとデータとの遅延関係が設定される。
【００３６】
シーケンス制御部１は、試験プログラムに従って予め設定された時間間隔で次々にアドレスパターン発生命令やデータパターン発生命令等の演算命令を出力する。これにより、上述した一連の動作が繰り返し実行され、次々と試験パターン（アドレスパターンおよびデータパターン）が出力される。
【００３７】
以上、この発明の一実施の形態を説明したが、この発明は、この実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、アドレス記憶部４を複数の記憶レジスタと選択回路とから構成したが、例えば入力したアドレスを所定時間だけ遅らせて出力する遅延回路から構成してもよい。
【００３８】
【発明の効果】
請求項１にかかる発明によれば、プログラムに記述されたシーケンスに従ってアドレスパターン発生命令とデータパターン発生命令とを出力し、前記アドレスパターン発生命令に基づきアドレスパターンを順次出力し、前記データパターン発生命令に基づき前記アドレスパターンに対応するデータパターンを順次出力し、前記シーケンス制御手段から出力されるパターン記憶命令に従って順次出力される前記アドレスを記憶レジスタに記憶すると共に、前記シーケンス制御手段から出力されるパターン選択命令に従って選択回路により選択された記憶レジスタに記憶されたアドレスを順次出力し、このアドレスに基づき、前記データを被測定対象に適合する物理データに変換し、この物理データに対して前記アドレスの位相を調整するようにしたので、アドレスとデータの位相が一致しない場合であっても、データを物理データに正しく変換することができる。換言すれば、位相が違うアドレスに対するデータの物理変換が可能となる。また、データスクランブル手段に対して互いに対応するアドレスとデータとを入力することが可能となる。
【００３９】
請求項２にかかる発明によれば、アドレス記憶手段から出力されるアドレスの位相が、対応するデータの位相と合うようにパターン選択命令を出力するようにしたので、データスクランブル手段によりアドレスに対応する物理データを正しく生成することが可能となる。
【００４０】
請求項３にかかる発明によれば、アドレスに応じてデータを反転させて物理データを生成するようにしたので、アドレスに依存性を有するデータの物理データを生成することが可能となる。
請求項４にかかる発明によれば、パターン記憶命令及びパターン選択命令に従って、アドレスの位相を遅延させるようにしたので、データスクランブルに時間を要しても、互いに対応するアドレスとデータを位相を合わせて出力することが可能となる。
【図面の簡単な説明】
【図１】本発明によるパターン発生回路の構成を示すブロック図である。
【図２】本発明によるパターン発生回路の動作を説明するためのタイムチャートである。
【図３】従来のパターン発生回路の構成を示すブロック図である。
【図４】従来のパターン発生回路の動作を説明するためのタイムチャートである。
【符号の説明】
１：シーケンス制御部
２：アドレスパターン発生部
３：データパターン発生部
４：アドレス記憶部
５：データスクランブル部
６：位相調整部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pattern generation circuit that is mounted on a test apparatus such as a semiconductor memory and generates a test pattern for addresses and data, and more particularly, a pattern generation having a scramble function for converting a test pattern generated according to programming into physical data. Regarding the circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a semiconductor memory such as a DRAM has memory cells for storing one bit, which is the minimum unit of data, arranged in a matrix of rows and columns, and each memory cell has a logical value of stored data. Correspondingly, a high-level or low-level potential is held. When data is stored in the semiconductor memory, it is only necessary that the external data and the potential held in the memory cell correspond to each other. The data having the logical value “1” is not necessarily stored as the high-level “H” potential. There is no necessity to store the data of the value “0” as the low level “L” potential.
[0003]
That is, for example, when storing data of logical value “1”, it is arbitrary whether to hold the data as a high level “H” potential or a low level “L” potential inside the semiconductor memory. In general, the relationship between data and potential is determined for the convenience of designing a semiconductor memory. For this reason, even if the data has the same logical value, the potential state of the memory cell may differ depending on the data storage address.
[0004]
Here, when analyzing a failure of this type of semiconductor memory, knowing what potential state the internal memory cell holds becomes a major clue in analyzing the cause of the failure. . Therefore, when evaluating a semiconductor memory, in order to convert the data generated in the pattern generation circuit into physical data so that the test pattern data described by programming and the potential held in the memory cell are apparently matched. Data scramble processing is performed.
[0005]
By performing this data scrambling process, the relationship between the external data and the internal potential is matched over the entire address space, and analysis can be easily performed. Usually, a pattern generation circuit mounted on an IC tester for testing a semiconductor memory or the like has a function of converting a test pattern described by programming into physical data that matches the physical arrangement relationship of memory cells in the semiconductor memory, That is, it has a data scramble function.
[0006]
FIG. 3 shows an example of a conventional pattern generation circuit.
In FIG. 3, 11 is a sequence control unit for controlling the order of pattern generation instructions described in a test program (not shown). The sequence control unit 11 is connected to an address pattern generation unit 12 and a data pattern generation unit 13, which will be described later, through control lines C12 and C13. The control line C12 is used to cause the address pattern generation unit 12 to perform an operation. An operation instruction is output, and an operation instruction for causing the data pattern generation unit 13 to perform an operation is output to the control line C13.
[0007]
The address pattern generation unit 12 and the data pattern generation unit 13 are input with operation commands output from the sequence control unit 11 via the control lines C12 and C13, respectively. The address pattern generation unit 12 and the data pattern generation unit 13 have a circuit that performs a dedicated four arithmetic operation for generating a test pattern, and performs an operation specified by an operation instruction input from the sequence control unit 11 to perform a test. Output the pattern.
[0008]
The data scrambler 15 is connected to the address pattern generator 12 through a signal line A12, and is connected to the data pattern generator 13 through a signal line D13. The data scrambler 15 receives the address signal calculated by the address pattern generator 12 via the signal line A12 and the data signal calculated by the data pattern generator 13 via the signal line D13. The The data scrambler 15 converts the data signal input from the data pattern generator 13 into physical data suitable for the semiconductor memory to be measured (not shown) in correspondence with the address signal input from the address pattern generator 12. Convert and output.
[0009]
The phase adjustment unit 16 is connected to the address pattern generation unit 12 through a signal line A12, and inputs an address signal calculated by the address pattern generation unit 12 through the signal line A12. The phase adjustment unit 16 outputs the address signal calculated by the address pattern generation unit 12 in accordance with the phase of the output data signal of the data scramble circuit 15.
[0010]
The operation of the pattern generation circuit according to this conventional technique will be described below.
FIG. 4 is a time chart of the pattern generation circuit. In the figure, a1, a2, ... are address signals, d1, d2, ... are data signals, and ds1, ds2, ... are physical data converted by the data scrambler 15. For example, the data for the address a1 is d1, and the converted data is ds1.
[0011]
In the above configuration, when the pattern generation circuit starts operation, the sequence control unit 11 sends an arithmetic command for generating a test pattern according to a preset test program to the address pattern generation unit 12, the data pattern generation unit 13, and the like. Respectively.
When receiving an operation instruction from the sequence control unit 11, the address pattern generation unit 12 performs an operation according to the instruction to generate an address signal as shown in FIG. 4 (the uppermost waveform). The data is output to the data scrambler 15 and the phase adjuster 16.
[0012]
On the other hand, when the data pattern generation unit 13 receives a calculation command from the sequence control unit 11, the data pattern generation unit 13 performs a calculation according to the calculation command and generates a data signal as shown in FIG. 4 (second waveform from the top). Then, this data signal is output to the data scrambler 15.
When the data scrambler 15 receives the address signal from the address pattern generator 12 and receives the data signal from the data pattern generator 13, the data scrambler 15 associates the data signal with the address signal, and displays the waveform in FIG. Convert to physical data as shown in The converted physical data becomes data supplied to the object to be measured.
[0013]
When the phase adjustment unit 16 receives the address signal from the address pattern generation unit 12, the phase of the address signal is output from the data scramble unit 15 as shown in FIG. The address signal is output after adjusting to match the phase of the signal. The address signal whose phase is adjusted becomes an address supplied to the object to be measured.
When the sequence control unit 11 sequentially outputs operation instructions at preset time intervals according to the test program, the pattern generation circuit repeats a series of operations and outputs test patterns one after another.
[0014]
According to this conventional pattern generation circuit, the data scrambler 15 receives an address signal and a data signal from the address pattern generation circuit 12 and the data pattern generation circuit 13 each time, and associates them with physical data. Therefore, it is necessary to match the phases output from the address pattern generation circuit 12 and the data pattern generation circuit 13. For this reason, physical conversion of data is possible only for addresses calculated in the same phase.
[0015]
[Problems to be solved by the invention]
Incidentally, some objects to be measured such as semiconductor memories require data whose phase is delayed with respect to an input address. In such a case, when trying to cope by programming, various operation instructions are given to the sequence control circuit 11 so that the phase of the data generated by the data pattern generation circuit 13 is delayed with respect to the address generated by the address pattern generation circuit 12. Will be generated. However, in this case, since the phase of the address signal and the data signal input from the data pattern generation circuit 13 to the data scrambler 15 do not match, there is a problem that physical data corresponding to each address cannot be generated correctly. .
[0016]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a pattern generation circuit capable of correctly converting data into physical data even when the phase of the address and data does not match. .
[0017]
[Means for Solving the Problems]
In order to solve the above problems, the present invention has the following configuration.
That is, the pattern generation circuit according to the present invention includes sequence control means (for example, a component corresponding to a sequence control unit 1 described later) that outputs an address pattern generation instruction and a data pattern generation instruction in accordance with a sequence described in a program; Address pattern generation means (for example, a component corresponding to an address pattern generation section 2 described later) that generates an address pattern based on an address pattern generation command output from the sequence control means and sequentially outputs addresses forming the address pattern; A data pattern generating means for generating a data pattern corresponding to the address pattern on the basis of a data pattern generating command output from the sequence controller and sequentially outputting data forming the data pattern (for example, a data pattern generating to be described later) The corresponding components of) the 3, a plurality of storage registers for storing an address sequentially output from the address pattern generation unit according to the pattern store instruction output from the sequence control unit, the sequence control from among the storage register And a selection circuit for selecting a storage register according to a pattern selection instruction output from the means, and an address storage means (for example, address storage described later) for sequentially outputting addresses stored in the storage register selected by the selection circuit Data scrambling means (for example, described later) for converting the data output from the data pattern generating means into physical data suitable for the measurement target based on the address output from the address storage means. Component corresponding to the data scramble unit 5) and the previous Phase adjusting means for adjusting the phase of the address output from the address pattern generating means with respect to the data output from the data scramble means (for example, a component corresponding to a phase adjusting unit 6 described later). A characteristic pattern generation circuit.
[0018]
According to this invention, the address pattern generated by the address pattern generation means is temporarily stored in the storage register provided in the address storage means in accordance with the pattern storage command output from the sequence control means, and the pattern selection output from the sequence control means The address stored in the storage register selected by the selection circuit according to the instruction is output. Therefore, since the output timing of the address from the address storage means can be appropriately adjusted by the pattern selection instruction, the timing of the data output from the data pattern generation means is delayed with respect to the address output from the address pattern generation means. Even so, it is possible to generate appropriate physical data corresponding to this address.
[0019]
Furthermore, in the pattern generation circuit according to the present invention, for example, the sequence control means outputs the pattern selection command so that the phase of the address output from the address storage means matches the phase of the corresponding data. And Thus, the data scramble means receives an address and data in phase with each other, and generates a physical address corresponding to this address.
[0022]
Furthermore, the pattern generation circuit according to the present invention is characterized in that, for example, the data scramble means inverts data output from the data pattern generation means in accordance with an address output from the address storage means.
According to this, when the physical data has an address dependency, the physical data can be obtained by inverting the data generated by the data pattern generating means according to the address.
[0023]
Furthermore, in the pattern generation circuit according to the present invention, for example, the phase adjustment unit delays the phase of the address output from the address pattern generation unit in accordance with the pattern storage command and the pattern selection command. .
According to this, when a delay occurs in the data scrambler, the delay in the data scrambler is canceled by delaying the phase of the address output from the address pattern generator in accordance with the pattern storage command and the pattern selection command. The address and its physical data can be generated at a timing according to programming.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a configuration example of a pattern generation circuit according to an embodiment of the present invention. In the figure, reference numeral 1 denotes a sequence control unit which controls the order of various pattern generation instructions described in a program. The sequence control unit 1 is connected to an address pattern generation unit 2, a data pattern generation unit 3, and an address storage unit 4, which will be described later, via control lines C2, C3, and C4.
[0025]
Here, a calculation command (address pattern generation command) for causing the address pattern generation unit 2 to perform a calculation for generating an address pattern is output to the control line C2, and a data pattern is generated to the control line C3. An operation instruction (data pattern generation instruction) for causing the data pattern generation unit 3 to perform an operation for generating the data pattern is output. For the control line C4, an instruction (pattern storage instruction) for storing the address signal calculated by the address pattern generation unit 2 in the address storage unit 4 and an address signal stored in the address storage unit 4 are selected. Command (pattern selection command) is output.
[0026]
The address pattern generation unit 2 and the data pattern generation unit 3 are input with the operation instructions of the address pattern generation command and the data pattern generation command output from the sequence control unit 1 via the control lines C2 and C3. These address pattern generator 2 and data pattern generator 3 have a circuit for performing four basic arithmetic operations for generating a test pattern, and execute an operation specified by an input operation instruction to be a measurement target. It is configured to output a test pattern consisting of a suitable address and data.
[0027]
The address storage unit 4 is connected to the address pattern generation unit 2 through the signal line A2, and the addresses calculated by the address pattern generation unit 2 are sequentially input. The address storage unit 4 includes a plurality of storage registers, and sequentially stores address signals in the respective storage registers in accordance with a pattern storage command input via the control line C4. The address storage unit 4 includes a selection circuit that selects one of the plurality of storage registers, selects a storage register according to a pattern selection signal input via the control line C4, and is stored in the storage register. Configured to output the specified address.
[0028]
The data scramble unit 5 is connected to the address storage unit 4 through a signal line A4, and is connected to the data pattern generation unit 3 through a signal line D3. The data scramble unit 5 receives the address stored in the storage register selected by the address storage unit 4 via the signal line A4, and the data pattern data calculated by the data pattern generation unit 3 It is input via the signal line D3. The data scrambler 5 is configured to convert the data output from the data pattern generator 3 into physical data suitable for the object to be measured and output it in correspondence with the address input from the address storage unit 4. .
[0029]
The phase adjustment unit 6 is connected to the address pattern generation unit 2 through the signal line A2, and receives an address signal calculated by the address pattern generation unit 2. The phase adjusting unit 6 has a role of adjusting the phase of the address signal to the phase of the output data signal of the data scramble circuit 5 by advancing or delaying the phase of the address signal.
[0030]
Next, the operation of the pattern generation circuit according to this embodiment will be described.
FIG. 2 is a time chart when programming is performed so that the phase of data is delayed by three stages (three addresses) with respect to the address. , A1, a2,... Are address signals, d1, d2,... Are data signals, and ds1, ds2,. For example, the data for the address a1 is d1, and the converted data of the data d1 is ds1.
[0031]
Sequence control unit 1 outputs an address pattern generation command and a data pattern generation command to address pattern generation unit 2 and data pattern generation unit 3 in accordance with a preset test program. Further, a pattern storage command and a pattern selection command are output to the address storage unit 4.
[0032]
When the address pattern generation unit 2 receives an address pattern generation command from the sequence control unit 1, the address pattern generation unit 2 performs an operation according to the command, and sends the address signal shown in FIG. 2 (the uppermost waveform) to the address storage unit 4 and the phase adjustment unit. 6 is output.
When the data pattern generation unit 3 receives a data pattern generation command from the sequence control unit 1, it performs an operation according to this command, and as shown in FIG. 2 (second waveform from the top), for the corresponding address The data signal is output to the data scramble unit 5 with a delay of three addresses.
[0033]
When the address storage unit 4 receives an address signal from the address pattern generation unit 2, the address storage unit 4 sequentially stores the address signal in accordance with a pattern storage command input from the sequence control unit 1. Then, as shown in FIG. 2 (third waveform from the top), the address storage unit 4 delays and outputs the address signal generated by the address pattern generation unit 2 by three addresses. Here, in the address storage unit 4, in accordance with the pattern selection command received from the sequence control unit 1, the storage register that has taken in the address signal three addresses before is selected by the selection circuit, and the address signal stored in this storage register Is output. As a result, the addresses and data corresponding to each other are input to the data scramble unit 5 with substantially the same phase.
[0034]
When the data scramble unit 5 receives the address signals a1, a2,... From the address storage unit 4 and the data signals d1, d2,... From the data pattern generation unit 3, the data scramble unit 5 converts the data signals into physical data ds1 corresponding to the address signals. , Ds2,. At this time, since the input address and the data are in phase, the data corresponding to each address is correctly physically converted. Then, as shown in FIG. 2 (the fourth waveform from the top), physical data ds1, ds2,... Are transferred from the data scramble unit 5 with a delay of one address with respect to the address signal output from the address storage unit 4. Is output. This physical data is data supplied to the object to be measured.
[0035]
When the phase adjustment unit 6 receives the address signal from the address pattern generation unit 2, the phase adjustment unit 6 adjusts the phase of the address signal so as to match the phase of the output data of the data scramble unit 5, and outputs the address signal whose phase is adjusted. This address signal is an address supplied to the device under test. In this example, the phase adjustment unit 6 sends the address output from the address pattern generation unit 2 by one address, so that the address supplied from the phase adjustment unit 6 to the measurement target is The physical data supplied from the data scramble unit 5 to the object to be measured is delayed by 3 addresses, and a delay relationship between the address and the data according to the test program is set.
[0036]
The sequence control unit 1 sequentially outputs operation instructions such as an address pattern generation instruction and a data pattern generation instruction at predetermined time intervals according to the test program. Thereby, the series of operations described above are repeatedly executed, and test patterns (address patterns and data patterns) are output one after another.
[0037]
As mentioned above, although one embodiment of the present invention has been described, the present invention is not limited to this embodiment, and design changes and the like within a scope not departing from the gist of the present invention are included in the present invention. For example, in the above-described embodiment, the address storage unit 4 includes a plurality of storage registers and a selection circuit. However, for example, the address storage unit 4 may include a delay circuit that outputs an input address with a predetermined delay.
[0038]
【The invention's effect】
According to the first aspect of the present invention, an address pattern generation instruction and a data pattern generation instruction are output according to a sequence described in a program, and an address pattern is sequentially output based on the address pattern generation instruction, and the data pattern generation instruction the corresponding data pattern sequentially outputs to the address pattern, it stores the address thus sequentially outputted to the pattern storage instruction output from the sequence control unit in the storage register based on, is output from the sequence control unit The address stored in the storage register selected by the selection circuit according to the pattern selection command is sequentially output, and based on this address, the data is converted into physical data suitable for the object to be measured, and the physical data is converted to the address. To adjust the phase of Because, even if the address and data phases do not match, it is possible to properly convert the data into physical data. In other words, data can be physically converted for addresses having different phases. It is also possible to input corresponding addresses and data to the data scramble means.
[0039]
According to the second aspect of the present invention, since the pattern selection command is output so that the phase of the address output from the address storage means matches the phase of the corresponding data, the data scramble means corresponds to the address. It becomes possible to generate physical data correctly .
[0040]
According to the third aspect of the present invention, the physical data is generated by inverting the data in accordance with the address. Therefore, it is possible to generate the physical data of the data having dependency on the address.
According to the invention of claim 4 , since the phase of the address is delayed in accordance with the pattern storage command and the pattern selection command, even if it takes time for data scrambling, the phases of the corresponding address and data are matched. Can be output.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a pattern generation circuit according to the present invention.
FIG. 2 is a time chart for explaining the operation of the pattern generation circuit according to the present invention;
FIG. 3 is a block diagram showing a configuration of a conventional pattern generation circuit.
FIG. 4 is a time chart for explaining the operation of a conventional pattern generation circuit.
[Explanation of symbols]
1: Sequence control unit 2: Address pattern generation unit 3: Data pattern generation unit 4: Address storage unit 5: Data scramble unit 6: Phase adjustment unit

Claims

Sequence control means for outputting an address pattern generation instruction and a data pattern generation instruction in accordance with a sequence described in the program;
Address pattern generation means for generating an address pattern based on an address pattern generation instruction output from the sequence control means and sequentially outputting addresses forming the address pattern;
Data pattern generation means for generating a data pattern corresponding to the address pattern based on a data pattern generation command output from the sequence controller and sequentially outputting data forming the data pattern;
A plurality of storage registers for storing addresses sequentially output from the address pattern generation means according to a pattern storage instruction output from the sequence control means, and a pattern selection instruction output from the sequence control means from among the storage registers An address storage means for sequentially outputting the addresses stored in the storage registers selected by the selection circuit ;
Data scrambling means for converting data output from the data pattern generation means into physical data suitable for the measurement target based on the address output from the address storage means;
Phase adjusting means for adjusting the phase of the address output from the address pattern generating means with respect to the data output from the data scramble means;
A pattern generation circuit comprising:

The sequence control means includes
2. The pattern generation circuit according to claim 1, wherein the pattern selection instruction is output so that a phase of an address output from the address storage unit matches a phase of corresponding data.

The data scramble means includes
2. The pattern generation circuit according to claim 1, wherein the data output from the data pattern generation means is inverted in accordance with an address output from the address storage means.

The phase adjusting means is
2. The pattern generation circuit according to claim 1, wherein a phase of an address output from the address pattern generation means is delayed according to the pattern storage instruction and the pattern selection instruction.