JP4189427B2 - 表示装置用駆動回路及び表示装置 - Google Patents

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本発明は、表示装置用駆動回路に関し、より詳細には、ドット反転駆動を行なう液晶表示装置用の駆動回路に関する。
液晶ディスプレイ（LCD；Liquid Cristal Display)は、ブラウン管などと比べて消費電力が小さく、スペースも取らないことから、現在では主要な画像表示装置の１つとなっている。この中でも、ＴＦＴ（Thin-Film-Transistor)を用いたアクティブマトリクス方式の液晶ディスプレイは、高精細で、大画面化が可能であるため、パーソナル・コンピュータ用ディスプレイやテレビ画面などに用いられる。
図１４は、従来のフルカラー液晶表示装置を示す回路図である。
同図に示すように、従来の液晶表示装置は、信号線駆動回路１１０と、走査線駆動回路１１２と、表示部（液晶パネル）とを備えている。
そして、表示部は、信号線（ソース）駆動回路１１０から列方向（図中の縦方向）延びる複数の信号線１５２ａ，１５２ｂ，１５２ｃ…（以下まとめて信号線１５２と称す）と、走査線（ゲート線）駆動回路１１２から行方向（図中の横方向）に延びる複数の走査線（ゲート線）１５１ａ，１５１ｂ，１５１ｃ…（以下まとめて走査線１５１と称する）と、信号線１５２と走査線１５１との複数の交点付近にマトリックス状に配置されたサブピクセル１５３とを有している。また、各サブピクセル１５３は、液晶セル１５５とホールドコンデンサ１５６とＴＦＴ１５４とを有している。液晶セル１５５中の液晶は、画素電極と対向電極との間に挟まれている。ここで、「サブピクセル」とは、画素（ピクセル）の構成要素であって、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかの色を表示するものである。
信号線駆動回路１１０は、通常多出力を有する集積回路であって、ＴＦＴ１５４のソース電極に出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３…を供給する。なお、図１４ではトランスファーゲートＴＧ１０１ａ，ＴＧ１０１ｂ…が隣接する信号線駆動回路１１０の外部に設けられているように見えるが、実際には信号線駆動回路１１０内に設けられている。ただし、トランスファーゲートＴＧ１０１ａ，ＴＧ１０１ｂ…は、パネル側に設けられていてもよい。このトランスファーゲートＴＧ１０１は信号線駆動回路１１０の出力部同士を電気的に接続するためのものであり、これについては後に説明する。
また、走査線駆動回路１１２も一般には多出力を有する集積回路であって、ＴＦＴ１５４のゲート電極に出力電圧を供給する。
この液晶表示装置では、走査線駆動回路１１２が各サブピクセル１５３を行単位で選択し、信号線駆動回路１１０が画像形成用信号を電圧の形で供給することによって画像が表示される。なお、フルカラー表示を行なう場合には、信号線１５２はＲ（赤），Ｇ（緑），Ｂ（青）の各色用に分けられている。
上述のような液晶表示装置では、長時間にわたり直流電圧が印加されると「焼き付き」と呼ばれる残像現象を起こすため、所定周期で液晶に印加される電圧を反転させる必要がある。このような駆動法をフレーム反転駆動と呼ぶ。
フレーム反転駆動には、ライン反転駆動やドット反転駆動などがある。
ドット反転駆動とは、隣接するサブピクセル間で印加される電圧の極性を逆極性とする駆動法であり、フリッカと呼ばれる画面のちらつきをライン反転駆動に比べて抑えることができる。
図１５は、ドット反転駆動を用いる場合の従来の信号線駆動回路の一部を示す図である。同図では、信号線駆動回路のうち特に出力回路を示している。
画像信号処理回路や階調電圧発生回路（図示せず）から送られた画像形成用信号、階調信号は、信号線駆動回路に入力される。そして、信号線駆動回路の出力回路からは階調信号に応じた出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２…が出力される。
図１５に示すように、従来の信号線駆動回路は、その出力回路にオペアンプＡｍｐ１０１，Ａｍｐ１０２と出力部ｏｕｔ１，ｏｕｔ２と、オペアンプＡｍｐ１０１の出力部と出力部ｏｕｔ１とを結ぶ電圧供給配線Ｓ１と、オペアンプＡｍｐ１０２の出力部と出力部ｏｕｔ２とを結ぶ電圧供給配線Ｓ２と、電圧供給配線Ｓ１上に設けられたスイッチＳＷ１と、電圧供給配線Ｓ２上に設けられたスイッチＳＷ２と、電圧供給配線Ｓ１と電圧供給配線Ｓ２との間に設けられ、出力部ｏｕｔ１と出力部ｏｕｔ２とを短絡するためのトランスファーゲートＴＧ１０１とを備えている。ここでは、隣接する２つの出力部しか示さないが、実際の出力回路では多数本の電圧供給配線に接続された多数の出力部が並んでいる。
次に、従来の信号線駆動回路の動作及び機能を説明する。
図１６は、従来の出力回路各部における電圧変化を示すタイミングチャート図である。
同図に示すように、ドット反転駆動において、互いに隣接する出力部ｏｕｔ１，ｏｕｔ２の電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、コモン電圧Ｖｃｏｍを基準として互いに正負逆極性の電圧となっている。そして、各出力部の極性は、水平走査期間ＨごとにＶｃｏｍを基準として正と負が入れ替わる。
液晶表示装置を駆動する際には、図１４に示す信号線１５２の寄生容量、ホールドコンデンサ１５６の容量及び液晶セル１５５の液晶容量などが負荷容量として生じる。この負荷容量を駆動する電流も液晶表示装置全体の消費電力の一部となるので、従来の信号線駆動回路では、スイッチＳＷ１，ＳＷ２と、隣接する出力部ｏｕｔ１，ｏｕｔ２間を短絡するためのトランスファーゲートＴＧ１０１とが設けられ、消費電力の低減が図られている。この消費電力の低減効果について、回路動作を交えて説明する。
図１６に示すように、ドット反転駆動の従来の信号線駆動回路では、水平走査期間Ｈは、期間Ｂと期間Ａとに分かれている。
まず、水平走査期間Ｈ１において、オペアンプＡｍｐ１０１，Ａｍｐ１０２の各出力電圧Ｖｏ１，Ｖｏ２の極性がそれぞれ（＋），（−）から（−），（＋）へと変化する際に、期間Ｂの間スイッチＳＷ１，ＳＷ２は共にオフになる。この期間Ｂでは、トランスファーゲートＴＧ１０１はオンとなり、出力部ｏｕｔ１と出力部ｏｕｔ２とは互いに電気的に短絡される。また、期間Ｂの間にオペアンプＡｍｐ１０１の出力電圧Ｖｏ１の極性は（−）に、オペアンプＡｍｐ１０２の出力電圧Ｖｏ２の極性は（＋）にそれぞれ変化する。
ここで、パネル側には、出力部ｏｕｔ１，ｏｕｔ２にそれぞれ接続された負荷容量が存在する。そして、出力電圧が期間Ｂの直前まで（＋）であった出力部ｏｕｔ１に接続された負荷は、出力部ｏｕｔ２に接続される負荷よりも充電量が大きくなっている。そのため、トランスファーゲートＴＧ１０１がオンであることにより、期間Ｂでは出力部ｏｕｔ１に接続された負荷から出力部ｏｕｔ２に接続される負荷へと電流Ｉが流れ込む。この間、スイッチＳＷ１，ＳＷ２はオフになっているため、電力を消費せずに出力部ｏｕｔ１の電位を出力部ｏｕｔ２の電位に近づけることができる。
次に、期間Ａでは、スイッチＳＷ１，ＳＷ２は共にオンとなり、トランスファーゲートＴＧ１０１はオフとなる。すると、図１５に示すように、オペアンプＡｍｐ１０１，Ａｍｐ１０２の各出力部がそれぞれ出力部ｏｕｔ１，ｏｕｔ２に接続される。この時、出力部ｏｕｔ１に接続された負荷は出力部ｏｕｔ１からオペアンプＡｍｐ１０１へと流れる電流を放電するとともに、出力部ｏｕｔ２に接続された負荷はオペアンプＡｍｐ１０２から出力部ｏｕｔ２へと流れる電流により充電される。このため、期間Ａの開始から少し遅れてから、Ｖｏｕｔ１が（−）に、Ｖｏｕｔ２が（＋）の状態になる。
期間ＡではオペアンプＡｍｐ１０１，Ａｍｐ１０２に電流が流れるため電力を消費するが、期間Ｂにおいて液晶表示装置の隣接する負荷間で電荷が分配される分、消費電力を小さくすることができる。
この効果は、続く水平走査期間Ｈ２でも同様である。すなわち、期間ＢではスイッチＳＷ１，ＳＷ２がオフ、トランスファーゲートＴＧ１０１がオンになるので、トランスファーゲートＴＧ１０１には水平走査期間Ｈ１の時とは逆方向に電流Ｉが流れ、出力部ｏｕｔ２に接続された負荷から出力部ｏｕｔ１に接続される負荷へと電荷が分配される。
続いて、水平走査期間Ｈ２の期間ＡではスイッチＳＷ１，ＳＷ２がオン、トランスファーゲートＴＧ１０１がオフとなる。これにより、オペアンプＡｍｐ１０１から出力される電流により出力部ｏｕｔ１に接続された負荷が充電されるとともに、出力部ｏｕｔ２に接続された負荷は出力部ｏｕｔ２からオペアンプＡｍｐ１０２へと流れる電流を放電する。
従来の信号線駆動回路では、以上のような動作が繰り返される。
以上のように、従来の信号線駆動回路では、ドット反転駆動を行なう際の省電力化が図られている。このような信号線駆動回路の出力同士を短絡する構成は、例えば特開平１１−９５７２９号公報や特開２０００−３９８７０号公報に記載されている。
なお、図１７は、従来の信号線駆動回路のうち、出力回路のマスクレイアウト配置を模式的に示したブロック図である。
以上で説明した従来の信号線駆動回路は、例えば３８４出力程度が１つのチップに集積化された形で供給される。
その回路配置は、図１７に示すように、ｎ出力（ｎは自然数）の場合、ｎ個のオペアンプが列状に配置され、隣接するオペアンプに接続された出力部はオペアンプと同じ順番で列状に配置される。出力部を短絡するためのトランスファーゲートは、１対のオペアンプに対して１個配置され、オペアンプ，出力部と同じ順番で配置される。
なお、液晶表示装置がフルカラーの場合、Ｒ−Ｇ−Ｂ−Ｒ−Ｇ−Ｂ…などと、３色を１組みとした順番で配置されている。そのため、従来の信号線駆動回路では、例えばＲ（赤）とＧ（緑）、Ｂ（青）とＲなど、異なる色用の出力部同士が短絡されていた。
図１６に示すように、従来の信号線駆動回路では、Ｖｏｕｔ１とＶｏｕｔ２の両電圧が平衡状態に達するまでの時間が期間Ｂよりも十分に短い場合、負荷が有する電荷を効果的に分配することができる。
しかしながら、大画面の液晶表示装置などでは、信号線の負荷容量も大きくなっており、充電には時間がかかる。このような場合、Ｖｏｕｔ１とＶｏｕｔ２とが平衡状態に達する前に期間Ｂが終わるため、負荷が有する電荷は十分に再分配されない。このため、信号線駆動回路から充電する電荷量が大きくなり、消費電力の低減効果は小さくなる。
以上のような場合に、信号線駆動回路から充電する電荷量が大きくなると、信号線駆動回路のＩＣチップ内での発熱が大きくなり、回路動作が熱により阻害されるおそれも出てくる。
また、従来の信号線駆動回路では、異なる色用の出力部同士を短絡していたため、画面表示によっては電力削減効果が十分に出ない場合があった。
例えば、Ｒ階調用とＧ階調用の出力部が短絡される場合、ＲとＧの表示が揃う全白表示や全黒表示では消費電力が削減されるが、全赤表示では電力が十分に削減されない。
以上のように、従来の信号線駆動回路では、さらに消費電力を削減する余地があり、特にパネル側の負荷容量が大きい場合には消費電力の削減効果が十分とは言えなかった。
本発明の目的は、さらなる低電力化が図られた表示装置と、該表示装置を実現するための表示装置用駆動回路とを提供することにある。
本発明の第１の表示装置用駆動回路は、マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線とを含む表示部を有する表示装置に用いられる表示装置用駆動回路であって、上記複数列の信号線に上記画像形成用信号を伝達するための電圧供給配線と、上記画像形成用信号の上記電圧供給配線への伝達をオンまたはオフにするためのスイッチと、上記複数列の信号線のうち奇数列の信号線に接続するための電圧供給配線と、上記複数列の信号線のうち偶数列の信号線に接続するための電圧供給配線とを上記スイッチがオフの期間を含む所定の期間電気的に短絡し、且つ上記奇数列の信号線に接続するための電圧供給配線の電位と、上記偶数列の信号線に接続するための電圧供給配線の電位との極性が切り替わる際に自律的にオフ状態にすることが可能な短絡手段とを備えている。
この構成により、奇数列の信号線に接続するための電圧供給配線の電位と、偶数列の信号線に接続するための電圧供給配線の電位との極性が切り替わる際に自律的にオフ状態にするように駆動回路を制御可能であるので、奇数列の信号線を含む表示部側の負荷と偶数列の信号線を含む表示部側の負荷との間で電荷の分配が完了するまで接続手段は導通状態とすることができる。その結果、表示装置用駆動回路側から表示部に流れる電流を低減する事ができる。
上記奇数列の信号線及び上記偶数列の信号線は、互いに隣接する信号線であることにより、ドット反転駆動の表示装置に用いる場合、極性の異なる画像形成信号を受ける信号線同士を短絡することができるので、表示部側の負荷間での電荷の再分配を効率的に行うことができる。
上記所定の期間中は、上記電圧供給配線のすべてが互いに電気的に短絡することにより、電圧供給配線の電位が全電圧供給配線の平均値に近づくので、表示部側の負荷間での電荷の再分配を効率的に行うことができる。
上記サブピクセルは表示する色ごとに分かれており、上記奇数列の信号線に接続するための電圧供給配線と、上記偶数列の信号線に接続するための電圧供給配線とは、互いに同一色の上記サブピクセルを駆動するための上記画像形成用信号を供給することにより、同一色用サブピクセル間を短絡することになるので、単に隣接する信号線同士を短絡する場合よりもさらに効果的に表示部側の負荷間での電荷の再分配を行うことができる。
上記信号線は赤用、緑用、青用の３種類に分かれており、Ｋを任意の自然数とすると、上記複数列の信号線のうち、Ｋ列目の信号線と（Ｋ＋３）列目の信号線とが上記短絡手段により互いに電気的に短絡されることにより、表示装置がＲ，Ｇ，Ｂのフルカラー表示の場合に効果的に表示部側の負荷間での電荷の再分配を行うことができる。
上記所定の期間には、上記サブピクセルのうち同色用のサブピクセルに上記画像形成用信号を供給するためのすべての電圧供給配線が電気的に短絡されることにより、短絡される電圧供給配線の電位がより平均化されるので、表示部側の負荷間での電荷の再分配を効率的に行なうことができる。
上記短絡手段は、上記奇数列の信号線に接続するための電圧供給配線と上記偶数列の信号線に接続するための電圧供給配線とを上記所定の期間電気的に接続する短絡用配線と、上記短絡用配線上に設けられ、制御部を有するスイッチング素子と、少なくとも上記所定の期間中に、上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が上記制御部に印加されるように制御する制御用素子とを有していることにより、奇数列の信号線に接続するための電圧供給配線の電位と偶数列の信号線に接続するための電圧供給配線の電位との極性の切り替わりに応じて接続手段をオフすることが可能になる。
上記スイッチング素子は上記制御部がゲート電極である第１導電型の第１のＭＩＳＦＥＴであり、上記制御用素子は、上記奇数列の信号線に接続するための電圧供給配線と上記スイッチング素子のゲート電極との間に介設された第２導電型の第２のＭＩＳＦＥＴと、上記偶数列の信号線に接続するための電圧供給配線と上記スイッチング素子のゲート電極との間に介設された第２導電型の第３のＭＩＳＦＥＴとを有していることにより、例えば、表示装置用駆動回路中のスイッチがオフの期間中だけでなく、スイッチがオンである際にも表示部側負荷間の電荷を無駄なく再分配することができるので、表示部側の負荷が大きい場合でも、表示装置の省電力化を図ることができる。また、接続手段がＭＩＳＦＥＴで構成されるので、回路面積を小さくすることができ、ひいてはチップサイズを小さくできる。
上記画像形成用信号は水平走査期間ごとに極性が反転し、上記スイッチング素子の制御部には、上記水平走査期間を通して上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が印加されることで、上述のように、表示部側の負荷が大きい場合であっても、表示装置の省電力化を図ることができる。
上記制御用素子は、接地と上記第１のＭＩＳＦＥＴのゲート電極との間に介設され、上記所定期間以外には上記スイッチング素子をオフさせるための第１導電型の第４のＭＩＳＦＥＴをさらに有し、上記第４のＭＩＳＦＥＴと上記第１のＭＩＳＦＥＴのゲート電極とを接続する配線は、上記第２のＭＩＳＦＥＴ及び上記第３のＭＩＳＦＥＴに接続されていることにより、例えば、電圧供給配線に入力される画像形成信号の立ち上がりまたは立ち下がりが信号線の電位変化に比べて遅い場合でも、第４のＭＩＳＦＥＴがスイッチング素子をオフし、第２及び第３のＭＩＳＦＥＴが共にオフとなることで表示部側の負荷が保持する電荷がスイッチ方向へ抜けないように制御することができる。また、従来の表示装置用駆動回路と同じタイミングの画像形成信号で駆動することができるので、コントローラなどの周辺装置を従来と代えることなく消費電力の低減を図ることができる。
上記短絡手段は、上記奇数列の信号線に接続するための電圧供給配線と上記偶数列の信号線に接続するための電圧供給配線とを上記所定の期間電気的に接続する第１の短絡用配線及び第２の短絡用配線と、上記第１の短絡用配線上に設けられ、上記奇数列の信号線に接続するための電圧供給配線の電位が上記偶数列の信号線に接続するための電圧供給配線の電位以上の場合にのみオンし、上記偶数列の信号線に接続するための電圧供給配線の電位を下回る場合には自律的にオフする第１のスイッチング素子と、上記第２の短絡用配線上に設けられ、上記偶数列の信号線に接続するための電圧供給配線の電位が上記奇数列の信号線に接続するための電圧供給配線の電位以上の場合にのみオンし、上記奇数列の信号線に接続するための電圧供給配線の電位を下回る場合には自律的にオフする第２のスイッチング素子とを有していることにより、表示部側の負荷間で電荷を再分配させたい期間は接続手段をオンにし、奇数列の信号線に接続するための電圧供給配線の電位と偶数列の信号線に接続するための電圧供給配線の電位との極性に切り替わりに応じて接続手段をオフすることが可能になる。そのため、表示部側の負荷に保持された電荷を効率的に再分配でき、消費電力の低減を図ることができる。
上記第１のスイッチング素子は、ゲート電極が上記第１の短絡用配線に接続された第１導電型のＭＩＳＦＥＴと第１のトランスファーゲートとを有しており、上記第２のスイッチング素子は、ゲート電極が上記第２の短絡用配線に接続された第１導電型のＭＩＳＦＥＴと第２のトランスファーゲートとを有していることにより、第１のトランスファーゲート及び第２のトランスファーゲートを一定期間オフにして電圧供給配線の電位に関わらず接続手段をオフにすることもでき、第１のトランスファーゲートまたは第２のトランスファーゲートをオンにすることで奇数列及び偶数列の信号線に接続される電圧供給配線の電位の極性が切り替わるまで第１の短絡用配線または第２の短絡用配線を導通させるようにもできる。この結果、回路設計を容易にすることができる。
また、上記第１のスイッチング素子は、第１のダイオードと第３のトランスファーゲートとを有しており、上記第２のスイッチング素子は、第４のトランスファーゲートと、上記第１の出力部及び上記第２の出力部に対して上記第１のダイオードと逆方向に配置された第２のダイオードとを有することによっても同様の効果が得られる。
上記電圧供給配線のうち上記複数の信号線との接続部分は複数の配線層内に設けられ、同一配線層内では、上記複数列の信号線のうち互いに隣接する信号線に接続するための接続部分同士、または上記複数列の信号線のうち互いに同一色用の信号線に接続するための接続部分同士が隣接して設けられていることにより、同一配線層内で隣接する接続部分間の電位差を従来に比べて大きくすることができるので、不良品の検出が容易になるなど、製品検査を容易にすることができる。これにより、消費電力の低減が図られた表示装置を実現するための表示装置用駆動回路の信頼性を向上させることができる。
上記電圧供給配線のうち上記複数の信号線との接続部分は複数の配線層内に設けられ、上記接続部分の中で、上記複数列の信号線のうち互いに隣接する信号線に接続するための接続部分同士、または上記複数列の信号線のうち互いに同一色用の信号線に接続するための接続部分同士は、上記複数の配線層のうち第１の配線層内と、上記複数の配線層のうち上記第１の配線層の直上に設けられた第２の配線層内とに分割して設けられ、且つ平面的に見てオーバーラップするように配置されていることにより、層間絶縁膜を挟んで上下に配置された接続部分の電位差を従来に比べて大きくすることができるので、不良品の検出が容易になるなど、製品検査を容易にすることができる。
上記表示装置用駆動回路は、上記画像形成用信号を上記スイッチに伝達し、且つ列状に配置された複数のオペアンプをさらに有し、上記複数のオペアンプのうち、Ｋ列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプと（Ｋ＋３）列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプとが互いに隣接して配置されることにより、同色用の画像形成信号を供給する電圧供給配線間を短絡する場合に、配線の引き回し等を低減し、設計を容易にすることができる。また、回路面積を縮小することもできる。
上記奇数列の信号線と上記偶数列の信号線にそれぞれ供給するための画像形成信号の極性は、互いに逆になっていることにより、極性の異なる画像形成信号を供給する電圧供給配線間が短絡されることになるので、表示部側の負荷間での電荷の再分配を効率的に行なうことができるようになる。
本発明の第２の表示装置用駆動回路は、マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線とを含む表示部を有する表示装置に用いられる表示装置用駆動回路であって、上記複数列の信号線に上記画像形成用信号を伝達するための電圧供給配線と、上記画像形成用信号の上記電圧供給配線への伝達をオンまたはオフにするためのスイッチと、上記画像形成用信号を上記スイッチに伝達し、且つ列状に配置された複数のオペアンプと、上記複数列の信号線のうち奇数列の信号線に接続するための電圧供給配線と、上記複数列の信号線のうち偶数列の信号線に接続するための電圧供給配線とを上記スイッチがオフの期間を含む所定の期間電気的に短絡するための短絡手段とを備え、Ｋを自然数とするとき、上記複数のオペアンプのうち、Ｋ列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプと（Ｋ＋３）列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプとは互いに隣接して配置されることにより、表示装置が３色のフルカラー表示の場合に、比較的階調レベルが揃っている同一色用サブピクセル間を短絡することになるので、単に隣接する信号線同士を短絡する場合よりもさらに効果的に表示部側の負荷間での電荷の再分配を行うことができる。
上記所定の期間には、上記サブピクセルのうち同色用のサブピクセルに上記画像形成用信号を供給するためのすべての電圧供給配線が電気的に短絡されることにより、さらに効率的に表示部側の負荷間での電荷の再分配を行うことができる。
本発明の表示装置は、マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線と、上記複数列の信号線のうち、奇数列の第１の信号線と偶数列の第２の信号線とを所定の期間電気的に短絡し、且つ上記奇数列の信号線に接続するための電圧供給配線の電位と、上記偶数列の信号線に接続するための電圧供給配線の電位との極性が切り替わる際に自律的にオフ状態にすることが可能な短絡手段とを有する表示部と、上記表示部の外縁部に配置され、上記第１の信号線に接続された第１の電圧供給配線と上記第２の信号線に接続された第２の電圧供給配線とを有する表示装置用駆動回路とを備えている。
この構成により、奇数列の信号線の電位と、偶数列の信号線の電位との極性が切り替わる際に自律的にオフ状態にするように制御可能であるので、奇数列の信号線を含む表示部側の負荷と偶数列の信号線を含む表示部側の負荷との間で電荷の分配が完了するまで接続手段は導通状態とすることができる。その結果、表示装置用駆動回路側から表示部に流れる電流を低減する事ができる。
上記サブピクセルは表示する色ごとに分かれており、上記第１の信号線及び第２の信号線は、互いに同一色用の上記サブピクセルに上記画像形成用信号を供給するための信号線であることにより、比較的階調レベルが揃っている同一色用サブピクセル間を短絡することになるので、単に隣接する信号線同士を短絡する場合よりもさらに消費電力を低減することができる。
上記サブピクセルのうち同色用のサブピクセルに上記画像形成用信号を供給するためのすべての信号線が電気的に短絡されることにより、より効果的に消費電力の低減を図ることができる。
上記短絡手段は、上記奇数列の信号線と上記偶数列の信号線とを上記所定の期間電気的に接続する短絡用配線と、上記短絡用配線上に設けられ、制御部を有するスイッチング素子と、少なくとも上記所定の期間中に、上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が上記制御部に印加されるように制御する制御用素子とを有していることにより、上記奇数列の信号線に接続される電圧供給配線の電位と上記偶数列の信号線に接続される電圧供給配線の電位の極性の入れ替わりに応じてスイッチング素子を自律的にオフにすることができる。
上記短絡手段は、上記奇数列の信号線と上記偶数列の信号線とを上記所定の期間電気的に接続する第１の短絡用配線及び第２の短絡用配線と、上記第１の短絡用配線上に設けられ、上記奇数列の信号線に接続するための電圧供給配線の電位が上記偶数列の信号線に接続するための電圧供給配線の電位以上の場合にのみオンし、上記偶数列の信号線に接続するための電圧供給配線の電位を下回る場合には自律的にオフする第１のスイッチング素子と、上記第２の短絡用配線上に設けられ、上記偶数列の信号線に接続するための電圧供給配線の電位が上記奇数列の信号線に接続するための電圧供給配線の電位以上の場合にのみオンし、上記奇数列の信号線に接続するための電圧供給配線の電位を下回る場合には自律的にオフする第２のスイッチング素子とを有していることにより、表示部側の負荷間で電荷を再分配させたい期間は接続手段をオンにし、奇数列の信号線に接続するための電圧供給配線の電位と偶数列の信号線に接続するための電圧供給配線の電位との極性に切り替わりに応じて接続手段をオフすることが可能になる。そのため、表示部側の負荷に保持された電荷を効率的に再分配でき、消費電力の低減を図ることができる。
本発明の信号線駆動回路によれば、２つの出力部を短絡するための短絡手段を設け、該短絡手段が２つの出力部のいずれか一方によってオンまたはオフに制御されるので、パネル側負荷に充電された電荷を隣接するパネル側負荷にロスなく分配させることができる。これにより、低消費電力化が図られた大画面の表示装置を提供することが可能になる。
（第１の実施形態）
本発明の第１の実施形態に係る液晶表示装置は、信号線駆動回路（表示装置用駆動回路）の出力部間を短絡する手段に特徴を有している。
図１は、本発明の第１の実施形態に係るドット反転駆動方式の液晶表示装置を示す回路図である。
同図に示すように、本実施形態の液晶表示装置は、額縁部のうち上辺部または下辺部に配置された信号線駆動回路１８と、額縁部のうち左辺部または右辺部に配置された走査線駆動回路１９と、表示部（液晶パネル）とを備えている。
表示部の構成は従来と同様であり、信号線（ソース）駆動回路１８から列方向（図中の縦方向）延びる複数の信号線６２ａ，６２ｂ，６２ｃ…（以下まとめて信号線６２と称す）と、走査線（ゲート線）駆動回路１９から行方向（図中の横方向）に延びる複数の走査線（ゲート線）６１ａ，６１ｂ，６１ｃ…（以下まとめて走査線６１と称する）と、信号線６２と走査線６１との複数の交点付近にマトリックス状に配置されたサブピクセル６３とを有している。また、各サブピクセル６３は、液晶セル６５とホールドコンデンサ６６とＴＦＴ６４とを有している。液晶セル６５中の液晶は、画素電極と対向電極との間に挟まれている。
信号線駆動回路１８は、通常多出力を有する集積回路であって、ＴＦＴ６４のソース電極に出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３…を供給する。ここで、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３…は、それぞれＲ用、Ｇ用、Ｂ用…のサブピクセルを駆動する。図１では、この信号線駆動回路１８は、液晶表示装置の額縁部のうちの上辺部または下辺部のみに配置されているが、額縁部の上下２辺に分けて配置されていてもよい。なお、この場合、上辺部に配置された信号線駆動回路１８では、任意の偶数列の信号線６２に信号を供給するための出力部と、任意の奇数列の信号線６２に信号を供給するための出力部とが互いに隣接するように設けられている。同様に、下辺部に配置された信号線駆動回路１８でも、任意の偶数列の信号線６２に信号を供給するための出力部と、任意の奇数列の信号線６２に信号を供給するための出力部とが互いに隣接するように設けられる。
また、走査線駆動回路１９も一般には多出力を有する集積回路であって、ＴＦＴ６４のゲート電極に出力電圧を供給する。
なお、図１において、第１の制御トランジスタ１，第２の制御トランジスタ３及び短絡用トランジスタ５から構成される短絡手段は信号線駆動回路１８の外部に設けられているように見えるが、実際には信号線駆動回路１８内に設けられている。この短絡手段は、信号線駆動回路１８の隣接する出力部同士を電気的に短絡するためのものであり、本実施形態では例えばＲ階調用出力部とＧ階調用出力部、Ｂ階調用出力部とＲ階調用出力部が短絡される。ここで、同色階調用の出力部同士を短絡してもよいが、これについては後の実施形態で詳述する。
次に、本実施形態の特徴部分である信号線駆動回路１８（以下、「本実施形態の信号線駆動回路」と呼ぶ）について、説明する。
図２は、本実施形態の信号線駆動回路の構成の一例を概略的に示すブロック図である。
同図に示すように、本実施形態の信号線駆動回路は、順に接続された双方向シフトレジスタ７１と、データレジスタ７２と、Ｄ／Ａコンバータ７３と、出力回路７４とを有している。なお、図示しないが、データレジスタ７２は一段目ラッチと二段目ラッチとから構成されている。
この信号線駆動回路において、双方向シフトレジスタ７１は、スタートパルスＨＳＴＲ（またはＨＳＴＬ）を受けて順次データを転送するためのシフトパルスを水平クロックＨＣＫに同期して発生する。データレジスタ７２のうち一段目ラッチは、このシフトパルスを受けて各サブピクセルに対応した信号電圧を出力するためのデジタルデータＤＡ１−６，ＤＢ１−６，ＤＣ１−６をラッチする。次いで、データレジスタ７２がデータロード信号ＬＯＡＤを受けると、デジタルデータＤＡ１−６，ＤＢ１−６，ＤＣ１−６は二段目ラッチに転送され、それと同時にＤ／Ａコンバータ７３に出力される。Ｄ／Ａコンバータ７３は、データレジスタ７２でホールドされたデジタル信号をアナログ信号に変換する。そして、アナログ信号に変換された画像形成用信号は、出力回路７４から出力される。
なお、本実施形態の信号線駆動回路は、出力回路７４の内部に特徴があり、図２に示す以外の構成をとっていても構わない。
図３は、本実施形態の信号線駆動回路のうち、出力回路の構成を示す回路図である。
同図に示すように、本実施形態の信号線駆動回路は、出力が入力に帰還されたオペアンプＡｍｐ１，Ａｍｐ２と、液晶パネルに出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２をそれぞれ供給するための出力部ｏｕｔ１，ｏｕｔ２と、オペアンプＡｍｐ１の出力部と出力部ｏｕｔ１とを接続する電圧供給配線Ｓ１と、オペアンプＡｍｐ２の出力部と出力部ｏｕｔ２とを接続する電圧供給配線Ｓ２と、電圧供給配線Ｓ１上に設けられたスイッチＳＷ１と、電圧供給配線Ｓ２上に設けられたスイッチＳＷ２と、電圧供給配線Ｓ１と電圧供給配線Ｓ２との間に設けられ、出力部ｏｕｔ１と出力部ｏｕｔ２とを短絡するための短絡手段２とを有している。ここで、出力部とは、電圧供給配線のうち、表示部の信号線６２との接続部分を指している。
この短絡手段２は、電圧供給配線Ｓ１のうちスイッチＳＷ１−出力部ｏｕｔ１間の部分と電圧供給配線Ｓ２のうちスイッチＳＷ２−出力部ｏｕｔ２間の部分との間に設けられており、従来の短絡手段とは異なった構成を有している。
すなわち、短絡手段２は、電圧供給配線Ｓ１と電圧供給配線Ｓ２とを結ぶ配線上に設けられた第１の制御トランジスタ１及び第２の制御トランジスタ３と、電圧供給配線Ｓ１と電圧供給配線Ｓ２とを結ぶ短絡用配線上に設けられ、ゲート電極が第１の制御トランジスタ１と第２の制御トランジスタ３との間に接続された短絡用トランジスタ５とから構成されている。ここで、第１の制御トランジスタ１，第２の制御トランジスタ３はそれぞれ制御信号Ｖｂ，Ｖａによって制御されるＰチャネル型ＭＩＳＦＥＴであり、短絡用トランジスタ５は、Ｎチャネル型ＭＩＳＦＥＴである。なお、短絡用トランジスタ５が設けられる短絡用配線には、後に説明するように出力部間の短絡時に電流が流れる。
次に、出力回路の動作について説明する。
図４は、本実施形態の信号線駆動回路のうち、出力回路の各部における電圧変化及び短絡用配線に流れる電流変化を示すタイミングチャート図である。なお、オペアンプＡｍｐ１，Ａｍｐ２の出力波形は該オペアンプへの入力波形と同じである。
本実施形態の信号線駆動回路は、ドット反転駆動用であるので、水平走査期間ごとに、オペアンプＡｍｐ１，Ａｍｐ２への入力電圧の極性が反転する。また、互いに隣接する出力部ｏｕｔ１，ｏｕｔ２の電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、コモン電圧Ｖｃｏｍ（図示せず）を基準として互いに逆極性の電圧となっている。
まず、図４に示すように、水平走査期間Ｈ１のうち期間Ｂ（オペアンプＡｍｐ1，Ａｍｐ２のハイインピーダンス期間）では、オペアンプＡｍｐ１，Ａｍｐ２への各入力電圧Ｖｉｎ１，Ｖｉｎ２の極性がそれぞれ（＋），（−）から（−），（＋）へと変化する。この期間Ｂでは、スイッチＳＷ１，ＳＷ２は共にオフになる。
そして、制御電圧Ｖｂはロー（低電圧）、制御電圧Ｖａはハイ（高電圧）となる。これにより、期間Ｂにおいて第１の制御トランジスタ１はオン、第２の制御トランジスタ３はオフとなる。
ここで、期間Ｂの開始時にはＶｏｕｔ１の極性は（＋）、Ｖｏｕｔ２の極性は（−）となるために、高電圧のＶｏｕｔ１が短絡用トランジスタ５のゲート電極に入力され、短絡用トランジスタ５はオンとなる。このため、出力部ｏｕｔ１に接続されたパネル側負荷から出力部ｏｕｔ２に接続されたパネル側負荷へ、短絡用トランジスタ５を通って電流Ｉが流れ込む。
なお、本実施形態の信号線駆動回路では、Ｖｏｕｔ１＞Ｖｏｕｔ２の時には、Ｖｔｈ＜（Ｖｏｕｔ１−Ｖｏｕｔ２）、Ｖｏｕｔ１＜Ｖｏｕｔ２の時には、Ｖｔｈ＜（Ｖｏｕｔ２−Ｖｏｕｔ１）を満足する期間に短絡用トランジスタ５はオンとなる。ここで、Ｖｔｈは短絡用トランジスタ５の基板基準のしきい値電圧である。
このように、少なくとも負荷に充電された電荷の分配が完了するまで短絡用トランジスタ５はオフになることはない。
以上の動作により、電力を消費せずに出力部ｏｕｔ１の電位を出力部ｏｕｔ２の電位に近づけることができる。なお、この時、電圧供給配線Ｓ１の電位は出力部ｏｕｔ１の電位と等しくなっており、電圧供給配線Ｓ２の電位は出力部ｏｕｔ２の電位に等しくなっているとみなす。
次に、水平走査期間Ｈ１のうち期間Ａでは、スイッチＳＷ１，ＳＷ２が共にオンになり、オペアンプＡｍｐ１，Ａｍｐ２の出力がそれぞれ出力部ｏｕｔ１，ｏｕｔ２へと伝達される。この時、出力部ｏｕｔ１に接続された負荷は出力部ｏｕｔ１からオペアンプＡｍｐ１へと流れる電流を放電するとともに、出力部ｏｕｔ２に接続された負荷はオペアンプＡｍｐ２から出力部ｏｕｔ２へと流れる電流により充電される。
また、期間Ａでは、期間Ｂと同じく制御電圧Ｖｂがロー、制御電圧Ｖａがハイになっているので、引き続き短絡用トランジスタ５のゲート電極は出力部ｏｕｔ１に接続されている。そのため、図４に示すように、期間Ａの開始直後にＶｏｕｔ１とＶｏｕｔ２の電位差がＶｔｈより低くなると、短絡用トランジスタ５は自律的にオフとなる。
次に、水平走査期間Ｈ１に続く水平走査期間Ｈ２では、Ｖｏｕｔ１，Ｖｏｕｔ２の極性やＶｉｎ１，Ｖｉｎ２の極性などが水平走査期間Ｈ１とは逆になっている。
期間Ｂにおいて、スイッチＳＷ１，ＳＷ２は共にオフになり、短絡用トランジスタ５はゲート電極が出力部ｏｕｔ２に接続されるためにオン状態になる。そして、電流Ｉは、短絡用トランジスタ５を介して、出力部ｏｕｔ２から出力部ｏｕｔ１へと流れる。
そして、期間Ａでは、スイッチＳＷ１，ＳＷ２がオンとなり、短絡用トランジスタ５は、Ｖｏｕｔ１とＶｏｕｔ２の電位差がＶｔｈより低くなるとオフとなる。
以後、水平走査期間Ｈ１，Ｈ２が繰り返される。
以上のように、本実施形態の信号線駆動回路によれば、パネル側の負荷に充電された電荷を隣接する負荷に無駄なく分配することができるので、消費電力が低減される。
特に、本実施形態の信号線駆動回路の省電力機能が発揮されるのは、パネル側の負荷容量が大きい場合である。
パネル側の負荷容量が大きい場合には、例えば水平走査期間Ｈ１の期間Ｂ内では、負荷間の電荷の分配が完了しないおそれがある。この場合、本実施形態の信号線駆動回路においては、期間ＡであってもＶｏｕｔ１とＶｏｕｔ２の極性が入れ替わるまで短絡用トランジスタ５がオン状態になっているので、負荷間の電荷の分配は引き続き行われる。このため、オペアンプＡｍｐ２の出力による充電量が少なくて済む。
これに対し、従来の信号線駆動回路では、期間Ｂの終了と同時に短絡用のトランスファーゲートがオフになる。１水平走査期間は一般に１０μｓｅｃ程度で、そのうち期間Ｂは４０〜５０ｎｓｅｃ程度と非常に短いので、パネル側の負荷にたまった電荷の再分配を完了することは難しい。
以上のような消費電力の低減効果は、水平走査期間Ｈ２においても同様である。
このように、本実施形態の信号線駆動回路によれば、従来と比べパネルの容量が大きい場合でも、消費電力を効果的に低減することができる。つまり、本実施形態の信号線駆動回路を用いれば、消費電力が抑えられた、大画面の液晶表示装置を実現することができる。
また、オペアンプＡｍｐ１，Ａｍｐ２を流れる電流量を低減できるので、信号線駆動回路での発熱を抑えることができ、熱による動作不良を起こしにくくなっている。
さらに、本実施形態の信号線駆動回路において、省電力化のためには短絡用トランジスタ５のオン抵抗のみを小さくすればよいので、第１の制御トランジスタ１及び第２の制御トランジスタ３は最小サイズとすることができる。そのため、従来の信号線駆動回路に比べて小面積化を図ることもできる。
なお、本実施形態の信号線駆動回路において、パネル側負荷の電荷を無駄なく再分配するために、オペアンプＡｍｐ１，Ａｍｐ２の応答速度は十分に高いことが望ましい。
なお、図３を参照し、第１の制御トランジスタ１に接続される配線の電圧供給配線Ｓ１からの分岐点、及び第２の制御トランジスタ３に接続される配線の電圧供給配線Ｓ２からの分岐点は、それぞれ短絡用トランジスタ５に接続される配線の電圧供給配線Ｓ１，Ｓ２からの分岐点よりも出力部寄りに設けられていてもよい。
なお、本実施形態の信号線駆動回路の説明では、第１の制御トランジスタ１及び第２の制御トランジスタ３がＰチャネル型ＭＩＳＦＥＴで短絡用トランジスタ５がＮチャネル型ＭＩＳＦＥＴである例を示したが、両制御トランジスタが共にＮチャネル型ＭＩＳＦＥＴで、短絡用トランジスタ５がＰチャネル型ＭＩＳＦＥＴであっても同様の効果が得られる。
また、第１の制御トランジスタ１、第２の制御トランジスタ３及び短絡用トランジスタ５はバイポーラトランジスタであってもよい。
なお、本実施形態の信号線駆動回路において、短絡手段２は隣接する全ての電圧供給配線間に設けてもよく、特定の電圧供給配線間にのみ設けてもよい。
また、本実施形態の信号線駆動回路は、液晶表示装置以外にもＥＬ（Electro Luminescence)など、パネル側負荷に電荷が保持される表示装置に使用することができる。これは、以後の実施形態についても同様である。
なお、本実施形態では、出力部間の短絡手段が信号線駆動回路内に設けられる例を説明したが、液晶パネル内に設けられていてもよい。この場合、短絡手段を構成するトランジスタは、サブピクセル中ＴＦＴと同一基板上に設けられ、ポリシリコンまたはアモルファスシリコンで形成されていてもよい。このことも、以下の実施形態で共通である。
また、信号線駆動回路は、半導体チップの形でユーザーに提供してもよいし、ＴＣＰやＣＯＦ（Chip on film)の形で提供してもよい。
なお、本発明の信号線駆動回路で用いられるＭＩＳＦＥＴは、製造の容易さなどから、実際にはＭＯＳＦＥＴであることが最も好ましい。
（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態と同一構成の短絡手段を有し、該短絡手段が同一色階調用の出力部同士を短絡する信号線駆動回路について説明する。
なお、信号線駆動回路の出力回路以外の構成、及び信号線駆動回路によって駆動される液晶パネルの構成は第１の実施形態と同様である。
図５は、本実施形態の信号線駆動回路のうち、出力回路の構成を示す回路図である。
同図に示すように、本実施形態の信号線駆動回路は、出力が入力に帰還されたオペアンプＡｍｐ１，Ａｍｐ２…，ＡｍｐＮ（Ｎは１チップの信号線駆動回路あたりの出力数）と、液晶パネルに出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，…ＶｏｕｔＮをそれぞれ供給するための出力部ｏｕｔ１，ｏｕｔ２，…ｏｕｔＮと、Ｋ番目（１≦Ｋ＋３≦Ｎ；Ｋは自然数）のオペアンプＡｍｐＫの出力部と出力部ｏｕｔＫとを接続する電圧供給配線ＳＫと、電圧供給配線ＳＫ上に設けられたスイッチＳＷＫと、電圧供給配線ＳＫと電圧供給配線ＳＫ＋３との間に設けられ、出力部ｏｕｔＫと出力部ｏｕｔＫ＋３とを短絡するための短絡手段２ａ，２ｂ，…（以下まとめて短絡手段２と呼ぶ）とを有している。１チップ上に設けられた信号線駆動回路あたりの出力数Ｎは、例えば３８４、あるいは４８０出力である。
また、本実施形態の信号線駆動回路はフルカラーの液晶表示装置用であるので、Ｎ本の電圧供給配線に接続されたＮ個の出力部は、回路上においては、例えばＲ−Ｇ−Ｂ−Ｒ−Ｇ−Ｂといったように、一定の色順に配置されている。なお、本実施形態の信号線駆動回路においては、短絡手段がオンになる場合には、電圧供給配線Ｓ１とＳ４，Ｓ７とＳ１０とが電気的に短絡される。ただし、Ｓ４とＳ７をさらに短絡する構成であってもよく、同一の色階調用の出力部に接続する電圧供給配線がすべて短絡される構成であってもよい。また、何本かの電圧供給配線を一セットにして短絡することもできる。
この短絡手段２の各々は、第１の実施形態で説明した短絡手段２と同一の素子構成を有している。
すなわち、短絡手段２は、Ｋ番目の電圧供給配線ＳＫと（Ｋ＋３）番目の電圧供給配線ＳＫ＋３とを結ぶ配線上に設けられた第１の制御トランジスタ１及び第２の制御トランジスタ３と、電圧供給配線ＳＫと電圧供給配線ＳＫ＋３とを結ぶ短絡用配線上に設けられ、ゲート電極が第１の制御トランジスタ１と第２の制御トランジスタ３との間に接続された短絡用トランジスタ５とから構成されている。ここで、第１の制御トランジスタ１，第２の制御トランジスタ３はそれぞれ制御信号Ｖｂ，Ｖａによって制御されるＰチャネル型ＭＩＳＦＥＴであり、短絡用トランジスタ５は、Ｎチャネル型ＭＩＳＦＥＴである。
なお、第１の制御トランジスタ１は、それぞれ図５に示す第１の制御トランジスタ１ａ，１ｂ…のうちの１つを表しており、第２の制御トランジスタ３も第２の制御トランジスタ３ａ，３ｂ…のうちの１つを表している。短絡用トランジスタ５も複数の短絡用トランジスタのうちのいずれか１つを示している。
また、本実施形態において、各第１の制御トランジスタ１のゲート電極には同一の制御信号Ｖｂが入力され、各第２の制御トランジスタ３のゲート電極には同一の制御信号Ｖａが入力される。
なお、本実施形態の信号線駆動回路における出力回路の動作は、基本的に図４に示す第１の実施形態に係る信号線駆動回路と同じである。
ただし、本実施形態の信号線駆動回路では同じ色用の出力部同士を短絡しているので、図４においてＶｉｎ１をＫ番目の電圧供給配線への入力信号ＶｉｎＫに、Ｖｉｎ２をＶｉｎＫ＋３に、Ｖｏｕｔ１をＶｏｕｔＫに、Ｖｏｕｔ２をＶｏｕｔＫ＋３にそれぞれ読み替えればよい。
以上のように、本実施形態の信号線駆動回路では、同じ色階調用の全ての出力部を所定のタイミングで短絡するので、パネル側負荷に蓄えられた電荷の分配を第１の実施形態に比べてより効率的に行うことができる。
これは、液晶パネルにおいて、色の異なるサブピクセルの階調よりも同色のサブピクセルの階調の方がより近いことが多いためである。
例えば６４階調の液晶表示装置の場合、全赤表示を行なう場合には、Ｒの階調レベルは６４、ＧとＢの階調レベルは共に０となっている。このような場合には、第１の実施形態のようにＲ階調用とＧ階調用の出力部を短絡しても、Ｒの負荷に充電される電荷量はＧの負荷に充電される電荷量より大きくなるため、パネル側負荷を効果的に再配分することができない。
これに対し、本実施形態の信号線駆動回路によれば、Ｒ階調用の出力部同士、Ｇ階調用の出力部同士、Ｂ階調用の出力部同士が短絡されるので、同じ階調レベルの負荷同士で電荷のやり取りが行われ、効率的に電荷の再配分を行うことができる。このため、本実施形態の信号線駆動回路によれば、従来よりも消費電力の小さい液晶表示装置を実現することができるのである。ちなみに、ここでは全赤表示を例にとったが、一般に近傍に位置する同色サブピクセルの階調レベルは比較的揃っているので、通常の表示状態においても同様の省電力効果が得られる。
また、図５に示す例では、最寄りの同色用の出力部間を短絡しているが、２つ以上の任意の数の同色用出力部間を電気的に短絡してもよく、全ての同色用の出力部同士を同時に短絡してもよい。同色用の全出力部が電気的に短絡されると、出力部の電位はより平均化されて中間電位（コモン電圧）に近づくので、より確実に電荷の再分配を行うことが可能になる。
なお、本実施形態における短絡手段は集積化が容易なＭＩＳＦＥＴで構成されており、第１の実施形態と同様に第１の制御トランジスタ１及び第２の制御トランジスタ３は最小サイズとすることができるので、従来の信号線駆動回路に比べて小面積化を図ることができる。
なお、第１の制御トランジスタ１，第２の制御トランジスタ３が共にＮチャネル型ＭＩＳＦＥＴで、短絡用トランジスタ５がＰチャネル型ＭＩＳＦＥＴであってもよい。
また、第１の制御トランジスタ１，第２の制御トランジスタ３及び短絡用トランジスタ５がバイポーラトランジスタであってもよい。
なお、本実施形態で用いられた、同じ色階調用の出力部同士を短絡する構成は、それ自体で省電力効果を発揮するので、従来のように、短絡手段がトランスファーゲートのみである場合に用いても有効である。
なお、図５に示す回路構造を実現するための実際の回路配置については後の実施形態で説明する。本実施形態において、回路上では近傍に位置する一対の同色用の出力部間には他の色用出力部が配置されるように見えるが、実際の回路配置では同色用の出力部同士が隣接して設けられる場合もある。ただし、パネル側の信号線は、通常Ｒ−Ｇ−Ｂ−Ｒ…のように、色順に配置されている。
（第３の実施形態）
本発明の第３の実施形態に係る信号線駆動回路は、第１の実施形態で用いられた短絡手段の構成に一部変更を加えたものである。
図６は、本実施形態の信号線駆動回路のうち、出力回路の構成を示す回路図である。
同図に示すように、本実施形態の信号線駆動回路は、出力が入力に帰還されたオペアンプＡｍｐ１，Ａｍｐ２と、液晶パネルに出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２をそれぞれ供給するための出力部ｏｕｔ１，ｏｕｔ２と、オペアンプＡｍｐ１の出力部と出力部ｏｕｔ１とを接続する電圧供給配線Ｓ１と、オペアンプＡｍｐ２の出力部と出力部ｏｕｔ２とを接続する電圧供給配線Ｓ２と、電圧供給配線Ｓ１上に設けられたスイッチＳＷ１と、電圧供給配線Ｓ２上に設けられたスイッチＳＷ２と、電圧供給配線Ｓ１と電圧供給配線Ｓ２との間に設けられ、出力部ｏｕｔ１と出力部ｏｕｔ２とを短絡するための短絡手段３０とを有している。この短絡手段３０は、電圧供給配線Ｓ１のうちスイッチＳＷ１−出力部ｏｕｔ１間の部分と電圧供給配線Ｓ２のうちスイッチＳＷ２−出力部ｏｕｔ２間の部分との間に設けられている。
そして、短絡手段３０は、電圧供給配線Ｓ１と電圧供給配線Ｓ２とを結ぶ配線上に設けられた第１の制御トランジスタ２１及び第２の制御トランジスタ２３と、電圧供給配線Ｓ１と電圧供給配線Ｓ２とを結ぶ配線上に設けられ、ゲート電極が第１の制御トランジスタ２１−第２の制御トランジスタ２３間を結ぶ配線に接続された短絡用トランジスタ２５と、制御信号Ｖｃによって制御され、接地と短絡用トランジスタ２５のゲート電極との間に設けられた第３の制御トランジスタ３４とから構成されている。ここで、第１の制御トランジスタ２１，第２の制御トランジスタ２３はそれぞれ制御信号Ｖｂ，Ｖａによって制御されるＰチャネル型ＭＩＳＦＥＴであり、短絡用トランジスタ２５は、Ｎチャネル型ＭＩＳＦＥＴである。また、第３の制御トランジスタ３４はＮチャネル型ＭＩＳＦＥＴであり、第３の制御トランジスタ３４と短絡用トランジスタ２５のゲート電極とを接続する配線は、第１の制御トランジスタ２１と第２の制御トランジスタ２３とを結ぶ配線に接続されている。
なお、図６では２本の電圧供給配線Ｓ１，Ｓ２及び２つの出力部のみを示しているが、実際には１つの信号線駆動回路が、多数本（例えば５１２本）の電圧供給配線と多数個の出力部を有している。そして、回路図の上では、出力部はＲ−Ｇ−Ｂ−Ｒ−Ｇ−Ｂ…のように一定の順番で配置されている。実際の配線及び出力部の配置については後の実施形態で説明する。
以上のように、本実施形態の信号線駆動回路が第１の実施形態と異なるのは、短絡用トランジスタ２５を制御するための第３の制御トランジスタ３４をさらに設けた点である。
次に、出力回路の動作を通して第３の制御トランジスタ３４を設ける効果について説明する。
図７は、本実施形態の信号線駆動回路のうち、出力回路の各部における電圧変化及び短絡用配線に流れる電流変化を示すタイミングチャート図である。
まず、図７に示すように、水平走査期間Ｈ１のうち期間Ｂでは、オペアンプＡｍｐ１，Ａｍｐ２への各入力電圧Ｖｉｎ１，Ｖｉｎ２の極性がそれぞれ（＋），（−）から（−），（＋）へと変化する。期間Ｂでは、スイッチＳＷ１，ＳＷ２は共にオフになる。
そして、制御電圧Ｖｂはロー、制御電圧Ｖａはハイ、制御電圧Ｖｃはローとなる。これにより、期間Ｂにおいて第１の制御トランジスタ２１はオン、第２の制御トランジスタ２３はオフ、第３の制御トランジスタ３４はオフとなる。
ここで、期間Ｂの開始時には高電圧のＶｏｕｔ１が短絡用トランジスタ２５のゲート電極に入力され、短絡用トランジスタ２５はオンとなる。このため、出力部ｏｕｔ１に接続されたパネル側負荷から出力部ｏｕｔ２に接続されたパネル側負荷へ、短絡用トランジスタ２５を通って電流Ｉが流れ込む。
なお、本実施形態の信号線駆動回路においても、短絡用トランジスタ２５のしきい値電圧Ｖｔｈが、Ｖｏｕｔ１とＶｏｕｔ２の差よりも小さい時には短絡用トランジスタ２５はオンになる。このため、期間Ｂでは、負荷に充電された電荷の再分配が完了するまで短絡用トランジスタ２５はオフにならない。ここまでは第１の実施形態と同様の動作である。
次に、水平走査期間Ｈ１のうち期間Ａでは、スイッチＳＷ１，ＳＷ２が共にオンになり、オペアンプＡｍｐ１，Ａｍｐ２の出力がそれぞれ出力部ｏｕｔ１，ｏｕｔ２へと伝達される。この時、出力部ｏｕｔ１に接続された負荷は出力部ｏｕｔ１からオペアンプＡｍｐ１へと流れる電流を放電するとともに、出力部ｏｕｔ２に接続された負荷はオペアンプＡｍｐ２から出力部ｏｕｔ２へと流れる電流により充電される。
また、期間Ａでは制御電圧Ｖｂ，Ｖｃがハイに変化し、制御電圧Ｖａはハイのままとなる。このため、第１の制御トランジスタ２１及び第２の制御トランジスタ２３はオフ、第３の制御トランジスタ３４はオンとなり、短絡用トランジスタ２５のゲート電極は接地される。その結果、短絡用トランジスタ２５は速やかにオフ状態となる。
そして、次の水平走査期間では出力部ｏｕｔ１，ｏｕｔ２の電圧の極性が水平走査期間Ｈ１と入れ替わった状態で、同様の動作が繰り返される。
以上のように、本実施形態の信号線駆動回路の動作上の特徴は、図７に示す期間Ａにおいて短絡用トランジスタ２５が速やかにオフになることである。
オペアンプＡｍｐ１，Ａｍｐ２の動作が遅い場合や、出力負荷が特定の条件にある場合は、短絡用トランジスタ２５を介してパネル側負荷に再分配させた電荷をオペアンプＡｍｐ１，Ａｍｐ２が抜くことがある。例えば、オペアンプＡｍｐ１，Ａｍｐ２からの各出力の電圧変化が出力部の電圧Ｖｏｕｔ１，Ｖｏｕｔ２の変化よりも遅く、水平走査期間Ｈ１の期間Ａの開始時にオペアンプＡｍｐ２の出力電圧がＶｏｕｔ２よりも低いままである場合、短絡用トランジスタ２５がオンのままだと電流ＩがオペアンプＡｍｐ２に抜かれてしまう。また、出力負荷は、出力回路を構成するオペアンプの抵抗や配線抵抗などによって決まり、ｋの設計次第では短絡手段を通過する電流がオペアンプへと流れてしまう。
しかし、本実施形態の信号線駆動回路では、期間Ａで短絡用トランジスタ２５が速やかにオフになるため、パネル側負荷の電荷の再分配を、電荷をロスすることなく確実に行えるようになっている。
このように、本実施形態の信号線駆動回路によれば、出力負荷の最適化を行なう必要がないので回路設計が容易になる。また、オペアンプの応答速度によって消費電力の低減効果が左右されにくくなる。
これに加えて、集積化が容易なＭＩＳＦＥＴのみで短絡手段３０が構成されるので、回路面積も比較的小さくすることができる。
また、本実施形態の信号線駆動回路は、従来の液晶表示装置で用いられていたコントローラー（信号の周期を生成する装置）に対応可能であるので、外部の回路を変更することなく消費電力の低減を図ることができる。
（第４の実施形態）
本発明の第４の実施形態として、第３の実施形態と同一構成の短絡手段を有し、該短絡手段が同一色階調用の出力部同士を短絡する信号線駆動回路について説明する。
なお、信号線駆動回路の出力回路以外の構成、及び信号線駆動回路によって駆動される液晶パネルの構成は第１〜３の実施形態と同様である。
図８は、本実施形態の信号線駆動回路のうち、出力回路の構成を示す回路図である。
同図に示すように、本実施形態の信号線駆動回路は、出力が入力に帰還されたオペアンプＡｍｐ１，Ａｍｐ２…，ＡｍｐＮ（Ｎは１チップの信号線駆動回路あたりの出力数）と、液晶パネルに出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，…ＶｏｕｔＮをそれぞれ供給するための出力部ｏｕｔ１，ｏｕｔ２，…ｏｕｔＮと、Ｋ番目（１≦Ｋ＋３≦Ｎ；Ｋは自然数）のオペアンプＡｍｐＫの出力部と出力部ｏｕｔＫとを接続する電圧供給配線ＳＫと、電圧供給配線ＳＫ上に設けられたスイッチＳＷＫと、電圧供給配線ＳＫと電圧供給配線ＳＫ＋３との間に設けられ、出力部ｏｕｔＫと出力部ｏｕｔＫ＋３とを短絡するための短絡手段３０ａ，３０ｂ，…（以下まとめて短絡手段３０と呼ぶ）とを有している。１チップ上に設けられた信号線駆動回路あたりの出力数Ｎは、例えば３８４あるいは４８０出力である。
また、本実施形態の信号線駆動回路はフルカラーの液晶表示装置用であるので、Ｎ本の電圧供給配線に接続されたＮ個の出力部は、回路上においては、例えばＲ−Ｇ−Ｂ−Ｒ−Ｇ−Ｂといったように、一定の色順に配置されている。なお、本実施形態の信号線駆動回路においては、短絡手段がオンになる場合には、電圧供給配線Ｓ１とＳ４，Ｓ７とＳ１０が電気的に短絡される。ただし、Ｓ４とＳ７がさらに短絡される構成であってもよいし、同一の色階調用の出力部に接続する電圧供給配線がすべて電気的に短絡される構成であってもよい。なお、同時に短絡される出力部の数は、２つ以上であれば任意である。
そして、この短絡手段３０は、Ｋ番目の電圧供給配線ＳＫと（Ｋ＋３）番目の電圧供給配線ＳＫ＋３とを結ぶ第１の配線上に設けられた第１の制御トランジスタ２１及び第２の制御トランジスタ２３と、電圧供給配線ＳＫと電圧供給配線ＳＫ＋３とを結ぶ短絡用配線上に設けられ、ゲート電極が第１の制御トランジスタ２１と第２の制御トランジスタ２３との間に接続された短絡用トランジスタ２５と、第１の制御トランジスタ２１−第２の制御トランジスタ２３間の配線に接続され、且つ短絡用トランジスタ２５のゲート電極と接地との間に設けられた第３の制御トランジスタ３４とから構成されている。ここで、第１の制御トランジスタ２１，第２の制御トランジスタ２３はそれぞれ制御信号Ｖｂ，Ｖａによって制御されるＰチャネル型ＭＩＳＦＥＴであり、第３の制御トランジスタ３４は制御信号Ｖｃによって制御されるＮチャネル型ＭＩＳＦＥＴである。また、短絡用トランジスタ２５は、Ｎチャネル型ＭＩＳＦＥＴである。
なお、本実施形態の信号線駆動回路における出力回路の動作は、基本的に図７に示す第１の実施形態に係る信号線駆動回路と同じである。
ただし、本実施形態の信号線駆動回路では同じ色用の出力部同士を短絡しているので、図７においてＶｉｎ１をＫ番目の電圧供給配線への入力信号ＶｉｎＫに、Ｖｉｎ２をＶｉｎＫ＋３に、Ｖｏｕｔ１をＶｏｕｔＫに、Ｖｏｕｔ２をＶｏｕｔＫ＋３にそれぞれ読み替えればよい。
以上のように、本実施形態の信号線駆動回路では、同じ色階調用の全ての出力部を所定のタイミングで短絡するので、パネル側負荷に蓄えられた電荷の分配を第３の実施形態に係る信号線駆動回路よりもより効率的に行なうことができる。
このように、本実施形態の信号線駆動回路を用いれば、消費電力の小さい大画面の液晶テレビやパーソナルコンピュータ用の液晶ディスプレイなどが実現される。
（第５の実施形態）
本発明の第５の実施形態に係る信号線駆動回路は、出力部同士を短絡した場合に、電流が流れる短絡用配線が２本設けられていることを特徴としている。
図９は、本実施形態の信号線駆動回路のうち、出力回路の構成を示す回路図である。
同図に示すように、本実施形態の信号線駆動回路において、短絡手段４０以外の構成は第１、第３の実施形態と同一であるので、以下短絡手段４０の説明のみを行なう。
短絡手段４０は、電圧供給配線Ｓ１と電圧供給配線Ｓ２とを接続し、出力部ｏｕｔ１と出力部ｏｕｔ２とが短絡される際に電流通路となる第１の短絡用配線及び第２の短絡用配線と、両短絡配線上に設けられた素子とを有している。
第１の短絡用配線上にはＳ１に近い側から第１の短絡用トランジスタ４１、ＣＭＯＳ構成の第１のトランスファーゲートＴＧ１がそれぞれ設けられており、第２の短絡用配線上にはＳ１に近い側からＣＭＯＳ構成の第２のトランスファーゲートＴＧ２、第２の短絡用トランジスタ４３がそれぞれ設けられている。
また、第１の短絡用トランジスタ４１及び第２の短絡用トランジスタ４３は共にＮチャネル型ＭＩＳＦＥＴである。そして、第１の短絡用トランジスタ４１のゲート電極は、第１の短絡用配線のうち第１の短絡用トランジスタ４１と電圧供給配線Ｓ１との間の部分に接続されており、第２の短絡用トランジスタ４３のゲート電極は、第２の短絡用配線のうち第２の短絡用トランジスタ４３と電圧供給配線Ｓ２との間の部分に接続されている。
そして、第１のトランスファーゲートＴＧ１のうちのＰチャネル型ＭＩＳＦＥＴは制御信号Ｖｂに、Ｎチャネル型ＭＩＳＦＥＴはＶｂの逆相信号により制御される。また、第２のトランスファーゲートＴＧ２のうちのＰチャネル型ＭＩＳＦＥＴは制御信号Ｖａに、Ｎチャネル型ＭＩＳＦＥＴはＶａの逆相信号により制御される。
なお、図９では２本の電圧供給配線Ｓ１，Ｓ２及び２つの出力部のみを示しているが、実際には１つの信号線駆動回路が、多数本（例えば５１２本）の電圧供給配線と多数個の出力部を有している。そして、回路図の上では、電圧供給配線及び出力部はＲ−Ｇ−Ｂ−Ｒ−Ｇ−Ｂ…のように一定の順番で配置されている。実際の配線及び出力部の配置については後の実施形態で説明する。
以上のように、本実施形態の信号線駆動回路が第１及び第３の実施形態と異なるのは、短絡用配線を電流の流れる方向によって２つに分けた点である。
次に、出力回路の動作を通して短絡用配線を２本に分けた効果について説明する。
図１０は、本実施形態の信号線駆動回路のうち、出力回路の各部における電圧変化及び各短絡用配線に流れる電流変化を示すタイミングチャート図である。
まず、図７に示すように、水平走査期間Ｈ１のうち期間Ｂでは、オペアンプＡｍｐ１，Ａｍｐ２への各入力電圧Ｖｉｎ１，Ｖｉｎ２の極性がそれぞれ（＋），（−）から（−），（＋）へと変化する。期間Ｂでは、スイッチＳＷ１，ＳＷ２は共にオフになる。
このとき、制御電圧Ｖｂはロー、制御電圧Ｖａはハイとなる。これにより、期間Ｂにおいて第１のトランスファーゲートＴＧ１はオンになり、第２のトランスファーゲートＴＧ２はオフになる。
そのため、第１の短絡用トランジスタ４１の各不純物拡散領域（ソースまたはドレイン）はそれぞれ出力部ｏｕｔ１，ｏｕｔ２に電気的に接続される。よって、期間Ｂにおいて、第１の短絡用トランジスタ４１は出力部ｏｕｔ１の電圧Ｖｏｕｔ１により制御されることとなり、オン状態となる。そして、出力部ｏｕｔ１に接続されたパネル側負荷から出力部ｏｕｔ２に接続されたパネル側負荷へ、第１の短絡用トランジスタ４１を通って電流Ｉ１が流れ込む。
一方、第２の短絡用トランジスタ４３のゲート電極及び一方の不純物拡散領域は出力部ｏｕｔ２と電気的に接続しているが、他方の不純物拡散領域は出力部ｏｕｔ１と電気的に接続されない。そのため、期間Ｂでは第２の短絡用トランジスタ４３はオフ状態となっている。
次に、水平走査期間Ｈ１のうち期間Ａでは、スイッチＳＷ１，ＳＷ２が共にオンになり、オペアンプＡｍｐ１，Ａｍｐ２の出力がそれぞれ出力部ｏｕｔ１，ｏｕｔ２へと伝達される。この時、出力部ｏｕｔ１に接続されたパネル側負荷は出力部ｏｕｔ１からオペアンプＡｍｐ１へと流れる電流を放電するとともに、出力部ｏｕｔ２に接続されたパネル側負荷はオペアンプＡｍｐ２からの出力により充電される。
また、期間Ａでは制御電圧Ｖｂがハイに変化し、制御電圧Ｖａはハイのままとなる。このため、第１のトランスファーゲートＴＧ１，第２のトランスファーゲートＴＧ２は共にオフとなる。よって、第１の短絡用配線にも第２の短絡用配線にも電流は流れない。
これにより、オペアンプＡｍｐ１の応答速度が遅い場合などでも、第１の短絡用配線を流れる電流Ｉ１がオペアンプＡｍｐ１側に流れることを防ぐことができる。すなわち、パネル側負荷に蓄えられた電荷をロスすることなく再配分することができる。
次に、水平走査期間Ｈ２では、水平走査期間Ｈ１の時とはＶｉｎ１，Ｖｉｎ２，Ｖｏｕｔ１及びＶｏｕｔ２の各極性が逆になっており、回路動作も逆になる。
すなわち、期間Ｂにおいては、第１のトランスファーゲートＴＧ１及び第１の短絡用トランジスタ４１が共にオフになり、第２のトランスファーゲートＴＧ２及び第２の短絡用トランジスタ４３が共にオンになる。その結果、第２の短絡用配線には電流Ｉ２が流れ、出力部ｏｕｔ２に接続されたパネル側負荷から出力部ｏｕｔ１に接続されたパネル側負荷へと電流が流れ込む。
次いで、期間Ａにおいては、オペアンプＡｍｐ１の出力により出力部ｏｕｔ１に接続されたパネル側負荷が充電されるとともに、出力部ｏｕｔ２に接続されたパネル側負荷からオペアンプＡｍｐ２方向に電流が流れる。
このとき、第１のトランスファーゲートＴＧ１及び第１の短絡用トランジスタ４１が共にオフになり、第２のトランスファーゲートＴＧ２及び第２の短絡用トランジスタ４３も共にオフになる。
以上のように、本実施形態の信号線駆動回路によれば、期間Ｂでは隣接するパネル側負荷間の電荷の再配分をすることができる。また、オペアンプＡｍｐ１，Ａｍｐ２の応答速度や回路の出力負荷によらず電荷の再配分を効率的に行うことができるので、回路設計を容易にすることができる。
また、オペアンプＡｍｐ１，Ａｍｐ２の応答速度が十分に速い場合や回路の出力負荷が適当である場合には、水平走査期間Ｈ１の期間Ａにおいて制御信号Ｖｂをローのままにし、水平走査期間Ｈ２の期間Ａでは制御信号Ｖａをローのままにしてパネル側負荷からの電荷の回収を継続してもよい。この場合、例えば水平走査期間Ｈ１では、第１の短絡用トランジスタ４１は出力部ｏｕｔ１と出力部ｏｕｔ２の電位が逆転すると自動的にオフ状態となるので、パネル側負荷に充電された電荷をロスすることなく利用することができる。これは、水平走査期間Ｈ２でも同様である。よって、信号線駆動回路から補充する電流を低減することができる。
本実施形態の信号線駆動回路によれば、以上のような駆動方法を採ることにより、液晶表示装置の負荷容量が大きい場合などでも消費電力の削減を図ることができる。
なお、本実施形態の信号線駆動回路では２本の短絡用配線を電圧供給配線Ｓ１，Ｓ２の間に設けたが、３本以上設けてもよい。
また、図９に示す信号線駆動回路の例では、第１の短絡用トランジスタ４１のゲート電極が電圧供給配線Ｓ１側に接続されているが、第１のトランスファーゲートＴＧ１側に接続されていても同様の機能を果たす。同様に、第２の短絡用トランジスタ４３のゲート電極は、第２の短絡用配線の第２のトランスファーゲートＴＧ２側に接続されてもよい。
また、第１の短絡用配線上に設けられている第１のトランスファーゲートＴＧ１と第１の短絡用トランジスタ４１との配置を入れ替えても効果は変わらない。同様に、第２の短絡用トランジスタ４３と第２のトランスファーゲートＴＧ２との配置を入れ替えてもよい。
また、本実施形態の信号線駆動回路で用いられた第１の短絡用トランジスタ４１及び第２の短絡用トランジスタ４３を、ダイオード特性を有するデバイスで置き換えることも可能である。
図１１は、短絡用トランジスタの代わりにダイオードを用いた場合の本実施形態の信号線駆動回路を示す回路図である。同図に示すように、第１の短絡用トランジスタ４１に代えて出力部が第１のトランスファーゲートＴＧ１に接続されるダイオード（第１のダイオード５０）を用い、第２の短絡用トランジスタ４３に代えて出力部が第２のトランスファーゲートＴＧ２に接続されるダイオード（第２のダイオード５１）を用いても、ＭＩＳＦＥＴを用いる場合と同様の省電力効果を発揮できる。この際、第１のダイオード５０と第２のダイオード５１とは出力部ｏｕｔ１，ｏｕｔ２に対して互いに逆方向に配置される。
また、第１の短絡用トランジスタ４１及び第２の短絡用トランジスタ４３をバイポーラトランジスタに置き換えることも可能である。
なお、本実施形態では短絡手段がＲ−ＧやＢ−Ｒなど、隣接する異なる色階調用の出力部を接続する例を示したが、第２及び第４の実施形態のように同じ色階調用の２つ以上の出力部同士を接続することにより、さらに効果的に消費電力を低減することができる。この場合の実際の回路及び配線の配置は後の実施形態で説明する。
（第６の実施形態）
本発明の第６の実施形態として、第１〜第５の実施形態に係る信号線駆動回路の出力回路の配線構造の例について説明する。
図１２（ａ）は、本発明の信号線駆動回路の回路配置の一例を示すブロック図であり、（ｂ）は、接続手段の配置の例を示す図であり、（ｃ）は、本発明の信号線駆動回路の出力部における配線構造を示す図である。
まず、図１２（ａ）に示すように、本発明の信号線駆動回路の出力部においては、例えばＲ用、Ｇ用、Ｂ用の画像形成用信号を出力するオペアンプＡｍｐ１，２…が一列に配置されている。そして、２本の電圧供給配線間を接続する接続手段を挟んで、順にＲ用、Ｇ用、Ｂ用の出力部が順に配置されている。なお、図１２（ｂ）に示すように、実際のレイアウトでは接続手段同士は、ずれて配置されているわけではなく、分割された状態で一列に配置される。
本実施形態の信号線駆動回路の特徴は、電圧供給配線が２層に分割されたアルミ配線であり、且つ隣接する配線間の電位差が大きくなるように設けられていることである。
図１２（ｃ）に示す例では、第１層目には左側から順に出力部ｏｕｔ２、出力部ｏｕｔ３、出力部ｏｕｔ６が配置され、第２層目には左側から順に出力部ｏｕｔ１、出力部ｏｕｔ４、出力部ｏｕｔ５が配置されている。言い換えれば、隣接するパネル側の信号線（またはサブピクセル）に接続される出力部同士、または同一色用のパネル側の信号線（またはサブピクセル）に接続される出力部同士が隣接するように配置される。
ドット反転駆動方式では隣接するパネル側の信号線には互いに極性の異なる信号が印加される。
それ故、本実施形態の信号線駆動用回路の出力部では、隣接する配線間の電位差が大きくなっている。加えて、第１層内と第２層内の互いにオーバーラップする配線間の電位差も大きくなっている。この結果、製品検査の際に、隣接する配線間の電位差が小さい場合に比べて不良品の検出が容易になっている。
なお、本実施形態の配線の配置方法は、第１、第３の実施形態に係る信号線駆動回路や、従来の信号線駆動回路に適用しても同様の効果を得ることができる。
また、配線層が３層以上の場合にも、奇数番目の出力部同士、偶数番目の出力部同士を隣接するように配置することで、製品検査を容易にすることができる。
以上のように、本実施形態の信号線駆動回路によれば、製品検査が容易になっているので、規格に合格する製品をより確実にユーザーに供給することが可能となる。
（第７の実施形態）
本発明の第７の実施形態として、回路配置を改良した信号線駆動回路について説明する。
図１３は、本実施形態の信号線駆動回路の回路配置を示すブロック図である。
同図に示す回路配置は、第２，第４の実施形態など、Ｋ番目（１≦Ｋ＋３≦Ｎ；Ｋは自然数）と（Ｋ＋３）番目の出力部同士、言い換えれば同色用の出力部同士を短絡した場合に有効である。
図１３に示すように、本実施形態の信号線駆動回路のうちの出力回路では、同一色用のオペアンプＡｍｐ１とオペアンプＡｍｐ４とが互いに隣接するように設けられている。同様に、オペアンプＡｍｐ２とオペアンプＡｍｐ５、オペアンプＡｍｐ３とオペアンプＡｍｐ６とがそれぞれ隣接して設けられている。
そして、第２の実施形態の回路構成を例にとると、オペアンプＡｍｐ１とオペアンプＡｍｐ４とに接続された接続手段２ａ、オペアンプＡｍｐ２とオペアンプＡｍｐ５とに接続された接続手段２ｂ、オペアンプＡｍｐ３とオペアンプＡｍｐ６とに接続された接続手段２ｃとが順に配置されている。
そして、各接続手段２に接続された出力部ｏｕｔ１，ｏｕｔ２…はパネルの信号線の順に配置される。ここで、接続手段２と出力部ｏｕｔ１，ｏｕｔ２…との間では、２つの配線層内に設けられた電圧供給配線が交差することによって出力部の配置をパネルの信号線に揃えている。
なお、図１３では６出力分しか示していないが、画素がＲ，Ｇ，Ｂの場合、このような６出力ずつの配置が繰り返されて多出力の信号線駆動回路が構成される。
本実施形態に示す回路配置によれば、オペアンプ−接続手段間での配線の交差が少なくて済み、接続手段のレイアウトを容易にすることができる。
なお、このレイアウトによれば、接続手段と出力部とを接続する配線を交差する必要があるが、接続手段のレイアウトが容易になることの利点の方が大きい。
また、本実施形態に示す回路配置によれば、図１２（ａ）に示す回路配置に比べて配線の引き回し等が削減されるので、面積を縮小することが可能になる。
なお、本実施形態の信号線駆動用回路の出力部にも第６の実施形態で説明した配線方法を適用することができる。
本発明の第１の実施形態に係る液晶表示装置を示す回路図である。 本発明の信号線駆動回路の構成の一例を概略的に示すブロック図である。 第１の実施形態に係る信号線駆動回路のうち、出力回路の構成を示す回路図である。 第１の実施形態に係る信号線駆動回路のうち、出力回路の各部における電圧変化及び短絡用配線に流れる電流変化を示すタイミングチャート図である。 本発明の第２の実施形態に係る信号線駆動回路のうち、出力回路の構成を示す回路図である。 本発明の第３の実施形態に係る信号線駆動回路のうち、出力回路の構成を示す回路図である。 第３の実施形態に係る信号線駆動回路のうち、出力回路の各部における電圧変化及び短絡用配線に流れる電流変化を示すタイミングチャート図である。 本発明の第４の実施形態に係る信号線駆動回路のうち、出力回路の構成を示す回路図である。 本発明の第５の実施形態に係る信号線駆動回路のうち、出力回路の構成を示す回路図である。 第５の実施形態に係る信号線駆動回路のうち、出力回路の各部における電圧変化及び各短絡用配線に流れる電流変化を示すタイミングチャート図である。 短絡用トランジスタの代わりにダイオードを用いた場合の第５の実施形態に係る信号線駆動回路を示す回路図である。 （ａ）は、本発明の信号線駆動回路の回路配置の一例を示すブロック図であり、（ｂ）は、接続手段の配置の例を示す図であり、（ｃ）は、本発明の第６の実施形態に係る信号線駆動回路の出力部における配線構造を示す図である 本発明の第７の実施形態に係る信号線駆動回路の回路配置を示すブロック図である。 従来のフルカラー液晶表示装置を示す回路図である。 従来の信号線駆動回路のうち、出力回路を示す図である。 従来の出力回路各部における電圧変化を示すタイミングチャート図である。 従来の信号線駆動回路のうち、出力回路のマスクレイアウト配置を模式的に示したブロック図である。
符号の説明
１，２１ 第１の制御トランジスタ
２，３０，４０ 接続手段
３，２３ 第２の制御トランジスタ
５，２５ 短絡用トランジスタ
１８ 信号線駆動回路
１９ 走査線駆動回路
３４ 第３の制御トランジスタ
４１ 第１の短絡用トランジスタ
４３ 第２の短絡用トランジスタ
５０ 第１のダイオード
５１ 第２のダイオード
６１ 走査線
６２ 信号線
６３ サブピクセル
６４ ＴＦＴ
６５ 液晶セル
６６ ホールドコンデンサ
７１ 双方向シフトレジスタ
７２ データレジスタ
７３ Ｄ／Ａコンバータ
７４ 出力回路
Ｓ１，Ｓ２ 電圧供給配線
ｏｕｔ１，ｏｕｔ２ 出力部
Ａｍｐ１，Ａｍｐ２ オペアンプ

Claims (5)

  1. マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線とを含む表示部を有する表示装置に用いられる表示装置用駆動回路であって、
    上記複数列の信号線に上記画像形成用信号を伝達するための電圧供給配線と、
    上記画像形成用信号の上記電圧供給配線への伝達をオンまたはオフにするためのスイッチと、
    上記複数列の信号線のうち奇数列の信号線に接続するための電圧供給配線と、上記複数列の信号線のうち偶数列の信号線に接続するための電圧供給配線とを上記スイッチがオフの期間を含む所定の期間電気的に短絡し、且つ上記奇数列の信号線に接続するための電圧供給配線の電位と、上記偶数列の信号線に接続するための電圧供給配線の電位との極性が切り替わる際に自律的にオフ状態にすることが可能な短絡手段と
    を備え、
    上記短絡手段は、
    上記奇数列の信号線に接続するための電圧供給配線と上記偶数列の信号線に接続するための電圧供給配線とを上記所定の期間電気的に接続する短絡用配線と、
    上記短絡用配線上に設けられ、制御部を有するスイッチング素子と、
    少なくとも上記所定の期間中に、上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が上記制御部に印加されるように制御する制御用素子と
    を有し、
    上記電圧供給配線のうち上記複数の信号線との接続部分は複数の配線層内に設けられ、
    同一配線層内では、上記複数列の信号線のうち互いに隣接する信号線に接続するための接続部分同士、または上記複数列の信号線のうち互いに同一色用の信号線に接続するための接続部分同士が隣接して設けられている表示装置用駆動回路。
  2. マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線とを含む表示部を有する表示装置に用いられる表示装置用駆動回路であって、
    上記複数列の信号線に上記画像形成用信号を伝達するための電圧供給配線と、
    上記画像形成用信号の上記電圧供給配線への伝達をオンまたはオフにするためのスイッチと、
    上記複数列の信号線のうち奇数列の信号線に接続するための電圧供給配線と、上記複数列の信号線のうち偶数列の信号線に接続するための電圧供給配線とを上記スイッチがオフの期間を含む所定の期間電気的に短絡し、且つ上記奇数列の信号線に接続するための電圧供給配線の電位と、上記偶数列の信号線に接続するための電圧供給配線の電位との極性が切り替わる際に自律的にオフ状態にすることが可能な短絡手段と、
    上記画像形成用信号を上記スイッチに伝達し、且つ列状に配置された複数のオペアンプと
    を備え、
    上記短絡手段は、
    上記奇数列の信号線に接続するための電圧供給配線と上記偶数列の信号線に接続するための電圧供給配線とを上記所定の期間電気的に接続する短絡用配線と、
    上記短絡用配線上に設けられ、制御部を有するスイッチング素子と、
    少なくとも上記所定の期間中に、上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が上記制御部に印加されるように制御する制御用素子と
    を有し、
    上記サブピクセルは表示する色ごとに分かれており、
    上記奇数列の信号線に接続するための電圧供給配線と、上記偶数列の信号線に接続するための電圧供給配線とは、互いに同一色の上記サブピクセルを駆動するための上記画像形成用信号を供給し、
    Ｋを自然数とするとき、上記複数のオペアンプのうち、Ｋ列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプと（Ｋ＋３）列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプとが互いに隣接して配置される表示装置用駆動回路。
  3. マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線とを含む表示部を有する表示装置に用いられる表示装置用駆動回路であって、
    上記複数列の信号線に上記画像形成用信号を伝達するための電圧供給配線と、
    上記画像形成用信号の上記電圧供給配線への伝達をオンまたはオフにするためのスイッチと、
    上記複数列の信号線のうち奇数列の信号線に接続するための電圧供給配線と、上記複数列の信号線のうち偶数列の信号線に接続するための電圧供給配線とを上記スイッチがオフの期間を含む所定の期間電気的に短絡し、且つ上記奇数列の信号線に接続するための電圧供給配線の電位と、上記偶数列の信号線に接続するための電圧供給配線の電位との極性が切り替わる際に自律的にオフ状態にすることが可能な短絡手段と
    を備え、
    上記短絡手段は、
    上記奇数列の信号線に接続するための電圧供給配線と上記偶数列の信号線に接続するための電圧供給配線とを上記所定の期間電気的に接続する短絡用配線と、
    上記短絡用配線上に設けられ、制御部を有するスイッチング素子と、
    少なくとも上記所定の期間中に、上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が上記制御部に印加されるように制御する制御用素子と
    を有し、
    上記奇数列の信号線と上記偶数列の信号線にそれぞれ供給するための画像形成信号の極性は、互いに逆になっていることを特徴とする表示装置用駆動回路。
  4. マトリックス状に配置されたサブピクセルと、上記サブピクセルに画像形成用信号を供給するための複数列の信号線とを含む表示部を有する表示装置に用いられる表示装置用駆動回路であって、
    上記複数列の信号線に上記画像形成用信号を伝達するための電圧供給配線と、
    上記画像形成用信号の上記電圧供給配線への伝達をオンまたはオフにするためのスイッチと、
    上記画像形成用信号を上記スイッチに伝達し、且つ列状に配置された複数のオペアンプと、
    上記複数列の信号線のうち奇数列の信号線に接続するための電圧供給配線と、上記複数列の信号線のうち偶数列の信号線に接続するための電圧供給配線とを上記スイッチがオフの期間を含む所定の期間電気的に短絡するための短絡手段と
    を備え、
    上記短絡手段は、
    上記奇数列の信号線に接続するための電圧供給配線と上記偶数列の信号線に接続するための電圧供給配線とを上記所定の期間電気的に接続する短絡用配線と、
    上記短絡用配線上に設けられ、制御部を有するスイッチング素子と、
    少なくとも上記所定の期間中に、上記奇数列の信号線に接続するための電圧供給配線の電位または上記偶数列の信号線に接続するための電圧供給配線の電位のいずれか一方が上記制御部に印加されるように制御する制御用素子と
    を有し、
    Ｋを自然数とするとき、上記複数のオペアンプのうち、Ｋ列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプと（Ｋ＋３）列目の上記信号線に供給する画像形成用信号を出力するためのオペアンプとは互いに隣接して配置されることを特徴とする表示装置用駆動回路。
  5. 請求項４に記載の表示装置用駆動回路において、
    上記所定の期間には、上記サブピクセルのうち同色用のサブピクセルに上記画像形成用信号を供給するためのすべての電圧供給配線が電気的に短絡されることを特徴とする表示装置用駆動回路。
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